CN101315923A - 芯片堆栈封装结构 - Google Patents

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Abstract

本发明公开了一种芯片堆栈封装结构，包括：基材、第一芯片、第二芯片、图案化线路层以及导电组件。其中基材具有第一表面以及相对的第二表面，第一芯片位于基材的第一表面，并与基材电性连结。第二芯片位于第一芯片之上，第二芯片具有第二主动面，其中第二主动面配置有至少一个第二焊垫。图案化线路层，位于第二芯片的第二主动面上，且与第二焊垫匹配，再经由导电组件与基材电性连接。

Description

芯片堆栈封装结构
技术领域
本发明涉及一种半导体封装结构，特别是涉及一种堆栈封装结构。
背景技术
随着电子产品功能与应用的需求的急剧增加，封装技术也朝着高密度微小化、单芯片封装到多芯片封装、二维尺度到三维尺度的方向发展。其中系统化封装技术(System In Package)是一种可整合不同电路功能芯片的较佳方法，利用表面粘着(Surface Mount Technology；SMT)工艺将不同的芯片堆栈整合于同一基板上，借以有效缩减封装面积。具有体积小、高频、高速、生产周期短与低成本的优点。
请参考第5图，图5是根据一公知的芯片堆栈封装结构500所绘示的结构剖面图。芯片堆栈封装结构500包括基板510、第一芯片520、第二芯片530以及数条引线540和550。其中第一芯片520固设于基材510之上，并借助引线540与基材510电性连接。第二芯片530堆栈于第一芯片520之上，且借助引线550与基板510电性连接。
但是，由于叠设于上层的芯片，例如第二芯片530，必须迁就下层芯片(第一芯片520)的引线(引线540)配置，因此上层芯片(第二芯片530)尺寸必须小于下层芯片。因此也限制了芯片堆栈的数量与弹性。又因为上层芯片的尺寸较小，必须延长引线550的配线长度并扩大其线弧，方能使其与基材510电性连接。当后续进行压模工艺时，这些被延长的引线容易受到冲移，而出现短路的现象，影响制作的成品率。
请参考图6，图6为根据另一种公知芯片堆栈封装结构600所绘示的结构剖面图。芯片堆栈封装结构600包括基板610、第一芯片620、第二芯片630、数条引线640和650以及位于第一芯片620和第二芯片630之间的虚拟芯片660。其中第一芯片620叠设于基板610上，并借助引线640使第一焊垫670与基材610电性连接；虚拟芯片660叠设于第一芯片620之上；第二芯片则叠设于虚拟芯片660之上，并借助引线650使第二焊垫680与基材610电性连接。借助尺寸小于第一芯片620的虚拟芯片660的设置，不仅可在第一芯片620和第二芯片630之间，提供足够的布线空间与线弧高度，以容纳引线640，而且不会限制上层芯片(第二芯片630)的堆栈尺寸。因此第二芯片630的尺寸实质等于第一芯片620的尺寸。
但是虚拟芯片的设置，不仅会增加芯片堆栈的厚度，且增加了工艺成本，更限制了封装结构微小化与高密度的趋势。
因此有需要提供一种成品率高、工艺成本低廉且不会限制封装密度的芯片堆栈封装结构。
发明内容
本发明的目的在于提供一种芯片堆栈封装结构，来解决上述公知技术中芯片堆栈的厚度过厚，工艺成本过高以及封装结构微小化与高密度化受限制等问题。
为了实现上述目的，本发明提供了一种芯片堆栈封装结构，包括：基材、第一芯片、第二芯片、图案化线路层以及导电组件。基材具有第一表面以及相对的第二表面。第一芯片位于基材的第一表面，并与基材电性连接。第二芯片位于第一芯片之上，第二芯片具有第二主动面，其中第二主动面配置有至少一个第二焊垫。图案化线路层，形成于第二主动面之上，且与第二焊垫匹配，再经导电组件与基材电性连接。
为了实现上述目的，本发明提供了一种芯片堆栈封装结构，包括：基材、第一芯片、第二芯片、第一图案化线路层以及第一引线。其中基材具有第一表面与相对的第二表面。第一芯片具有对应于该第一表面的第一晶背以及相对于第一晶背的第一主动面。第二芯片位于第一芯片之上，具有对应于该第一主动面的第二主动面，其中第二主动面配置有至少一个第二焊垫。第一图案化线路层位于第一主动面之上，且与第二焊垫匹配。并借助第一引线电性连结第一图案化线路层与基材。
本发明的一较佳实施例是在堆栈芯片结构的上层片的主动层上形成一个图案化线路层。当上层芯片芯片倒装焊堆栈于下层芯片时，并借助图案化线路层的布线，将上层芯片的焊垫的引线位置重新分配，使其对应至芯片的边缘，再借助一组导电组件使图案化线路层与基材电性连接。
本发明的另一较佳实施例则为，下层芯片上提供一下层图案化线路层与上层芯片的的焊垫匹配，借以将上层芯片的焊垫的引线位置重新分配，再借助引线使焊垫与基材电性连结。
借此，可解决公知技术中，电性连接上层芯片与基材的引线配线长度过长以及线弧过大的问题。
因此根据以上所述的实施例，借助本发明所提供的技术优势，可以解决公知芯片堆栈封装结构成品率低及封装密度不高的问题。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
图1为根据本发明的第一较佳实施例所绘示的芯片堆栈封装结构100的剖面示意图；
图2为根据本发明的第二较佳实施例所绘示的芯片堆栈封装结构200的剖面示意图；
图3为根据本发明的第三较佳实施例所绘示的芯片堆栈封装结构300的剖面示意图；
图4为根据本发明的第四较佳实施例所绘示的芯片堆栈封装结构400的剖面示意图；
图5为根据一公知的芯片堆栈封装结构500所绘示的结构剖面图；
图6为根据另一种公知芯片堆栈封装结构600所绘示的结构剖面图；
图7为根据本发明的第五较佳实施例所绘示的芯片堆栈封装结构700的剖面示意图；
图8为根据本发明的第六较佳实施例所绘示的芯片堆栈封装结构800的剖面示意图。
其中，附图标记：
100：芯片堆栈封装结构         101：基材
102：第一芯片                 103：图案化线路层
104：引线                     105：图案化线路层
106：第二芯片          107：第一主动面
108：第一晶背          109：第二主动面
110：第二焊垫          111：贯穿开口
113：引线              114：外部连接端子
116：导电凸块          117：第一焊垫
118：基材第一表面      119：基材第二表面
120：导电组件          122：封胶树脂
200：芯片堆栈封装结构  201：基材
202：第一芯片          203：第一图案化线路层
203a：第一导线         203b：第二导线
204：第一引线          205：第一图案化线路层
205a：第三导线         205b：第四导线
206：第二芯片          207：晶背
208：第一主动面        209：第二主动面
210：第二焊垫          212：第二引线
214：外部连接端子      216：导电凸块
217：第一焊垫          218：基材的第一表面
219：基材的第二表面    220：导电组件
222：封胶树脂
300：芯片堆栈封装结构  301：基材
302：第一芯片          303：第一图案化线路层
304：引线              305：第二图案化线路层
306：第二芯片          307：第一主动面
308：第一晶背          309：第二主动面
310：第二焊垫          311：贯穿开口
312：底胶              314：外部连接端子
316：导电凸块
317：第一焊垫          318：凸块
319：散热鳍片          320：导电组件
321：基材的第一表面    322：封胶树脂
323：基材的第二表面       400：芯片堆栈封装结构
401：基材                 402：第一芯片
405：第二图案化线路层     406：第二芯片
407：第一主动面           408：第一晶背
409：第二主动面           410：第二焊垫
411：贯穿开               412：第二晶背
413：引线                 414：外部连接端子
417：焊垫                 418：基材的第一表面
419：基材的第二表面       420：导电组件
420a：引线                420b：引线
422：封胶树脂
500：芯片堆栈封装结构     510：基板
520：第一芯片             530：第二芯片
540：引线                 550：引线
610：基板                 620：第一芯片
630：第二芯片             640：引线
650：引线                 660：虚拟芯片
670：焊垫                 680：焊垫
700：芯片堆栈封装结构     701：基材
702：第一芯片             703：第一图案化线路层
704：第一引线             705：第二图案化线路层
706：第二芯片             707：第一晶背
708：第一主动面           709：第二主动面
710：第二焊垫             711：外部连接端子
716：导电凸块             717：第一焊垫
718：基材的第一表面       719：基材的第二表面
720：导电组件             722：封胶树脂
800：芯片堆栈封装结构     801：基材
802：第一芯片             803：第一引线
804：第二芯片
805：外部连接端子        806：基材的第一表面
807：基材的第二表面      808：第一主动面
809：第一晶背            810：第一焊垫
811：第二主动面          812：第二焊垫
813：导电凸块            814：第二引线
815：封胶树脂            816：第一图案化线路层
816a：导线               816b：导线
具体实施方式
为让本发明的上述和其它目的、特征、优点与实施例能更明显易懂，特提供数种芯片堆栈封装结构作为较佳实施例来进一步说明。
请参考图1，图1为根据本发明的第一较佳实施例所绘示的芯片堆栈封装结构100的剖面示意图。
芯片堆栈封装结构100包括：基材101第一芯片102、图案化线路层105、第二芯片106、导电组件120、封胶树脂122及多个外部连接端子111。
基材101具有第一表面118以及相对于第一表面118的第二表面119。在本发明的较佳实施例之中，基材101由导线架(Lead Frame)、印刷电路板(Printing Circuit Board)或晶粒承载器(Carrier)所构成。而在本实施例之中，基材101为一印刷电路板，其材质例如可为BT、FR4电路板或者是其它软性电路板，且基材101具有一个贯穿开口(Slot)111。
第一芯片102借助一粘着层(图中未示)叠设于基材101的第一表面118，且第一芯片102具有一个面对基材101的第一主动面107，以及一个与第一主动面107相对的第一晶背108。在本实施例之中，第一主动面107的一部分粘着于基材101的第一表面118；而另一部分则暴露于该贯穿开口111，且设有数个第一焊垫117。其中至少一第一焊垫117借助穿过贯穿开口111的一条引线113，与基材101电性连结。
导电组件120位于第一芯片102的第一晶背108上。在本实施例之中，导电组件120包括形成于第一晶背108上的图案化线路层103、至少一条引线，例如引线104，以及至少一个导电凸块，例如导电凸块116。其中图案化线路层103为一重布线路层(Redistribution-Layer，RDL)，且图案化线路层103包括数条导线，至少一条导线的一端往第一芯片102的第一晶背108的边缘延伸，并借助引线104与基材101电性连结；另一端则与导电凸块116电性连结。
第二芯片106位于第一芯片102上方，且第二芯片106面对第一芯片102的第二主动面109配置有至少一个第二焊垫，例如第二焊垫110，以及一个与第二焊垫110相互匹配的图案化线路层105。其中图案化线路层105包括数条导线，至少一条导线的一端与第二焊垫110电性连结，另一端则与导电凸块116相互匹配。当第二芯片106以芯片倒装焊方式叠设于第一芯片102上时，至少一个第二焊垫110可借助图案化线路层105、导电凸块116、图案化线路层103以及引线104与基材电性连结。
封胶树脂120则填充于基材101、第一芯片102及第二芯片106之间，最后再于基材的第二表面119形成数个外部连接端子111。这些外部端子111较佳例如可为锡球。借助这些外部连接端子111，可以将芯片堆栈封装结构100电性连接至其它外部电路。
在本发明的一些实施例中，图案化线路层105可以配合不同芯片的焊垫配置改变配线图案，再配合导电组件120的图案化线路层103、引线104以及导电凸块116的布线变化，可大幅增加堆栈封装结构中线路配置的灵活性。因此当具有与第一芯片102相同尺寸的第二芯片106与第一芯片102相互堆栈时，图案化线路层105和导电组件120可以将原来靠近第二芯片106中心的第二焊垫110，或者是将其它位置的第二焊垫110重新布线，使第二焊垫110可以对应至第二芯片106的其它位置，例如对应至第二芯片106的边缘，并使第二焊垫110与基材101电性连结，而不会产生布线过长或线弧过大的问题。
在本发明的另外一些实施例中，第二芯片106的第二焊垫110经过图案化线路层105和导电组件120的重新布线后，第一芯片101和第二芯片106可以配合多种不同线路设计的基材，以使芯片的堆栈适应各种封装结构的设计。
请参考图2，图2为根据本发明的第二较佳实施例所绘示的芯片堆栈封装结构200的剖面示意图。
芯片堆栈封装结构200包括：基材201、第一芯片202、第二图案化线路层205、第二芯片206、导电组件220以及封胶树脂222及多个外部连接端子211。
基材201具有第一表面218以及相对于第一表面218的第二表面219。在本发明的较佳实施例中，基材201由导线架、印刷电路板或晶粒承载器所构成，其材质例如是BT或者是FR4电路板或者是其它软性电路板。
第一芯片202借助一粘着层(图中未示)叠设于基材201的第一表面218，且该第一芯片202具有一个背对基材201的第一主动面208，以及一个与第一主动面208相对的第一晶背207。在本实施例之中，第一主动面208具有至少一个第一焊垫217，而第一焊垫217借助一条第二引线212与基材201电性连结。
导电组件220位于第一芯片202的第一主动面208上。在本实施例之中，导电组件220包括形成于第一主动面208上的第一图案化线路层203、至少一条引线，例如第一引线204，以及至少一个导电凸块，例如导电凸块216。其中第一图案化线路层203为一重布线路层，且第一图案化线路层203包括数条导线，例如第一导线203a和第二导线203b。
其中至少一条第一导线203a的一端往第一芯片202的第一主动面208的边缘延伸，并借助第一引线204，使第一导线203a与基材201电性连结；第一导线203a另一端则与导电凸块216电性连结。而至少一条第二导线203b的一端与位于第一主动面208上的第一焊垫217电性连结；第二导线203b的另外一端则往第一芯片202其它位置延伸，例如往第一芯片202的第一主动面208的边缘延伸。再借助第二引线212，使第一芯片202可与基材201电性连结。
第二芯片206位于第一芯片202上方，且第二芯片206面对第一芯片202的第二主动面209，配置有至少一个第二焊垫，例如第二焊垫210，以及一个与第二焊垫210相互匹配的第二图案化线路层205。
其中第二图案化线路层205包括数条导线，例如第三导线205a和第四导线205b。其中至少有一条导线，例如第三导线205a，的一端与第二焊垫210电性连结，第三导线205a的另一端则与导电凸块216相互匹配。当第二芯片206以芯片倒装焊方式叠设于第一芯片202上时，至少一个第二焊垫210可借助第二图案化线路层205的第三导线205a、导电凸块216、第一图案化线路层203的第一导线203a以及第一引线204与基材201电性连结。
封胶树脂220则填充于基材201、第一芯片202及第二芯片206之间，最后再在基材201的第二表面219形成数个外部连接端子211，这些外部端子较佳例如可为锡球。借助这些外部连接端子211，可以将芯片堆栈封装结构200电性连接至其它外部电路。
在本发明的一些实施例中，第二图案化线路层205可以配合不同芯片的焊垫配置改变配线图案，再配合导电组件220的第一图案化线路层203、第一引线204以及导电凸块216的布线变化，可大幅增加堆栈封装结构中线路配置的灵活性。因此当具有与第一芯片202相同尺寸的第二芯片206与第一芯片202相互堆栈时，第二图案化线路层205和导电组件220可以将原来靠近第二芯片106中心的第二焊垫210或者是其它位置的第二焊垫210重新布线，再经导电组件220使第二焊垫210可以对应至第二芯片206的边缘，并使第二焊垫210与基材201电性连结，而不会产生布线过长或线弧过大的问题。
在本发明的另外一些实施例中，第二芯片206的第二焊垫210经过第二图案化线路层205和导电组件220的重新布线后，第一芯片202和第二芯片206可以配合多种不同线路设计的基材，以使芯片的堆栈适应各种封装结构的设计。
请参考图3，图3为根据本发明的第三较佳实施例所绘示的芯片堆栈封装结构300的剖面示意图。
芯片堆栈封装结构300包括：基材301、第一芯片302、第二图案化线路层305、第二芯片306、导电组件320、封胶树脂322及多个外部连接端子314。
基材301具有第一表面321以及相对第一表面321的第二表面323。在本发明的较佳实施例之中，基材301由导线架、印刷电路板或晶粒承载器所构成，其材质例如是BT或者是FR4电路板或者是其它软性电路板。而在本实施例中，基材301为一印刷电路板，且基材301具有一个贯穿开口311。
第一芯片302借助一芯片倒装焊接合工艺叠设于基材301的第一表面321，且此第一芯片302具有一个面对基材301的第一主动面307，以及一个与第一主动面307相对的第一晶背308。在本实施例中，第一主动面307设有数个第一焊垫317，并且借助数个凸块318，将这些第一焊垫317与基材301电性连结。另外，还包括使用一底胶312将这些凸块318包覆，并借以将第一主动面307固定于基材301的第一表面321。
在本发明的较佳实施例中，还包括一个散热鳍片319形成在第一主动面307上，使其从第一主动面307经贯穿开口311向外延伸，借此增加芯片堆栈封装结构300的散热效果。
导电组件320位于第一芯片302的第一晶背308上。在本实施例中，导电组件320包括形成于第一晶背308上的第一图案化线路层303、至少一条引线，例如引线304，以及至少一个导电凸块，例如导电凸块316。其中第一图案化线路层303为一重布线路层，且第一图案化线路层303包括数条导线，至少一条导线的一端往第一芯片302的其它位置延伸，例如往第一芯片302的边缘延伸，并借助引线304与基材301电性连结；而此导线的另一端则与导电凸块316电性连结。
第二芯片306位于第一芯片302上方，且第二芯片306面对第一芯片302的第二主动面309，配置有至少一个第二焊垫，例如第二焊垫310，以及一个与第二焊垫310相互匹配的第二图案化线路层305。其中第二图案化线路层305包括数条导线，其中至少一条导线的一端与第二焊垫310电性连结，另一端则与导电凸块316相互匹配。当第二芯片306以芯片倒装焊方式叠设于第一芯片302上时，至少一个第二焊垫310可借助第二图案化线路层305、导电凸块316、第一图案化线路层303以及引线304与基材301电性连结。
封胶树脂322则填充于基材301、第一芯片302及第二芯片306之间，最后再在基材的第二表面323形成数个外部连接端子314，这些外部端子较佳可以是锡球。借助这些外部连接端子314，可以使芯片堆栈封装结构300电性连接至其它外部电路。
在本发明的一些实施例中，第二图案化线路层305可以配合不同芯片的焊垫配置改变配线图案，再配合导电组件320的第一图案化线路层303、引线304以及导电凸块316的布线变化，可大幅增加堆栈封装结构中线路配置的灵活性。因此当具有与第一芯片302相同尺寸的第二芯片306与第一芯片302相互堆栈时，第二图案化线路层305和导电组件320可以将原来靠近第二芯片306中心的第二焊垫310或者是在第二晶306片其它位置的第二焊垫310重新布线，使其对应至第二芯片306的边缘，并使第二焊垫310与基材301电性连结，而不会产生布线过长或线弧过大的问题。
在本发明的另外一些实施例中，第二芯片306的第二焊垫310经过第二图案化线路层305和导电组件320的重新布线后，第一芯片302和第二芯片306可以配合多种不同线路设计的基材，以使芯片的堆栈适应各种封装结构的设计。
请参考图4，图4为根据本发明的第四较佳实施例所绘示的芯片堆栈封装结构400的剖面示意图。
芯片堆栈封装结构400包括：基材401、第一芯片402、第二图案化线路层405、第二芯片406、导电组件420以及封胶树脂422及多个外部连接端子414。
基材401具有第一表面418以及相对于第一表面418的第二表面419。在本发明的较佳实施例之中，基材401由导线架、印刷电路板或晶粒承载器所构成，其材质例如是BT或者是FR4电路板或者是其它软性电路板。而在本实施例中，基材401为一印刷电路板，且基材401具有一个贯穿开口411。
第一芯片402借助一粘着层(图中未示)叠设于基材401的第一表面418，且此第一芯片402具有一个面对基材401的第一主动面407，以及一个与第一主动面407相对的第一晶背408。在本实施例中，第一主动面407的一部分粘着于基材401的第一表面418；而另一部分则暴露于该贯穿开口411，且设有数个第一焊垫417。其中至少一个焊垫417借助穿过贯穿开口411的一条引线413，与基材401电性连结。
第二芯片406具有一第二主动面409以及相对于第二主动面409的第二晶背412。在本实施例中，第二晶背412借助一粘着层(图中未示)，固设于第一芯片402的第一晶背408上。且第二芯片406的第二主动面409，配置有至少一个第二焊垫410，以及一个与第二焊垫410相互匹配的第二图案化线路层405。其中第二图案化线路层405为一重布线路层，包括数条导线，其中至少一条导线的一端与第二焊垫410电性连结，另一端则往第二芯片406的第二主动面409的边缘延伸，并且与导电组件420相互匹配。
在本实施例中，导电组件420系至少一条打线，例如打线420a和420b，用来与基材401电性连结。
封胶树脂420则填充于基材401、第一芯片402及第二芯片406之间，最后再在基材401的第二表面419形成数个外部连接端子414，这些外部端子414较佳可以是锡球。借助这些外部连接端子411，可以将芯片堆栈封装结构400电性连接至其它外部电路。
在本实施例中，第二图案化线路层405可以配合不同芯片的焊垫配置改变配线图案，将第二焊垫410的引线位置重新分配，并往第二芯片406的其它位置，例如是第二芯片406边缘延伸，再借助导电组件420(引线420a和420b)使第二焊垫410与基材401电性连结。
请参考图7，图7为根据本发明的第五较佳实施例所绘示的芯片堆栈封装结构700的剖面示意图。
芯片堆栈封装结构700包括：基材701、第一芯片702、第二图案化线路层705、第二芯片706、导电组件720以及封胶树脂722及多个外部连接端子711。
基材701具有第一表面718以及相对于第一表面718的第二表面719。在本发明的较佳实施例中，基材701由导线架、印刷电路板或晶粒承载器所构成，其材质例如是BT或者是FR4电路板或者是其它软性电路板。
第一芯片702借助一粘着层(图中未示)叠设于基材701的第一表面718，且该第一芯片702具有一个背对基材701的第一主动面708，以及一个与第一主动面708相对的第一晶背707。在本实施例中，第一主动面708具有至少一个第一焊垫717。
导电组件720位于第一芯片702的第一主动面708上。在本实施例中，导电组件720包括形成于第一主动面708上的第一图案化线路层703、至少一条引线，例如第一引线704，以及至少一个导电凸块，例如导电凸块716。其中第一图案化线路层703为一重布线路层，且第一图案化线路层703包括数条导线，第一图案化线路层703至少一条导线的一端往第一芯片702的第一主动面708的边缘延伸，并借助第一引线704，使导线与基材701电性连结；导线的另一端则与导电凸块716电性连结。在本实施例中，第一图案化线路层703与导电凸块716电性连结的导线，又同时与第一焊垫717电性连结，并借助第一引线704使第一焊垫717与基材701导通。
第二芯片706位于第一芯片702上方，且第二芯片706面对第一芯片702的第二主动面709，配置有至少一个第二焊垫，例如第二焊垫710，以及一个与第二焊垫710相互匹配的第二图案化线路层705。
其中第二图案化线路层705包括数条导线，其中至少有一条导线的一端与第二焊垫710电性连结，而此导线的另一端则与导电凸块716相互匹配。当第二芯片706以芯片倒装焊方式叠设于第一芯片702上时，至少一个第二焊垫710可借助第二图案化线路层705、导电凸块716、第一图案化线路层703以及第一引线704与基材701电性连结。由于第一图案化线路层703可同时与第一芯片702的第一焊垫717以及第二芯片706的第二焊垫710导通，因此第一焊垫717与第二焊垫710可传输相同信号。
封胶树脂722则填充于基材701、第一芯片702及第二芯片706之间，最后再于基材701的第二表面719形成数个外部连接端子711，这些外部端子较佳可以是锡球。借助这些外部连接端子711，可以将芯片堆栈封装结构700电性连接至其它外部电路。
在本发明的一些实施例中，第二图案化线路层705可以配合不同芯片的焊垫配置改变配线图案，再配合导电组件720的第一图案化线路层703、第一引线704以及导电凸块716的布线变化，可大幅增加堆栈封装结构中线路配置的灵活性。因此当具有与第一芯片702相同尺寸的第二芯片706与第一芯片702相互堆栈时，第二图案化线路层705和导电组件720可以将原来靠近第二芯片706中心的第二焊垫710或者是其它位置的第二焊垫710重新布线，再经导电组件720使第二焊垫710可以对应至第二芯片706的边缘，并使第二焊垫710与基材701电性连结，而不会产生布线过长或线弧过大的问题。
在本发明的另外一些实施例中，第二芯片706的第二焊垫710经过第二图案化线路层705和导电组件720的重新布线后，第一芯片702和第二芯片706可以配合多种不同线路设计的基材，以使芯片的堆栈适应各种封装结构的设计。
请参考图8，图8为根据本发明的第六较佳实施例所绘示的芯片堆栈封装结构800的剖面示意图。
芯片堆栈封装结构800包括：基材801、第一芯片802、第一图案化线路层816、第二芯片804、第一引线803、封胶树脂815及多个外部连接端子805。
基材801具有第一表面806以及相对第一表面806的第二表面807。在本发明的较佳实施例中，基材801由导线架、印刷电路板或晶粒承载器所构成，其材质例如是BT或者是FR4电路板或者是其它软性电路板。在本实施例中，基材801为一印刷电路板。
第一芯片802具有一个背对基材801的第一主动面808，以及一个与第一主动面808相对的第一晶背809，且第一芯片802的第一晶背809借助表面接合工艺叠设于基材801的第一表面806。此在本实施例中，第一主动面808设有数个第一焊垫810，并且借助第一引线803，将这些第一焊垫810与基材801电性连结。
第二芯片804位于第一芯片802上方，且第二芯片804面对第一芯片802之第二主动面811，配置有至少一个第二焊垫，例如第二焊垫812。其中第二芯片804的尺寸小于第一芯片802的尺寸。
第一图案化线路层803a位于第一芯片802的第一主动面808上，且与第一焊垫810相距有一段距离。因此第一图案化线路层803a并未与第一焊垫810直接电性连接。第一图案化线路层816包括数条导线，例如导线816a和816b，其中至少一条导线(导线816a或816b)的一端与第二焊垫812相互匹配，并借助导电凸块813彼此电性连结；另一端则往第一芯片802的其它位置延伸，例如往第一芯片802的第一主动面808的边缘延伸，并借助第二引线814与基材801电性连结。
封胶树脂815则填充于基材801、第一芯片802及第二芯片804之间，最后再于基材801的第二表面807形成数个外部连接端子805，较佳的，这些外部端子可以是锡球，借助这些外部连接端子805，可以使芯片堆栈封装结构800电性连接至其它外部电路。
在本实施例中，第一图案化线路层803a可以配合第二芯片804的第二焊垫812的配置，改变配线图案的布线变化，使其对应至第一芯片802的边缘，使与基材801电性连结的第二引线814，不会有布线过长或线弧过大的问题。可大幅增加堆栈封装结构中线路配置的灵活性。
根据以上所述，本发明的一较佳实施例是在芯片堆栈结构的的上层芯片的主动层，形成一个上层图案化线路层，使上层图案化线路层与上层芯片的焊垫匹配，借以将上层芯片的焊垫的引线位置重新分配，再借助导电组件使焊垫与基材电性连结。
本发明的另一较佳实施例为，下层芯片上提供一下层图案化线路层与上层芯片的的焊垫匹配，借以将上层芯片的焊垫的引线位置重新分配，再借助引线使焊垫与基材电性连结。
借此可以配合不同上层芯片的焊垫设计，来改变图案化线路层中的布线，以提供上层芯片多样化的选择空间。当上层芯片与下层芯片具有相同尺寸时，还可将上层芯片的焊垫的引线位置重新分配，使其分散至芯片的边缘，而不会产生布线过长或线弧过大的问题。由于无需使用虚拟芯片，可大幅降低堆栈厚度及制作成本，同时提高封装密度。
另外本发明的一些实施例中，导电组件包括位于下层芯片与上层芯片之间的下层图案化线路层，其中下层图案化线路层的布线和上层图案化线路层相互匹配。当上层芯片芯片倒装焊堆栈于下层芯片时，上层图案化线路层会与下层图案化线路层电性连结。再借助引线使图案化线路层与基材电性连接。由于上层图案化线路层可以配合不同上层芯片的焊垫配置改变配线图案，再配合下层图案化线路层以及引线导电的布线变化，可大幅增加堆栈封装结构中线路配置与设计的灵活性。
因此，借助本发明所提供的技术特征，可以解决公知芯片堆栈封装结构成品率低及封装密度不高的问题，还可解决因产品多样性设计导致工艺组件无法共享，衍生成本过高的问题。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (11)

1、一种芯片堆栈封装结构，其特征在于，包括：
一基材，该基材具有一第一表面与相对的第二表面；
一第一芯片，位于该基材的第一表面，并与该基材电性连结；
一第二芯片，位于该第一芯片之上，该第二芯片具有一第二主动面，其中该第二主动面配置有至少一第二焊垫；
一第二图案化线路层，位于该第二主动面之上，且与该第二焊垫匹配；以及
一导电组件，电性连结该第二图案化线路层与该基材。
2、根据权利要求1所述的堆栈封装结构，其特征在于，该基材具有一贯穿开口，其中一部分的该第一芯片面对该基材的一第一主动面暴露于该贯穿开口。
3、根据权利要求2所述的堆栈封装结构，其特征在于，该第一主动面具有数个第一焊垫，其中这些第一焊垫中的至少一个借助穿过该贯穿开口的至少一引线与基材电性连接。
4、根据权利要求2所述的堆栈封装结构，其特征在于，该第一主动面具至少一第一焊垫，并借助数个凸块，将该第一焊垫与基材电性连接，且该第一主动面上配置有一散热鳍片，经该贯穿开口向外延伸。
5、根据权利要求1所述的堆栈封装结构，其特征在于，该导电组件包括：
一第一图案化线路层，位于该第一芯片面对该第二主动面的一第一晶背上，且该第一图案化线路层与该第二图案化线路层相互匹配；
至少一导电凸块，电性连结该第二图案化线路层与该第一图案化线路层；以及
一引线，电性连接该基材与该第一图案化线路层。
6、根据权利要求1所述的堆栈封装结构，其特征在于，该第二芯片相对于该第二主动面的一第二晶背，固着于该第一芯片相对于该第一主动面的一第一晶背上，而其中该导电组件为至少一引线，用以使该第二图案化线路层与该基材电性连结。
7、根据权利要求1所述的堆栈封装结构，其特征在于，该导电组件包括：
一第一图案化线路层，位于该第一芯片面对该第二主动面的一第一主动面上，且该第一图案化线路层具有至少一第一导线与该第二图案化线路层相互匹配；
至少一导电凸块，电性连结该第二图案化线路层与该第一导线；以及
一第一引线，电性连接该基材与该第一导线。
8、根据权利要求7所述的堆栈封装结构，其特征在于，该第一导线与该第一主动面的至少一第一焊垫电性连结。
9、根据权利要求7所述的堆栈封装结构，其特征在于，该第一图案化线路层具有至少一第二导线，与该第一主动面的至少一第一焊垫电性连结，再经一第二引线与该基材电性连接。
10、一种芯片堆栈封装结构，其特征在于，包括：
一基材，该基材具有一第一表面与相对的第二表面；
一第一芯片，具有一第一晶背以及一第一主动面，该第一晶背对应于该第一表面，该第一主动面相对于该第一晶背；
一第二芯片，位于该第一芯片之上，该第二芯片具有一第二主动面对应于该第一主动面，其中该第二主动面配置有至少一第二焊垫；
一第一图案化线路层，位于该第一主动面之上，且与该第二焊垫匹配；以及
一第一引线，电性连结该第一图案化线路层与该基材。
11、根据权利要求10所述的堆栈封装结构，其特征在于，该第一主动面还配置有至少一第一焊垫，并借助一第二引线与该基材电性连结，且该第一焊垫与该第一图案化线路层相距有一距离。
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