KR20140067727A - 멀티칩 패키지 및 이의 제조 방법 - Google Patents

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KR20140067727A
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KR
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memory
memory devices
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memory device
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황두희
이상길
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삼성전자주식회사
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Abstract

본 발명의 하나의 실시형태에 따른 멀티칩 패키지는 SOC(System on Chip) 및 상기 SOC 상부의 동일한 층에 배치되는 다수의 메모리 장치들을 포함한다. 따라서, 상기 멀티칩 패키지는 TSV를 이용하지 않으므로, 상기 멀티칩 패키지의 제조 비용을 절감할 수 있다. 또한, 상기 SOC와 상기 제1 및 제2 메모리 장치 사이의 메모리 대역폭을 확장할 수 있다. 그리고 상기 SOC 내부의 IP는 물리적으로 가까운 메모리 장치를 억세스할 수 있으므로, 레이턴시를 줄일 수 있다.

Description

멀티칩 패키지 및 이의 제조 방법{MULTI-CHIP PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 멀티칩 패키지에 관한 것으로, 특히 SOC(System on Chip) 위에 복수의 메모리 장치들을 동일한 층에 배치하는 멀티칩 패키지에 관한 것이다.
본 발명은 멀티칩 패키지에 관한 것으로, 좀더 구체적으로는 TSV(Through Silicon Via)를 이용하지 않고 복수의 메모리 장치들을 동일한 층에 배치하는 멀티칩 패키지에 관한 것이다.
일반적으로 WIO(Wide Input/Output) 또는 WideIO를 제공하는 복수의 메모리 장치들은 하나의 패키지 칩에 적층되기 위하여 복수의 메모리 장치들 각각에 TSV를 이용한다. 복수의 메모리 장치들 각각은 TSV를 이용하여 기판과 전기적으로 연결된다. 그러나, 복수의 메모리 장치들 각각에 TSV를 적용하는 경우, 메모리 장치에는 TSV의 면적이 추가되고, TSV를 설치하기 위한 공정 비용이 증가하는 문제가 발생된다.
본 발명의 목적은 제조 비용을 줄일 수 있는 멀티칩 패키지를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 멀티칩 패키지의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시 예에 따른 멀티칩 패키지는 SOC(System on Chip) 및 상기 SOC 상부의 동일한 층에 배치되는 다수의 메모리 장치들을 포함한다.
본 발명의 하나의 실시 예에 의하면, 상기 다수의 메모리 장치들 각각의 마이크로 범프(micro bump)는 상기 SOC의 각각의 패드와 연결되고, 상기 마이크로 범프와 상기 패드는 상기 SOC와 상기 다수의 메모리 장치들간의 WideIO(Wide Input/Output)로 동작한다.
본 발명의 하나의 실시 예에 의하면, 상기 다수의 메모리 장치 각각은 동일한 웨이퍼에 형성되고, 상기 다수의 메모리 장치들은 제1 및 제2 메모리 장치를 포함한다.
본 발명의 하나의 실시 예에 의하면, 상기 제1 및 제2 메모리 장치 각각은 서로 인접하며, 상기 제1 및 제2 메모리 장치 각각의 사이는 분리되지 않는다.
본 발명의 하나의 실시 예에 의하면, 상기 SOC는 상기 제1 메모리 장치 각각을 제어하는 제1 메모리 컨트롤러, 상기 제2 메모리 장치 각각을 제어하는 제2 메모리 컨트롤러 및 상기 제1 메모리 컨트롤러를 통하여 상기 제1 메모리 장치를 억세스하거나 상기 제2 메모리 컨트롤러를 통하여 상기 제2 메모리 장치를 억세스하는 적어도 하나의 IP를 포함한다.
본 발명의 하나의 실시 예에 의하면, 상기 제1 메모리 장치는 상기 제1 메모리 컨트롤러와 물리적으로 가까운 위치에 적층되고, 상기 제2 메모리 장치는 상기 제2 메모리 컨트롤러와 물리적으로 가까운 위치에 적층된다.
본 발명의 하나의 실시 예에 의하면, 상기 IP는 상기 제1 및 제2 메모리 컨트롤러 중 물리적으로 가까운 메모리 컨트롤러를 우선적으로 억세스한다.
본 발명의 하나의 실시 예에 의하면, 상기 SOC와 전기적으로 연결되는 기판을 더 포함하고, 상기 기판의 솔더 볼을 통해서 호스트와 연결된다.
본 발명의 하나의 실시 예에 의하면, 상기 다수의 메모리 장치들 각각은 DRAM을 포함한다.
본 발명의 다른 하나의 실시 예에 따른 멀티칩 패키지의 제조 방법은 기판의 상부에 SOC를 적층하는 단계 및 상기 SOC 상부의 동일한 층에 다수의 메모리 장치들 각각을 배치하는 단계를 포함한다.
본 발명의 하나의 실시 예에 의하면, 상기 SOC를 적층하는 단계는 상기 기판 상부의 패드와 상기 SOC 하부에 장착된 마이크로 범프를 연결하는 단계를 포함한다.
본 발명의 하나의 실시 예에 의하면, 상기 다수의 메모리 장치들 각각을 적층하는 단계는 상기 SOC 상부의 패드와 상기 제1 및 제2 메모리 장치 각각의 하부에 장착된 마이크로 범프를 연결하는 단계를 포함한다.
본 발명의 하나의 실시 예에 의하면, 상기 기판에 상기 SOC, 그리고 상기 다수의 메모리 장치들 각각을 고정하는 단계를 더 포함한다.
본 발명의 하나의 실시 예에 의하면, 동일한 웨이퍼에 상기 다수의 메모리 장치들 각각을 형성하는 단계를 더 포함한다.
본 발명의 하나의 실시 예에 의하면, 상기 웨이퍼로부터 상기 다수의 메모리 장치들 각각의 사이만 분리되지 않도록 절단하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 멀티칩 패키지는 다수의 메모리 장치들을 동일한 평면 상에 적층할 수 있다. 따라서, 본 발명의 실시 예에 따른 멀티칩 패키지에는 TSV를 사용하지 않은 복수의 메모리 장치들이 적층되므로, 제조 비용이 절감될 수 있다.
도 1은 본 발명의 하나의 실시 예에 따른 멀티칩 패키지(100)를 도시한 블록도이다.
도 2a는 도 1에 도시된 멀티칩 패키지(100)의 정면 및 측면을 도시한다.
도 2b는 도 1a에 도시된 멀티칩 패키지(100)를 도시한 사시도이다.
도 2c는 도 1에 도시된 멀티칩 패키지(100)를 도시한 배면도이다.
도 3는 도 1에 도시된 멀티칩 패키지(100)의 내부를 도시한 시스템도이다.
도 4은 도 1에 도시된 제1 메모리 장치(110)를 도시한 정면도이다.
도 5는 WideIO를 사용하는 메모리 장치를 도시한다.
도 6는 도 1에 도시된 멀티칩 패키지(100)의 제조 방법을 도시한 순서도이다.
도 7는 본 발명의 다른 실시 예에 따른 멀티칩 패키지(200)를 도시한 블록도이다.
도 8은 도 7에 도시된 칩을 포함하는 웨이퍼의 한 실시 예이다.
도 9는 도 7에 도시된 멀티칩 패키지(200)의 제조 방법을 도시한 순서도이다.
도 10는 도 7에 도시된 칩을 포함하는 웨이퍼의 또 다른 실시 예이다.
도 11는 도 1에 도시된 멀티칩 패키지(100)을 포함하는 메인 보드(main board; 3100)를 도시한다.
도 12는 도 1에 도시된 멀티칩 패키지(100)을 포함하는 그래픽 카드(Graphic Card; 3200)를 도시한다.
도 13은 도 1에 도시된 멀티칩 패키지(100)을 포함하는 SSD(Solid State Drive; 3300)를 도시한다.
도 14는 도 1에 도시된 멀티칩 패키지(100)를 포함하는 컴퓨터 시스템(4100)의 일 실시 예를 도시한다.
도 15는 도 1에 도시된 멀티칩 패키지(100)를 포함하는 컴퓨터 시스템(4200)의 다른 실시 예를 도시한다.
도 16은 도 1에 도시된 멀티칩 패키지(100)를 포함하는 컴퓨터 시스템(4300)의 또 다른 실시 예를 도시한다.
본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.
도 1은 본 발명의 하나의 실시 예에 따른 멀티칩 패키지(100)를 도시한 블록도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 멀티칩 패키지(100)는 동일한 평면(즉, 동일한 층)에 배치되는 제1 및 제2 메모리 장치(110-120) 및 이들을 각각 제어하는 SOC(System On Chip; 130)를 포함한다.
제1 및 제2 메모리 장치(110-120) 각각은 SOC(130)의 상부에 겹치지 않은(nonoverlapping) 상태로 배치된다. 또한, 제1 메모리 장치(110)는 SOC(130)와 전기적으로 연결되기 위한 제1 마이크로 범프(111)를 포함하고, 제2 메모리 장치(120)는 SOC(130)와 전기적으로 연결되기 위한 제2 마이크로 범프(121)를 포함한다. 제1 및 제2 마이크로 범프(111,121) 각각은 복수의 마이크로 범프들을 포함할 것이다. 제1 및 제2 마이크로 범프(111,121) 각각은 반구 또는 볼록한 형상으로 형성될 수 있고, Ni, Au, Cu 또는 땜납 합금을 함유할 수 있다.
제1 및 제2 메모리 장치(110-120) 각각은 동일한 웨이퍼(wafer)로부터 제조된 다이(die)일 수도 있으나, 서로 다른 웨이퍼로부터 제조된 다이일 수 있을 것이다. 예를 들면, 제1 및 제2 메모리 장치(110-120) 각각은 동일한 웨이퍼로부터 각각 절단(sawing)된 다이일 수 있다. 또한, 제1 및 제2 메모리 장치(110-120) 각각은 서로 다른 웨이퍼들 각각으로부터 각각 절단된 다이들일 수 있다.
실시 예에 따라, 제1 및 제2 메모리 장치(110-120) 각각은 DRAM(Dynamic Random Access Memory)을 포함하거나 FeRAM(Ferroelectric Random Access Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetic Random Access Memory), 플래시(flash) 메모리 등과 같은 비휘발성 메모리를 포함할 수 있을 것이다.
제1 및 제2 메모리 장치(110-120) 각각의 구조는 도 4를 통하여 상세히 설명된다.
도 2a는 도 1에 도시된 멀티칩 패키지(100)의 정면 및 측면을 도시한다.
도 2a를 참조하면, 멀티칩 패키지(100)의 정면도(100a)과 측면도(100b)가 도시된다.
SOC(130) 상부에는 복수의 패드(131)들이 부착된다. 복수의 패드(131)들 각각은 제1 마이크로 범프(111) 또는 제2 마이크로 범프(121)와 전기적으로 연결될 것이다. 또한, SOC(130)의 하부에는 복수의 패드들이 장착되고, 복수의 패드들 각각에는 복수의 마이크로 범프(132)들이 결합될 것이다.
실시 예에 따라, 제1 및 제2 마이크로 범프(111,121)과 SOC(130) 상부의 복수의 패드(131)들 각각은 SOC(130)과 제1 및 제2 메모리 장치(110-120) 간의 WideIO로 동작할 것이다.
기판(140)의 상부는 SOC(130)의 복수의 마이크로 범프(132)들와 전기적으로 연결하기 위한 복수의 패드들(141)을 포함할 것이다. 또한, 기판(140)의 하부는 외부의 호스트(host)(즉, 외부 시스템)와 연결하기 위한 복수의 솔더 볼(solder ball; 142)들을 포함할 것이다. 실시 예에 따라, 기판(140)은 PCB(Printed Circuit Board)로 구현될 것이다.
도 2b는 도 1a에 도시된 멀티칩 패키지(100)를 도시한 사시도이다.
도 2b에 도시된 사시도(100c)는 도 1에 도시된 멀티칩 패키지(100)를 기울여 비스듬이 바라본 도면이다. 즉, 도 1에 도시된 멀티칩 패키지(100)의 평면, 정면 및 측면이 동시에 볼 수 있으나 배면은 볼 수 없다. 도 1에 도시된 멀티칩 패키지(100)의 배면은 도 2c를 통하여 도시된다.
도 2c는 도 1에 도시된 멀티칩 패키지(100)를 도시한 배면도이다.
도 2c에 도시된 배면도(100d)는 도 1에 도시된 멀티칩 패키지(100)의 배면을 도시한 도면이다. 기판(140)의 하부는 BGA(Ball Grid Array)로 구성된다. 즉, 기판(140)의 하부에 장착된 솔더 볼(141)들 각각은 외부의 호스트(즉, 외부 시스템)와 연결될 것이다.
또한, 실시 예에 따라, 기판(140)의 하부는 PGA(Pin Grid Array)로 구성될 수 있을 것이다.
도 3는 도 1에 도시된 멀티칩 패키지(100)의 내부를 도시한 시스템도이다.
도 3을 참조하면, 멀티칩 패키지(100)는 제1 및 제2 메모리 장치(110-120), 그리고 제1 및 제2 메모리 장치(110-120) 각각을 억세스하는 SOC(130)를 포함한다.
SOC(130)는 제1 및 제2 메모리 장치(110-120) 각각을 제어하는 제1 및 제2 메모리 컨트롤러(131-132), IP(Intellectual Property; 133), 이들을 제어하는 중앙 처리 장치(134) 그리고 이들을 연결하는 시스템 버스(135)를 포함한다.
IP(133)는 제1 메모리 컨트롤러(131)를 통해서 제1 메모리 장치(110)를 억세스하거나 제2 메모리 컨트롤러(132)를 통해서 제2 메모리 장치(120)를 억세스한다.
실시 예에 따라, 멀티칩 패키지(100)가 모바일 제품에 적용되면, 중앙 처리 장치(134)는 ARMTM 코어를 포함하고, 시스템 버스(135)는 AMBA(Advanced Microcontroller Bus Architecture)로 구현될 것이다.
계속해서 도 1 내지 도 3를 참조하면, 제1 메모리 장치(110)와 제1 메모리 컨트롤러(131)는 제1 마이크로 범프(111)를 통하여 전기적으로 연결되고, 제2 메모리 장치(120)와 제2 메모리 컨트롤러(132)는 제2 마이크로 범프(121)를 통하여 전기적으로 연결될 것이다.
제1 및 제2 메모리 장치(110-120) 각각은 IP(133)와 물리적으로 떨어진 거리가 다를 것이다. 예를 들면, 제1 메모리 장치(110)가 제2 메모리 장치(120) 보다 IP(133)와 더 가까운 거리에 있을 수 있다. 그렇다면, IP(133)는 제1 메모리 장치(110)를 우선적으로 억세스하는 것이 레이턴시(latency)를 줄이는 방법이 될 것이다. 즉, IP(133)로부터 메모리 장치까지의 물리적 거리(physical trace)는 레이턴시가 될 것이다.
레이턴시란 IP(133)가 제1 또는 제2 메모리 컨트롤러(131-132)로 명령을 출력한 시간(또는 시점)부터 해당 메모리 컨트롤러가 IP(133)의 상기 명령에 응답한 시간(또는 시점)까지를 의미한다. 즉, 레이턴시는 대기 시간(waiting time) 또는 반응 시간(reaction time)이라고 할 수 있다.
실시 예에 따라, IP(132)는 비디오 코덱(video codec), 오디오(audio), USB(Universal Serial Bus) 등의 기능을 포함하도록 구현될 것이다.
또한, 기판(140)의 하부에 장착된 솔더 볼(141)들 각각은 호스트(150)와 연결될 것이다.
도 4은 도 1에 도시된 제1 메모리 장치(110)를 도시한 정면도이다.
도 4을 참조하면, 제1 메모리 장치(110)의 하부에는 복수의 패드들과 복수의 패드들 각각에 연결되는 마이크로 범프(111)가 장착된다. 마이크로 범프(111)는 SOC(130)의 상부의 패드(131)와 전기적으로 연결될 것이다.
도 4에 도시되지는 않았으나 제2 메모리 장치(120) 또한 제1 메모리 장치(110)와 동일한 구성으로 구현될 것이다.
일반적으로, DRAM에 요구되는 높은 메모리 대역폭(bandwidth)을 만족시키기 위해 DRAM은 WideIO(wide input-output)를 사용한다. WideIO란 DRAM에 TSV 내부 연결을 사용하여 DRAM을 SOC에 직접 연결하는 것이다. 따라서, WideIO를 사용하는 DRAM은 3D(3-dimension) 게이밍(gaming), HD(High-density)비디오와 같은 12.8GBps를 넘어서는 메모리 대역폭을 요구하는 응용프로그램을 수행하는 디바이스에 적용될 수 있다.
대역폭(bandwidth)이란 단위 시간 동안 전송된 데이터 량을 의미한다. 대역폭의 단위로는 bps(bit per second)가 사용된다. 즉, 대역폭이란 1초 동안 전송된 데이터의 비트(bit) 수를 의미한다. 예를 들면, 메모리 대역폭이란 제1 메모리 장치(110)에서 1초 동안 제1 메모리 컨트롤러(131)로 전송된 데이터의 비트 수를 의미한다.
본 발명은 TSV를 사용하지 않고, WideIO를 사용하는 멀티칩 패키지를 제공한다. 즉, WideIO를 제공하는 복수의 메모리 장치들은 SOC 상부의 한 곳 이상에 적층된다. 일반적으로 WideIO를 사용하는 메모리 장치는 도 5를 통하여 상세히 설명된다.
도 5는 WideIO를 사용하는 메모리 장치를 도시한다.
도 5를 참조하면, 일반적으로, WideIO를 사용하는 메모리 장치는 TSV를 이용하여 적층된다. 즉, 하단의 메모리 장치(10) 상부에 상단의 메모리 장치(20)가 적층된다. 상단의 메모리 장치(20)는 하단의 메모리 장치(10)의 TSV(11)를 통하여 SOC(30)와 전기적으로 연결된다.
하단의 메모리 장치(10)의 WideIO가 512개라고 가정하면, 상단의 메모리 장치(20)의 WideIO 또한 512개일 것이다. 즉, 상단의 메모리 장치(20)는 하단의 메모리 장치(10)의 WideIO를 공동으로 사용한다. 따라서, SOC(30)는 512개의 WideIO를 통해서 하단의 메모리 장치(10)와 상단의 메모리 장치(20)를 억세스한다.
그러나, 도 1에 도시된 제1 및 제2 메모리 장치(110-120)는 SOC(130)와 두 개의 WideIO들로 연결될 수 있다. 따라서, 본 발명의 실시 예에 따른 메모리 장치들(110-120)은 더 넓은 메모리 대역폭을 가질 것이다.
도 6는 도 1에 도시된 멀티칩 패키지(100)의 제조 방법을 도시한 순서도이다.
도 1 내지 도 6을 참조하면, S01 단계에서, 기판(140) 위에 SOC(130)가 적층된다. 구체적으로, 기판(140) 상부의 패드(141)에 SOC(130) 하부의 마이크로 범프(132)가 연결된다. 따라서, 기판(140)과 SOC(130)는 전기적으로 연결된다.
S02 단계에서, SOC(130) 위에 제1 및 제2 메모리 장치(110-120)가 적층된다. 구체적으로, SOC(130) 상부의 패드(131)는 제1 메모리 장치(110) 하부의 마이크로 범프(111)와 연결된다. 또한, SOC(130) 상부의 패드(131)는 제2 메모리 장치(120) 하부의 마이크로 범프(121)와 연결된다. 제1 메모리 장치(110)와 제2 메모리 장치(120) 각각은 SOC(130) 상부의 동일한 평면에 배치된다.
S03 단계에서, SOC(130) 및 SOC(130) 상부에 적층된 제1 및 제2 메모리 장치(110-120)가 고정되도록 패키징(packaging)된다.
도 7는 본 발명의 다른 실시 예에 따른 멀티칩 패키지(200)를 도시한 블록도이다.
도 7을 참조하면, 멀티칩 패키지(200)는 제1 및 제2 메모리 장치(210-220)을 포함하는 칩(chip; 250) 및 제1 및 제2 메모리 장치(210-220) 각각을 제어하는 SOC(230)를 포함한다.
칩(250)은 제1 및 제2 메모리 장치(210-220) 사이의 면을 제외하고 나머지면이 절단(sawing)된다. 즉, 칩(250)의 제1 및 제2 메모리 장치(210-220) 사이의 스크라이브(scribe) 영역은 그대로 두고 나머지 스크라이브 영역만이 절단된다. 따라서, 제1 및 제2 메모리 장치(210-220)는 동일한 웨이퍼로부터 제조된다. 본 발명의 실시 예에 따른 칩(250)은 도 8을 통하여 상세히 설명된다.
스크라이브 영역은 다이아몬드 커터 등으로 웨이퍼 표면에 가로 또는 세로로 절단하기 위한 영역이다.
칩(250)은 SOC(230)의 상부에 적층된다. 즉, 제1 및 제2 메모리 장치(210-220) 각각은 SOC(230)의 상부에 겹치지 않은 상태로 적층된다. 또한, 제1 메모리 장치(210)는 SOC(230)와 전기적으로 연결되기 위한 제1 마이크로 범프(211)를 포함하고, 제2 메모리 장치(220)는 SOC(230)와 전기적으로 연결되기 위한 제2 마이크로 범프(221)를 포함한다. 실시 예에 따라, 제1 및 제2 마이크로 범프(211,221) 각각은 WideIO의 역할을 수행할 것이다.
도 8은 도 7에 도시된 칩을 포함하는 웨이퍼의 한 실시 예이다.
도 7 및 도 8을 참조하면, 웨이퍼(wafer)는 복수의 다이들을 포함한다.
ATE(Automatic Test Equipment)는 웨이퍼(wafer) 상의 복수의 다이들 각각을 테스트한다. 테스트한 결과, 복수의 다이들 각각은 굿 다이(good die; G)와 배드 다이(bad die; B)로 구분된다. 배드 다이(B)는 폐기되고, 굿 다이(G)만이 패키지로 조립된다. 일반적으로 패키지로 조립되기 위하여 다이들 각각이 절단된다.
그러나, 본 발명의 실시 예에 따른 칩(250)은 두 개의 다이들을 포함하도록 절단된다. 또한, 본 발명의 실시 예에 따른 칩(250)은 굿 다이(G)만을 포함할 것이다.
도 9는 도 7에 도시된 멀티칩 패키지(200)의 제조 방법을 도시한 순서도이다.
도 7 내지 도 9를 참조하면, S11 단계에서, 기판(240) 위에 SOC(230)가 적층된다. 즉, 기판(240)과 SOC(230)는 전기적으로 연결된다.
S12 단계에서, SOC(230) 위에 제1 및 제2 메모리 장치(210-220)를 포함하는 칩(250)이 적층된다. 즉, 제1 메모리 장치(210)와 제2 메모리 장치(220) 각각은 SOC(230) 상부의 동일한 평면에 배치된다.
S13 단계에서, SOC(230) 및 SOC(230) 상부에 적층된 칩(250)이 고정되도록 패키징(packaging)된다.
도 10는 도 7에 도시된 칩을 포함하는 웨이퍼의 또 다른 실시 예이다.
도 10을 참조하면, 웨이퍼(wafer)는 복수의 다이들을 포함한다. 복수의 다이들 중에는 굿 다이(G)들와 배드 다이(B)들이 있다.
본 발명의 실시 예에 따른 칩(250)은 4개의 다이들을 포함하도록 절단되었으나, 이에 한정되지는 않는다. 예를 들면,
본 발명의 실시 예에 따른 칩(250a)은 4개의 다이들을 포함하도록 절단될 수 있고, 본 발명의 실시 예에 따른 칩(250b)은 8개의 다이들을 포함하도록 절단될 수 있다. 또한, 본 발명의 실시 예에 따른 칩(250c)은 16개의 다이들을 포함하도록 절단될 수 있다.
도 11는 도 1에 도시된 멀티칩 패키지(100)을 포함하는 메인 보드(main board; 3100)를 도시한다.
도 11을 참조하면, 메인 보드(3100)는 다수의 메모리 장치들 각각이 장착된 슬롯(3110), 중앙 처리 장치(Central Processing Unit; 3120) 및 중앙 처리 장치(3120)를 장착하는 소켓(socket; 3130)을 포함한다.
메인 보드(3100)는 컴퓨터 내에서 기본 회로와 부품들을 담고 있는 가장 기본적이고 물리적인 하드웨어(hardware)로서, 일명 마더 보드(mother board)라고도 한다.
실시 예에 따라, 중앙 처리 장치(3120)는 도 1 또는 도 7에 도시된 멀티칩 패키지(100-200)로 구현될 수 있을 것이다.
도 12는 도 1에 도시된 멀티칩 패키지(100)을 포함하는 그래픽 카드(Graphic Card; 3200)를 도시한다.
도 12을 참조하면, 그래픽 카드(3200)는 다수의 비디오 메모리 장치들(3100), 다수의 비디오 메모리 장치들(3210) 각각의 저장된 이미지 데이터를 처리하는 그래픽 프로세서(Graphic Processor; 3220)를 포함한다.
실시 예에 따라, 그래픽 프로세서(3220)는 도 1 또는 도 7에 도시된 멀티칩 패키지(100-200)로 구현될 수 있을 것이다.
도 13은 도 1에 도시된 멀티칩 패키지(100)을 포함하는 SSD(Solid State Drive; 3300)를 도시한다.
도 13을 참조하면, SSD(3300)는 다수의 플래시 메모리 장치들(3310), 다수의 플래시 메모리 장치들(3310) 각각의 데이터 처리 동작을 제어할 수 있는 SSD 메모리 컨트롤러(3320)를 포함한다.
실시 예에 따라, SSD 메모리 컨트롤러(3320)는 도 1 또는 도 7에 도시된 멀티칩 패키지(100-200)로 구현될 수 있을 것이다.
도 14는 도 1에 도시된 멀티칩 패키지(100)를 포함하는 컴퓨터 시스템(4100)의 일 실시 예를 도시한다.
도 14를 참조하면, 컴퓨터 시스템(4100)은 메모리 장치(4110), 메모리 장치(4110)을 제어하는 메모리 컨트롤러(4120), 무선 송수신기(4130), 안테나(4140), 어플리케이션 프로세서(application processor; 4150), 입력 장치(4160), 및 디스플레이(4170)를 포함한다.
무선 송수신기(4130)는 안테나(4140)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(4130)는 안테나(4140)를 통하여 수신된 무선 신호를 어플리케이션 프로세서(4150)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 어플리케이션 프로세서(4150)는 무선 송수신기(4130)로부터 출력된 신호를 처리하고 처리된 신호를 디스플레이(4170)로 전송할 수 있다. 또한, 무선 송수신기(4130)는 어플리케이션 프로세서(4150)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(4140)를 통하여 외부 장치로 출력할 수 있다.
실시 예에 따라, 어플리케이션 프로세서(4150)는 도 1 또는 도 7에 도시된 멀티칩 패키지(100-200)로 구현될 수 있을 것이다.
입력 장치(4160)는 어플리케이션 프로세서(4150)의 동작을 제어하기 위한 제어 신호 또는 어플리케이션 프로세서(4150)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
실시 예에 따라 메모리 장치(4110)의 동작을 제어할 수 있는 메모리 컨트롤러(4120)는 어플리케이션 프로세서(4150)의 일부로서 구현될 수 있고 또한 어플리케이션 프로세서(4150)와 별도의 칩으로 구현될 수 있다.
도 15는 도 1에 도시된 멀티칩 패키지(100)를 포함하는 컴퓨터 시스템(4200)의 다른 실시 예를 도시한다.
도 15를 참조하면, 컴퓨터 시스템(4200)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA (personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
컴퓨터 시스템(4200)은 메모리 장치(4210)와 메모리 장치(4210)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(4220), 어플리케이션 프로세서(4230), 입력 장치(4240) 및 디스플레이(4250)를 포함한다.
어플리케이션 프로세서(4220)는 입력 장치(4240)를 통하여 입력된 데이터에 따라 메모리 장치(4210)에 저장된 데이터를 디스플레이(4250)를 통하여 디스플레이 할 수 있다.
예컨대, 입력 장치(4240)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 어플리케이션 프로세서(4230)는 컴퓨터 시스템(4200)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(4220)의 동작을 제어할 수 있다.
실시 예에 따라, 어플리케이션 프로세서(4230)는 도 1 또는 도 7에 도시된 멀티칩 패키지(100-200)로 구현될 수 있을 것이다.
실시 예에 따라 메모리 장치(4210)의 동작을 제어할 수 있는 메모리 컨트롤러(4220)는 어플리케이션 프로세서(4230)의 일부로서 구현될 수 있고 또한 어플리케이션 프로세서(4230)와 별도의 칩으로 구현될 수 있다.
도 16은 도 1에 도시된 멀티칩 패키지(100)를 포함하는 컴퓨터 시스템(4300)의 또 다른 실시 예를 도시한다.
도 16을 참조하면, 컴퓨터 시스템(4300)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기, 스마트 폰(smart phone) 또는 테블릿(tablet) 으로 구현될 수 있다.
컴퓨터 시스템(4300)은 메모리 장치(4310)와 메모리 장치(4310)의 데이터 처리 동작, 예컨대 라이트(write) 동작 또는 리드(read) 동작을 제어할 수 있는 메모리 컨트롤러(4320)를 포함한다. 또한, 컴퓨터 시스템(4300)은 중앙처리장치(4330), 이미지 센서(4340) 및 디스플레이(4350)을 더 포함한다.
이미지 센서(4340)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 중앙처리장치(4330) 또는 메모리 컨트롤러(4320)로 전송된다. 중앙처리장치(4330)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(4350)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(4320)를 통하여 메모리 장치(4310)에 저장될 수 있다.
또한, 메모리 장치(4310)에 저장된 데이터는 중앙처리장치(4330) 또는 메모리 컨트롤러(4320)의 제어에 따라 디스플레이(4350)를 통하여 디스플레이된다.
실시 예에 따라, 중앙처리장치(4330)는 도 1 또는 도 7에 도시된 멀티칩 패키지(100-200)로 구현될 수 있을 것이다.
실시 예에 따라 메모리 장치(4310)의 동작을 제어할 수 있는 메모리 컨트롤러(4320)는 중앙처리장치(4330)의 일부로서 구현될 수 있고 또한 중앙처리장치(4330)와 별개의 칩으로 구현될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 SOC 상부의 동일한 평면에 복수의 메모리 장치들을 적층하는 멀티칩 패키지 및 이의 제조 방법에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 본 발명의 제1 실시 예에 따른 멀티칩 패키지.
110 : 제1 메모리 장치.
120 : 제2 메모리 장치.
130 : SOC.
140 : 기판
200 : 본 발명의 제2 실시 예에 따른 멀티칩 패키지.
210 : 제1 메모리 장치.
220 : 제2 메모리 장치.
230 : SOC.
240 : 기판
3100 : 메인 보드.
3200 : 그래픽 카드.
3300 : SSD.
4100 : 본 발명의 제1 실시 예에 따른 컴퓨터 시스템.
4200 : 본 발명의 제2 실시 예에 따른 컴퓨터 시스템.
4300 : 본 발명의 제3 실시 예에 따른 컴퓨터 시스템.

Claims (10)

  1. SOC(System on Chip); 및
    상기 SOC 상부의 동일한 층에 배치되는 다수의 메모리 장치들을 포함하는 멀티칩 패키지.
  2. 제 1 항에 있어서,
    상기 다수의 메모리 장치들 각각의 마이크로 범프(micro bump)는 상기 SOC의 각각의 패드와 연결되고,
    상기 마이크로 범프와 상기 패드는 상기 SOC와 상기 다수의 메모리 장치들간의 WideIO(Wide Input/Output)로 동작하는 멀티칩 패키지.
  3. 제 1 항에 있어서,
    상기 다수의 메모리 장치 각각은 동일한 웨이퍼에 형성되고,
    상기 다수의 메모리 장치들은 제1 및 제2 메모리 장치를 포함하는 멀티칩 패키지.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 메모리 장치 각각은 서로 인접하며,
    상기 제1 및 제2 메모리 장치 각각의 사이는 분리되지 않은 멀티칩 패키지.
  5. 제 3 항에 있어서,
    상기 SOC는,
    상기 제1 메모리 장치 각각을 제어하는 제1 메모리 컨트롤러;
    상기 제2 메모리 장치 각각을 제어하는 제2 메모리 컨트롤러; 및
    상기 제1 메모리 컨트롤러를 통하여 상기 제1 메모리 장치를 억세스하거나 상기 제2 메모리 컨트롤러를 통하여 상기 제2 메모리 장치를 억세스하는 적어도 하나의 IP를 포함하는 멀티칩 패키지.
  6. 제 5 항에 있어서,
    상기 제1 메모리 장치는 상기 제1 메모리 컨트롤러와 물리적으로 가까운 위치에 적층되고,
    상기 제2 메모리 장치는 상기 제2 메모리 컨트롤러와 물리적으로 가까운 위치에 적층되는 멀티칩 패키지.
  7. 제 6 항에 있어서,
    상기 IP는 상기 제1 및 제2 메모리 컨트롤러 중 물리적으로 가까운 메모리 컨트롤러를 우선적으로 억세스하는 멀티칩 패키지.
  8. 기판의 상부에 SOC를 적층하는 단계; 및
    상기 SOC 상부의 동일한 층에 다수의 메모리 장치들 각각을 배치하는 단계를 포함하는 멀티칩 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    상기 SOC를 적층하는 단계는
    상기 기판 상부의 패드와 상기 SOC 하부에 장착된 마이크로 범프를 연결하는 단계를 포함하는 멀티칩 패키지의 제조 방법.
  10. 제 8 항에 있어서,
    상기 다수의 메모리 장치들 각각을 적층하는 단계는,
    상기 SOC 상부의 패드와 상기 제1 및 제2 메모리 장치 각각의 하부에 장착된 마이크로 범프를 연결하는 단계를 포함하는 멀티칩 패키지의 제조 방법.
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