KR20120023260A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20120023260A
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semiconductor
conductive line
semiconductor chip
semiconductor device
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유정식
이석찬
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
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    • H01L2224/491—Disposition
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    • H01L2224/49175—Parallel arrangements
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
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Abstract

물리적 및 전기적 특성이 개선된 반도체 장치 및 이의 제조 방법이 개시된다. 반도체 장치는 제 1 반도체 기판 및 제 1 반도체 기판 상의 제 2 반도체 기판을 포함하는 반도체 칩, 제 1 반도체 기판의 표면에 의해 노출되도록 매몰된 도전 라인, 제 2 반도체 기판에 형성된 회로 구조, 및 회로 구조 상에 형성되며, 회로 구조와 전기적으로 연결된 외부 단자를 포함하고, 제 1 반도체 기판 및 도전 라인의 노출된 표면들은 서로 동일한 평면 상에 위치할 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method of fabricating the same}
　본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 물리적 특성 및 전기적 특성이 개선된 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 소형, 고집적, 고성능 반도체 제품에 대한 시장의 요구가 지속적으로 증대하고 있다. 이에 따라, 칩 크기의 축소, 전기적 연결 단자의 증가 등의 추세가 이어지면서, 반도체 장치의 크기와 같은 물리적 특성 및 전송 선로의 임피던스와 같은 전기적 특성에 따른 제약이 점점 문제가 되고 있다.
본 발명이 해결하고자 하는 과제는, 물리적 특성 및 전기적 특성이 개선된 반도체 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 일 태양에 의한 반도체 장치가 제공된다. 상기 반도체 장치는, 제 1 반도체 기판 및 상기 제 1 반도체 기판 상의 제 2 반도체 기판을 포함하는 반도체 칩, 상기 제 1 반도체 기판의 표면에 의해 노출되도록 매몰된 도전 라인, 상기 제 2 반도체 기판에 형성된 회로 구조, 및 상기 회로 구조 상에 형성되며, 상기 회로 구조와 전기적으로 연결된 외부 단자를 포함하고, 상기 제 1 반도체 기판 및 상기 도전 라인의 노출된 표면들은 동일한 평면 상에 위치할 수 있다.
상기 반도체 장치의 일 예에 의하면, 상기 반도체 장치는 상기 제 1 반도체 기판과 상기 도전 라인 사이에 개재된 절연층을 더 포함하고, 상기 절연층의 노출된 표면은 상기 반도체 기판의 상기 노출된 표면과 서로 동일한 평면 상에 위치할 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 절연층은 상기 제 2 반도체 기판과 직접 접촉할 수 있다. 또한 상기 도전 라인은 상기 제 2 반도체 기판과 직접 접촉할 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 반도체 칩의 일 면은 상기 도전 라인, 상기 절연층, 및 상기 제 1 반도체 기판만을 노출시킬 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 도전 라인은 상기 반도체 칩의 측면을 향하는 방향으로 연장되고, 상기 반도체 칩의 측면에서 상기 도전 라인이 노출될 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 반도체 칩은 상기 제 1 반도체 기판과 상기 제 2 반도체 기판 사이에 개재된 접착층을 더 포함할 수 있다.
본 발명의 다른 태양에 의한 반도체 장치가 제공된다. 상기 반도체 장치는, 제 1 면 및 상기 제 1 면과 반대되는 제 2 면을 포함하는 반도체 칩, 상기 제 1 면 내로 매몰된 도전 라인, 상기 반도체 칩 내에 형성된 회로 구조, 및 상기 제 2 면 상에 형성되며, 상기 회로 구조와 전기적으로 연결된 제 1 외부 단자를 포함하고, 상기 제 1 면에서 반도체 기판 및 상기 도전 라인이 노출되며, 상기 반도체 기판 및 상기 도전 라인의 노출된 표면들은 서로 동일한 평면 상에 위치할 수 있다.
상기 반도체 장치의 일 예에 의하면, 상기 반도체 장치는 상기 반도체 기판과 상기 도전 라인 사이에 개재된 절연층을 더 포함하고, 상기 절연층의 노출된 표면은 상기 반도체 기판의 상기 노출된 표면과 서로 동일한 평면 상에 위치할 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 제 1 면은 상기 도전 라인, 상기 절연층, 및 상기 반도체 기판만을 노출시킬 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 반도체 장치는 상기 제 1 반도체 칩의 상기 제 1 면 상에 적층된 제 2 반도체 칩, 및 상기 제 2 반도체 칩과 상기 도전 라인 사이에 연결된 제 1 본딩 와이어를 더 포함할 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 제 1 본딩 와이어의 일단은 상기 도전 라인의 상기 노출된 표면과 직접 접촉할 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 반도체 장치는 상기 제 1 반도체 칩을 플립-칩 형태로 탑재하는 인쇄 회로 기판을 더 포함하고, 상기 제 1 반도체 칩의 상기 회로 구조는 상기 제 1 외부 단자를 통해 상기 인쇄 회로 기판과 전기적으로 연결될 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 반도체 장치는 상기 반도체 상기 제 1 반도체 칩과 상기 인쇄 회로 기판 사이에 연결된 제 2 본딩 와이어를 더 포함하고, 상기 제 2 반도체 칩은 상기 제 1 본딩 와이어, 상기 도전 라인, 및 상기 제 2 본딩 와이어를 통해 상기 인쇄 회로 기판과 전기적으로 연결될 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 제 1 반도체 칩은, 상기 제 2 면 상에 형성되며, 상기 도전 라인과 전기적으로 연결된 제 2 외부 단자를 더 포함하고, 상기 제 2 반도체 칩은 상기 제 1 본딩 와이어, 상기 도전 라인 및 상기 제 2 외부 단자를 통해 상기 인쇄 회로 기판과 전기적으로 연결될 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 제 1 반도체 칩은 상기 도전 라인과 상기 제 2 외부 단자를 전기적으로 연결하는 콘택 플러그를 더 포함할 수 있다.
본 발명의 또 다른 태양에 의한 반도체 장치가 제공된다. 상기 반도체 장치는, 반도체 기판을 포함하는 반도체 칩, 상기 반도체 기판 내로 매몰된 도전 라인, 상기 반도체 기판 및 상기 도전 라인의 노출된 표면들은 서로 동일한 평면 상에 위치할 수 있다.
상기 반도체 패키지의 다른 예에 의하면, 상기 반도체 장치는 상기 반도체 기판과 상기 도전 라인 사이에 개재된 절연층을 더 포함하고, 상기 절연층의 노출된 표면은 상기 반도체 기판의 상기 노출된 표면과 서로 동일한 평면 상에 위치할 수 있다.
상기 반도체 장치의 다른 예에 의하면, 상기 반도체 칩의 일 면은 상기 도전 라인, 상기 절연층, 및 상기 반도체 기판만을 노출시킬 수 있다.
본 발명의 일 태양에 의한 반도체 장치의 제조 방법이 제공된다. 상기 반도체 장치의 제조 방법은, 상면 및 상기 상면과 반대되는 하면을 가지는 반도체 기판을 제공하는 단계, 상기 반도체 기판의 상기 상면에 배선 트렌치를 형성하는 단계, 상기 배선 트렌치를 매립하는 도전 라인을 형성하는 단계, 및 상기 도전 라인이 노출되도록, 상기 하면으로부터 상기 반도체 기판의 일부를 제거하는 단계를 포함하고, 상기 하면에 노출된 상기 반도체 기판 및 상기 도전 라인의 표면들은 서로 동일한 평면 상에 위치할 수 있다.
종래 플립 칩 방식으로 탑재된 제 1 반도체 칩 상에 제 2 반도체 칩을 적층할 경우, 본딩 와이어에 의해 제 2 반도체 칩과 인쇄 회로 기판이 전기적으로 연결된다. 그러나 이 경우 제 2 반도체 칩으로부터 인쇄 회로 기판으로 연장된 본딩 와이어가 상대적으로 높은 저항을 가지므로, 반도체 장치의 신호 무결성의 문제가 발생한다. 그러나 본 발명의 실시예들에 따른 반도체 장치의 경우, 임피던스가 0에 가까운 도전 라인에 의해 제 2 반도체 칩과 인쇄 회로 기판이 전기적으로 연결되므로, 반도체 장치의 신호 무결성이 개선될 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은, 백그라인딩 또는 백랩 공정에 의해 얇아진 반도체 칩 상에 재배선 라인과 같은 도전 라인이 형성될 수 있다. 따라서 좁은 공간의 반도체 장치에서도 적층된 칩 구조의 전기적 연결이 가능하다. 결국 반도체 장치의 공간적 제약의 문제가 개선될 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치 내 제 1 반도체 칩을 개략적으로 나타낸 사시도이다.
도 2는 도 1의 A-A에 따른 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 일부 실시예에 따른 반도체 장치를 개략적으로 나타낸 사시도이다.
도 4 내지 도 10은 본 발명의 기술적 사상에 의한 일부 실시예에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 것이다.
도 11은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치 내 제 1 반도체 칩을 개략적으로 나타낸 사시도이다.
도 12는 도 11의 B-B에 따른 단면도이다.
도 13은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 장치를 개략적으로 나타낸 사시도이다.
도 14 내지 도 19는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 것이다.
도 20 내지 도 22는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치를 개략적으로 나타낸 사시도들이다.
도 23은 도 22의 C-C에 따른 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치 내 제 1 반도체 칩(100)을 개략적으로 나타낸 사시도이다. 도 2는 도 1의 A-A에 따른 단면도이다.
도 1을 참조하면, 반도체 장치 내 제 1 반도체 칩(100)은 제 1 반도체 기판(50), 회로 구조(70), 및 도전 라인(60)을 포함할 수 있다.
제 1 반도체 기판(50)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 제 1 반도체 기판(50)은 벌크 웨이퍼, 에피택셜층, 실리콘-온-절연체(silicon-on-insulator, SOI) 층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI) 층 등을 포함할 수 있다.
도전 라인(60)은 제 1 반도체 기판(50) 내로 매몰되어 형성될 수 있다. 매몰된 도전 라인(60)은 제 1 반도체 칩(100)의 측면을 향하는 방향으로 연장될 수 있다. 나아가, 제 1 반도체 칩(100)의 측면에서 도전 라인(60)이 노출될 수도 있다. 도전 라인(60)은 불순물 도핑된 실리콘, 폴리실리콘(polysilicon), 알루미늄(Al), 구리(Cu), 텅스텐(W)과 같은 금속, 티타늄(Ti), 텅스텐(W)과 같은 금속의 질화물, 및 티타늄(Ti), 텅스텐(W), 코발트(Co)와 같은 내화성 금속의 실리사이드로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합을 포함할 수 있다.
제 1 반도체 기판(50)의 노출된 표면과 도전 라인(60)의 노출된 표면은 서로 동일한 평면 상에 위치할 수 있다. 더욱 구체적으로, 제 1 반도체 칩(100)의 제 1 면(1)에 대하여, 예를 들어 화학 기계 연마(chemical mechanical polishing, CMP)와 같은 평탄화(planarization) 공정이 적용될 수 있다. 그 결과 제 1 반도체 기판(50)과 도전 라인(60)의 표면들이 노출될 수 있다. 상기 평탄화 공정을 수행하는 동안, 절연층(65)은 식각 저지층(etch stop layer)의 역할을 수행할 수 있다. 또한, 제 1 반도체 기판(50)과 도전 라인(60)의 노출된 표면들은 서로 실질적으로 동일한 높이를 가질 수 있다. 이에 대해서는 도 4 내지 도 10에서 더욱 자세히 설명하기로 한다.
선택적으로, 제 1 반도체 칩(100)은 제 1 외부 단자(80a)를 더 포함할 수 있다. 제 1 외부 단자(80a)는 제 1 면(1)과 반대되는 제 2 면(2)에 형성될 수 있고, 회로 구조(70)와 전기적으로 연결될 수 있다. 더욱 구체적으로, 제 1 반도체 칩(100)은 인쇄 회로 기판(200)(미도시) 상에 플립-칩 본딩될 수 있으며, 이 경우 제 1 외부 단자(80a)는 솔더 범프일 수 있다.
도 2를 참조하면, 제 1 반도체 칩(100)은 제 1 반도체 기판(50)과 도전 라인(60) 사이에 개재된 절연층(65)을 더 포함할 수 있다. 상술한 바와 같이, 제 1 반도체 칩(100)의 제 1 면(1)에 대하여 상기 평탄화 공정이 적용될 수 있고, 그 결과 절연층(65)의 노출된 표면은 제 1 반도체 기판(50)의 노출된 표면과 서로 실질적으로 동일한 높이를 가질 수 있다. 나아가 제 1 반도체 기판(50)에 대한 상기 평탄화 공정이 수행된 결과, 제 1 반도체 칩(100)의 제 1 면(1)은 제 1 반도체 기판(50), 도전 라인(60), 및 절연층(65)만을 노출시킬 수 있다.
회로 구조(70)는 제 1 반도체 칩(100) 내에 형성될 수 있다. 회로 구조(70)는 제 2 반도체 기판(90)에서 구현될 수 있다. 도 2의 경우 회로 구조(70)의 예로서 플로팅 게이트 방식의 플래시 메모리 셀 구조(72)를 도시하고 있지만, 본 발명은 이에 제한되지 않는다. 즉, 회로 구조(70)는 비휘발성 메모리 소자, 휘발성 메모리 소자, ISP(image signal processor), 및 DSP(digital signal process)와 같이 다양한 방식으로 구현될 수 있다. 외부와의 전기적 접속을 위해, 회로 구조(70)는 칩패드(74)를 통해 제 1 외부 단자(80a)와 전기적으로 연결될 수 있다.
도 3은 본 발명의 기술적 사상에 의한 일부 실시예에 따른 반도체 장치를 개략적으로 나타낸 사시도이다. 이 실시예에 따른 반도체 장치는, 전술한 도 1 및 도 2의 제 1 반도체 칩(100)을 포함할 수 있다. 이하 두 실시예들에서 중복되는 설명은 생략하기로 한다.
도 3을 참조하면, 반도체 장치는 인쇄 회로 기판(200), 제 1 반도체 칩(100), 제 2 반도체 칩(150), 제 1 본딩 와이어(160), 및 제 2 본딩 와이어(170)를 포함할 수 있다.
인쇄 회로 기판(200)은 에폭시 수지, 폴리이미드 수지, 비스말레마이드 트리아진(BT) 수지, FR-4(Flame Retardant 4), FR-5, 세라믹, 실리콘, 또는 유리와 같은 절연층과 배선 패턴이 적층된 구조를 포함할 수 있다. 인쇄 회로 기판(200)은 제 1 반도체 칩(100)을 탑재할 수 있고, 특히 플립-칩(flip-chip) 형태로 제 1 반도체 칩(100)을 탑재할 수 있다. 이 경우 제 1 반도체 칩(100) 내 회로 구조(70)는 제 1 외부 단자(80a)를 통해 인쇄 회로 기판(200)과 전기적으로 연결될 수 있다. 인쇄 회로 기판(200)은 외부 단자(210)를 통해 마더 보드와 같은 외부 장치(미도시)와 전기적으로 연결될 수 있다.
제 2 반도체 칩(150)은 제 1 반도체 칩(100)의 제 1 면(1) 상에 적층될 수 있다. 제 2 반도체 칩(150)은 제 1 반도체 칩(100)과 다른 이종 칩일 수 있다. 따라서 제 2 반도체 칩(150)은 제 1 반도체 칩(100)과 서로 다른 크기 및 패드 배치를 가질 수 있다. 제 2 반도체 칩(150)은 다이 접착 필름(die attach film, DAF)과 같은 접착 테이프를 사용하여 제 1 반도체 칩(100)의 제 1 면(1) 상에 적층될 수 있다.
제 1 본딩 와이어(160)는 제 2 반도체 칩(150)과 도전 라인(60) 사이에 연결될 수 있다. 또한, 제 2 본딩 와이어(170)는 도전 라인(60)과 인쇄 회로 기판(200) 사이에 연결될 수 있다. 이 경우, 제 1 본딩 와이어(160)의 일단 및 제 2 본딩 와이어(170)의 일단은 도전 라인(60)의 노출된 표면과 직접 접촉하도록 와이어 본딩될 수 있다. 따라서, 제 2 반도체 칩(150)은 제 1 본딩 와이어(160), 도전 라인(60), 및 제 2 본딩 와이어(170)를 통해 인쇄 회로 기판(200)과 전기적으로 연결될 수 있다.
종래 플립 칩 방식으로 탑재된 제 1 반도체 칩 상에 제 2 반도체 칩을 적층할 경우, 제 2 반도체 칩과 인쇄 회로 기판을 직접 연결하는 본딩 와이어에 의해 제 2 반도체 칩과 인쇄 회로 기판이 전기적으로 연결된다. 그러나 이 경우 제 2 반도체 칩으로부터 인쇄 회로 기판으로 연장된 상기 본딩 와이어가 긴 길이, 즉, 높은 저항을 가지므로, 반도체 장치의 신호 무결성의 문제가 발생한다.
그러나 본 발명의 실시예들에 따른 반도체 장치의 경우, 임피던스가 0에 가까운 도전 라인(60), 상대적으로 짧은 길이의 제 1 본딩 와이어(160), 및 제 2 본딩 와이어(170)에 의해 제 2 반도체 칩(150)과 인쇄 회로 기판(200)이 전기적으로 연결되므로, 반도체 장치의 신호 무결성이 개선될 수 있다.
도 4 내지 도 10은 본 발명의 기술적 사상에 의한 일부 실시예에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 것이다. 이 실시예에 따른 반도체 장치의 제조 방법은, 전술한 도 3의 반도체 장치를 제조하기 위한 방법을 설명한 것이다. 이하 두 실시예들에서 중복되는 설명은 생략하기로 한다.
도 4를 참조하면, 제 1 반도체 기판(50)이 제공되고, 제 1 반도체 기판(50)의 상면(11)에 배선 트렌치(110)를 형성한다. 배선 트렌치(110)를 형성하기 위해, 배선 트렌치(110)의 위치를 정의하는 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 제 1 반도체 기판(50)을 식각하는 단계가 수행될 수 있다.
도 5를 참조하면, 배선 트렌치(110)를 매립하는 도전 라인(60)을 형성한다. 도전 라인(60)을 형성하기 전 배선 트렌치(110) 상에 절연층(65)이 형성될 수 있고, 이 경우 도전 라인(60)과 제 1 반도체 기판(50) 사이에 절연층(65)이 개재될 수 있다.
도 6a 및 도 6b를 참조하면, 제 1 반도체 기판(50)과 제 2 반도체 기판(90)을 결합(bonding)시킨다. 도 6a에 도시된 바와 같이, 제 1 반도체 기판(50)의 상면(11)과 제 2 반도체 기판(90)은 직접 결합될 수 있다. 상기 직접적인 결합을 위해, 제 1 반도체 기판(50)과 제 2 반도체 기판(90)을 접촉시킨 후, 약 100 내지 15,000 psi의 압력 하에서 제 1 반도체 기판(50) 및 제 2 반도체 기판(90)에 대해 1,000 ℃ 이상의 열처리가 수행될 수 있다. 이 경우 도전 라인(60)은 제 2 반도체 기판(90)과 직접 접촉할 수 있다. 마찬가지로, 절연층(65) 또한 제 2 반도체 기판(90)과 직접 접촉할 수 있다.
한편, 도 6b에 도시된 바와 같이, 제 1 반도체 기판(50)의 상면(11)과 제 2 반도체 기판(90)은 접착층(adhesive layer, 95)을 통해 결합될 수도 있다. 접착층(95)은 점착성을 지닌 유기층일 수 있고, 상기 유기층은 예를 들어 Dow사에서 CYCLOTENE이라는 상표로 판매되는 BCB(benzocyclobutene)일 수 있다.
도 7을 참조하면, 제 2 반도체 기판(90) 상에 플로팅 게이트 방식의 플래시 메모리 셀 구조(72) 및 플래시 메모리 셀 구조(72)와 전기적으로 연결된 칩패드(74)를 포함하는 회로 구조(70)를 형성한다. 회로 구조(70)가 플래시 메모리 셀 구조(72)에 한정되지 않음은 상술한 바와 같다. 이후 칩패드(74)와 전기적으로 연결된 제 1 외부 단자(80a)를 형성한다.
도 8을 참조하면, 제 1 반도체 칩(100)에 대한 백그라인딩(back-grinding) 또는 백랩(back-lap) 공정을 수행한다. 더욱 구체적으로, 도전 라인(60)의 표면이 노출될 때까지 제 1 반도체 기판(50)의 하면(도 7의 12)에 형성된 반도체 물질을 제거하는 백그라인딩 또는 백랩 공정이 수행될 수 있다.
상기 백그라인딩 또는 백랩 공정에 의해, 제 1 반도체 칩(100)의 제 1 면(1)은 제 2 반도체 기판(90), 도전 라인(60), 및 절연층(65)을 노출시킬 수 있다. 또한, 상술한 바와 같이, 상기 백그라인딩 또는 백랩 공정이 수행된 결과, 제 1 반도체 칩(100)의 제 1 면(1) 또는 제 2 반도체 기판(90)의 하면(12)에 노출된 반도체 기판 및 도전 라인(60)의 표면들은 실질적으로 서로 동일한 평면 상에 위치할 수 있다.
종래 반도체 장치의 경우 공간적 제약의 문제를 해결하기 위해 반도체 칩의 재배선 공정을 수행하는 것이 고려될 수 있다. 그러나 반도체 칩의 플립 칩 본딩을 위해서는 반도체 칩의 백그라인딩 또는 백랩 공정이 선행되어야 하고, 이 경우 반도체 칩의 두께가 얇아져 반도체 칩의 핸들링이 어려워진다. 그 결과 반도체 칩에 대한 재배선(redistribution) 공정에는 어려움이 따르게 된다.
그러나 본 발명의 경우, 제 1 반도체 칩에 대한 백그라인딩 또는 백랩 공정에 의해 재배선 라인과 같은 도전 라인(60)이 노출될 수 있다. 따라서 재배선 공정을 따로 수행하지 않고도, 좁은 공간에서 적층된 칩 구조가 도전 라인(60)을 통해 인쇄 회로 기판과 전기적으로 연결될 수 있다. 결국 반도체 장치의 공간적 제약의 문제가 개선될 수 있다.
도 9를 참조하면, 제 1 반도체 칩(100)을 인쇄 회로 기판(200) 상에 탑재시킨다. 이 경우 회로 구조(70)는 제 1 외부 단자(80a)를 통해 인쇄 회로 기판(200)과 전기적으로 연결된다. 비록 도면에 도시하지는 않았지만, 도전 라인(60)을 포함하는 제 1 반도체 기판(50), 제2 반도체 기판, 회로 구조(70), 및 칩패드(74)가 형성된 웨이퍼(미도시)의 다이싱 또는 싱귤레이션 공정에 의해 제 1 반도체 칩(100)이 형성될 수 있다.
도 10을 참조하면, 제 2 반도체 칩(150)을 제 1 반도체 칩(100)의 제 1 면(1) 상에 적층시킨다. 이후, 제 1 본딩 와이어(160)를 사용한 제 2 반도체 칩(150)과 도전 라인(60)의 와이어 본딩 공정이 수행되고, 제 2 본딩 와이어(170)를 사용한 도전 라인(60)과 인쇄 회로 기판(200)의 와이어 본딩 공정이 수행된다.
도 9 및 도 10에 도시된 공정들의 순서는 도면에 도시된 순서에 제한되지 않음에 유의한다. 예를 들어, 제 1 반도체 칩(100) 상에 제 2 반도체 칩(150)이 먼저 적층될 수 있고, 다음에 제 1 본딩 와이어(160)를 사용하여, 제 2 반도체 칩(150)과 도전 라인(60)을 전기적으로 연결하는 와이어 본딩 공정이 수행될 수 있다. 이후 인쇄 회로 기판(200) 상으로 제 1 반도체 칩(100)이 탑재될 수 있고, 제 2 본딩 와이어(170)를 사용하여, 도전 라인(60)과 인쇄 회로 기판(200)을 전기적으로 연결하는 와이어 본딩 공정이 뒤따라 수행될 수도 있다.
도 11은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치 내 제 1 반도체 칩(100)을 개략적으로 나타낸 사시도이다. 도 12는 도 11의 B-B에 따른 단면도이다. 도 13은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치를 개략적으로 나타낸 사시도이다. 이 실시예들에 따른 반도체 장치는, 전술한 도 1 내지 도 3의 반도체 칩 및 반도체 장치를 일부 변형한 것일 수 있다. 이하 실시예들간의 중복되는 설명은 생략하기로 한다.
도 11 및 도 12를 참조하면, 제 1 반도체 칩(100)은 제 1 반도체 기판(50), 회로 구조(70), 제 1 외부 단자(80a), 및 제 2 외부 단자(80b)를 포함할 수 있다. 도 13을 참조하면, 반도체 장치는 인쇄 회로 기판(200), 제 1 반도체 칩(100), 제 2 반도체 칩(150), 및 제 1 본딩 와이어(160)를 포함할 수 있다. 제 1 반도체 기판(50)이 도전 라인(60) 및 절연층(65)을 포함할 수 있음은 상술한 바와 같다. 또한, 상술한 바와 같이, 도 12의 경우 회로 구조(70)의 예로서 DRAM 메모리 셀 구조를 도시하고 있지만, 본 발명은 이에 제한되지 않음에 유의한다.
도 1 내지 도 3의 반도체 칩 및 반도체 장치의 경우, 도전 라인(60)을 포함하는 제 1 반도체 기판(50)과 제 2 반도체 기판(90)이 접합(boding)되고, 제 2 반도체 기판(90) 상에 회로 구조(70)가 형성된다. 그러나 도 11 내지 도 13의 반도체 칩 및 반도체 장치의 경우 도전 라인(60)을 포함하는 제 1 반도체 기판(50) 상에서 회로 구조(70)가 직접 형성된다. 따라서 별도로 반도체 기판의 접합(bonding) 공정을 수행할 필요가 없다.
또한, 도 1 내지 도 3의 반도체 칩 및 반도체 장치의 경우, 제 2 반도체 칩(150)은 제 1 본딩 와이어(160), 도전 라인(60), 및 제 2 본딩 와이어(170)를 통해 인쇄 회로 기판(200)과 전기적으로 연결된다. 그러나 도 11 내지 도 13의 반도체 칩 및 반도체 장치의 경우, 제 2 본딩 와이어(170) 대신 제 1 반도체 칩(100) 내에 형성된 콘택 플러그(78)가 사용될 수 있다. 이 경우, 제 2 반도체 칩(150)은 제 1 본딩 와이어(160), 도전 라인(60), 콘택 플러그(78), 및 제 2 외부 단자(80b)를 통해 인쇄 회로 기판(200)과 전기적으로 연결될 수 있다.
도 14 내지 도 19는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 것이다. 이 실시예들에 따른 반도체 장치의 제조 방법은, 전술한 도 4 내지 도 10의 반도체 장치의 제조 방법을 일부 변형한 것일 수 있다. 이하 두 실시예들에서 중복되는 설명은 생략하기로 한다.
도 14를 참조하면, 제 1 반도체 기판(50)이 제공되고, 제 1 반도체 기판(50)의 상면(11)에 배선 트렌치(110)를 형성한다. 더욱 구체적으로, 제 1 반도체 기판(50)의 연결 영역(CONN)에 배선 트렌치(110)를 형성한다. 후술할 회로 구조를 형성하기 위해, 제 1 반도체 기판(50)의 회로 영역(CIR)에는 배선 트렌치(110)가 형성되지 않을 수 있다.
도 15를 참조하면, 배선 트렌치(110)를 매립하는 도전 라인(60) 및 절연층(65)을 형성한다. 배선 트렌치(110)가 제 1 반도체 기판(50)의 연결 영역(CONN)에만 형성될 경우, 배선 트렌치(110)를 매립하는 도전 라인(60) 또한 제 1 반도체 기판(50)의 연결 영역(CONN)에만 형성될 수 있다.
도 16을 참조하면, 제 1 반도체 기판(50)의 회로 영역(CIR) 상에 DRAM 메모리 셀 구조(72') 및 DRAM 메모리 셀 구조(72')와 전기적으로 연결된 칩패드(74)를 포함하는 회로 구조(70)를 형성한다. 제 1 반도체 기판(50)의 연결 영역(CONN) 상에는 층간 절연층(76) 및 층간 절연층(76)을 관통하여 도전 라인(60)과 접촉하는 콘택 플러그(78)가 형성된다. 이후 칩패드(74)와 전기적으로 연결된 제 1 외부 단자(80a)가 형성되고, 콘택 플러그(78) 및 칩패드(74)와 전기적으로 연결된 제 2 외부 단자(80b)가 형성된다.
도 17을 참조하면, 제 1 반도체 칩(100)에 대한 백그라인딩 또는 백랩 공정을 수행한다. 상술한 바와 같이, 도전 라인(60)의 표면이 노출될 때까지 제 1 반도체 기판(50)의 하면(12)에 형성된 반도체 물질을 제거하는 백그라인딩 또는 백랩 공정이 수행될 수 있다.
도 18 및 도 19를 참조하면, 제 1 반도체 칩(100)을 인쇄 회로 기판(200) 상에 탑재시키고, 제 2 반도체 칩(150)을 제 1 반도체 칩(100)의 제 1 면(1) 상에 적층시킨다. 이 경우 회로 구조(70)는 제 1 외부 단자(80a)를 통해 인쇄 회로 기판(200)과 전기적으로 연결된다. 한편, 제 2 반도체 칩(150)은 제 1 본딩 와이어(160), 도전 라인(60), 및 제 2 외부 단자(80b)를 통해 인쇄 회로 기판(200)과 전기적으로 연결된다.
도 9 및 도 10에서 설명된 바와 같이, 도 18 및 도 19에 도시된 공정들의 순서는 도면에 도시된 순서에 제한되지 않음에 유의한다. 일 예로, 도전 라인(60)을 포함하는 제 1 반도체 기판(50), 제2 반도체 기판(90)에 형성된 회로 구조(70), 및 칩패드(74)가 형성된 웨이퍼(미도시) 상에 제 2 반도체 칩(150)이 적층되는 웨이퍼 레벨-칩 스택 패키지(wafer level-chip stack package, WL-CSP) 공정이 수행될 수 있다. 이후 상기 웨이퍼의 싱귤레이션 공정이 수행되고, 싱귤레이션 된 상기 웨이퍼 레벨-칩 스택 패키지가 인쇄 회로 기판(200) 상에 탑재될 수 있다.
도 20 내지 도 22는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치를 개략적으로 나타낸 사시도들이다. 도 23은 도 22의 C-C에 따른 단면도이다. 이 실시예들에 따른 반도체 장치는, 전술한 도 3의 반도체 장치를 일부 변형한 것일 수 있다. 이하 실시예들간의 중복되는 설명은 생략하기로 한다.
도 20을 참조하면, 도 3의 반도체 장치의 경우 제 1 반도체 칩(100) 상에 단수개의 제 2 반도체 칩(150)만이 적층되지만, 도 20의 반도체 장치는 복수개의 제 2 반도체 칩(150a, 150b)이 제 1 반도체 칩(100) 상에 적층되고, 복수개의 제 2 반도체 칩(150a, 150b) 각각은 제 1 본딩 와이어(160a, 160b), 도전 라인(60a, 60b), 및 제 2 본딩 와이어(170a, 170b)를 통해 인쇄 회로 기판(200)과 전기적으로 연결될 수 있다.
도 21을 참조하면, 도전 라인(60)은 직선으로 연장되는 구조에 한정되지 않고, 구부러진 형태 또는 곡선 형태로 연장될 수도 있다. 다시 말해, 도전 라인(60)은 재배선(redistribution line)의 기능을 수행할 수도 있다.
도 22 및 도 23을 참조하면, 접착층(95)에 의해 제 1 반도체 기판(50)과 제 2 반도체 기판(90)이 결합된 제 1 반도체 칩(100)에서도, 회로 영역(CIR)과 연결 영역(CONN)이 분리되어 형성될 수 있다. 이 경우 연결 영역(CONN)에 형성된 콘택 플러그(78)는, 접착층(95)을 관통하여 도전 라인(60)과 제 2 외부 단자(80b)를 전기적으로 연결시킬 수 있다.
제 1 반도체 칩(100)의 회로 구조(70)는 제 1 외부 단자(80a)를 통해 인쇄 회로 기판(200)과 전기적으로 연결될 수 있다. 제 1 반도체 칩(100) 상에 적층된 제 2 반도체 칩(150)은 제 1 본딩 와이어(160), 제 1 반도체 칩(100)의 도전 라인(60), 콘택 플러그(78), 및 제 2 외부 단자(80b)를 통해 인쇄 회로 기판(200)과 전기적으로 연결될 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 제 1 반도체 기판 및 상기 제 1 반도체 기판 상의 제 2 반도체 기판을 포함하는 반도체 칩;
    상기 제 1 반도체 기판의 표면에 의해 노출되도록 매몰된 도전 라인;
    상기 제 2 반도체 기판에 형성된 회로 구조; 및
    상기 회로 구조 상에 형성되며, 상기 회로 구조와 전기적으로 연결된 외부 단자를 포함하고,
    상기 제 1 반도체 기판 및 상기 도전 라인의 노출된 표면들은 서로 동일한 평면 상에 위치하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서.
    상기 제 1 반도체 기판과 상기 도전 라인 사이에 개재된 절연층을 더 포함하고,
    상기 절연층의 노출된 표면은 상기 반도체 기판의 상기 노출된 표면과 서로 동일한 평면 상에 위치하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 절연층은 상기 제 2 반도체 기판과 직접 접촉하는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 반도체 칩의 일 면은 상기 도전 라인, 상기 절연층, 및 상기 제 1 반도체 기판만을 노출시키는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 도전 라인은 상기 반도체 칩의 측면을 향하는 방향으로 연장되고,
    상기 반도체 칩의 측면에서 상기 도전 라인이 노출되는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 도전 라인은 상기 제 2 반도체 기판과 직접 접촉하는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 반도체 칩은 상기 제 1 반도체 기판과 상기 제 2 반도체 기판 사이에 개재된 접착층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 1 면 및 상기 제 1 면과 반대되는 제 2 면을 포함하는 제 1 반도체 칩;
    상기 제 1 면 내로 매몰된 도전 라인;
    상기 제 1 반도체 칩 내에 형성된 회로 구조; 및
    상기 제 2 면 상에 형성되며, 상기 회로 구조와 전기적으로 연결된 제 1 외부 단자를 포함하고,
    상기 제 1 면에서 반도체 기판 및 상기 도전 라인이 노출되며,
    상기 반도체 기판 및 상기 도전 라인의 노출된 표면들은 서로 동일한 평면 상에 위치하는 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판을 포함하는 반도체 칩;
    상기 반도체 기판 내로 매몰된 도전 라인;
    상기 반도체 기판 및 상기 도전 라인의 노출된 표면들은 서로 동일한 평면 상에 위치하는 것을 특징으로 하는 반도체 장치.
  10. 상면 및 상기 상면과 반대되는 하면을 가지는 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 상기 상면에 배선 트렌치를 형성하는 단계;
    상기 배선 트렌치를 매립하는 도전 라인을 형성하는 단계; 및
    상기 도전 라인이 노출되도록, 상기 하면으로부터 상기 반도체 기판의 일부를 제거하는 단계를 포함하고,
    상기 하면에 노출된 상기 반도체 기판 및 상기 도전 라인의 표면들은 서로 동일한 평면 상에 위치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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