KR20130130621A

KR20130130621A - 반도체 장치, 이를 제조하는 방법, 및 이를 포함하는 시스템

Info

Publication number: KR20130130621A
Application number: KR1020130013743A
Authority: KR
Inventors: 주용규; 강효순; 고승범; 이상재
Original assignee: 삼성전자주식회사
Priority date: 2012-05-22
Filing date: 2013-02-07
Publication date: 2013-12-02
Also published as: KR102083497B1

Abstract

반도체 장치는 반도체 칩 각각이 X32 구조로 동작할지 또는 X16 구조로 동작할지를 결정하는 제1옵션 패드와, 상기 반도체 칩 각각이 X16 구조로 동작할 때, 제1그룹의 바이트들과 제2그룹의 바이트들을 포함하는 바이트들 중에서 상기 제1그룹의 바이트들을 사용할지 또는 상기 제2그룹의 바이트들을 사용할지는 결정하는 제2옵션 패드를 포함한다.

Description

반도체 장치, 이를 제조하는 방법, 및 이를 포함하는 시스템{SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING THE SAME, AND SYSTEM HAVING THE SAME}

본 발명의 개념에 따른 실시 예는 반도체 장치에 관한 것으로, 특히 복수의 반도체 칩들 각각의 데이터 입출력 패드들 각각을 서로 다르게 설정할 수 있는 멀티 칩 패키지, 이의 제조 방법, 및 이를 포함하는 시스템에 관한 것이다.

메모리 장치를 사용하는 시스템의 성능이 향상되면서, 고용량의 메모리 장치가 요구된다.

또한, 상기 메모리 장치를 포함하는 모바일 장치(mobile device)가 점점 가볍고 얇고 작아지면서, 상기 모바일 장치에서 상기 메모리 장치가 점유하는 면적에 대한 제약도 점점 증가하고 있다. 이러한 문제를 해결하기 위해, 두 개 이상의 반도체 칩을 하나의 패키지(package)로 패키징하는 멀티 칩 패키지가 널리 사용되고 있다.

본 발명이 이루고자 하는 기술적인 과제는 본딩 와이어(bonding wire)의 길이를 줄이고 칩에 구현된 패드들의 배열 각도와 본딩 와이어의 배열 각도를 줄일 수 있는 반도체 장치를 제공하는 것이다.

본 발명의 실시 예에 따른 반도체 장치는 메모리 셀 어레이와, 패드 그룹들과, 제1옵션 패드와, 제2옵션 패드와, 상기 제1옵션 패드와 접지의 접속 여부에 기초하여, 상기 패드 그룹들의 전부 또는 일부를 통하여 입력된 데이터를 상기 메모리 셀 어레이로 전송하는 데이터 입력 멀티플렉서 블록을 포함하고, 상기 데이터 입력 멀티플렉서 블록은, 상기 제2옵션 패드와 상기 접지의 접속 여부에 기초하여, 상기 패드 그룹들 중에서 서로 인접하는 제1패드 그룹들 또는 상기 복수의 패드 그룹들 중에서 나머지 제2패드 그룹들을 상기 일부로서 선택한다.

상기 반도체 장치는 각각이 상기 패드 그룹들 각각에 접속된 데이터 입력 버퍼 그룹들을 더 포함하고, 상기 데이터 입력 버퍼 그룹들 각각은 상기 제1옵션 패드와 상기 접지의 접속 여부와 상기 제2옵션 패드와 상기 접지의 접속 여부에 따라 인에이블 또는 디스에이블된다.

상기 반도체 장치는 데이터 스트로브 패드 그룹들과, 각각이 상기 데이터 스트로브 패드 그룹들 각각에 접속된 데이터 스트로브 입력 버퍼 그룹들과, 각각이 상기 데이터 입력 버퍼 그룹들 각각과 상기 데이터 입력 멀티플렉서 블록 사이에 접속된 데이터 입력 래치 그룹들을 더 포함하고, 상기 데이터 스트로브 입력 버퍼 그룹들 각각은 상기 제1옵션 패드와 상기 접지의 접속 여부와 상기 제2옵션 패드와 상기 접지의 접속 여부에 따라 인에이블 또는 디스에이블되고, 상기 데이터 입력 래치 그룹들 각각은 상기 데이터 스트로브 입력 버퍼 그룹들 각각의 출력 신호들에 기초하여 동작한다.

상기 반도체 장치는, 상기 제1옵션 패드와 상기 접지의 접속 여부에 기초하여, 상기 메모리 셀 어레이로부터 출력된 데이터를 상기 전부 또는 상기 일부를 통하여 출력하는 데이터 출력 멀티플렉서 블록을 포함하고, 상기 데이터 출력 멀티플렉서 블록은 상기 제2옵션 패드와 상기 접지의 접속 여부에 기초하여, 상기 제1패드 그룹들 또는 상기 나머지 제2패드 그룹들을 상기 일부로서 선택한다.

상기 반도체 장치는 각각이 상기 데이터 출력 멀티플렉서 블록과 상기 패드 그룹들 각각의 사이에 접속된 데이터 출력 버퍼 그룹들을 더 포함하고, 상기 데이터 출력 버퍼 그룹들 각각은 상기 제1옵션 패드와 상기 접지의 접속 여부와 상기 제2옵션 패드와 상기 접지의 접속 여부에 따라 인에이블 또는 디스에이블된다.

본 발명의 실시 예에 따른 시스템은 반도체 장치와, 상기 반도체 장치와 통신하는 호스트를 포함한다. 상기 반도체 장치는 메모리 셀 어레이와, 패드 그룹들과, 제1옵션 패드와, 제2옵션 패드와, 상기 제1옵션 패드와 접지의 접속 여부에 기초하여, 상기 패드 그룹들의 전부 또는 일부를 통하여 상기 호스트로부터 입력된 데이터를 상기 메모리 셀 어레이로 전송하는 데이터 입력 멀티플렉서 블록을 포함하고, 상기 데이터 입력 멀티플렉서 블록은, 상기 제2옵션 패드와 상기 접지의 접속 여부에 기초하여, 상기 패드 그룹들 중에서 서로 인접하는 제1패드 그룹들 또는 상기 복수의 패드 그룹들 중에서 나머지 제2패드 그룹들을 상기 일부로서 선택한다.

본 발명의 실시 예에 따른 반도체 장치를 제조하는 방법은 제1반도체 칩의 제1옵션 패드와 제2옵션 패드를 접지에 접속시키는 단계와, 상기 제1반도체 칩과 동일한 구조를 갖는 제2반도체 칩의 제1옵션 패드를 접지에 접속하고 제2옵션 패드를 플로팅시키는 단계와, 상기 제1반도체 칩의 제1바이트들의 일부와 패키지 바이트들의 일부를 접속하고, 상기 제2반도체 칩의 제2바이트들의 일부와 상기 패키지 바이트들의 나머지 일부를 접속하는 단계를 포함한다.

상기 제1반도체 칩과 상기 제2반도체 칩은 스택된다.

상기 제1바이트들의 상기 일부와 상기 제2바이트들의 상기 일부는 서로 오버랩되지 않는다.

상기 접속하는 단계는 상기 제1바이트들의 상기 일부와 상기 패키지 바이트들의 상기 일부를 제1접속 수단들을 이용하여 수평 방향으로 일직선으로 접속하고, 상기 제2바이트들의 상기 일부와 상기 패키지 바이트들의 상기 나머지 일부를 제2접속 수단들을 이용하여 상기 수평 방향으로 일직선으로 접속한다.

상기 반도체 장치는 멀티-칩 패키지(multi-chip package) 또는 패키지 온 패키지(package on package(PoP))로 구현될 수 있다.

본 발명의 실시 예에 따른 휴대용 전자 장치는 반도체 장치와, 상기 반도체 장치(10)와 통신하는 호스트를 포함한다.

상기 반도체 장치는 제1바이트들, 각각이 접지에 접속된 제1옵션 패드와 제2옵션 패드를 포함하는 제1반도체 칩과, 상기 제1반도체 칩과 동일한 구조를 갖고, 제2바이트들, 상기 접지에 접속된 제1옵션 패드, 및 플로팅된 제2옵션 패드를 포함하는 제2반도체 칩과, 패키지 바이트들을 포함하는 패키지 기판을 포함하고, 상기 패키지 바이트들의 일부는 상기 제1바이트들의 일부에 접속되고, 상기 패키지 바이트들의 나머지 일부는 상기 제2바이트들의 일부에 접속된다.

상기 제1바이트들과 상기 제1바이트들 각각은 데이터 입출력 패드들과 데이터 스트로브 신호 패드들을 포함한다.

본 발명의 실시 예에 따른 반도체 장치는 와이어 본딩 또는 전기적 퓨징 회로를 이용하여 하나의 패키지에 포함된 상부 칩의 패드들과 하부 칩의 패드들을 서로 다르게 설정할 수 있는 효과가 있다.

따라서, 상기 패키지를 조립하는 과정에서, 각각의 칩에 가장 가까운 본딩 패드들이 전선으로 연결됨으로써, 생산성과 특성이 향상되는 효과가 있다.

도 1은 본 발명의 실시 예에 따른 반도체 장치의 구성도를 나타낸다.
도 2는 도 1에 도시된 제1반도체 칩의 블록도를 나타낸다.
도 3은 도 2에 도시된 옵션 제어 회로의 출력 신호의 테이블을 나타낸다.
도 4는 도 2에 도시된 데이터 입력 멀티플렉서 블록의 블록도를 나타낸다.
도 5는 도 4에 도시된 제1데이터 입력 멀티플렉서의 회로도의 실시 예를 나타낸다.
도 6은 도 2에 도시된 데이터 출력 멀티플렉서 블록의 블록도를 나타낸다.
도 7은 도 6에 도시된 제1데이터 출력 멀티플렉서의 회로도의 실시 예를 나타낸다.
도 8은 도 1에 도시된 반도체 장치를 포함하는 시스템의 블록도를 나타낸다.
도 9는 도 1에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 플로우차트이다.

도 1은 본 발명의 실시 예에 따른 반도체 장치의 구성도를 나타낸다.

도 1을 참조하면, 반도체 장치(10)는 복수의 반도체 칩들(20과 30)을 포함한다. 본 명세서에서는 설명의 편의를 위해, 두 개의 반도체 칩들(또는 두 개의 다이 (die); 20과 30)을 포함하는 반도체 장치(10)가 실시 예로서 도시되나, 본 발명의 기술적 사상은 세 개 이상의 반도체 칩들을 포함하는 반도체 장치, 예컨대 멀티 칩 패키지(multi chip package(MCP))에도 적용될 수 있다.

전술한 바와 같이, 반도체 장치(10)는 복수의 반도체 칩들(20과 30)을 포함하는 MCP일 수 있다.

제1반도체 칩(20)은 명령(CMD), 어드레스(ADDR), 및 클락 신호(CLK) 등 제1반도체 칩(20)의 동작을 제어하기 위한 제어 신호들을 수신하기 위한 패드들, 데이터를 입출력하기 위한 데이터 입출력 패드들, 제1옵션 패드(option pad; 21), 및 제2옵션 패드(22)를 포함한다.

반도체 장치(10)가 MCP일 때, 상기 패드들 각각은 상기 MCP의 접속 수단, 예컨대 솔더 볼(solder ball)과 같은 볼(ball)에 접속될 수 있다.

제1반도체 칩(20)은 데이터를 저장하기 위한 메모리 셀 어레이와, 상기 메모리 셀 어레이에 대한 액세스(access) 동작, 예컨대 라이트(write) 동작 또는 리드 (read) 동작을 제어하기 위한 액세스 제어 회로들을 포함한다.

제2반도체 칩(30)의 구조는 제1반도체 칩(20)의 구조와 실질적으로 동일하다.

예컨대, 데이터를 입출력하기 위한 데이터 입출력 패드들이 N(N은 자연수)개일 때, N개의 데이터 입출력 패드들은 M(M은 자연수)개의 패드 그룹들로 분류될 수 있다.

본 명세서에서는 설명의 편의를 위해, N은 32이고 M은 4라고 가정한다.

각 칩(20과 30)은 X32 구조 또는 X16 구조로 동작할 수 있다.

여기서, X32 구조는 각 칩(20과 30)에서 데이터를 처리(예컨대, 입력 또는 출력)하기 위해 사용되는 데이터 입출력 패드들의 개수가 32개임을 의미하고, X16 구조는 각 칩(20과 30)에서 데이터를 처리하기 위해 사용되는 데이터 입출력 패드들의 개수가 16개임을 의미한다.

각 칩(20과 30)에서, 제1패드 그룹은 8개의 데이터 입출력 패드를 포함하고 제1바이트(Byte0)로 할당(또는 명명)되고, 제2패드 그룹은 8개의 데이터 입출력 패드를 포함하고 제2바이트(Byte1)로 할당된다. 또한, 제3패드 그룹은 8개의 데이터 입출력 패드를 포함하고 제3바이트(Byte2)로 할당되고 제4패드 그룹은 8개의 데이터 입출력 패드를 포함하고 제4바이트(Byte3)로 할당된다.

실시 예에 따라, 각 패드 그룹은 데이터 스트로브 신호들(data strobe signals(DQSs))을 전송하기 위한 DQS 패드들을 더 포함할 수 있다.

도 1에 도시된 바와 같이, 제1반도체 칩(20), 예컨대 상부 칩(top chip)의 제3바이트 패드들(Byte2 DQ&DQS, 간단히 Byte2)은 패키지 제3바이트 패드들(PKG Byte2 DQ&DQS, 간단히 PKG Byte2)에 접속되고, 제4바이트 패드들(Byte3 DQ&DQS, 간단히 Byte3)은 패키지 제4바이트 패드들(PKG Byte3 DQ&DQS, 간단히 PKG Byte3)에 접속된다.

또한, 제1반도체 칩(20)의 하부에 존재하는 제2반도체 칩, 예컨대 하부 칩 (bottom chip)의 제1바이트 패드들(Byte0 DQ&DQS, 간단히 Byte0)은 패키지 제1바이트 패드들(PKG Byte0 DQ&DQS, 간단히 PKG Byte0)에 접속되고, 제2바이트 패드들 (Byte1 DQ&DQS, 간단히 Byte1)은 패키지 제2바이트 패드들(PKG Byte1 DQ&DQS, 간단히 PKG Byte1)에 접속된다.

여기서, "DQ&DQS"로 표시된 패드는 데이터 입출력 패드와 DQS 패드를 포함한다.

도 1부터 도 7에 도시된 바와 같이, 본 명세서에서 "BYTE0"를 포함하는 문자들은 제1바이트(Byte0)를 통하여 입출력되는 데이터, 상기 데이터에 관련된 데이터, 또는 상기 데이터를 전송하기 위한 패드들을 나타낸다.

또한, "BYTE1", "BYTE2", 또는 "BYTE3"를 포함하는 문자들은 제2바이트 (Byte1), 제3바이트(Byte2), 또는 제4바이트(Byte3)를 통하여 입출력되는 데이터, 상기 데이터에 관련된 데이터, 또는 상기 데이터를 전송하기 위한 패드들을 나타낸다.

각 패드(PKG Byte0 DQ&DQS, PKG Byte1 DQ&DQS, PKG Byte2 DQ&DQS, 및 PKG Byte3 DQ&DQS)는 상기 MCP의 접속 수단, 예컨대 솔더 볼과 같은 볼에 접속될 수 있다. 따라서, MCP는 상기 접속 수단을 통하여 다른 전자 장치와 통신을 할 수 있다.

제1옵션 패드(21)가 접지 패드(VSS)에 접속(또는 본딩(bonding)) 되었는지의 여부에 따라, 각 반도체 칩(20과 30)은 X32 구조 또는 X16 구조로 사용되거나 또는 동작할 수 있다.

예컨대, 각 반도체 칩(20과 30)의 제1옵션 패드(21)가 접지 패드(VSS)에 접속될 때, 각 반도체 칩(20과 30)은 X16 구조로 사용되거나 또는 동작할 수 있다.

제2옵션 패드(22)가 접지 패드(VSS)에 접속(또는 본딩) 되었는지의 여부에 따라, X16 구조로 사용되는 각 반도체 칩(20과 30)의 바이트들(Byte0~Byte3) 중에서 제1바이트(Byte0)와 제2바이트(Byte1)가 함께 사용될지 또는 제3바이트(Byte2)와 제4바이트(Byte3)가 함께 사용될지가 결정된다.

예컨대, X16 구조의 제1반도체 칩(20)의 제2옵션 패드(22)가 접지 패드(VSS)에 접속되고 X16 구조의 제2반도체 칩(30)의 제2옵션 패드가 접지 패드(VSS)에 접속되지 않을 때, 제1반도체 칩(20)의 제1바이트(Byte0)와 제2바이트(Byte1)는 사용되지 않고, 제2반도체 칩(30)의 제1바이트(Byte0)와 제2바이트(Byte1)는 사용된다.

전술한 조건과 동일한 조건에서, 제1반도체 칩(20)의 제3바이트(Byte2)와 제4바이트(Byte3)는 사용되고 제2반도체 칩(30)의 제3바이트(Byte2)와 제4바이트 (Byte3)는 사용되지 않는다.

도 2는 도 1에 도시된 제1반도체 칩의 블록도를 나타낸다.

도 1에 도시된 제1반도체 칩(20)의 실시 예에 따른 도 2의 반도체 칩(20A)은 데이터 입력 버퍼 그룹들(Data Input Buffer1~Data Input Buffer4), DQS 입력 버퍼 그룹들(DQS Input Buffer1~DQS Input Buffer4), 옵션 제어 회로(100), 데이터 입력 래치 그룹들(Data Input Latch1~Data Input Latch4), 데이터 입력 멀티플렉서 블록 (140), 메모리 셀 어레이(150), 데이터 출력 멀티플렉서 블록(160), 데이터 출력 버퍼 그룹들(Data Output Buffer1~Data Output Buffer4), 및 DQS 출력 버퍼 그룹들 (DQS Output Buffer1~DQS Output Buffer4), 및 입출력 패드 그룹들 (PAD_BYTE0_DQ<0:7>, PAD_BYTE0_DQS/DQSB, PAD_BYTE2_DQ<0:7>, PAD_BYTE2_DQS/DQSB, PAD_BYTE1_DQ<0:7>, PAD_BYTE1_DQS/DQSB, PAD_BYTE3_DQ<0:7>, 및 PAD_BYTE0_DQS/DQSB)을 포함한다.

도 1의 패키지 제1바이트 패드들(PKG Byte0 DQ&DQS)은 도 2의 입출력 패드들 (PAD_BYTE0_DQ<0:7>과 PAD_BYTE0_DQS/DQSB)을 포함한다.

도 1의 패키지 제2바이트 패드들(PKG Byte1 DQ&DQS)은 도 2의 입출력 패드들 (PAD_BYTE1_DQ<0:7>과 PAD_BYTE1_DQS/DQSB)을 포함한다.

도 1의 패키지 제3바이트 패드들(PKG Byte2 DQ&DQS)은 도 2의 입출력 패드들 (PAD_BYTE2_DQ<0:7>과 PAD_BYTE2_DQS/DQSB)을 포함한다.

도 1의 패키지 제4바이트 패드들(PKG Byte3 DQ&DQS)은 도 2의 입출력 패드들 (PAD_BYTE3_DQ<0:7>과 PAD_BYTE3_DQS/DQSB)을 포함한다.

옵션 제어 회로(100)는 제1옵션 패드(21)가 접지 패드(VSS)에 접속(또는 본딩(bonding)) 되었는지의 여부와 제2옵션 패드(22)가 접지 패드(VSS)에 접속(또는 본딩) 되었는지의 여부에 따라 복수의 인에이블 신호들(BYTE0_EN~BYTE3_EN)을 생성한다.

제1인에이블 신호(BYTE0_EN)에 응답하여, 데이터 입력 버퍼들(Data Input Buffer1)은 패드들(PAD_BYTE0_DQ<0:7>)을 통하여 입력되는 신호들을 버퍼링한다.

제1인에이블 신호(BYTE0_EN)에 응답하여, DQS 입력 버퍼들(DQS Input Buffer1)은 패드들(PAD_BYTE0_DQS/DQSB)을 통하여 입력되는 DQS 신호들을 버퍼링한다.

데이터 입력 래치들(Data Input Latch1)은 DQS 입력 버퍼들(DQS Input Buffer1)로부터 출력된 버퍼된 DQS 신호들에 응답하여 데이터 입력 버퍼들(Data Input Buffer1)의 출력 신호들을 래치한다.

제3인에이블 신호(BYTE2_EN)에 응답하여, 데이터 입력 버퍼들(Data Input Buffer2)은 패드들(PAD_BYTE2_DQ<0:7>)을 통하여 입력되는 신호들을 버퍼링한다.

제3인에이블 신호(BYTE2_EN)에 응답하여, DQS 입력 버퍼들(DQS Input Buffer2)은 패드들(PAD_BYTE2_DQS/DQSB)을 통하여 입력되는 DQS 신호들을 버퍼링한다.

데이터 입력 래치들(Data Input Latch2)은 DQS 입력 버퍼들(DQS Input Buffer2)로부터 출력된 버퍼된 DQS 신호들에 응답하여 데이터 입력 버퍼들(Data Input Buffer2)의 출력 신호들을 래치한다.

제2인에이블 신호(BYTE1_EN)에 응답하여, 데이터 입력 버퍼들(Data Input Buffer3)은 패드들(PAD_BYTE1_DQ<0:7>)을 통하여 입력되는 신호들을 버퍼링한다.

제2인에이블 신호(BYTE1_EN)에 응답하여, DQS 입력 버퍼들(DQS Input Buffer3)은 패드들(PAD_BYTE1_DQS/DQSB)을 통하여 입력되는 DQS 신호들을 버퍼링한다.

데이터 입력 래치들(Data Input Latch3)은 DQS 입력 버퍼들(DQS Input Buffer3)로부터 출력된 버퍼된 DQS 신호들에 응답하여 데이터 입력 버퍼들(Data Input Buffer3)의 출력 신호들을 래치한다.

제4인에이블 신호(BYTE3_EN)에 응답하여, 데이터 입력 버퍼들(Data Input Buffer4)은 패드들(PAD_BYTE3_DQ<0:7>)을 통하여 입력되는 신호들을 버퍼링한다.

제4인에이블 신호(BYTE3_EN)에 응답하여, DQS 입력 버퍼들(DQS Input Buffer4)은 패드들(PAD_BYTE3_DQS/DQSB)을 통하여 입력되는 DQS 신호들을 버퍼링한다.

데이터 입력 래치들(Data Input Latch4)은 DQS 입력 버퍼들(DQS Input Buffer4)로부터 출력된 버퍼된 DQS 신호들에 응답하여 데이터 입력 버퍼들(Data Input Buffer4)의 출력 신호들을 래치한다.

옵션 제어 회로(100)는 제1옵션 패드(X16 Option=21)와 접지 패드(VSS)와의 접속 여부와 제2옵션 패드(BYTE SEL Option=22)와 접지 패드(VSS)와 접속 여부에 따라 제1선택 신호(X32_MODE), 제2선택 신호(X16_MODE1), 또는 제3선택 신호 (X16_MODE2)를 생성할 수 있다.

옵션 제어 회로(100)는 퓨징(fusing) 회로로 구현될 수 있다. 예컨대, 상기 퓨징 회로는 퓨즈들, 안티-퓨즈들, 또는 e-퓨즈들을 포함할 수 있다. 따라서, 상기 퓨징 회로는 상기 퓨즈들 각각의 절단(cutting) 여부에 기초하여 제1선택 신호(X32_MODE), 제2선택 신호(X16_MODE1), 또는 제3선택 신호 (X16_MODE2)를 생성할 수 있다.

도 3은 도 2에 도시된 옵션 제어 회로의 출력 신호의 테이블을 나타낸다.

도 3을 참조하면, 각 반도체 칩(20과 30)의 제1옵션 패드(X16 Option=21)가 접지 패드(VSS)에 접속되지 않은 경우, 제2옵션 패드(BYTE SEL Option=22)와 접지 패드(VSS)와 접속 여부에 무관하게, 각 반도체 칩(20과 30)의 옵션 제어 회로 (100)는 각 제1선택 신호(X32_MODE)를 각 반도체 칩(20과 30)의 각 멀티플렉서 블록(140과 150)으로 출력할 수 있다. 따라서, 각 반도체 칩(20과 30)은 X32 구조로 동작할 수 있다.

각 반도체 칩(20과 30)의 제1옵션 패드(X16 Option=21)가 접지 패드(VSS)에 접속되고 제1반도체 칩(20)의 제2옵션 패드(BYTE SEL Option=22)가 접지 패드(VSS)에 접속되고 제2반도체 칩(30)의 제2옵션 패드가 접지 패드(VSS)에 접속되지 않을 때, 제1반도체 칩(20)의 옵션 제어 회로(100)는 제3선택 신호(X16_MODE2)를 각 멀티플렉서 블록(140과 150)으로 출력하고 제2반도체 칩(30)의 옵션 제어 회로는 제2선택 신호(X16_MODE1)를 각 멀티플렉서 블록으로 출력한다.

도 4는 도 2에 도시된 데이터 입력 멀티플렉서 블록의 블록도를 나타낸다.

도 4를 참조하면, 데이터 입력 멀티플렉서 블록(140)은 제1그룹의 멀티플렉서들(140-1~140-8)과 제2그룹의 멀티플렉서들(141-1~141-8)을 포함한다.

각 멀티플렉서(140-1~140-8)는 입력 데이터 래치(Data Input Latch1)로부터 출력된 각 데이터(BYTE0_DIN<0>~BYTE0_DIN<7>)와 입력 데이터 래치(Data Input Latch2)로부터 출력된 각 데이터(BYTE2_DIN<0>~BYTE2_DIN<7>) 중에서 어느 하나를 대응되는 선택 신호(X32_MODE, X16_MODE1, 또는 X16_MODE2)에 응답하여 선택적으로 출력한다.

각 멀티플렉서(140-1~140-8)로부터 출력된 각 출력 신호 (CAX16_DIN<0>~CAX16_DIN<7>, 및 CAX16B_DIN<0>~CAX16B_DIN<7>)는 메모리 셀 어레이(150)로 출력된다.

각 멀티플렉서(141-1~141-8)는 입력 데이터 래치(Data Input Latch3)로부터 출력된 각 데이터(BYTE1_DIN<0>~BYTE1_DIN<7>)와 입력 데이터 래치(Data Input Latch4)로부터 출력된 각 데이터(BYTE3_DIN<0>~BYTE3_DIN<7>) 중에서 어느 하나를 대응되는 선택 신호(X32_MODE, X16_MODE1, 또는 X16_MODE2)에 응답하여 선택적으로 출력한다.

각 멀티플렉서(141-1~141-8)로부터 출력된 각 출력 신호 (CAX16'_DIN<0>~CAX16'_DIN<7>, 및 CAX16B'_DIN<0>~CAX16B'_DIN<7>)는 메모리 셀 어레이(150)로 출력된다.

메모리 셀 어레이(150)는 데이터 저장 영역들(CAX16, CAX16B, CAX16', 및 CAX16B')을 포함한다.

도 5는 도 4에 도시된 제1데이터 입력 멀티플렉서의 회로도의 실시 예를 나타낸다.

도 4에 도시된 각 멀티플렉서(140-1~140-8, 및 141-1~141-8)의 구조는 실질적으로 동일하다. 따라서, 설명의 편의를 위해 도 4와 도 5를 참조하여 제1데이터 입력 멀티플렉서(140-1)의 구조와 동작을 설명한다.

하이 레벨을 갖는 제1선택 신호(X32_MODE)에 응답하여 전송 게이트는 데이터 입력 래치(Data Input Latch1)로부터 출력된 데이터(BYTE0_DIN<0>)를 출력 데이터 (CAX16_DIN<0>))로서 출력한다. 또한, 하이 레벨을 갖는 제1선택 신호(X32_MODE)에 응답하여 전송 게이트는 데이터 입력 래치(Data Input Latch2)로부터 출력된 데이터(BYTE2_DIN<0>)를 출력 데이터(CAX16B_DIN<0>)로서 출력한다.

제2선택 신호(X16_MODE1)가 하이 레벨을 가질 때, 제1데이터 입력 멀티플렉서(140-1)는 입력 데이터(BYTE0_DIN<0>)를 각 출력 데이터(CAX16_DIN<0>과 CAX16B_DIN<0>)로서 출력한다.

그러나, 제3선택 신호(X16_MODE2)가 하이 레벨을 가질 때, 제1데이터 입력 멀티플렉서(140-1)는 입력 데이터(BYTE2_DIN<0>)를 각 출력 데이터(CAX16_DIN<0>과 CAX16B_DIN<0>)로서 출력한다.

도 6은 도 2에 도시된 데이터 출력 멀티플렉서 블록의 블록도를 나타낸다.

도 6을 참조하면, 데이터 출력 멀티플렉서 블록(160)은 제1그룹의 멀티플렉서들(160-1~160-8)과 제2그룹의 멀티플렉서들(161-1~161-8)을 포함한다.

각 멀티플렉서(160-1~160-8)는 메모리 셀 어레이(150)로부터 출력된 각 데이터(CAX16_DOUT<0>)~CAX16_DOUT<7>)와 각 데이터(CAX16B_DOUT<0>)~CAX16B_DOUT<7>)중에서 어느 하나를 대응되는 선택 신호(X32_MODE, X16_MODE1, 또는 X16_MODE2)에 응답하여 선택적으로 출력한다.

각 멀티플렉서(160-1~160-8)로부터 출력된 각 출력 데이터 (BYTE0_OUT<0>~BYTE0_OUT<7>, 및 BYTE2_OUT<0>~BYTE2_OUT<7>)는 데이터 출력 버퍼들(Data Output Buffer1와 Data Output Buffer2)로 전송된다.

각 멀티플렉서(161-1~161-8)는 메모리 셀 어레이(150)로부터 출력된 각 데이터(CAX16'_DOUT<0>)~CAX16'_DOUT<7>)와 각 데이터 (CAX16B'_DOUT<0>)~ CAX16B'_DOUT<7>)중에서 어느 하나를 대응되는 선택 신호(X32_MODE, X16_MODE1, 또는 X16_MODE2)에 응답하여 선택적으로 출력한다.

각 멀티플렉서(161-1~161-8)로부터 출력된 각 출력 데이터 (BYTE1_OUT<0>~BYTE1_OUT<7>, 및 BYTE3_OUT<0>~BYTE3_OUT<7>)는 데이터 출력 버터들(Data Output Buffer3와 Data Output Buffer4)로 전송된다.

제1인에이블 신호(BYTE0_EN)에 응답하여 데이터 출력 버퍼(Data Output Buffer1)와 DQS 출력 버퍼(DQS Output Buffer1)는 인에이블된다.

제3인에이블 신호(BYTE2_EN)에 응답하여 데이터 출력 버퍼(Data Output Buffer2)와 DQS 출력 버퍼(DQS Output Buffer2)는 인에이블된다.

제2인에이블 신호(BYTE1_EN)에 응답하여 데이터 출력 버퍼(Data Output Buffer3)와 DQS 출력 버퍼(DQS Output Buffer3)는 인에이블된다.

제4인에이블 신호(BYTE3_EN)에 응답하여 데이터 출력 버퍼(Data Output Buffer4)와 DQS 출력 버퍼(DQS Output Buffer4)는 인에이블된다.

도 7은 도 6에 도시된 제1데이터 출력 멀티플렉서의 회로도의 실시 예를 나타낸다.

도 6에 도시된 각 멀티플렉서(160-1~160-8, 및 161-1~161-8)의 구조는 실질적으로 동일하다. 따라서, 설명의 편의를 위해 도 6과 도 7을 참조하여 제1데이터 출력 멀티플렉서(160-1)의 구조와 동작을 설명한다.

제2선택 신호(X16_MODE1)가 하이 레벨을 가질 때, 제1데이터 출력 멀티플렉서(160-1)는 메모리 셀 어레이(150)의 CAX16 영역으로부터 출력된 데이터(CAX16_OUT<0>)과 메모리 셀 어레이(150)의 CAX16B 영역으로부터 출력된 데이터 (CAX16B_OUT<0>)를 데이터 출력 버퍼(Data Output Buffer1)로 전송한다.

제3선택 신호(X16_MODE2)가 하이 레벨을 가질 때, 제1데이터 출력 멀티플렉서(160-1)는 메모리 셀 어레이(150)의 CAX16 영역으로부터 출력된 데이터 (CAX16_OUT<0>)과 메모리 셀 어레이(150)의 CAX16B 영역으로부터 출력된 데이터 (CAX16B_OUT<0>)를 데이터 출력 버퍼(Data Output Buffer2)로 전송한다.

도 1부터 도 7을 참조하여 설명한 바와 같이, 반도체 장치(10)는 본딩 (bonding) 또는 전기적 퓨즈들과 같은 수단을 이용하여 제1반도체 칩(20)과 제2반도체 칩(30)에 구현된 데이터 입출력 패드들을 서로 다르게 설정할 수 있다.

또한, 도 1에 도시된 바와 같이, MCP와 같은 반도체 장치(10)를 조립하는 과정에서 데이터 입출력 패드들과 가장 가까이에 있는 패키지 패드들을 전선으로 연결함으로써 반도체 장치(100)의 생산성을 향상시킬 수 있고 반도체 장치(100)의 특성, 예컨대 캐패시턴스의 영향을 개선할 수 있는 효과가 있다.

도 8은 도 1에 도시된 반도체 장치를 포함하는 시스템의 블록도를 나타낸다.

도 8을 참조하면, 시스템(200)은 반도체 장치(10)와 호스트(210)를 포함할 수 있다.

시스템(200)은 PC(personal computer), 서버(server) 또는 휴대용 전자 장치 (portable electronic device)로 구현될 수 있다.

상기 휴대용 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트폰 (smartphone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.

호스트(210)는 CPU(central processing unit), 프로세서(processor), 멀티-코어 프로세서, 애플리케이션 프로세서, 또는 모바일 애플리케이션 프로세서일 수 있다.

반도체 장치(10)와 호스트(210)는 DQS 신호를 이용하여 데이터(DQ)를 주거나 받을 수 있다.

호스트(210)는 명령(CMD), 어드레스(ADDR), 및 클락 신호(CLK)를 반도체 장치(10)로 공급할 수 있다.

도 9는 도 1에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 플로우차트이다.

도 1과 도 9를 참조하면, 제1반도체 칩(20)의 제1옵션 패드(21)와 제2옵션 패드(22)는 접지(VSS)에 접속된다(S110).

제1반도체 칩(20)과 동일한 구조를 갖는 제2반도체 칩(30)의 제1옵션 패드 (21)는 접지(VSS)에 접속되고 제2옵션 패드(22)는 플로팅(floating)된다(S120). 플로트된 제2옵션 패드(22)는 하이 레벨을 갖는 전압으로 옵션 제어 회로(100)에 의해 인식된다.

제1반도체 칩(20)의 제1바이트들의 일부(Byte 2 & Byte 3)는 패키지 기판 (package substrate)에 형성된 패키지 바이트들의 일부(PKG Byte 2 & PKG Byte 3)에 접속되고, 제2반도체 칩(30)의 제2바이트들의 일부(Byte 0 & Byte 1)는 상기 패키지 바이트들의 나머지 일부(PKG Byte 0 & PKG Byte 1)에 접속된다(S130).

상기 제1바이트들의 상기 일부(Byte 2 & Byte 3)와 상기 제2바이트들의 상기 일부(Byte 0 & Byte 1)는 서로 오버랩되지 않는다.

상기 제1바이트들의 일부(Byte 2 & Byte 3)와 상기 패키지 바이트들의 일부(PKG Byte 2 & PKG Byte 3)는 제1접속 수단들, 예컨대 본딩 와이어들을 통해 수평 방향으로 일직선으로 접속되고, 상기 제2바이트들의 상기 일부와 상기 패키지 바이트들의 상기 나머지 일부는 제2접속 수단들, 예컨대 본딩 와이어들을 통해 상기 수평 방향으로 일직선으로 접속된다.

제1반도체 칩(20)과 제2반도체 칩(30)을 포함하는 반도체 장치(10)는 멀티-칩 패키지(multi-chip package) 또는 패키지 온 패키지(package on package(PoP))로 구현될 수 있다.

10; 반도체 장치
20; 제1반도체 칩
30; 제2반도체 칩
21; 제1옵션 패드
22; 제2옵션 패드
100; 옵션 제어 회로
140; 입력 데이터 멀티 플렉서
150; 메모리 셀 어레이
160; 출력 데이터 멀티플렉서

Claims

메모리 셀 어레이;
패드 그룹들;
제1옵션 패드와 제2옵션 패드;
상기 제1옵션 패드와 접지의 접속 여부에 기초하여, 상기 패드 그룹들의 전부 또는 일부를 통하여 입력된 데이터를 상기 메모리 셀 어레이로 전송하는 데이터 입력 멀티플렉서 블록을 포함하고,
상기 데이터 입력 멀티플렉서 블록은,
상기 제2옵션 패드와 상기 접지의 접속 여부에 기초하여, 상기 패드 그룹들 중에서 서로 인접하는 제1패드 그룹들 또는 상기 복수의 패드 그룹들 중에서 나머지 제2패드 그룹들을 상기 일부로서 선택하는 반도체 장치.
제1항에 있어서,
각각이 상기 패드 그룹들 각각에 접속된 데이터 입력 버퍼 그룹들을 더 포함하고,
상기 데이터 입력 버퍼 그룹들 각각은,
상기 제1옵션 패드와 상기 접지의 접속 여부와 상기 제2옵션 패드와 상기 접지의 접속 여부에 따라, 인에이블 또는 디스에이블되는 반도체 장치.
제2항에 있어서,
데이터 스트로브 패드 그룹들;
각각이 상기 데이터 스트로브 패드 그룹들 각각에 접속된 데이터 스트로브 입력 버퍼 그룹들;
각각이 상기 데이터 입력 버퍼 그룹들 각각과 상기 데이터 입력 멀티플렉서 블록 사이에 접속된 데이터 입력 래치 그룹들을 더 포함하고,
상기 데이터 스트로브 입력 버퍼 그룹들 각각은 상기 제1옵션 패드와 상기 접지의 접속 여부와 상기 제2옵션 패드와 상기 접지의 접속 여부에 따라 인에이블 또는 디스에이블되고,
상기 데이터 입력 래치 그룹들 각각은 상기 데이터 스트로브 입력 버퍼 그룹들 각각의 출력 신호들에 기초하여 동작하는 반도체 장치.
제1항에 있어서,
상기 제1옵션 패드와 상기 접지의 접속 여부에 기초하여, 상기 메모리 셀 어레이로부터 출력된 데이터를 상기 전부 또는 상기 일부를 통하여 출력하는 데이터 출력 멀티플렉서 블록을 포함하고,
상기 데이터 출력 멀티플렉서 블록은,
상기 제2옵션 패드와 상기 접지의 접속 여부에 기초하여, 상기 제1패드 그룹들 또는 상기 나머지 제2패드 그룹들을 상기 일부로서 선택하는 반도체 장치.
제4항에 있어서,
각각이 상기 데이터 출력 멀티플렉서 블록과 상기 패드 그룹들 각각의 사이에 접속된 데이터 출력 버퍼 그룹들을 더 포함하고,
상기 데이터 출력 버퍼 그룹들 각각은,
상기 제1옵션 패드와 상기 접지의 접속 여부와 상기 제2옵션 패드와 상기 접지의 접속 여부에 따라 인에이블 또는 디스에이블되는 반도체 장치.
반도체 장치; 및
상기 반도체 장치와 통신하는 호스트를 포함하며,
상기 반도체 장치는,
메모리 셀 어레이;
패드 그룹들;
제1옵션 패드와 제2옵션 패드;
상기 제1옵션 패드와 접지의 접속 여부에 기초하여, 상기 패드 그룹들의 전부 또는 일부를 통하여 상기 호스트로부터 입력된 데이터를 상기 메모리 셀 어레이로 전송하는 데이터 입력 멀티플렉서 블록을 포함하고,
상기 데이터 입력 멀티플렉서 블록은,
상기 제2옵션 패드와 상기 접지의 접속 여부에 기초하여, 상기 패드 그룹들 중에서 서로 인접하는 제1패드 그룹들 또는 상기 복수의 패드 그룹들 중에서 나머지 제2패드 그룹들을 상기 일부로서 선택하는 시스템.
제6항에 있어서,
각각이 상기 패드 그룹들 각각에 접속된 데이터 입력 버퍼 그룹들을 더 포함하고,
상기 데이터 입력 버퍼 그룹들 각각은,
상기 제1옵션 패드와 상기 접지의 접속 여부와 상기 제2옵션 패드와 상기 접지의 접속 여부에 따라, 인에이블 또는 디스에이블되는 시스템.
제7항에 있어서,
데이터 스트로브 패드 그룹들;
각각이 상기 데이터 스트로브 패드 그룹들 각각에 접속된 데이터 스트로브 입력 버퍼 그룹들;
각각이 상기 데이터 입력 버퍼 그룹들 각각과 상기 데이터 입력 멀티플렉서 블록 사이에 접속된 데이터 입력 래치 그룹들을 더 포함하고,
상기 데이터 스트로브 입력 버퍼 그룹들 각각은 상기 제1옵션 패드와 상기 접지의 접속 여부와 상기 제2옵션 패드와 상기 접지의 접속 여부에 따라 인에이블 또는 디스에이블되고,
상기 데이터 입력 래치 그룹들 각각은 상기 데이터 스트로브 입력 버퍼 그룹들 각각의 출력 신호들에 기초하여 동작하는 시스템.
제6항에 있어서,
상기 제1옵션 패드와 상기 접지의 접속 여부에 기초하여, 상기 메모리 셀 어레이로부터 출력된 데이터를 상기 전부 또는 상기 일부를 통하여 출력하는 데이터 출력 멀티플렉서 블록을 포함하고,
상기 데이터 출력 멀티플렉서 블록은,
상기 제2옵션 패드와 상기 접지의 접속 여부에 기초하여, 상기 제1패드 그룹들 또는 상기 나머지 제2패드 그룹들을 상기 일부로서 선택하는 시스템.
제9항에 있어서,
각각이 상기 데이터 출력 멀티플렉서 블록과 상기 패드 그룹들 각각의 사이에 접속된 데이터 출력 버퍼 그룹들을 더 포함하고,
상기 데이터 출력 버퍼 그룹들 각각은,
상기 제1옵션 패드와 상기 접지의 접속 여부와 상기 제2옵션 패드와 상기 접지의 접속 여부에 따라 인에이블 또는 디스에이블되는 시스템.
제1반도체 칩의 제1옵션 패드와 제2옵션 패드를 접지에 접속시키는 단계;
상기 제1반도체 칩과 동일한 구조를 갖는 제2반도체 칩의 제1옵션 패드를 접지에 접속하고 제2옵션 패드를 플로팅시키는 단계; 및
상기 제1반도체 칩의 제1바이트들의 일부와 패키지 바이트들의 일부를 접속하고, 상기 제2반도체 칩의 제2바이트들의 일부와 상기 패키지 바이트들의 나머지 일부를 접속하는 단계를 포함하는 반도체 장치를 제조하는 방법.
제11항에 있어서,
상기 제1반도체 칩과 상기 제2반도체 칩은 스택(stack)된 반도체 장치를 제조하는 방법.
제11항에 있어서,
상기 제1바이트들의 상기 일부와 상기 제2바이트들의 상기 일부는 서로 오버랩되지 않는 반도체 장치를 제조하는 방법.
제11항에 있어서, 상기 접속하는 단계는,
상기 제1바이트들의 상기 일부와 상기 패키지 바이트들의 상기 일부를 제1접속 수단들을 이용하여 수평 방향으로 일직선으로 접속하고,
상기 제2바이트들의 상기 일부와 상기 패키지 바이트들의 상기 나머지 일부를 제2접속 수단들을 이용하여 상기 수평 방향으로 일직선으로 접속하는 반도체 장치를 제조하는 방법.
제11항에 있어서,
상기 반도체 장치는 멀티-칩 패키지(multi-chip package) 또는 패키지 온 패키지(package on package(PoP))인 반도체 장치를 제조하는 방법.
반도체 장치; 및
상기 반도체 장치와 통신하는 호스트를 포함하며,
상기 반도체 장치는,
제1바이트들, 각각이 접지에 접속된 제1옵션 패드와 제2옵션 패드를 포함하는 제1반도체 칩;
상기 제1반도체 칩과 동일한 구조를 갖고, 제2바이트들, 상기 접지에 접속된 제1옵션 패드, 및 플로팅된 제2옵션 패드를 포함하는 제2반도체 칩; 및
패키지 바이트들을 포함하는 패키지 기판을 포함하고,
상기 패키지 바이트들의 일부는 상기 제1바이트들의 일부에 접속되고, 상기 패키지 바이트들의 나머지 일부는 상기 제2바이트들의 일부에 접속되는 휴대용 전자 장치.
제16항에 있어서,
상기 제1바이트들의 상기 일부와 상기 제2바이트들의 상기 일부는 서로 오버랩되지 않는 휴대용 전자 장치.
제16항에 있어서, 상기 반도체 장치는,
상기 제1바이트들의 상기 일부와 상기 패키지 바이트들의 상기 일부를 수평 방향으로 일직선으로 접속하는 제1접속 수단들; 및
상기 제2바이트들의 상기 일부와 상기 패키지 바이트들의 상기 나머지 일부를 상기 수평 방향으로 일직선으로 접속하는 제2접속 수단들을 더 포함하는 휴대용 전자 장치.
제16항에 있어서,
상기 제1바이트들과 상기 제1바이트들 각각은 데이터 입출력 패드들과 데이터 스트로브 신호 패드들을 포함하는 휴대용 전자 장치.