JP2004348950A - ビット構造に係わらず、単一のパッケージ形態に実装可能な半導体メモリ装置 - Google Patents

Abstract

【課題】 ボンディングワイヤの短絡現象を防止することができ、ビット構造及びパッケージ形態に係わらず一つのパッケージを利用してパックされることができる半導体メモリ装置を提供する。
【解決手段】 ビット構造に係わらず、そしてパッケージ形態に係わらず、隣接したデータパッドとデータピンがボンディングワイヤを通じて電気的に連結される。この場合、ビット構造に従って異なるデータビットが任意のデータパッドを通じて入／出力されるが、そのように入／出力されても、入／出力されるデータビットが割り当てられたデータライン／割り当てられたデータピンに伝達されるようにする。
【選択図】 図５

Description

本発明は半導体集積回路装置に関するものであり、さらに具体的には、半導体メモリ装置に関するものである。

より速くデータを処理するため、電子装置は大容量の高速メモリ装置を要求している。メモリ装置の容量は製造工程技術の発達に比例して増加しており、メモリ装置を内蔵する電子装置は漸次的に小型化されている。このような趨勢により、同一の面積で貯蔵容量を極大化することができるメモリ装置が求められる。このような要求を解決するために多様な方法が試みられて来ている。そのような方法のうちの一つは、一つのセルに１ビットデータに代えてＮビットデータ(Ｎは２、またはそれより大きい整数)を貯蔵することである。これは同一の製造工程技術で２倍、またはそれ以上の集積度を有するメモリ装置を実現することができるようになる。他の方法は、一つのパッケージ内に二つまたはそれ以上の集積回路チップ(またはダイ)をパックすることである。小容量チップの場合に、チップのサイズが小さくて、パッケージのリードフレーム (ｌｅａｄ ｆｒａｍｅ)とチップパッドとの間の距離はワイヤボンディングをするのに十分確保することができる。これに対して、大容量チップの場合は、チップのサイズが大きくて、パッケージのリードフレームとチップパッドとの間の距離はパッケージのサイズに制約を受ける。

半導体メモリ装置のデータ入出力速度はビット構造(ｂｉｔ ｏｒｇａｎｉｚａｔｉｏｎ)によって異なる。例えば、同一の容量のメモリ装置のうち一つはＸ８のビット構造を有し、他の一つはＸ１６のビット構造を有すると仮定すれば、後者のメモリ装置は前者と比べると、２倍のデータ入出力速度を達成することができる。メモリ装置が応用先によってＸ８のビット構造、またはＸ１６のビット構造を有するが、一般的に、ウェハ−レベルメモリ装置はＸ８、及びＸ１６のビット構造を支援するように作られる。その後、パッケージ−レベルメモリ装置は応用先に従ってＸ８またはＸ１６のビット構造を有するように決められる。これに対して、パッケージはメモリ装置のビット構造に従って異なって製作されなければならない。ビット構造に従って変化するパッケージピン構成を示す図が図１に示されている。

Ｘ８のビット構造を有するメモリ装置を見ると、データビットＩ／Ｏ０〜Ｉ／Ｏ７はデータピン２９、３０、３１、３２、４１、４２、４３、４４を通じて入／出力される。Ｘ１６のビット構造を有するメモリ装置を見ると、データビットＩ／Ｏ０〜Ｉ／Ｏ１５はデータピン２６、２７、２８、２９、３０、３１、３２、３３、４０、４１、４２、４３、４４、４５、４６、４７を通じて入／出力される。ビット構造に従ってデータビットが他のピンを通じて入／出力されるので、データパッドはビット構造に従って他のピンと連結されなければならない。例えば、図２に示したように、メモリ装置がＸ８のビット構造を有する場合に、データピン２９、３０、３１、３２、４１、４２、４３、４４は対応するデータパッドＰ１、Ｐ３、Ｐ５、Ｐ７、Ｐ１５、Ｐ１７、Ｐ１９、Ｐ２１と電気的に連結されなければならない。メモリ装置がＸ１６のビット構造を有する場合、データピン２６〜３３、４０〜４７は対応するデータパッドＰ１〜Ｐ８、Ｐ４０〜Ｐ４７と電気的に連結されなければならない。

Ｘ１６のビット構造の場合に、データピンは隣接したデータパッドと電気的に連結される。一方、Ｘ８のビット構造の場合に、データピンは遠く離れているデータパッドと電気的に連結されなければならない。これは、一つのパッケージを利用してＸ８とＸ１６のビット構造を有するメモリ装置をパックするためである。前の説明のように、小容量チップの場合に、チップのサイズが小さくて、パッケージのリードフレームとチップパッドとの間の距離はワイヤボンディングをするのに十分確保することができる。しかし、大容量チップの場合は、チップのサイズが大きくて、パッケージのリードフレームとチップパッドとの間の距離はパッケージのサイズに制約を受ける。このために、図２に示したように、データピン(例えば２９)を対応するデータパッド(例えば、Ｐ１)と連結する時に、隣接したデータパッド(例えば、Ｐ２)上をボンディングワイヤが通るようになる。このような場合に、ボンディングワイヤが下に曲がると、関係ないデータパッドと連結されることになる。このような問題は、ミラーチップパッケージ(ｍｉｒｒｏｒ ｃｈｉｐ ｐａｃｋａｇｅ)でより一層深刻になる。

このような問題点はビット構造に各々対応する別途のパッケージを準備することによって、またはビット構造に各々対応するデータパッドグループ(一つはＸ８のビット構造に適切に配列されたデータパッドで構成され、他の一つはＸ１６のビット構造に適切に配列されたデータパッドで構成される)を別途に準備することによって解決することができる。しかし、異なるパッド構造を有するメモリ装置を管理することと、異なるビット構造を有するパッケージを管理することは非常に煩雑で負担になる。

本発明の目的は、ビット構造にかかわらず一つのパッケージに実装されることができる半導体メモリ装置を提供することにある。

上述の目的を達成するために本発明の特徴によると、半導体メモリ装置は、隣接した複数のデータピンからデータが入力される複数個のデータパッドと、ビット構造及びパッケージ信号に応答して複数個の選択信号を発生する信号発生回路と、前記複数個のデータパッドからのデータをバッファリングするバッファ回路と、前記バッファ回路からデータが入力され、前記選択信号に応答して前記データをデータラインに伝達する入力スイッチと、前記選択信号に応答して前記入力バッファにデータを提供する出力スイッチとを含む。

望ましい形態として、前記バッファ回路は前記隣接したデータパッドに連結された複数個の入力バッファを含む。

望ましい形態として、前記入力バッファのうちの一部は前記ビット構造信号に関係なしに動作し、前記入力バッファのうちの残りは前記ビット構造信号に応答して動作する。

望ましい形態として、前記信号発生回路は、前記ビット構造及びパッケージ信号を発生するオプション回路と、前記ビット構造及びパッケージ信号に応答して前記選択信号を発生するデコーダとを含む。

望ましい形態として、前記信号発生回路はボンディング回路とヒューズ回路のうちのいずれか一つを含む。

望ましい形態として、前記ビット構造信号はＸ８及びＸ１６ビット構造のうちの一つを示し、前記パッケージ信号はミラー形態を示す。

望ましい形態として、前記入力スイッチは、前記バッファ回路を通じて第１グループのデータラインからデータが入力される複数個の第１入力スイッチと、前記バッファ回路を通じて第２グループのデータラインからデータが入力される複数個の第２入力スイッチとを含む。

望ましい形態として、前記第１入力スイッチの各々は対応する第１入力マルチプレクサであり、前記第２入力スイッチの各々は対応する第２入力マルチプレクサである。

望ましい形態として、前記出力スイッチは、第１グループのデータラインから前記バッファ回路にデータを提供する複数個の第１出力スイッチと、第２グループのデータラインから前記バッファ回路にデータを提供する複数個の第２出力スイッチとを含む。

望ましい形態として、前記第１出力スイッチの各々は対応する第１出力マルチプレクサであり、前記第２出力スイッチの各々は対応する第２出力マルチプレクサである。

望ましい形態として、前記バッファ回路は、複数個の入力バッファと、複数個の出力バッファと、前記複数個の入力及び出力バッファをイネーブルさせる制御回路とを含む。

望ましい形態として、前記出力バッファのうちの一部は前記ビット構造信号に関係なしに動作し、前記出力バッファのうちの残りは前記ビット構造信号に応答して動作する。

本発明によれば、半導体メモリ装置のビット構造が異なっても、半導体メモリ装置のデータパッドは隣接したデータピンと電気的に連結され、その結果、ボンディングワイヤの短絡現象を防止することができる。さらに、Ｘ８のビット構造とＸ１６のビット構造を支援する本発明のメモリ装置は同一のパッケージによってパックされることができる。

以下、本発明の望ましい実施の形態を図面を参照して詳細に説明する。

本発明による半導体メモリ装置、より具体的に言えばＮＡＮＤ型フラッシュメモリ装置は多様なビット構造を支援する。例えば、本発明の半導体メモリ装置はＸ８のビット構造とＸ１６のビット構造を支援する。半導体メモリ装置は出荷される以前に、Ｘ８のビット構造とＸ１６のビット構造のうちいずれか一つを有するように決められる。応用先に従って異なるビット構造が求められるので、一般的に、求められるビット構造を全部支援することができるように半導体メモリ装置が設計される。これは生産性の向上のためであり、これは、この分野で通常の知識を持つ者には自明なことである。パッケージされる以前に、半導体メモリ装置はヒューズまたはボンディングオプション回路(ｆｕｓｅ ｏｒ ｂｏｎｄｉｎｇ ｏｐｔｉｏｎ ｃｉｒｃｕｉｔｒｙ)を通じてＸ８のビット構造、またはＸ１６のビット構造に固定される。本発明による半導体メモリ装置の場合は、ビット構造にかかわらず、そしてパッケージ形態にかかわらず、隣接したデータパッドとデータピンがボンディングワイヤを通じて電気的に連結される。このような場合に、ビット構造に従って異なるデータビットが任意のデータパッドを通じて入／出力される。たとえビット構造に従って異なるデータビットがデータパッドを通じて入／出力されても、本発明による半導体メモリ装置は入／出力されるデータビットが割り当てられたデータライン(ａｓｓｉｇｎｅｄ ｄａｔａ ｌｉｎｅ)／割り当てられたデータピンに伝達されるようにする。したがって、本発明による半導体メモリ装置は、ビット構造及びパッケージ形態にかかわらず、一つのパッケージを利用してパックされることができる。

図３は本発明の半導体メモリ装置が普通にパックされる時の、ビット構造によるデータパッドとデータピンの連結関係を示す図である。

図３を参照すると、本発明の半導体メモリ装置は複数個のパッドを含む。図３にはパッドのうち一部が示してある。特に、データが入／出力されるデータパッドを重点としてパッドが示されている。図３で、“ＮＣ”はピンがパッドにボンディングされないことを示すための記号である。図３に示したメモリ装置は普通にパックされており、データパッドはビット構造にかかわらず、隣接したデータピンとボンディングワイヤを通じて電気的に連結される。例えば、本発明の半導体メモリ装置がＸ８のビット構造を有する時に、データパッドＰ４、Ｐ５、Ｐ６、Ｐ１６、Ｐ１８、Ｐ１９は隣接したデータピン２９、３０、３１、３２、４１、４２、４３、４４と電気的に各々連結される。本発明の半導体メモリ装置がＸ１６のビット構造を有する時に、データパッドＰ１〜Ｐ８、Ｐ１５〜Ｐ２２は隣接したデータピン２６〜３３、４０〜４７と電気的に各々連結される。このような構造によると、任意のデータパッドにはビット構造に従って異なるデータビットが入出力される。例えば、データパッドＰ４がビット構造にかかわらず、２９番のピンと連結されるので、Ｘ８のビット構造ではＩ／Ｏ０のデータビットがデータパッドＰ４を通じて入／出力され、Ｘ１６のビット構造ではＩ／Ｏ９のデータビットがデータパッドＰ４を通じて入／出力される。データパッドＰ１がＸ１６のビット構造のみで２６番のピンと連結されるので、Ｘ１６のビット構造でＩ／Ｏ０のデータビットがデータパッドＰ１を通じて入／出力される。データパッドＰ１６がビット構造にかかわらず、４１番のピンと連結されるので、Ｘ８のビット構造ではＩ／Ｏ４のデータビットがデータパッドＰ１６を通じて入／出力され、Ｘ１６のビット構造ではＩ／Ｏ１２のデータビットがデータパッドＰ１６を通じて入／出力される。データパッドＰ１５がＸ１６のビット構造で、４０番のピンと連結されるので、Ｘ１６のビット構造のみでＩ／Ｏ４のデータビットがデータパッドＰ１５を通じて入／出力される。

異なるデータラインに割り当てられたデータ値がビット構造に従って一つのデータパッドを通じて入出力されるので、データパッドに入力されたデータビットは本来割り当てられたデータラインに伝達されなければならない。これは本発明による半導体メモリ装置のインタフェース回路を通じて達成され、以後、詳細に説明する。たとえ半導体メモリ装置のビット構造が異なっても、半導体メモリ装置のデータパッドは隣接したデータピンと電気的に連結され、そのようなメモリ装置は同一のパッケージによってパックされることができる。

図４は本発明の半導体メモリ装置がミラー形態でパックされる時の、ビット構造によるデータパッドとデータピンとの連結関係を示す図である。

図４を参照すると、本発明の半導体メモリ装置は複数個のパッドを含む。図４にはパッドのうち一部が示してある。特に、データが入／出力されるデータパッドを重点としてパッドが示してある。図４で、“ＮＣ”はピンがパッドにボンディングされないことを示すための記号である。図４に示したメモリ装置はミラー形態でパックされており、図３に示したメモリ装置と比べると、図４に示したデータパッドＰ２２〜Ｐ１が逆順に配列され、パッケージピンがそのまま位置されることが分かる。データパッドＰ２２〜Ｐ１はビット構造にかかわらず、隣接したデータピンとボンディングワイヤを通じて電気的に連結される。例えば、本発明の半導体メモリ装置がＸ８のビット構造を有する時に、データパッドＰ１９、Ｐ１８、Ｐ１７、Ｐ１６、Ｐ７、Ｐ６、Ｐ５、Ｐ４は隣接したデータピン２９、３０、３１、３２、４１、４２、４３、４４と電気的に各々連結される。本発明の半導体メモリ装置がＸ１６のビット構造を有する時に、データパッドＰ２２〜Ｐ１５、Ｐ８〜Ｐ１は隣接したデータピン２６〜３３、４０〜４７と電気的に各々連結される。このような構造によると、任意のデータパッドにはビット構造に従って異なるデータビットが入／出力される。例えば、データパッドＰ１９がビット構造にかかわらず、２９番のピンと連結されるので、Ｘ８のビット構造ではＩ／Ｏ０のデータビットがデータパッドＰ１９を通じて入／出力され、Ｘ１６のビット構造ではＩ／Ｏ９のデータビットがデータパッドＰ１９を通じて入／出力される。データパッドＰ２２がＸ１６のビット構造のみで２６番のピンと連結されるので、Ｘ１６のビット構造でＩ／Ｏ０のデータビットがデータパッドＰ２２を通じて入／出力される。データパッドＰ７がビット構造にかかわらず、４１番のピンと連結されるので、Ｘ８のビット構造ではＩ／Ｏ４のデータビットがデータパッドＰ７を通じて入／出力され、Ｘ１６のビット構造ではＩ／Ｏ１２のデータビットがデータパッドＰ７を通じて入／出力される。データパッドＰ８がＸ１６のビット構造のみで４０番のピンと連結されるので、Ｘ１６のビット構造でＩ／Ｏ４のデータビットがデータパッドＰ８を通じて入／出力される。

異なるデータラインに割り当てられたデータ値がビット構造に従って一つのデータパッドを通じて入／出力されるので、データパッドに入力されたデータビットは本来割り当てられたデータラインに伝達されなければならない。これは本発明による半導体メモリ装置のインタフェース回路を通じて達成され、以後、詳細に説明する。たとえ半導体メモリ装置のビット構造が異なっても、半導体メモリ装置のデータパッドは隣接したデータピンと電気的に連結され、そのようなメモリ装置は同一のパッケージによってパックされることができる。

図５は本発明による半導体メモリ装置を示すブロック図である。図５を参照すると、本発明の半導体メモリ装置１００はデータ情報を貯蔵するためのメモリセルアレイ(ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ)１１０を含み、アレイ１１０は行と列に配列されたメモリセルで構成される。読み出し回路(ｒｅａｄ−ｏｕｔ ｃｉｒｃｕｉｔ)１２０はメモリセルアレイ１１０からデータを読み出し、読み出されたデータは列選択回路(ｃｏｌｕｍｎ ｓｅｌｅｃｔｏｒ ｃｉｒｃｕｉｔ)１３０を通じてデータラインＤＬｉ(この実施の形態において、ｉ＝１６)に伝達される。読み出し回路１２０は列選択回路１３０を通じてデータラインに伝達されるデータをラッチし、ラッチされたデータをメモリセルアレイ１１０に貯蔵する。本発明のメモリ装置１００がＸ８のビット構造で動作する時に、列選択回路１３０はＸ８単位でデータをデータラインＤＬ０〜ＤＬ７に伝達する。本発明のメモリ装置１００がＸ１６のビット構造で動作する時に、列選択回路１３０はＸ１６単位でデータをデータラインＤＬ０〜ＤＬ１５に伝達する。すなわち、Ｘ８のビット構造ではデータラインＤＬ８〜ＤＬ１５は使われない。

続いて、図５を参照すると、本発明の半導体メモリ装置１００は複数個のパッドを含む。図５で、パッドＰ１〜Ｐ８、Ｐ１５〜Ｐ２２はデータを入／出力するためのパッド(以下、“データパッド”と称する)であり、パッドＰ９〜Ｐ１４はデータパッドではない。データパッドＰ１〜Ｐ８、Ｐ１５〜Ｐ２２は入出力バッファ回路１４０に連結されている。入出力バッファ回路１４０はデータパッドＰ１〜Ｐ８、Ｐ１５〜Ｐ２２に各々連結された入出力バッファＩＮ／ＯＵＴ＿ＢＵＦＯ〜ＩＮ／ＯＵＴ＿ＢＵＦ１５を含む。入出力バッファのうち一部はビット構造にかかわらず常に動作し、残りはビット構造に従って選択的に動作する。例えば、データパッドＰ４〜Ｐ７、Ｐ１６〜Ｐ１９に連結された入出力バッファはＸ８及びＸ１６のビット構造で常に動作する。データパッドＰ４〜Ｐ７、Ｐ１６〜Ｐ１９に各々連結された入出力バッファのうち一つを示す回路図が図７に示されている。データパッドＰ１〜Ｐ３、Ｐ８、Ｐ１５、Ｐ２０〜Ｐ２２に連結された入出力バッファはＸ１６のビット構造のみで動作し、データパッドＰ１〜Ｐ３、Ｐ８、Ｐ１５、Ｐ２０〜Ｐ２２に連結された入出力バッファのうち一つを示す回路図が図８に示されている。データパッドＰ１〜Ｐ３、Ｐ８、Ｐ１５、Ｐ２０〜Ｐ２２に連結された入出力バッファはバッファ制御回路(ｂｕｆｆｅｒ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ)１５０(図には“ＢＵＦ＿ＣＮＴ”と表記する)によって制御される。バッファ制御回路１５０は、図６に示されたように、フラッグ信号Ｘ１６とチップイネーブル信号ＣＥが入力されるＡＮＤゲートＧ１で構成される。データパッドＰ１〜Ｐ３、Ｐ８、Ｐ１５、Ｐ２０〜Ｐ２２に連結された入出力バッファ ＩＮ／ＯＵＴ＿ＢＵＦ１〜ＩＮ／ＯＵＴ＿ＢＵＦ３、ＩＮ／ＯＵＴ＿ＢＵＦ８、ＩＮ／ＯＵＴ＿ＢＵＦ１５、 ＩＮ／ＯＵＴ＿ＢＵＦ２０〜ＩＮ／ＯＵＴ＿ＢＵＦ２２はバッファ制御回路１５０の出力信号ＥＮ＿Ｘ１６の活性化時に動作し、バッファ制御回路１５０の出力信号ＥＮ＿Ｘ１６の非活性化時は動作しない。

続いて、図５を参照すると、本発明の半導体メモリ装置１００はスイッチ制御ブロック (ｓｗｉｔｃｈ ｃｏｎｔｒｏｌ ｂｌｏｃｋ)１６０をさらに含む。スイッチ制御ブロック１６０はオプション回路１６２とデコーダ回路１６４で構成される。オプション回路１６２は、図９に示されるように、パッドＢＰ１、ＢＰ２、インバータＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６、及びＮＭＯＳトランジスタＭ２、Ｍ３で構成される。パッドＢＰ１、ＢＰ２の各々はボンディングワイヤを通じて電源電圧、または接地電圧に連結される。パッドＢＰ１、ＢＰ２が電源電圧に連結されたか否かに従って、フラッグ信号Ｘ１６、ＭＩＲＲＯＲのロジッグレベルが決められる。フラッグ信号Ｘ１６はメモリ装置のビット構造がＸ１６であるか否かを示し、フラッグ信号ＭＩＲＲＯＲはメモリ装置がミラー形態でパックされたか否かを示す。オプション回路１６２は図９のボンディングパッドに代えてヒューズＦ１、Ｆ２を利用して構成されることができ、図１０の通りである。パッドの連結状態に従ってフラッグ信号のロジッグレベルは次のように決められる。

半導体メモリ装置はフラッグ信号Ｘ１６がローレベルである時に、Ｘ８のビット構造で、そしてフラッグ信号Ｘ１６がハイレベルである時に、Ｘ１６のビット構造で動作する。半導体メモリ装置はフラッグ信号ＭＩＲＲＯＲがローレベルである時に普通に、フラッグ信号ＭＩＲＲＯＲがハイレベルである時にミラー形態でパックされる。

デコーダ回路１６４はオプション回路１６２から出力されるフラッグ信号Ｘ１６、ＭＩＲＲＯＲをデコーディングして選択信号Ｘ８、Ｘ８Ｍ、Ｘ１６、Ｘ１６Ｍを出力する。選択信号Ｘ８、Ｘ８Ｍ、Ｘ１６、Ｘ１６Ｍのうち一つだけがハイに活性化され、残りはローに非活性化される。例えば、選択信号Ｘ８は半導体メモリ装置がＸ８のビット構造で動作し、普通にパックされる時に活性化され、選択信号Ｘ８Ｍは半導体メモリ装置がＸ８のビット構造で動作し、ミラー形態でパックされる時に活性化される。選択信号Ｘ１６は半導体メモリ装置がＸ１６のビット構造で動作し、普通にパックされる時に活性化され、選択信号Ｘ１６Ｍは半導体メモリ装置がＸ１６のビット構造で動作し、ミラー形態でパックされる時に活性化される。デコーダ回路１６４は、図１１に示されるように、インバータＩＮＶ１３〜ＩＮＶ１８とＮＡＮＤゲートＧ４〜Ｇ７で構成される。

再び図５を参照すると、本発明の半導体メモリ装置１００は入力スイッチブロック (ｉｎｐｕｔ ｓｗｉｔｃｈ ｂｌｏｃｋ)１７０と出力スイッチブロック(ｏｕｔｐｕｔ ｓｗｉｔｃｈ ｂｌｏｃｋ)１８０をさらに含む。入力スイッチブロック１７０はスイッチ制御ブロック１６０の制御に応答して動作し、入出力バッファ回路１４０の出力を選択的にデータラインＤＬｉに伝達する。入力スイッチブロック１７０は第１入力マルチプレクサ回路１７２(図には“ＭＵＸ＿ＩＮ＿Ｘ８”と表記する)と、第２入力マルチプレクサ回路１７４(図には“ＭＵＸ＿ＩＮ＿Ｘ１６”と表記する)を含む。第１入力マルチプレクサ回路１７２はビット構造にかかわらず、入出力バッファ回路１４０の出力のうち一部をデータラインＤＬ０〜ＤＬ７に伝達し、第２入力マルチプレクサ回路１７４はＸ１６のビット構造で入出力バッファ回路１４０の出力のうち一部をデータラインＤＬ８〜ＤＬ１５に伝達する。出力スイッチブロック１８０はスイッチ制御ブロック１６０の制御に応答して動作し、データラインＤＬｉ上の信号を選択的に入出力バッファ回路１４０に伝達する。出力スイッチブロック１８０は第１出力マルチプレクサ回路１８２(図には“ＭＵＸ＿ＯＵＴ＿Ｘ８”と表記する)と第２出力マルチプレクサ回路１８４(図には“ＭＵＸ＿ＯＵＴ＿Ｘ１６”と表記する)を含む。第１出力マルチプレクサ回路１８２はビット構造にかかわらず、データラインＤＬ０〜ＤＬ７上の信号を入出力バッファ回路１４０に伝達し、第２出力マルチプレクサ回路１８４はＸ１６のビット構造でデータラインＤＬ８〜ＤＬ１５上の信号を入出力バッファ回路１４０に伝達する。入力及び出力スイッチ回路１７０、１８０は以後詳細に説明する。

図１２は図５に示した入力スイッチブロック１７０を詳細に示すブロック図である。図１２に示すように、データピンはＸ１６のビット構造を基準にして対応するデータパッドと各々連結されている。Ｘ８のビット構造の場合に、データピン２６〜２８、３３、４０、４５〜４７はＮＣピンになる。図１２から分かるように、データパッドはビット構造にかかわらず、隣接したデータピンと電気的に連結される。データパッドＰ１〜Ｐ８、Ｐ１５〜Ｐ２２は対応する入力バッファＩＮ＿ＢＵＦ１〜ＩＮ＿ＢＵＦ８、ＩＮ＿ＢＵＦ１５〜ＩＮ＿ＢＵＦ２２に各々連結されている。入力バッファＩＮ＿ＢＵＦ０〜ＩＮ＿ＢＵＦ８、ＩＮ＿ＢＵＦ１５〜ＩＮ＿ＢＵＦ２２は対応するパッドＰ１〜Ｐ８、Ｐ１５〜Ｐ２２に各々連結されている。

第１入力マルチプレクサ回路１７２は８個のマルチプレクサＭＵＸ０〜ＭＵＸ７を含み、スイッチ制御回路１６０からの選択信号Ｘ８、Ｘ８Ｍ、Ｘ１６、Ｘ１６Ｍに応答して動作する。マルチプレクサＭＵＸ０は外部から入力されるデータビットＩ／Ｏ０を割り当てられたデータラインＤＬ０に伝達するためのものである。マルチプレクサＭＵＸ０はデータパッドＰ１、Ｐ４、Ｐ１９、Ｐ２２に各々連結された入力バッファＩＮ＿ＢＵＦ１、ＩＮ＿ＢＵＦ４、ＩＮ＿ＢＵＦ１９、ＩＮ＿ＢＵＦ２２の出力が供給され、選択信号Ｘ８、Ｘ８Ｍ、Ｘ１６、Ｘ１６Ｍに応答して入力信号のうち一つを選択する。そのように選択された信号はデータラインＤＬ０に伝達される。メモリ装置が普通にパックされる場合に、データビットＩ／Ｏ０はＸ８のビット構造で２９番のピンに連結されたデータパッドＰ４を通じて、そしてＸ１６のビット構造で２６番のピンに連結されたデータパッドＰ１を通じて入力される。メモリ装置がミラー形態でパックされる場合に、図４に示したように、データビットＩ／Ｏ０はＸ８のビット構造で２９番のピンに連結されたデータパッド Ｐ１９を通じて、そしてＸ１６のビット構造で２６番のピンに連結されたデータパッドＰ２２を通じて入力される。したがって、データパッドＰ１、Ｐ４、Ｐ１９、Ｐ２２に各々連結された入力バッファの出力がマルチプレクサＭＵＸ０に提供される。第１入力マルチプレクサ回路１７２の残りのマルチプレクサＭＵＸ１〜ＭＵＸ７の入力は前の説明のマルチプレクサＭＵＸ０と同一の原理で決められるので、それに対する説明は省略する。

マルチプレクサＭＵＸ０〜ＭＵＸ７のうち一つの回路図を示す図１３を参照すると、マルチプレクサＭＵＸ０はインバータと伝達ゲートからなるスイッチで構成される。残りのマルチプレクサは図１３に示したものと同一に構成される。前の説明のように、選択信号Ｘ８、Ｘ８Ｍ、Ｘ１６、Ｘ１６Ｍのうち一つだけがハイに活性化されるので、入力信号のうち一つだけが対応するデータラインに伝達される。

第２入力マルチプレクサ回路１７４は８個のマルチプレクサＭＵＸ８〜ＭＵＸ１５を含み、スイッチ制御回路１６０からの選択信号Ｘ１６、Ｘ１６Ｍに応答して動作する。マルチプレクサＭＵＸ８は外部から入力されるデータビットＩ／Ｏ８を割り当てられたデータラインＤＬ８に伝達するためのものである。マルチプレクサＭＵＸ８はデータパッドＰ２、Ｐ２１に各々連結された入力バッファの出力が供給され、選択信号Ｘ１６、Ｘ１６Ｍに応答して入力信号のうち一つを選択する。そのように選択された信号はデータラインＤＬ８に伝達される。メモリ装置が普通にパックされる場合に、データビットＩ／Ｏ８は２７番のピンに連結されたデータパッドＰ２を通じて入力される。メモリ装置がミラー形態でパックされる場合に、図４に示したように、データビットＩ／Ｏ８は２７番のピンに連結されたデータパッドＰ２１を通じて入力される。したがって、データパッドＰ２、Ｐ２１に各々連結された入力バッファの出力がマルチプレクサＭＵＸ８に提供される。第２入力マルチプレクサ回路１７４の残りのマルチプレクサＭＵＸ９〜ＭＵＸ１５の入力は前の説明のマルチプレクサＭＵＸ８と同一の原理で決められるので、それに対する説明は省略する。

マルチプレクサＭＵＸ８〜ＭＵＸ１５のうち一つの回路図を示す図１４を参照すると、マルチプレクサＭＵＸ８はインバータと伝達ゲートからなるスイッチで構成される。残りのマルチプレクサは図１２に示したものと同一に構成される。前の説明のように、選択信号Ｘ１６、Ｘ１６Ｍのうち一つだけがハイに活性化されるので、入力信号のうち一つだけが対応するデータラインに伝達される。

図１５は図５に示した出力スイッチブロック１８０を詳細に示すブロック図である。図１５に示すように、データピンはＸ１６のビット構造を基準にして対応するデータパッドと各々連結されている。Ｘ８のビット構造の場合に、データピン２６〜２８、３３、４０、４５〜４７はＮＣピンになる。図１３から分かるように、データパッドはビット構造にかかわらず、隣接したデータピンと電気的に連結される。データパッドＰ１〜Ｐ８、Ｐ１５〜Ｐ２２は対応する出力バッファＯＵＴ＿ＢＵＦ１〜ＯＵＴ＿ＢＵＦ８、ＯＵＴ＿ＢＵＦ１５〜ＯＵＴ＿ＢＵＦ２２に各々連結されている。

第１出力マルチプレクサ回路１８２は８個のマルチプレクサＭＵＸ２０〜ＭＵＸ２７を含み、スイッチ制御回路１６０からの選択信号Ｘ８、Ｘ８Ｍ、Ｘ１６、Ｘ１６Ｍに応答して動作する。マルチプレクサＭＵＸ２０は出力バッファＯＵＴ＿ＢＵＦ４に連結されている。マルチプレクサＭＵＸ２０はデータラインＤＬ０、ＤＬ６、ＤＬ７、ＤＬ９上の信号が入力され、選択信号Ｘ８、Ｘ８Ｍ、Ｘ１６、Ｘ１６Ｍに応答して入力信号のうち一つを選択する。そのように選択された信号は出力バッファＯＵＴ＿ＢＵＦ４に伝達される。出力バッファＯＵＴ＿ＢＵＦ４はデータパッドＰ４に連結される。メモリ装置が普通にパックされる場合に、データパッドＰ４はＸ８のビット構造でデータビットＩ／Ｏ０、そしてＸ１６のビット構造でデータビットＩ／Ｏ９を出力する。メモリ装置がミラー形態でパックされる場合に、図４に示したように、データパッドＰ４はＸ８のビット構造でデータビットＩ／Ｏ７、そしてＸ１６のビット構造でデータビットＩ／Ｏ６を出力する。したがって、データラインＤＬ０、ＤＬ６、ＤＬ７、ＤＬ９上の信号がマルチプレクサＭＵＸ２０に入力される。

第１出力マルチプレクサ回路１８２の残りのマルチプレクサＭＵＸ２１〜ＭＵＸ２７の入力は前の説明のマルチプレクサＭＵＸ２０と同一の原理で決められるので、それに対する説明は省略する。第１出力マルチプレクサ回路１８２のマルチプレクサは図１３に示したものと同一に構成されるので、それに対する説明は省略する。

第２出力マルチプレクサ回路１８４は８個のマルチプレクサＭＵＸ２８〜ＭＵＸ３５を含み、スイッチ制御回路１６０からの選択信号Ｘ１６、Ｘ１６Ｍに応答して動作する。マルチプレクサＭＵＸ２８は出力バッファＯＵＴ＿ＢＵＦ１に連結されている。マルチプレクサＭＵＸ２８はデータラインＤＬ０、ＤＬ１５上の信号が入力され、選択信号Ｘ１６、Ｘ１６Ｍに応答して入力信号のうち一つを選択する。そのように選択された信号は出力バッファＯＵＴ＿ＢＵＦ１に伝達される。出力バッファＯＵＴ＿ＢＵＦ１はデータパッドＰ１に連結される。メモリ装置が普通にパックされる場合に、データパッドＰ１はＸ１６のビット構造でデータビットＩ／Ｏ０を出力する。メモリ装置がミラー形態でパックされる場合に、図４に示したように、データパッドＰ１はＸ１６のビット構造でデータビットＩ／Ｏ１５を出力する。したがって、データラインＤＬ０、ＤＬ１５上の信号がマルチプレクサＭＵＸ２８に入力される。

第２出力マルチプレクサ回路１８４の残りのマルチプレクサＭＵＸ２９〜ＭＵＸ３５の入力は前の説明のマルチプレクサＭＵＸ２８と同一の原理で決められるので、それに対する説明は省略する。第２出力マルチプレクサ回路１８４のマルチプレクサは、図１４に示したものと同一に構成されるので、それに対する説明は省略する。

以上の説明から分かるように、隣接したデータピン及びデータパッドはパッケージ形態及びビット構造にかかわらず電気的に連結される。その結果、ボンディングワイヤの電気的な短絡現象を防止することができる。このような構造を有する半導体メモリ装置をＸ８のビット構造、またはＸ１６のビット構造に固定させることができる。どんなビット構造を有しても、メモリ装置は一つの形態のパッケージを利用してパックされる。この場合に、半導体メモリ装置がＸ８のビット構造、またはＸ１６のビット構造に固定されるので、同一のデータパッドを通じて異なるデータビットが入／出力される。例えば、データパッドＰ９を通じてＩＯ０またはＩＯ９のデータビットが入／出力される。これはオプション回路をプログラムすることによって、データビットは入力スイッチブロック／出力スイッチブロックを通じて本来割り当てられたデータピンに／データラインに伝達される。

本発明の実施の形態がＸ８及びＸ１６のビット構造を通じて説明されたが、本発明がそれに限らないことは自明である。さらに、本発明による回路の構成及び動作を上述の説明及び図面によって示したが、これは例をあげて説明しただけにすぎず、本発明の技術的思想及び範囲を逸脱しない範囲内での多様な変化及び変更は可能である。

ビット構造に従って変化するパッケージピン構成を示す図である。 ビット構造に従うデータパッド及びデータピンの連結関係を示す図である。 本発明による半導体メモリ装置が普通にパックされる時のデータパッド及びデータピンの連結関係を示す図である。 本発明による半導体メモリ装置がミラー形態でパックされる時のデータパッド及びデータピンの連結関係を示す図である。 本発明による半導体メモリ装置を示すブロック図である。 図５に示したバッファ制御回路を示す回路図である。 Ｘ８のビット構造で使われる図５の入力バッファのうち一つを示す回路図である。 Ｘ１６のビット構造で使われる図５の入力バッファのうち一つを示す回路図である。 図５に示したオプション回路を示す回路図である。 図５に示したオプション回路の他の形態を示す回路図である。 図５に示したデコーダ回路を示す回路図である。 図５に示した入力スイッチブロックを示すブロック図である。 図１２に示した第１入力マルチプレクサブロックのマルチプレクサを示す回路図である。 図１２に示した第１入力マルチプレクサブロックのマルチプレクサを示す回路図である。 図５に示した出力スイッチブロックを示すブロック図である。

符号の説明

１００ 半導体メモリ装置
１１０ メモリセルアレイ
１２０ 読み出し回路
１３０ 列選択回路
１４０ 入出力バッファ回路
１５０ バッファ制御回路
１６０ スイッチ制御回路
１７０ 入力スイッチ回路
１８０ 出力スイッチ回路

Claims (20)

1. 隣接した複数のデータピンからデータが入力される複数個のデータパッドと、
   ビット構造及びパッケージ信号に応答して複数個の選択信号を発生する信号発生回路と、
   前記複数個のデータパッドからのデータをバッファリングするバッファ回路と、
   前記バッファ回路からデータが入力され、前記選択信号に応答して前記データをデータラインに伝達する入力スイッチと、
   前記選択信号に応答して前記入力バッファにデータを提供する出力スイッチとを含むことを特徴とするフラッシュメモリ装置。
2. 前記バッファ回路は前記隣接したデータパッドに連結された複数個の入力バッファを含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
3. 前記入力バッファのうちの一部は前記ビット構造信号に関係なしに動作し、前記入力バッファのうちの残りは前記ビット構造信号に応答して動作することを特徴とする請求項２に記載のフラッシュメモリ装置。
4. 前記信号発生回路は、
   前記ビット構造及びパッケージ信号を発生するオプション回路と、
   前記ビット構造及びパッケージ信号に応答して前記選択信号を発生するデコーダとを含むことを特徴とする請求項２に記載のフラッシュメモリ装置。
5. 前記信号発生回路はボンディング回路とヒューズ回路のうちのいずれか一つを含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
6. 前記ビット構造信号はＸ８及びＸ１６ビット構造のうちの一つを示し、前記パッケージ信号はミラー形態を示すことを特徴とする請求項１に記載のフラッシュメモリ装置。
7. 前記入力スイッチは、
   前記バッファ回路を通じて第１グループのデータラインからデータが入力される複数個の第１入力スイッチと、
   前記バッファ回路を通じて第２グループのデータラインからデータが入力される複数個の第２入力スイッチとを含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
8. 前記第１入力スイッチの各々は対応する第１入力マルチプレクサであり、
   前記第２入力スイッチの各々は対応する第２入力マルチプレクサであることを特徴とする請求項７に記載のフラッシュメモリ装置。
9. 前記出力スイッチは、
   第１グループのデータラインから前記バッファ回路にデータを提供する複数個の第１出力スイッチと、
   第２グループのデータラインから前記バッファ回路にデータを提供する複数個の第２出力スイッチとを含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
10. 前記第１出力スイッチの各々は対応する第１出力マルチプレクサであり、
    前記第２出力スイッチの各々は対応する第２出力マルチプレクサであることを特徴とする請求項９に記載のフラッシュメモリ装置。
11. 前記バッファ回路は、
    複数個の入力バッファと、
    複数個の出力バッファと、
    前記複数個の入力及び出力バッファをイネーブルさせる制御回路とを含むことを特徴とする請求項２に記載のフラッシュメモリ装置。
12. 前記出力バッファのうちの一部は前記ビット構造信号に関係なしに動作し、前記出力バッファのうちの残りは前記ビット構造信号に応答して動作することを特徴とする請求項１１に記載のフラッシュメモリ装置。
13. データを貯蔵するメモリセルアレイと、
    隣接したデータピンに電気的に連結された複数個のデータパッドと、
    隣接した複数個のデータパッドに電気的に連結された複数個の入力バッファと、
    前記隣接した複数個のデータパッドに電気的に連結された複数個の出力バッファと、
    ビット構造及びパッケージ信号に応じて選択信号を発生する信号発生回路と、
    前記選択信号に応答して前記データパッドからのデータを複数個のデータラインに伝達する入力スイッチと、
    前記選択信号に応答して前記複数個のデータラインからのデータを前記出力バッファに提供する出力スイッチとを含むことを特徴とするＮＡＮＤフラッシュメモリ装置。
14. 前記入力バッファのうちの一部は前記ビットライン構造に関係なしに動作し、前記入力バッファのうちの残りは前記ビット構造信号に応答して動作することを特徴とする請求項１３に記載のＮＡＮＤフラッシュメモリ装置。
15. 前記出力バッファのうちの一部は前記ビット構造信号に関係なしに動作し、前記出力バッファのうちの残りは前記ビット構造信号に応答して動作することを特徴とする請求項１３に記載のＮＡＮＤフラッシュメモリ装置。
16. 前記信号発生回路はボンディング回路を含むことを特徴とする請求項１３に記載のＮＡＮＤフラッシュメモリ装置。
17. 前記信号発生回路はヒューズ回路を含むことを特徴とする請求項１３に記載のＮＡＮＤフラッシュメモリ装置。
18. 前記ビット構造信号はＸ８及びＸ１６ビット構造のうちの一つを示すことを特徴とする請求項１３に記載のＮＡＮＤフラッシュメモリ装置。
19. 前記パッケージ信号はミラー形態を示すことを特徴とする請求項１３に記載のＮＡＮＤフラッシュメモリ装置。
20. 前記入力スイッチは前記選択信号に応答して動作する複数個の入力マルチプレクサと、
    前記出力スイッチは前記選択信号に応答して動作する複数個の出力マルチプレクサとを含むことを特徴とする請求項１３に記載のＮＡＮＤフラッシュメモリ装置。

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