KR102030733B1 - 메모리 시스템 및 이의 구동 방법 - Google Patents

메모리 시스템 및 이의 구동 방법 Download PDF

Info

Publication number
KR102030733B1
KR102030733B1 KR1020130000365A KR20130000365A KR102030733B1 KR 102030733 B1 KR102030733 B1 KR 102030733B1 KR 1020130000365 A KR1020130000365 A KR 1020130000365A KR 20130000365 A KR20130000365 A KR 20130000365A KR 102030733 B1 KR102030733 B1 KR 102030733B1
Authority
KR
South Korea
Prior art keywords
memory
memory device
host
data
memory controller
Prior art date
Application number
KR1020130000365A
Other languages
English (en)
Other versions
KR20140088463A (ko
Inventor
임선영
김동휘
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130000365A priority Critical patent/KR102030733B1/ko
Priority to US14/090,521 priority patent/US9552314B2/en
Publication of KR20140088463A publication Critical patent/KR20140088463A/ko
Application granted granted Critical
Publication of KR102030733B1 publication Critical patent/KR102030733B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1694—Configuration of memory controller to different memory types

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 하나의 실시형태에 따른 메모리 시스템은 제1 및 제2 메모리 장치, 상기 제2 메모리 장치를 제어하고, 상기 제1 메모리 장치를 억세스하기 위한 리퀘스트를 저장하며, 인터럽트 신호를 발생하는 메모리 컨트롤러 및 상기 메모리 컨트롤러로부터 발생된 상기 인터럽트 신호에 응답하여 상기 리퀘스트를 수신하는 호스트를 포함한다. 따라서, 상기 반도체 메모리 장치는 호스트로 내부의 메모리 블록을 억세스하는 요청할 수 있다.

Description

메모리 시스템 및 이의 구동 방법{MEMORY SYSTEM AND DRIVING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 특히 호스트(즉, 메모리 컨트롤러)로 데이터를 요청할 수 있는 메모리 시스템 및 이의 구동 방법에 관한 것이다.
일반적으로, 호스트(예를 들면, 메모리 컨트롤러)는 메모리 장치를 일방적으로 억세스할 수 있다. 즉, 메모리 장치는 메모리 컨트롤러의 요구에 응답할 뿐, 메모리 장치가 먼저 메모리 컨트롤러에 데이터를 요청할 수는 없다.
그러나, 복수의 메모리 블록들을 포함하는 메모리 장치에 있어서 내부의 블록들 간에 데이터를 서로 억세스할 필요가 있는 경우 메모리 장치는 호스트로 데이터를 요청할 수 없는 문제가 있다.
본 발명의 목적은 호스트로 억세스를 요청할 수 있는 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 메모리 시스템의 구동 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 메모리 시스템은 제1 및 제2 메모리 장치, 상기 제2 메모리 장치를 제어하고, 상기 제1 메모리 장치를 억세스하기 위한 리퀘스트를 저장하며, 인터럽트 신호를 발생하는 메모리 컨트롤러 및 상기 메모리 컨트롤러로부터 발생된 상기 인터럽트 신호에 응답하여 상기 리퀘스트를 수신하는 호스트를 포함한다.
본 발명의 하나의 실시 예에 의하면, 상기 제1 메모리 장치는 휘발성 메모리 장치이다.
본 발명의 하나의 실시 예에 의하면, 상기 제2 메모리 장치는 비휘발성 메모리 장치이고, 상기 메모리 컨트롤러는 비휘발성 메모리 컨트롤러이다.
본 발명의 하나의 실시 예에 의하면, 상기 호스트는 상기 리퀘스트를 저장하는 호스트 큐를 포함하고, 상기 호스트 큐는 FIFO(first-in first-out)로 동작한다.
본 발명의 하나의 실시 예에 의하면, 상기 호스트 큐는 상기 호스트에 요청되는 명령을 저장한다.
본 발명의 하나의 실시 예에 의하면, 상기 리퀘스트는 데이터를 리드할 장소, 데이터를 저장할 장소 및 데이터의 크기에 관한 정보를 포함한다.
본 발명의 하나의 실시 예에 의하면, 상기 호스트는 상기 제1 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.
본 발명의 하나의 실시 예에 의하면, 상기 비휘발성 메모리 컨트롤러는 상기 제1 메모리 블록을 억세스하는 적어도 하나의 명령을 저장하는 메모리 큐를 포함한다.
본 발명의 하나의 실시 예에 의하면, 상기 호스트는 상기 제1 메모리 블록에 저장된 데이터를 상기 제2 메모리 블록으로 전송하거나 상기 제2 메모리 블록에 저장된 데이터를 상기 제1 메모리 블록으로 전송한다.
본 발명의 하나의 실시 예에 의하면, 상기 데이터는 상기 휘발성 메모리 장치의 메타 데이터를 포함한다.
본 발명의 하나의 실시 예에 의하면, 상기 반도체 메모리 장치는 MCP(multi-chip package)로 구현된다.
본 발명의 다른 하나의 실시형태에 따른 메모리 시스템의 구동 방법은 제1 및 제2 메모리 장치, 상기 제2 메모리 장치를 제어하는 메모리 컨트롤러 및 상기 제1 메모리 장치와 상기 메모리 컨트롤러를 제어하는 호스트를 포함하는 메모리 시스템의 구동 방법에 있어서, 상기 제1 메모리 장치를 억세스하기 위한 리퀘스트를 상기 메모리 컨트롤러에 저장하는 단계 및 상기 호스트로 인터럽트 신호를 전송하는 단계를 포함한다.
본 발명의 하나의 실시 예에 의하면, 상기 인터럽트 신호에 응답하여 상기 리퀘스트를 리드하는 단계를 더 포함한다.
본 발명의 하나의 실시 예에 의하면, 상기 리퀘스트를 상기 호스트에 저장하는 단계를 더 포함한다.
본 발명의 하나의 실시 예에 의하면, 상기 저장된 리퀘스트를 실행하는 단계를 더 포함하고, 상기 리퀘스트를 실행하는 단계는 상기 제1 메모리 블록에 저장된 데이터를 상기 제2 메모리 블록으로 전송하는 단계 또는 상기 제2 메모리 블록에 저장된 데이터를 상기 제1 메모리 블록으로 전송하는 단계를 포함한다.
본 발명의 실시 예들에 따른 반도체 메모리 장치 및 이를 포함하는 메모리 시스템은 호스트(즉, 메모리 컨트롤러)로 억세스를 요청할 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 메모리 시스템(10)를 나타내는 블록도이다.
도 2는 도 1에 도시된 레지스터(132)의 내부를 도시한 블록도이다.
도 3은 도 1에 도시된 메모리 큐(133)을 도시한 블록도이다.
도 4는 도 1에 도시된 메모리 시스템(10)의 동작을 도시한 순서도이다.
도 5는 본 발명의 제2 실시 예에 따른 메모리 시스템(20)을 나타내는 블록도이다.
도 6은 도 5에 도시된 메모리 시스템(20)의 동작을 도시한 순서도이다.
도 7은 도 1 또는 도 5에 도시된 반도체 메모리 장치(100-200)를 멀티칩 패키지(1100)로 구현한 사시도이다.
도 8은 도 7에 도시된 멀티칩 패키지(1100)를 포함하는 메인 보드(main board; 1200)를 도시한다.
도 9는 도 1에 도시된 반도체 메모리 장치(100) 및 광 연결장치를 포함하는 메모리 시스템의 일 예를 나타내는 블록도이다.
도 10은 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 메모리 시스템(2000)의 일 예를 나타내는 블록도이다.
도 11은 도 1 또는 도 5에 도시된 반도체 메모리 장치(100-200)를 포함하는 메모리 시스템(3100)을 나타내는 블록도이다.
도 12부터 도 14는 도 1 또는 도 5에 도시된 반도체 메모리 장치(100-200)를 포함하는 메모리 모듈들(3200-3400)을 나타내는 도면들이다.
도 15는 복수의 반도체 레이어(layer)를 구비하는 적층 구조의 반도체 장치(3500)를 도시한 개념도이다.
도 16은 도 1 또는 도 5에 도시된 반도체 메모리 장치(100-200)를 포함하는 컴퓨터 시스템(4100)의 일 실시 예를 나타낸다.
도 17은 도 1 또는 도 5에 도시된 반도체 메모리 장치(100-200)를 포함하는 컴퓨터 시스템(4200)의 다른 실시 예를 나타낸다.
도 18은 도 1 또는 도 5에 도시된 반도체 메모리 장치(100-200)를 포함하는 컴퓨터 시스템(4300)의 또 다른 실시 예를 나타낸다.
본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.
도 1은 본 발명의 제1 실시 예에 따른 메모리 시스템(10)을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 반도체 메모리 장치(100) 및 호스트(150)을 포함한다. 반도체 메모리 장치(100)는 제1 메모리 장치(110), 제2 메모리 장치(120) 및 제2 메모리 장치(120)를 제어하는 메모리 컨트롤러(130)을 포함한다. 제1 메모리 장치(110)는 시스템 운영을 위한 데이터를 임시로 저장한다. 실시 예에 따라, 제1 메모리 장치(110)는 DRAM(dynamic random access memory)으로 구현될 것이다.
제2 메모리 장치(120)는 대용량의 데이터를 장기적으로 저장할 것이다. 실시 예에 따라, 제2 메모리 장치(120)는 비휘발성 메모리 장치로 구현될 것이다. 비휘발성 메모리 장치는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetroresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치는 3차원 어레이 구조(Three-Dimensional Array Structure)로 구현될 수 있다. 본 발명에 따른 제2 메모리 장치(120)는 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림)에도 모두 적용 가능하다.
메모리 컨트롤러(130)는 비휘발성 메모리 장치를 제어하는 비휘발성 메모리 컨트롤러로 구현될 것이다. 메모리 컨트롤러(130)는 버퍼(buffer)로 활용되는 SRAM(static random access memory; 131), 리퀘스트(request; REQ)를 저장하는 레지스터(register; 132) 및 메모리 컨트롤러(130)에 요청되는 명령을 저장하는 메모리 큐(memory queue; 133)를 포함할 것이다. 실시 예에 따라, 메모리 큐(133)는 FIFO(first-in first-out)로 구현되거나 FIFO와 같이 구동될 것이다. 본 발명의 실시 예에 따른 레지스터(132)는 도 2를 통하여 상세히 설명된다.
호스트(host; 150)는 제1 및 제2 메모리 장치(110-120) 각각을 데이터 패스(data path; DQ)를 통하여 억세스할 것이다. 또한, 호스트(150)는 제1 및 제2 메모리 장치(110-120) 각각을 억세스하는 명령들을 저장하는 호스트 큐(host queue; 160)을 포함할 것이다. 실시 예에 따라, 호스트(150)는 DRAM 컨트롤러로 구현되고, 호스트 큐(160)는 FIFO(first-in first-out)로 구현되거나 FIFO와 같이 구동될 것이다.
호스트(150)는 호스트 큐(160)에 저장된 명령들 중 먼저 저장된 어느 하나를 실행할 것이다. 호스트 큐(160)에 저장된 명령들은 제1 및 제2 메모리 장치(110-120) 중 어느 하나를 억세스하는 명령을 포함할 것이다.
호스트(150)는 일방적으로 제1 또는 제2 메모리 장치(110-120) 각각을 억세스할 수 있다. 그러나, 일반적으로 제1 또는 제2 메모리 장치(110-120)은 호스트(150)를 억세스할 수 있는 방법이 없다.
이러한 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 메모리 시스템(10)은 호스트(150)로 리퀘스트(REQ)를 전달할 수 있다. 예를 들면, 메모리 컨트롤러(130)는 호스트(150)로 인터럽트 신호(IR)을 전송할 수 있다.
호스트(150)는 인터럽트 신호(IR)를 수신하면, 호스트(150)는 메모리 컨트롤러(130)의 레지스터(132)에 저장된 리퀘스트(REQ)를 패치(fetch)할 것이다. 호스트(150)는 리퀘스트(REQ)를 호스트 큐(160)에 저장할 것이다. 호스트(150)는 호스트 큐(160)에 저장된 명령들을 순차적으로 처리할 것이다.
이러한 방법을 통해서, 메모리 시스템(10)은 데이터 패스(DQ)를 통하여 리퀘스트(REQ)를 호스트(150)로 전달할 수 있다.
또한, 호스트(150)는 비휘발성 메모리 장치인 제2 메모리 장치(120)를 빠르게 억세스하기 위하여 메타 데이터(meta data)를 활용할 것이다. 메타 데이터는 제2 메모리 장치(120)의 데이터 영역의 위치 정보를 포함한다. 즉, 호스트(150)는 메타 데이터를 활용하여 제2 메모리 장치(120)을 빠르게 억세스할 수 있고, 반도체 메모리 장치(100)의 마운트(mount)를 빠르게 할 수 있다.
예를 들면, 메타 데이터는 SRAM(131)에 저장될 수 있다. 그러나, SRAM(131)의 용량이 부족한 경우, 메타 데이터는 SRAM(131)과 제2 메모리 장치(120)에 나누어 저장될 것이다. 이로 인하여, 제2 메모리 장치(120)의 성능이 저하될 것이다.
이를 해결하기 위하여, 제2 메모리 장치(120)는 메타 데이터를 제1 메모리 장치(110)에 저장하기 위하여 호스트(150)로 인터럽트 신호(IR)를 전달할 것이다. 호스트(150)는 메타 데이터를 제1 메모리 장치(110)에 저장하는 명령을 실행할 것이다. 따라서, 호스트(150)는 메타 데이터를 활용하여 제1 메모리 장치(110)에 저장된 데이터를 제2 메모리 장치(120)로 전송할 수 있다. 또한, 호스트(150)는 메타 데이터를 활용하여 제2 메모리 장치(120)에 저장된 데이터를 제1 메모리 장치(110)로 전송할 수 있다.
도 2는 도 1에 도시된 레지스터(132)의 내부를 도시한 블록도이다.
도 1 및 도 2를 참조하면, 레지스터(132)는 리퀘스트(REQ)를 저장한다. 리퀘스트(REQ)는 소오스(source; 132a), 데스티네이션(destination; 132b) 및 사이즈(size; 132c)로 구성될 것이다. 소오스(132a)는 데이터를 억세스할 대상이고, 데스티네이션(132b)는 데이터를 저장할 대상이다. 사이즈(132c)는 억세스할 데이터의 크기이다.
예를 들면, 제2 메모리 장치(120)의 라이트(write) 동작을 가정하면, 제1 메모리 장치(110)의 특정 어드레스가 소오스(132a)가 될 것이고, SRAM(131)이 데스티네이션(132b)가 될 것이다. 제1 메모리 장치(110)의 특정 어드레스에 저장된 데이터의 크기가 사이즈(132c)이다.
또한, 제2 메모리 장치(120)의 리드(read) 동작을 가정하면, 제2 메모리 장치(120)의 SRAM(131)이 소오스(132a)가 될 것이고, 제1 메모리 장치(110)의 특정 어드레스가 데스티네이션(132b)이 될 것이다.
도 3은 도 1에 도시된 메모리 큐(133)을 도시한 블록도이다.
도 1 내지 도 3을 참조하면, 메모리 큐(133)는 제1 및 제2 명령(133a-133b)을 저장한다. 예를 들면, 제1 및 제2 명령(133a-133b) 각각은 제1 메모리 장치(110)의 데이터를 리드하거나 제1 메모리 장치(110)에 데이터를 라이트하는 동작에 관한 것이다.
제1 및 제2 명령(133a-133b) 각각은 각각의 소오스(132a), 데스티네이션(132b) 및 사이즈(132c)를 가질 것이다. 예를 들면, 제1 명령(133a)은 제1 소오스(SR1), 제1 데스티네이션(DE1) 및 제1 사이즈(SZ1)를 가질 것이고, 제2 명령(133b)은 제2 소오스(SR2), 제2 데스티네이션(DE2) 및 제2 사이즈(SZ2)를 가질 것이다. 또한, 메모리 큐(133)는 적어도 하나의 명령을 저장할 것이다.
예를 들면, 제1 명령(133a)이 제1 메모리 장치(110)을 리드하는 명령이라고 가정한다. 호스트(150)는 MR(mode register)를 이용하여 제1 메모리 장치(110)의 특정 어드레스를 리드하고, 리드된 데이터는 SRAM(131)에 라이트(write)할 것이다.
일반적으로, DRAM 스펙(specification)에는 호스트(150)가 이용하고자 하는 DRAM의 동작 모드, 즉 타이밍 정보, 카스 레이턴시(Column Address Strobe latency)나 버스트 길이(Burst length) 등이 미리 설정된다. 이런 동작 모드를 셋팅(setting)하여 저장하는 장소가 모드 레지스터(mode register)이며, 이러한 일련의 모드 레지스터들의 집합을 모드 레지스터 셋(Mode Register Set; MRS)이라고 한다.
도 4는 도 1에 도시된 메모리 시스템(10)의 동작을 도시한 순서도이다.
도 1 내지 도 4를 참조하면, S01 단계에서, 메모리 큐(133)는 제1 메모리 장치(110)을 억세스할 리퀘스트(REQ)를 저장한다. 예를 들면, 리퀘스트(REQ)는 제1 메모리 장치(110)의 특정 어드레스에 있는 데이터를 제2 메모리 장치(120)에 라이트하는 명령이다. 따라서, 리퀘스트(REQ)의 소오스(132a)는 제1 메모리 장치(110)의 특정 어드레스이고, 데스티네이션(132b)은 SRAM(131)이고, 그리고 사이즈(132c)는 요청되는 데이터의 크기일 것이다.
S02 단계에서, 메모리 컨트롤러(130)는 레지스터(132)로 리퀘스트(REQ)를 전송한다.
S03 단계에서, 메모리 컨트롤러(130)는 호스트(150)로 인터럽트 신호(IR)를 전송한다.
S04 단계에서, 인터럽트 신호(IR)에 응답하여, 호스트(150)는 데이터 패스(data path; DQ)를 통해 레지스터(132)로부터 리퀘스트(REQ)를 리드한다.
S05 단계에서, 호스트(150)는 리퀘스트(REQ)를 호스트 큐(160)에 저장한다.
S06 단계에서, 호스트(150)는 호스트 큐(160)에 저장된 명령을 순차적으로 실행한다. 예를 들면, 호스트(150)가 리퀘스트(REQ)를 실행한다고 가정한다. 호스트(150)는 제1 메모리 장치(110)에 저장된 데이터를 SRAM(131)에 저장할 것이다. 메모리 컨트롤러(130)는 SRAM(131)에 저장된 데이터를 제2 메모리 장치(120)에 저장할 것이다.
메모리 시스템(10)은 S01 내지 S06 단계에 따른 억세스를 통하여 호스트(150)와 메모리 컨트롤러(130) 간에 제1 메모리 장치(110)을 동시에 억세스하는 충돌을 피할 수 있다.
또한, 제2 메모리 장치(120)에 대한 메타 데이터를 제1 메모리 장치(110)에 저장하면, 호스트(150)는 제2 메모리 장치(120)을 효율적으로 억세스할 수 있다. 따라서, 메모리 시스템(10)의 성능이 향상될 것이다.
도 5는 본 발명의 제2 실시 예에 따른 메모리 시스템(20)을 나타내는 블록도이다.
도 5을 참조하면, 메모리 시스템(20)은 반도체 메모리 장치(200) 및 호스트(250)을 포함한다. 반도체 메모리 장치(200)는 제1 메모리 장치(210), 제2 메모리 장치(220) 및 제2 메모리 장치를 제어하는 메모리 컨트롤러(230)를 포함할 것이다. 제1 메모리 장치(210)는 시스템 운영을 위한 데이터를 임시로 저장한다.
제2 메모리 장치(220)는 대용량의 데이터를 장기적으로 저장할 것이다. 실시 예에 따라, 제2 메모리 장치(220)는 비휘발성 메모리 장치로 구현될 것이다. 메모리 컨트롤러(230)는 버퍼로 활용되는 SRAM(231) 및 리퀘스트(REQ)를 저장하는 레지스터(232)를 포함한다. 실시 예에 따라, 메모리 컨트롤러(230)는 비휘발성 메모리 컨트롤러로 구현될 것이다.
호스트(250)는 제1 및 제2 메모리 장치(210-220) 각각을 데이터 패스(DQ)를 통하여 억세스할 것이다. 또한, 호스트(250)는 제1 및 제2 메모리 장치(210-220) 각각을 억세스하는 명령들을 저장하는 호스트 큐(260)를 포함할 것이다. 실시 예에 따라, 호스트(250)는 DRAM 컨트롤러로 구현되고, 호스트 큐(260)는 FIFO(first-in first-out)로 구현될 것이다.
호스트(250)는 호스트 큐(260)에 저장된 명령들 중 먼저 저장된 어느 하나를 실행할 것이다. 호스트 큐(260)에 저장된 명령들은 제1 및 제2 메모리 장치(210-220) 중 어느 하나를 억세스하는 명령을 포함할 것이다.
호스트(250)는 일방적으로 제1 또는 제2 메모리 장치(210-220) 각각을 억세스할 수 있다. 그러나, 일반적으로 제1 또는 제2 메모리 장치(210-220)은 호스트(250)를 억세스할 수 있는 방법이 없다.
이러한 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 메모리 시스템(20)은 호스트(250)로 리퀘스트(REQ)를 전달할 수 있다. 예를 들면, 메모리 컨트롤러(230)는 호스트(250)로 인터럽트 신호(IR)을 전송할 수 있다.
호스트(250)는 인터럽트 신호(IR)를 수신하면, 호스트(250)는 메모리 컨트롤러(230)의 레지스터(232)에 저장된 리퀘스트(REQ)를 리드할 것이다. 호스트(250)는 리퀘스트(REQ)를 호스트 큐(260)에 저장할 것이다. 호스트(250)는 호스트 큐(260)에 저장된 명령들을 순차적으로 처리할 것이다.
이러한 방법을 통해서, 메모리 시스템(20)은 데이터 패스(DQ)를 통하여 리퀘스트(REQ)를 호스트(250)로 전달할 수 있다.
도 5에 도시된 반도체 메모리 장치(200)는 도 1에 도시된 메모리 컨트롤러(130) 내부에 메모리 큐(133)를 포함하지 않는다. 따라서, 메모리 컨트롤러(230)가 제1 메모리 장치(210)을 억세스하고자 하는 경우, 리퀘스트를 레지스터(232)에 저장하고, 인터럽트 신호(IR)를 호스트(250)로 전송할 것이다.
도 6은 도 5에 도시된 메모리 시스템(20)의 동작을 도시한 순서도이다.
도 5 및 도 6를 참조하면, S11 단계에서, 메모리 컨트롤러(230)는 레지스터(232)에 제1 메모리 장치(210)을 억세스할 리퀘스트(REQ)를 저장한다. 예를 들면, 리퀘스트(REQ)는 제1 메모리 장치(210)의 특정 어드레스에 있는 데이터를 제2 메모리 장치(220)에 라이트하는 명령이다. 따라서, 리퀘스트(REQ)의 소오스는 제1 메모리 장치(210)의 특정 어드레스이고, 데스티네이션은 SRAM(231)이고, 그리고 사이즈는 요청되는 데이터의 크기일 것이다.
S12 단계에서, 메모리 컨트롤러(230)는 호스트(250)로 인터럽트 신호(IR)를 전송한다.
S13 단계에서, 인터럽트 신호(IR)에 응답하여, 호스트(250)는 데이터 패스(DQ)를 통해 레지스터(232)로부터 리퀘스트(REQ)를 리드한다.
S14 단계에서, 호스트(250)는 리퀘스트(REQ)를 호스트 큐(260)에 저장한다.
S15 단계에서, 호스트(250)는 호스트 큐(260)에 저장된 명령을 순차적으로 실행한다. 예를 들면, 호스트(250)가 리퀘스트(REQ)를 실행한다고 가정한다. 호스트(250)는 제1 메모리 장치(210)에 저장된 데이터를 비휘발성 메모리 컨트롤러(220)의 SRAM(231)에 저장할 것이다. 메모리 컨트롤러(230)는 SRAM(231)에 저장된 데이터를 제2 메모리 장치(220)에 저장할 것이다.
도 7은 도 1에 도시된 반도체 메모리 장치(100)를 멀티칩 패키지(1100)로 구현한 사시도이다.
도 7을 참조하면, 멀티칩 패키지(1100)의 사시도가 도시된다. 제2 메모리 장치(120) 하부에는 복수의 패드(121)들이 장착되고, 복수의 패드(121)들 각각에는 복수의 마이크로 범프(122)들이 결합될 것이다.
제1 메모리 장치(110) 상부에는 복수의 패드(113)들이 부착된다. 복수의 패드(113)들 각각은 마이크로 범프(122)와 전기적으로 연결될 것이다. 또한, 제1 메모리 장치(110) 하부에는 복수의 패드(111)들이 장착되고, 복수의 패드(111)들 각각에는 복수의 마이크로 범프(112)들이 결합될 것이다. 마이크로 범프(112, 122)는 반구 또는 볼록한 형상으로 형성될 수 있고, Ni, Au, Cu 또는 땜납 합금을 함유할 수 있다.
기판(125) 상부는 제1 메모리 장치(110)의 복수의 마이크로 범프(112)들와 전기적으로 연결하기 위한 복수의 패드(126)들을 포함할 것이다. 또한, 기판(125) 하부는 호스트(150)와 연결하기 위한 복수의 솔더 볼(solder ball)들을 포함할 것이다. 실시 예에 따라, 기판(125)은 PCB(Printed Circuit Board)로 구현될 것이다.
도 8는 도 7에 도시된 멀티칩 패키지(1100)를 포함하는 메인 보드(main board; 1200)를 도시한다.
도 8을 참조하면, 메인 보드(1200)는 스마트 폰(smart phone), 테블릿(tablet) 등에 장착된다.
메인 보드(1200)는 반도체 메모리 장치(1210), 반도체 메모리 장치(1210)를 억세스하는 애플리케이션 프로세서(application processor; 1220) 및 외부의 대용량 메모리 장치를 장착하는 메모리 소켓(1230)을 포함한다. 메인 보드(1200)는 컴퓨터 내에서 기본 회로와 부품들을 담고 있는 가장 기본적이고 물리적인 하드웨어(hardware)로서, 일명 마더 보드(mother board)라고도 한다.
실시 예에 따라, 메인 보드(1200)는 모바일 장치(mobile device)를 구성하는 하드웨어로 구현될 것이다. 또한, 반도체 메모리 장치(1210)는 도 7에 도시된 멀티칩 패키지(1100)로 구현될 수 있을 것이다.
도 9는 도 1에 도시된 반도체 메모리 장치(100) 및 광 연결장치를 포함하는 메모리 시스템(1300)의 일 예를 나타내는 블록도이다.
도 9를 참조하면, 메모리 시스템(1300)은 컨트롤러(1320), 반도체 메모리 장치(1330) 및 컨트롤러(1320)와 반도체 메모리 장치(1330)를 인터커넥션하는 다수의 광 연결장치(Optical Link; 1310a 및 1310b)를 포함할 수 있다. 컨트롤러(1320)는 컨트롤 유닛(1321). 제1 송신부(1322), 제1 수신부(1323)를 포함할 수 있다. 컨트롤 유닛(1321)은 제어 신호(SN1)를 제1 송신부(1322)로 전송한다.
제1 송신부(1322)는 제1 광 변조기(1322_1)를 포함할 수 있으며, 제1 광 변조기(1322-1)는 전기 신호인 제어 신호(SN1)를 제1 광 송신 신호(OTP1)로 변환하여 광 연결장치(1310a)로 전송한다.
제1 수신부(1323)는 제1 광 복조기(1323_1)를 포함할 수 있으며, 제1 광 복조기(1323_1)는 광 연결장치(1310b)로부터 수신된 제2 광 수신 신호(OPT2')를 전기 신호인 데이터 신호(SN2)로 변환하여 컨트롤 유닛(1321)으로 전송한다.
반도체 메모리 장치(1330)는 제2 수신부(1331), 메모리 셀 어레이(1332) 및 제2 송신부(1333)를 포함할 수 있다. 제2 수신부(1331)는 제2광 복조기(1333_1)를 포함할 수 있으며, 제2 광 복조기(1331_1)는 광 연결장치(1310a)로부터의 제1 광 수신 신호(OPT1')를 전기 신호인 제어신호(SN1)로 변환하여 메모리 셀 어레이(1332)으로 전송한다.
메모리 셀 어레이(1332)에서는 제어신호(SN1)의 제어에 따라 데이터를 라이트하거나 메모리 셀 어레이(1332)로부터 출력된 데이터 신호(SN2)를 제2 송신부(1333)으로 전송한다.
제2 송신부(1333)는 제2 광 변조기(1333_1)를 포함할 수 있으며, 제2 광 변조기(1333_1)는 전기 신호인 데이터 신호(SN2)를 제2 광 데이터 신호(OPT2)로 변환하여 광 연결장치(1310b)로 전송한다.
실시 예에 따라, 반도체 메모리 장치(1330)는 도 1및 도 5에 도시된 반도체 메모리 장치(100-200)를 포함할 수 있다.
도 10은 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 메모리 시스템(2000)의 일 예를 나타내는 블록도이다.
도 10을 참조하면, 메모리 시스템(2000)은 메모리 컨트롤러(2010) 및 반도체 메모리 장치(2020)를 포함할 수 있다.
메모리 컨트롤러(2010)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 반도체 메모리 장치(2020)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(2010)에서 반도체 메모리 장치(2020)로 전송되거나, 버스를 통해서 반도체 메모리 장치(2020)에서 메모리 컨트롤러(2010)로 전송된다.
실시 예에 따라, 반도체 메모리 장치(2020)는 도 1및 도 5에 도시된 반도체 메모리 장치(100-200)를 포함할 수 있다.
도 11은 도 1 또는 도 5에 도시된 반도체 메모리 장치(100-200)를 포함하는 메모리 시스템(3100)을 나타내는 블록도이다.
도 11을 참조하면, 메모리 시스템(3100)은 메모리 컨트롤러(3110) 및 메모리 모듈(3120)을 포함한다.
메모리 모듈(3120)은 DRAM을 4개 포함하도록 도시되었으나, 메모리 모듈(3120)은 그 이상의 DRAM을 포함하도록 구현될 수 있다. 제1부터 제4 DRAM(3121-3124)들은 메모리 모듈(3120)의 기판의 양쪽 면에 장착될 수 있다.
메모리 컨트롤러(3110)는 커맨드/어드레스 신호(C/A) 및 데이터 신호(DQ)를 발생한다. 메모리 모듈(3120)은 커맨드/어드레스 신호(C/A) 및 데이터 신호(DQ)에 응답하여 동작한다. 커맨드/어드레스 신호(C/A)는 커맨드 신호와 어드레스 신호가 패킷 형태로 결합된 패킷 데이터일 수 있다.
커맨드/어드레스 버스(3130)는 플라이-바이(fly-by) 구조를 가지며, 제1 내지 제4 DRAM(3121-5124)을 서로 전기적으로 연결한다. 데이터 신호(DQ)는 데이터 버스(3140)를 통해 메모리 컨트롤러(3110)와 메모리 모듈(3120)을 구성하는 제1 내지 제4 DRAM(3121-3124) 사이에 송수신된다.
실시 예에 따라, 메모리 모듈(3120)는 도 1 및 도 5에 도시된 반도체 메모리 장치(100-200)를 포함할 수 있다.
도 12부터 도 14는 도 1 또는 도 5에 도시된 반도체 메모리 장치(100-200)를 포함하는 메모리 모듈들(3200-3400)을 나타내는 도면들이다.
도 12를 참조하면, 메모리 모듈(3200)은 복수의 반도체 메모리 장치(100)들, 인쇄회로기판(3210) 및 커넥터(3220)를 포함한다. 복수의 반도체 메모리 장치(100)들은 인쇄 회로 기판(3210)의 상면과 하면에 결합될 수 있다. 커넥터(3220)는 도전선들(미도시)을 통해 복수의 반도체 메모리 장치(100)들과 전기적으로 연결된다. 또한, 커넥터(3220)는 외부 호스트의 슬롯에 연결될 수 있다.
도 13을 참조하면, 메모리 모듈(3300)은 복수의 반도체 메모리 장치(100)들, 인쇄회로기판(3310), 커넥터(3320) 및 복수의 버퍼(3330)들을 포함한다. 복수의 버퍼(3330)들은 각각의 반도체 메모리 장치(100)와 커넥터(3320) 사이에 배치될 수 있다.
복수의 반도체 메모리 장치(100)들 각각에 연결된 복수의 버퍼(3330)들 각각은 인쇄 회로 기판(3310)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(3310)의 상면 및 하면에 형성되는 반도체 메모리 장치들(100)과 복수의 버퍼들(3330)은 복수의 비아 홀(via hole)들을 통해 연결될 수 있다.
도 14를 참조하면, 메모리 모듈(3400)은 복수의 반도체 메모리 장치(100)들, 인쇄회로기판(3410), 커넥터(3420), 복수의 버퍼(3430)들 및 컨트롤러(3440)를 포함한다.
복수의 반도체 메모리 장치(100)들 각각에 연결된 복수의 버퍼들(3430) 각각은 인쇄 회로 기판(3410)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(3410)의 상면 및 하면에 형성되는 복수의 반도체 메모리 장치(100)들과 복수의 버퍼(3430)들은 복수의 비아 홀(via hole)들을 통해 연결될 수 있다. 컨트롤러(3440)는 복수의 반도체 메모리 장치(100)들 각각에 제어 신호를 전송하고, 반도체 메모리 장치(100)들 각각으로부터 또는 각각으로 데이터를 송수신한다.
도 15은 복수의 반도체 레이어(layer)를 구비하는 적층 구조의 반도체 장치(3500)를 도시한 개념도이다. 도 12 내지 도 14의 모듈구조에서 반도체 메모리 장치(100)들 각각은 복수의 반도체 레이어(LA1~LAn)를 구비할 수 있다.
도 15을 참조하면, 적층 구조의 반도체 장치(3500)에서 적층 구조의 복수의 반도체 레이어들(LA1~LAn)은 관통 전극(Through Silicon Via; TSV, 3510)을 통해 상호 연결될 수 있다.
도 16은 도 1 또는 도 5에 도시된 반도체 메모리 장치(100-200)를 포함하는 컴퓨터 시스템(4100)의 일 실시 예를 나타낸다.
도 16을 참조하면, 컴퓨터 시스템(4100)은 반도체 메모리 장치(100), 반도체 메모리 장치(100)을 제어하는 메모리 컨트롤러(4110), 무선 송수신기(4120), 안테나(4130), 중앙처리장치(4140), 입력 장치(4150) 및 디스플레이(4160)를 포함한다.
무선 송수신기(4120)는 안테나(4130)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(4120)는 안테나(4130)를 통하여 수신된 무선 신호를 중앙처리장치(4140)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 중앙처리장치(4140)는 무선 송수신기(4120)로부터 출력된 신호를 처리하고 처리된 신호를 디스플레이(4160)로 전송할 수 있다. 또한, 무선 송수신기 (4120)는 중앙처리장치(4140)으로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(4130)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(4150)는 중앙처리장치(4140)의 동작을 제어하기 위한 제어 신호 또는 중앙처리장치(4140)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
도 17은 도 1 또는 도 5에 도시된 반도체 메모리 장치(100-200)를 포함하는 컴퓨터 시스템(4200)의 다른 실시 예를 나타낸다.
도 17을 참조하면, 컴퓨터 시스템(4200)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA (personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
컴퓨터 시스템(4200)은 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(4210), 중앙처리장치(4220), 입력 장치(4230) 및 디스플레이(4240)를 포함한다.
중앙처리장치(4220)는 입력 장치(4230)를 통하여 입력된 데이터에 따라 반도체 메모리 장치(100)에 저장된 데이터를 디스플레이(4240)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(4230)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 중앙처리장치(4220)는 컴퓨터 시스템(4200)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(4210)의 동작을 제어할 수 있다.
실시 예에 따라 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(4210)는 중앙처리장치(4220)의 일부로서 구현될 수 있고 또한 중앙처리장치(4220)와 별도의 칩으로 구현될 수 있다.
도 18는 도 1 또는 도 5에 도시된 반도체 메모리 장치(100-200)를 포함하는 컴퓨터 시스템(4300)의 또 다른 실시 예를 나타낸다.
도 18을 참조하면, 컴퓨터 시스템(4300)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기, 스마트 폰(smart phone) 또는 테블릿(tablet) 으로 구현될 수 있다.
컴퓨터 시스템(4300)은 반도체 메모리 장치(100)와 반도체 메모리 장치(100)의 데이터 처리 동작, 예컨대 라이트(write) 동작 또는 리드(read) 동작을 제어할 수 있는 메모리 컨트롤러(4310)를 포함한다. 또한, 컴퓨터 시스템(4300)은 중앙처리장치(4320), 이미지 센서(4330) 및 디스플레이(4340)을 더 포함한다.
컴퓨터 시스템(4300)의 이미지 센서(4330)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 중앙처리장치(4320) 또는 메모리 컨트롤러(4310)로 전송된다. 중앙처리장치(4320)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(4340)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(4310)를 통하여 반도체 메모리 장치(100)에 저장될 수 있다.
또한, 반도체 메모리 장치(100)에 저장된 데이터는 중앙처리장치(4320) 또는 메모리 컨트롤러(4310)의 제어에 따라 디스플레이(4340)를 통하여 디스플레이된다. 실시 예에 따라 반도체 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(4310)는 중앙처리장치(4320)의 일부로서 구현될 수 있고 또한 중앙처리장치(4320)와 별개의 칩으로 구현될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 제1 실시 예에 따른 메모리 시스템.
20 : 제2 실시 예에 따른 메모리 시스템.
100 : 제1 실시 예에 따른 반도체 메모리 장치.
110 : 제1 메모리 장치
120 : 제2 메모리 장치
130 : 비휘발성 메모리 컨트롤러
131 : SRAM
132 : 레지스터
133 : 메모리 큐
150 : 호스트
160 : 호스트 큐
200 : 제2 실시 예에 따른 반도체 메모리 장치.
3100 : 메모리 시스템.
3200 : 제1 실시 예에 따른 메모리 모듈.
3200 : 제2 실시 예에 따른 메모리 모듈.
3200 : 제3 실시 예에 따른 메모리 모듈.
3500 : 실시 예에 따른 반도체 메모리 장치를 포함하는 적층 반도체 장치 4100 : 제1 실시 예에 따른 컴퓨터 시스템.
4200 : 제2 실시 예에 따른 컴퓨터 시스템.
4300 : 제3 실시 예에 따른 컴퓨터 시스템.

Claims (10)

  1. 휘발성 메모리 장치인 제1 메모리 장치, 및 비휘발성 메모리 장치인 제2 메모리 장치;
    상기 제2 메모리 장치를 제어하고, 상기 제1 메모리 장치를 억세스하기 위한 리퀘스트를 저장하고, 그리고 인터럽트 신호를 발생하는 제1 메모리 컨트롤러; 및
    상기 제1 메모리 컨트롤러로부터 발생된 상기 인터럽트 신호에 응답하여 상기 리퀘스트를 수신하고, 그리고 상기 제2 메모리 장치로부터 상기 제1 메모리 장치에 제1 데이터가 전송되도록 하는 호스트를 포함하되,
    상기 제1 데이터가 상기 제2 메모리 장치 및 상기 제1 메모리 컨트롤러의 버퍼에 나누어 저장되는 경우, 상기 제1 메모리 컨트롤러는 상기 호스트에 상기 인터럽트 신호를 전송하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 제1 데이터는 상기 제2 메모리 장치의 메타 데이터를 포함하고, 그리고
    상기 호스트는 상기 제1 데이터를 이용하여 상기 제2 메모리 장치에 상기 제1 메모리 장치에 저장된 데이터를 전송하고, 그리고 상기 제1 데이터를 이용하여 상기 제1 메모리 장치에 상기 제2 메모리 장치에 저장된 데이터를 전송하는 메모리 시스템.
  3. 제 1 항에 있어서,
    상기 제1 메모리 컨트롤러는 비휘발성 메모리 컨트롤러인 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 호스트는 상기 리퀘스트를 저장하는 호스트 큐를 포함하고,
    상기 호스트 큐는 FIFO(first-in first-out)로 동작하는 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 호스트 큐는 상기 호스트에 요청되는 명령을 저장하는 메모리 시스템.
  6. 제 1 항에 있어서,
    상기 리퀘스트는 데이터를 리드할 장소, 데이터를 저장할 장소 및 데이터의 크기에 관한 정보를 포함하는 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 호스트는 상기 제1 메모리 장치를 제어하는 제2 메모리 컨트롤러를 포함하는 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 제1 메모리 컨트롤러는 상기 제1 메모리 장치에 억세스하는 적어도 하나의 명령을 저장하는 메모리 큐를 포함하는 메모리 시스템.
  9. 제1 및 제2 메모리 장치, 상기 제2 메모리 장치를 제어하는 메모리 컨트롤러 및 상기 제1 메모리 장치와 상기 메모리 컨트롤러를 제어하는 호스트를 포함하는 메모리 시스템의 구동 방법에 있어서,
    상기 제1 메모리 장치를 억세스하기 위한 리퀘스트를 상기 메모리 컨트롤러에 저장하는 단계;
    상기 호스트로 인터럽트 신호를 전송하는 단계; 및
    상기 제2 메모리 장치로부터 상기 제1 메모리 장치에 제1 데이터를 전송하기 위해 상기 인터럽트 신호에 응답하여 상기 리퀘스트를 실행하는 단계를 포함하되,
    상기 제1 데이터가 상기 제2 메모리 장치 및 상기 메모리 컨트롤러에 나누어 저장되는 경우, 상기 인터럽트 신호는 상기 호스트로 전송되는 구동 방법.
  10. 장기 메모리 및 임시 메모리;
    제1 메모리 컨트롤러 및 제2 메모리 컨트롤러를 포함하되,
    상기 제1 메모리 컨트롤러는 상기 제2 메모리 컨트롤러에 제1 신호를 전송하고,
    상기 제2 메모리 컨트롤러는, 상기 제1 신호에 응답하여, 상기 제1 메모리 컨트롤러로부터 제2 신호를 패치(fetch)하고, 그리고 상기 제2 신호에 응답하여, 상기 제1 데이터가 상기 장기 메모리로부터 상기 임시 메모리로 전송되도록 하고, 그리고
    상기 제1 데이터가 상기 장기 메모리 및 상기 제1 메모리 컨트롤러의 버퍼에 나누어 저장되는 경우, 상기 제1 메모리 컨트롤러는 상기 제1 신호를 전송하는 메모리 시스템.
KR1020130000365A 2013-01-02 2013-01-02 메모리 시스템 및 이의 구동 방법 KR102030733B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130000365A KR102030733B1 (ko) 2013-01-02 2013-01-02 메모리 시스템 및 이의 구동 방법
US14/090,521 US9552314B2 (en) 2013-01-02 2013-11-26 Memory system having first and second memory devices and driving method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130000365A KR102030733B1 (ko) 2013-01-02 2013-01-02 메모리 시스템 및 이의 구동 방법

Publications (2)

Publication Number Publication Date
KR20140088463A KR20140088463A (ko) 2014-07-10
KR102030733B1 true KR102030733B1 (ko) 2019-10-10

Family

ID=51018600

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130000365A KR102030733B1 (ko) 2013-01-02 2013-01-02 메모리 시스템 및 이의 구동 방법

Country Status (2)

Country Link
US (1) US9552314B2 (ko)
KR (1) KR102030733B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003108462A (ja) 2001-09-28 2003-04-11 Toshiba Corp データ転送装置およびデータ転送方法
KR101039396B1 (ko) 2010-05-28 2011-06-07 (주)다윈텍 플래시 메모리의 조각난 저장 영역을 정리하는 방법 및 그를 위한 프로그램을 기록한 컴퓨터로 독출 가능한 기록매체

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960024931A (ko) 1994-12-20 1996-07-20 구자홍 퍼스널 컴퓨터의 인터럽트 확장을 위한 처리 구조와 인터럽트 처리 방법
KR19990048631A (ko) 1997-12-10 1999-07-05 구본준 인터럽트 처리 회로
KR100317976B1 (ko) 1999-12-31 2001-12-24 대표이사 서승모 캐시 메모리가 포함된 시스템에서 인터럽트 서비스 루틴을위한 장치
KR100858756B1 (ko) 2004-07-12 2008-09-16 가부시끼가이샤 도시바 저장 디바이스 및 호스트 장치
US8286188B1 (en) 2007-04-27 2012-10-09 Marvell Israel (M.I.S.L.) Ltd. Method and apparatus for advanced interprocess communication
KR20080105390A (ko) * 2007-05-30 2008-12-04 삼성전자주식회사 플래시 메모리에 사용되는 명령어들을 제어하는 방법 및장치
JP2010157130A (ja) 2008-12-27 2010-07-15 Toshiba Corp メモリシステム
US8327040B2 (en) * 2009-01-26 2012-12-04 Micron Technology, Inc. Host controller
US8225052B2 (en) * 2009-06-03 2012-07-17 Micron Technology, Inc. Methods for controlling host memory access with memory devices and systems
KR101357300B1 (ko) 2009-07-27 2014-01-28 한국전자통신연구원 인터럽트 제어 프로세서를 구비한 ｄｍａ 제어기
US20110022767A1 (en) 2009-07-27 2011-01-27 Electronics And Telecommunications Research Institute Dma controller with interrupt control processor
US8473695B2 (en) 2011-03-31 2013-06-25 Mosys, Inc. Memory system including variable write command scheduling
KR101287979B1 (ko) * 2010-04-16 2013-07-22 대한민국 휠체어의 이동을 이용한 오락 시스템 그리고 이에 적용되는 호스트 장치 및 그의 동작 방법
US9645866B2 (en) 2010-09-20 2017-05-09 Qualcomm Incorporated Inter-processor communication techniques in a multiple-processor computing platform
US8255618B1 (en) 2011-10-06 2012-08-28 Google Inc. Performance isolation in a shared memory device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003108462A (ja) 2001-09-28 2003-04-11 Toshiba Corp データ転送装置およびデータ転送方法
KR101039396B1 (ko) 2010-05-28 2011-06-07 (주)다윈텍 플래시 메모리의 조각난 저장 영역을 정리하는 방법 및 그를 위한 프로그램을 기록한 컴퓨터로 독출 가능한 기록매체

Also Published As

Publication number Publication date
KR20140088463A (ko) 2014-07-10
US20140189183A1 (en) 2014-07-03
US9552314B2 (en) 2017-01-24

Similar Documents

Publication Publication Date Title
US11721391B2 (en) Multi channel semiconductor device having multi dies and operation method thereof
US10971208B2 (en) Semiconductor device having interconnection in package and method for manufacturing the same
CN109840223B (zh) 存储器装置、包括其的电子装置和电子装置的操作方法
CN109560078B (zh) 堆叠式存储器装置、包括其的存储器系统及操作方法
US9134919B2 (en) Memory device including priority information and method of operating the same
US20160276308A1 (en) Thermally enhanced package-on-package structure
US20190258487A1 (en) Memory device supporting skip calculation mode and method of operating the same
US11599301B2 (en) Semiconductor memory device and system including the same
US11093418B2 (en) Memory device, processing system, and method of controlling the same
JP6710689B2 (ja) 最小限のパッケージングの複雑性で異なる外部メモリタイプをサポートするための共通のダイ
US11281397B2 (en) Stacked memory device performing function-in-memory (FIM) operation and method of operating the same
US10403331B2 (en) Semiconductor device having a floating option pad, and a method for manufacturing the same
KR102030733B1 (ko) 메모리 시스템 및 이의 구동 방법
US20240038295A1 (en) Semiconductor package including memory die stack having clock signal shared by lower and upper bytes
US20130191586A1 (en) Method for operating memory controller and system including the same
US20140264936A1 (en) Semiconductor package
KR102083497B1 (ko) 반도체 장치, 이를 제조하는 방법, 및 이를 포함하는 시스템

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant