CN102054824B - 半导体装置及其芯片选择方法 - Google Patents

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Abstract

一种具有多个堆叠芯片的半导体装置，包括：多个锁存单元，多个锁存单元中的每一个设置于多个芯片中的相应的一个芯片内，并且配置为在彼此不同的时间点锁存时钟信号和分频信号，以产生多个芯片中的相应的一个芯片的芯片识别信号；以及多个芯片选择信号产生单元，多个芯片选择信号产生单元中的每一个设置于多个芯片中的相应一个芯片内，并且配置为将芯片选择识别信号与多个芯片中的相应的一个芯片的芯片识别信号比较，以产生多个芯片中的相应的一个芯片的芯片选择信号，其中，芯片选择信号配置为当芯片识别信号与芯片选择识别信号匹配时，使能多个芯片中的相应的一个芯片。

Description

半导体装置及其芯片选择方法
相关申请的交叉引用
根据35U.S.C.§119(a)，本申请要求于2009年10月29日提交的韩国申请No.10-2009-0103597的优先权，其全部内容通过引用纳入本文，如同全部列出一样。
技术领域
本公开内容的各方面总的来说涉及一种半导体装置，具体地说涉及一种用于半导体装置的芯片选择方法。
背景技术
为了提高半导体装置的集成密度，近来正在开发将多个芯片堆叠和封装成单个封装体的三维(3D)半导体装置。由于3D半导体装置包括位于单个器件内的多个芯片，因此3D半导体装置配置为使得电信号可以将多个芯片中的每一个芯片与其它芯片区别开，并且从多个芯片中选择特定的芯片。
图1是示出包括现有技术的芯片选择电路的传统半导体装置的构造的示图。如图1所示，构成半导体装置的三个芯片即芯片1、芯片2以及芯片3以一个位于另一个顶上的方式堆叠，但未形成精确的垂直对齐。芯片1至芯片3中的每一个均包括单独的芯片选择引脚(或焊盘)1和2以接收芯片选择信号。通过两个芯片选择引脚1和2施加两个电压，例如外部电压VDD和接地电压VSS给芯片1至芯片3中的每一个。因此，可基于所施加的两个电压VDD和VSS从三个芯片芯片1至芯片3中选择特定的芯片。如图1所示，由于现有技术的半导体装置包括两个芯片选择引脚1和2，因此最多可进行四个芯片选择。
然而，由于现有技术的半导体装置需要配备有上述的单独的芯片选择引脚，因此难于保证用于严格限制可获得的芯片选择数量的芯片选择引脚的表面区域。另外，由于需要单独的布线连接以对芯片选择引脚提供电压VDD和VSS，因此需要复杂的布线结构。此外，根据现有技术，由于芯片以在垂直方向非对齐方式堆叠，因此封装结构复杂，并且难以将多个芯片封装成单个封装体。
发明内容
因此，需要可克服上述一个或多个问题的一种改进的半导体存储装置以及相关的芯片选择方法。因而，本发明的各方面可提供一种能够通过使用穿透硅通孔(TSV)产生芯片选择信号的半导体装置和相关的芯片选择方法。
为了获得优点，并根据本发明的目的，如本文中具体实施的和在此宽泛描述的，本发明的一个示例性方面可提供一种具有多个芯片的半导体装置，包括：多个锁存单元，多个锁存单元中的每一个锁存单元设置于多个芯片中的相应的一个芯片内，并且配置为在彼此不同的时间点锁存时钟信号和分频信号，以产生多个芯片中的相应一个芯片的芯片识别信号，其中通过分频时钟信号而产生分频信号，且所述时钟信号和分频信号经多个穿透硅通孔(TSV)传输；以及多个芯片选择信号产生单元，多个芯片选择信号产生单元中的每一个设置于多个芯片中的相应的一个芯片内，并且配置为将芯片选择识别信号与多个芯片中的相应的一个芯片的芯片识别信号比较，以产生多个芯片中的相应的一个芯片的芯片选择信号，其中，当芯片识别信号与芯片选择识别信号匹配时，芯片选择信号使能多个芯片中的相应的一个芯片。
本发明的另一方面可提供一种用于半导体装置的芯片选择方法，包括步骤：将时钟信号和分频信号经多个TSV传输到多个芯片中的每一个芯片，并且将芯片标识符分配给所述多个芯片中的每一个芯片，其中通过分频所述时钟信号而产生所述分频信号；以及选择被分配有与芯片选择标识符相匹配的芯片标识符的芯片。
本发明的又一方面可提供一种半导体装置，包括：第一TSV，配置为穿透并且耦合第一芯片和第二芯片，并且配置为传输时钟信号；第二TSV，配置为穿透并且耦合第一芯片和第二芯片，并且配置为传输通过分频所述时钟信号而产生的分频信号；第一锁存单元，配置为在第一时间点锁存所述时钟信号和分频信号的电平，以产生第一芯片的芯片识别信号；第一芯片选择信号产生单元，配置为当第一芯片的芯片识别信号与芯片选择识别信号匹配时，产生第一芯片选择信号；第二锁存单元，配置为在第二时间点锁存所述时钟信号和分频信号的电平，以产生第二芯片的芯片识别信号；以及第二芯片选择信号产生单元，配置为当第二芯片的芯片识别信号与芯片选择识别信号匹配时，产生第二芯片选择信号。
附图说明
结合于该说明书中并构成该说明书一部分的附图图示了本发明的各个方面，并与说明书描述一起用于解释本发明的原理。
图1是示出包括现有技术的芯片选择电路的半导体装置构造的示图；
图2是示意性示出根据本发明实施例的半导体装置的构造的方框图；
图3是示出根据实施例的图2的半导体装置的操作的时序图；以及
图4是示出图2的第一芯片选择信号产生单元的实施例的构造的示图。
具体实施方式
下面，将通过优选实施例并参照附图描述根据本发明的半导体装置及其芯片选择方法。
图2是示意性示出根据本发明实施方式的半导体装置的构造的框图。如图2所示，多个芯片C0至C2以一个位于另一个顶上的方式垂直堆叠以构成半导体装置1。多个堆叠芯片C0至C2通过穿透多个芯片C0至C2的多个穿透硅通孔TSV1至TSV5而彼此电连接。在该实施例中，为了便于描述，图示了仅三个芯片和仅五个TSV，但堆叠芯片的数量和TSV的数量并不局限于此，也就是说，半导体装置1可包括更多个堆叠芯片和更多个TSV。
如图2所示，第一至第三TSV即TSV1至TSV3接收时钟信号CLK。时钟信号CLK经第一TSV即TSV1分别被传输到第一至第三芯片C0至C2。第一芯片C0包括第一分频单元11。第一分频单元11可利用配置为将输入信号的周期加倍的传统分频器来实现。第一分频单元11设置于第一芯片C0内，并且串联耦合到第二TSV即TSV2。在此，包括第一分频单元11的第一芯片C0起到作为其余芯片的主芯片的作用。因此，第一分频单元11接收时钟信号CLK，以产生周期为时钟信号CLK的周期的两倍的第一分频信号。第一分频信号经第二TSV即TSV2分别被传输到第二芯片C1和第三芯片C2。
第二分频单元12a和第三分频单元12b也可设置于第一芯片C0内，并且串联耦合到第三TSV即TSV3。第二分频单元12a和第三分频单元12b中的每一个也可利用配置为将其输入信号的周期加倍的传统分频器来实现。由于第二分频器12a和第三分频单元12b彼此串联耦合，因此第三分频单元12b可产生周期为时钟信号CLK的周期的四倍的第二分频信号。第二分频信号也经第三TSV即TSV3被传输到第二芯片C1和第三芯片C2中的每一个。
第一至第三分频单元11、12a以及12b构成设置于第一芯片C0内的时钟产生单元，且从第一芯片C0产生的第一分频信号和第二分频信号、以及时钟信号CLK经第一至第三TSV即TSV1至TSV3被传输到相应的第一至第三芯片C0至C2。
第一至第三芯片C0至C2分别包括第一至第三锁存单元13、23以及33。第一锁存单元13分别从第一TSV即TSV1、第一分频单元11的输出端以及第三分频单元12b的输出端接收时钟信号CLK、第一分频信号以及第二分频信号，并且在第一时间点锁存时钟信号CLK、第一分频信号以及第二分频信号的电平。第二锁存单元23分别从第一至第三TSV即TSV1至TSV3接收时钟信号CLK、以及第一分频信号和第二分频信号，并且在第二时间点锁存时钟信号CLK、以及第一分频信号和第二分频信号的电平。类似地，第三锁存单元33分别从第一至第三TSV即TSV1至TSV3接收时钟信号CLK、以及第一分频信号和第二分频信号，并且在第三时间点锁存时钟信号CLK、以及第一分频信号和第二分频信号的电平。
第一至第三时间点由分别包括在第一至第三芯片C0至C2内的第四TSV即TSV4以及第一至第三脉冲产生单元15、25以及35所确定。第一至第三芯片C0至C2的第一至第三脉冲产生单元15、25以及35分别串联耦合到第一至第三芯片C0至C2内的第四TSV即TSV4。第一脉冲产生单元15设置于第一芯片C0内，并且经第四TSV即TSV4接收时钟信号CLK。第一脉冲产生单元15可产生脉冲LC0，该脉冲LC0是通过将所接收到的时钟信号CLK延迟一预定时间而使能的。上述预定时间可例如为等于或大于时钟信号CLK的周期的3/2的时间段，但所述实施方式并不局限于此。设置于第二芯片C1内的第二脉冲产生单元25和设置于第三芯片C2内的第三脉冲产生单元35可分别通过将它们的输入信号延迟例如时钟信号CLK的单个周期来产生脉冲LC1和LC2。因此，能够在时钟信号CLK被延迟等于或大于时钟信号CLK的周期的3/2的时间段的某个时间点处将第一脉冲产生单元15的输出信号LC0使能。然后，因为第二脉冲单元25经第四TSV即TSV4接收第一脉冲产生单元15的输出信号LC0，因此能够在时钟信号CLK被延迟等于或大于时钟信号CLK周期的5/2的时间段的某个时间点处将第二脉冲产生单元25的输出信号LC1使能。然后，因为第三脉冲单元25通过第四TSV即TSV4接收第二脉冲产生单元25的输出信号LC1，因此能够在时钟信号CLK被延迟等于或大于时钟信号CLK周期的7/2的时间段的某个时间点处将第三脉冲产生单元35的输出信号LC2使能。
因此，第一锁存单元13能够响应于从第一脉冲产生单元15产生的脉冲LC0，锁存时钟信号CLK、以及第一分频信号和第二分频信号的电平，并且相似地，第二锁存单元23和第三锁存单元33能够分别响应于自第二脉冲产生单元25和第三脉冲产生单元35产生的脉冲LC1和LC2，锁存时钟信号CLK、以及第一分频信号和第二分频信号的电平。
第一至第三锁存单元13、23以及33的输出信号分别作用为第一至第三芯片C0至C2的个体芯片识别(ID)信号CID0<0:2>至CID2<0:2>。现将详细描述芯片识别信号CID0<0:2>至CID2<0:2>。
第一至第三芯片C0至C2分别包括第一至第三芯片选择信号产生单元17、27以及37。第一至第三芯片选择信号产生单元17、27以及37分别接收第一至第三芯片C0至C2的芯片识别信号CID0<0:2>至CID2<0:2>中的各个相应信号以及芯片选择识别信号MID<0:2>，以产生第一至第三芯片选择信号cs0至cs2。特别地，第一芯片选择信号产生单元17将第一芯片C0的芯片识别信号CID0<0:2>与芯片选择识别信号MID<0:2>比较，并且如果芯片识别信号CID0<0:2>与芯片选择识别信号MID<0:2>匹配，将第一芯片选择信号cs0使能。相似地，第二芯片选择信号产生单元27也将第二芯片C1的芯片识别信号CID1<0:2>与芯片选择识别信号MID<0:2>比较，并且如果芯片识别信号CID1<0:2>与芯片选择识别信号MID<0:2>匹配，将第二芯片选择信号cs1使能。相似地，第三芯片选择信号产生单元37也将第三芯片C2的芯片识别信号CID2<0:2>与芯片选择识别信号MID<0:2>比较，并且如果芯片识别信号CID2<0:2>与芯片选择识别信号MID<0:2>匹配，将第三芯片选择信号cs2使能。
芯片选择识别信号MID<0:2>可为识别要从多个芯片C0至C2中选择的芯片的命令信号。芯片选择识别信号MID<0:2>从半导体装置1的外部输入，但实施方式并不意图局限于此。例如，芯片选择识别信号MID<0:2>可为从耦合到半导体装置1的控制器输入的信号，以选择和使能半导体装置1的芯片。第一至第三芯片选择信号cs0至cs2是能够选择和使能要由控制器选择和使能的芯片的信号。另外，芯片选择识别信号MID<0:2>可经第五TSV即TSV5分别被传输到第一至第三芯片C0至C2的第一至第三芯片选择信号产生单元17、27以及37。
图3是示出根据实施例的图2的半导体装置1的操作的时序图。参见图2和图3，当输入时钟信号CLK时，时钟信号CLK经第一TSV即TSV1被传输到第一至第三芯片C0至C2。第一分频单元11经第二TSV即TSV2传输频率为时钟信号CLK的频率的一半(1/2)的第一分频信号。第二分频单元12a和第三分频单元12b经第三TSV即TSV3传输频率为时钟信号CLK的频率的四分之一(1/4)的第二分频信号。在图3中，“TSV1”、“TSV2”以及“TSV3”分别表示经第一至第三TSV即TSV1至TSV3传输的时钟信号CLK以及第一分频信号和第二分频信号。第一脉冲产生单元15接收时钟信号CLK以产生脉冲LC0，该脉冲LC0是在将时钟信号CLK延迟等于或大于时钟信号CLK周期的3/2的时间段的某个时间点处被使能的；第二脉冲产生单元25和第三脉冲产生单元35分别产生脉冲LC1和LC2，脉冲LC1和LC2是在将分别时钟信号CLK延迟等于或大于时钟信号CLK周期的5/2和7/2的时间段的某个时间点处分别使能的。
第一至第三锁存单元13、23以及33分别响应于从第一至第三脉冲产生单元15、25以及35产生的脉冲LC0至LC2，锁存经第一TSV即TSV1传输的时钟信号CLK、经第二TSV即TSV2传输的第一分频信号以及经第三TSV即TSV3传输的第二分频信号。在图3中，当由第一脉冲产生单元15产生脉冲LC0时，第一锁存单元13锁存并输出时钟信号CLK的逻辑电平“1”、第一分频信号的逻辑电平“0”以及第二分频信号的逻辑电平“1”。因此，具有逻辑电平“1、0、1”的信号被分配给第一芯片C0作为第一芯片C0的芯片识别信号CID0<0:2>。然后，当由第二脉冲产生单元25产生脉冲LC1时，第二锁存单元23锁存并输出时钟信号CLK的逻辑电平“1”、第一分频信号的逻辑电平“1”以及第二分频信号的逻辑电平“0”。因此，具有逻辑电平“1、1、0”的信号被分配给第二芯片C1作为第二芯片C1的芯片识别信号CID1<0:2>。然后，当由第三脉冲产生单元35产生脉冲LC2时，第三锁存单元33锁存并输出时钟信号CLK的逻辑电平“1”、第一分频信号的逻辑电平“0”以及第二分频信号的逻辑电平“0”。因此，具有逻辑电平“1、0、0”的信号被分配给第三芯片C2作为第三芯片C2的芯片识别信号CID2<0:2>。
以此方法，彼此不同的芯片ID能被分配给图2的半导体装置1的这种构造中的多个堆叠芯片。在上述实施例中，由于芯片识别信号CID0<0:2>至CID2<0:2>中的每一个均是3比特信号，因此能够将彼此不同的单独ID分配给最多八个芯片。虽然图示了各个芯片识别信号是3比特的示例，但该实施例并不意图局限于此，且本领域技术人员清楚，能通过使用更多的TSV产生具有等于或大于4比特的芯片识别信号。
图4是示出图2中的第一芯片选择信号产生单元17的实施例的构造的示图。如图4所示，第一芯片选择信号产生单元17包括第一至第三XOR门XOR1至XOR3、第一至第三反相器IV1至IV3以及第一AND门AND1。第一XOR门XOR1接收第一芯片C0的芯片识别信号CID0<0:2>的第一比特CID0<0>、以及芯片选择识别信号MID<0:2>的第一比特MID<0>。相似地，第二XOR门XOR2接收第一芯片C0的芯片识别信号CID0<0:2>的第二比特CID0<1>、以及芯片选择识别信号MID<0:2>的第二比特MID<1>，而第三XOR门XOR3接收第一芯片C0的芯片识别信号CID0<0:2>的第三比特CID0<2>、以及芯片选择识别信号MID<0:2>的第三比特MID<2>。第一至第三XOR门XOR1至XOR3在所接收到的芯片识别信号CID0<0:2>的比特与所接收到的芯片选择识别信号MID<0:2>的相应的比特分别匹配时，分别输出逻辑低电平信号。第一至第三反相器IV1至IV3分别将第一至第三XOR门XOR1至XOR3的输出反相。第一AND门AND1接收第一至第三反相器IV1至IV3的输出，以产生第一芯片选择信号cs0。因此，仅当所接收到的芯片识别信号CID0<0:2>的所有比特与所接收到的芯片选择识别信号MID<0:2>的相应的比特均匹配时，第一芯片选择信号产生单元17将第一芯片选择信号cs0使能。在此，第二芯片选择信号产生单元27和第三芯片选择信号产生单元37均具有与第一芯片选择信号产生单元17大致相同的构造和功能。
在第一至第三芯片C0至C2的相应的芯片识别信号CID0<0:2>至CID2<0:2>分别与芯片选择识别信号MID<0:2>匹配时，第一至第三芯片选择信号产生单元17、27以及37能分别将第一至第三芯片选择信号cs0至cs2使能。例如，如果控制器施加具有逻辑电平“1、0、0”的芯片选择识别信号MID<0:2>，则仅有第三芯片选择信号cs2被使能，并因此仅使能第三芯片C2；而如果控制器施加具有逻辑电平“1、1、0”的芯片选择识别信号MID<0:2>，则仅有第二芯片选择信号cs1被使能，并因此仅使能第二芯片C1。因此，在第一至第三芯片C0至C2中，能够基于由控制器施加的芯片选择识别信号MID<0:2>的逻辑电平来选择和使能特定的芯片。
根据上述实施例，半导体装置不必为了从多个堆叠芯片中选择一个芯片而包括单独的布线，且可以通过使用TSV将彼此不同的芯片ID分配给多个堆叠芯片中的每一个，以及能够基于芯片ID是否与芯片选择ID相匹配来将芯片选择信号使能。因此，多个芯片全部能以垂直对齐的形式堆叠，由此使得易于保证构成半导体装置的芯片的表面区域，并简化封装结构。
尽管以上描述了本发明的某些方面和/或实施例，但是本领域技术人员理解所述方面/实施例仅是举例示出。因此，本文所述的装置和方法不应该局限于所述的实施例。相反，本文所述的装置应该仅受权利要求并且结合以上描述和附图的限制。

Claims (23)

1.一种具有多个芯片的半导体装置，包括：
多个锁存单元，所述多个锁存单元中的每一个锁存单元设置于所述多个芯片中的相应的一个芯片内，并且配置为在彼此不同的时间点锁存时钟信号和分频信号，以产生所述多个芯片中的相应的一个芯片的芯片识别信号，其中，通过分频所述时钟信号产生所述分频信号，且经多个穿透硅通孔TSV传输所述时钟信号和所述分频信号；以及
多个芯片选择信号产生单元，所述多个芯片选择信号产生单元中的每一个芯片选择信号产生单元设置于所述多个芯片中的相应的一个芯片内，并且配置为将芯片选择识别信号与所述多个芯片中的相应的一个芯片的芯片识别信号比较，以产生所述多个芯片中的相应的一个芯片的芯片选择信号，
其中，当所述芯片识别信号与所述芯片选择识别信号匹配时，所述芯片选择信号使能所述多个芯片中的相应的一个芯片。
2.如权利要求1所述的半导体装置，其中，所述半导体装置还包括多个脉冲产生单元，所述多个脉冲单元中的每一个脉冲单元设置在所述多个芯片中的相应的一个芯片内，并且配置为串联耦合到接收所述时钟信号的另一个TSV，并产生确定所述多个芯片中的相应的一个芯片的锁存单元的锁存时间点的脉冲。
3.如权利要求1所述的半导体装置，其中，所述芯片选择识别信号是从所述半导体装置外部施加的命令信号。
4.如权利要求1所述的半导体装置，其中，所述芯片选择识别信号经另一个TSV被传输到所述多个芯片选择信号产生单元中的每一个芯片选择信号产生单元。
5.一种用于半导体装置的芯片选择方法，包括步骤：
将时钟信号和分频信号经多个穿透硅通孔TSV传输到多个芯片中的每一个芯片，并且将芯片标识符分配给所述多个芯片中的每一个芯片，其中，通过分频所述时钟信号产生所述分频信号；以及
选择被分配有与芯片选择标识符匹配的芯片标识符的芯片。
6.如权利要求5所述的芯片选择方法，其中，将时钟信号和分频信号经多个穿透硅通孔TSV传输到多个芯片中的每一个芯片的步骤包括：
经所述多个TSV传输所述时钟信号和所述分频信号；以及
在预定的时间点，在所述多个芯片中的每一个芯片中，锁存所述时钟信号和所述分频信号的电平，并且产生所述芯片标识符。
7.如权利要求5所述的芯片选择方法，其中，所述分频信号由分频单元产生，所述分频单元设置于主芯片内并串联耦合到所述主芯片内的TSV。
8.如权利要求6所述的芯片选择方法，其中，锁存所述时钟信号和所述分频信号的电平的步骤包括：在彼此不同的时间点，在所述多个芯片中的每一个芯片中，锁存所述时钟信号和所述分频信号的电平。
9.如权利要求5所述的芯片选择方法，其中，所述芯片选择标识符是从所述半导体装置的外部施加的命令信号。
10.如权利要求5所述的芯片选择方法，其中，所述芯片选择标识符经另一个TSV被传输到所述多个芯片中的每一个芯片。
11.一种半导体装置，包括：
第一TSV，配置为穿透并且耦合第一芯片和第二芯片，并且配置为传输时钟信号；
第二TSV，配置为穿透并耦合所述第一芯片和第二芯片，并且配置为传输通过分频所述时钟信号而产生的分频信号；
第一锁存单元，配置为在第一时间点锁存所述时钟信号和所述分频信号的电平，以产生所述第一芯片的芯片识别信号；
第一芯片选择信号产生单元，配置为当所述第一芯片的芯片识别信号与芯片选择识别信号匹配时，产生第一芯片选择信号；
第二锁存单元，配置为在第二时间点锁存所述时钟信号和所述分频信号的电平，以产生所述第二芯片的芯片识别信号；以及
第二芯片选择信号产生单元，配置为当所述第二芯片的芯片识别信号与所述芯片选择识别信号匹配时，产生第二芯片选择信号。
12.如权利要求11所述的半导体装置，其中，所述第一锁存单元和所述第一芯片选择信号产生单元设置于所述第一芯片内。
13.如权利要求11所述的半导体装置，其中，所述第二锁存单元和所述第二芯片选择信号产生单元设置于所述第二芯片内。
14.如权利要求11所述的半导体装置，其中，所述第一时间点和第二时间点分别由第一脉冲产生单元和第二脉冲产生单元确定，其中，所述第一脉冲产生单元和第二脉冲产生单元分别设置于所述第一芯片和第二芯片内，并且配置为串联耦合到接收所述时钟信号的另一个TSV，并且产生脉冲，所述脉冲在将所述时钟信号延迟预定时间段后被使能。
15.如权利要求11所述的半导体装置，其中，所述半导体装置还包括分频单元，该分频单元设置于所述第一芯片内，并且配置为串联耦合到所述第二TSV并分频所述时钟信号。
16.如权利要求11所述的半导体装置，其中，所述芯片选择识别信号是从所述半导体装置的外部施加的命令信号。
17.如权利要求11所述的半导体装置，其中，所述芯片选择识别信号经另一个TSV被传输到所述第一芯片选择信号产生单元和第二芯片选择信号产生单元中的每一个。
18.一种具有包括第一芯片的多个芯片的半导体装置，包括：
时钟产生单元，设置于所述第一芯片内，配置为分频时钟信号以产生分频信号，并且经多个穿透硅通孔TSV传输所述时钟信号和所述分频信号；
多个锁存单元，所述多个锁存单元中的每一个锁存单元设置于所述多个芯片中的相应的一个芯片内，并且配置为接收所述时钟信号和所述分频信号，以产生所述多个芯片中的相应的一个芯片的芯片识别信号；以及
多个芯片选择信号产生单元，所述多个芯片选择信号产生单元中的每一个芯片选择信号产生单元设置于所述多个芯片中的相应的一个芯片内，并且配置为接收芯片选择识别信号和所述多个芯片中的相应的一个芯片的芯片识别信号，以产生所述多个芯片中的相应的一个芯片的芯片选择信号。
19.如权利要求18所述的半导体装置，其中，所述多个锁存单元中的每一个锁存单元配置为在彼此不同的时间点，锁存所述时钟信号和所述分频信号的电平。
20.如权利要求19所述的半导体装置，其中，所述不同的时间点中的每一个时间点由多个脉冲产生单元中的相应一个脉冲产生单元确定，
其中，所述多个脉冲产生单元分别设置于所述多个芯片内，并且配置为串联耦合到接收所述时钟信号的另一个TSV，并且产生脉冲，所述脉冲在将所述时钟信号延迟预定时间段后被使能。
21.如权利要求18所述的半导体装置，其中，所述多个芯片选择信号产生单元中的每一个芯片选择信号产生单元配置为将所述芯片选择识别信号与所述多个芯片中的相应的一个芯片的芯片识别信号比较，以产生所述多个芯片中的相应的一个芯片的芯片选择信号，
其中，所述芯片选择信号配置为当所述芯片识别信号与所述信号选择识别信号匹配时，使能所述多个芯片中的相应的一个芯片。
22.如权利要求18所述的半导体装置，其中，所述芯片选择识别信号是从所述半导体装置的外部施加的命令信号。
23.如权利要求18所述的半导体装置，其中，所述芯片选择识别信号经另一个TSV被传输到所述多个芯片选择信号产生单元中的每一个芯片选择信号产生单元。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101053534B1 (ko) * 2009-10-29 2011-08-03 주식회사 하이닉스반도체 반도체 장치 및 이의 칩 선택방법
KR101201860B1 (ko) * 2010-10-29 2012-11-15 에스케이하이닉스 주식회사 반도체 장치와 그 테스트 방법 및 제조방법
KR101226270B1 (ko) * 2010-12-20 2013-01-25 에스케이하이닉스 주식회사 스택 패키지 및 스택 패키지의 칩 선택방법
KR20120110727A (ko) * 2011-03-30 2012-10-10 에스케이하이닉스 주식회사 반도체 집적회로 및 그를 포함하는 반도체 시스템
KR101805146B1 (ko) * 2011-05-03 2017-12-05 삼성전자주식회사 반도체 칩, 메모리 칩, 메모리 제어 칩, 반도체 패키지, 그리고 메모리 시스템
KR101857677B1 (ko) * 2011-07-21 2018-05-14 에스케이하이닉스 주식회사 반도체 집적회로 및 그의 신호 전달 방법
US9093445B2 (en) * 2011-08-26 2015-07-28 International Business Machines Corporation Packaging identical chips in a stacked structure
US8599595B1 (en) 2011-12-13 2013-12-03 Michael C. Stephens, Jr. Memory devices with serially connected signals for stacked arrangements
US9478502B2 (en) * 2012-07-26 2016-10-25 Micron Technology, Inc. Device identification assignment and total device number detection
CN102970254B (zh) * 2012-10-25 2015-03-04 上海新储集成电路有限公司 一种提高堆叠芯片系统中芯片之间信号传输效率的方法
KR102017726B1 (ko) * 2013-04-11 2019-09-03 에스케이하이닉스 주식회사 멀티 칩 패키지 시스템
KR20140125487A (ko) 2013-04-19 2014-10-29 에스케이하이닉스 주식회사 반도체 칩, 그 반도체 칩을 포함하는 반도체 집적회로, 그 반도체 집적회로를 포함하는 반도체 시스템 및 그 반도체 시스템의 구동방법
US9831155B2 (en) 2016-03-11 2017-11-28 Nanya Technology Corporation Chip package having tilted through silicon via
KR20170136304A (ko) 2016-06-01 2017-12-11 삼성전자주식회사 적층형 반도체 장치 및 이를 포함하는 시스템
WO2018055768A1 (ja) * 2016-09-26 2018-03-29 株式会社日立製作所 半導体記憶装置
KR20190033318A (ko) * 2017-09-21 2019-03-29 에스케이하이닉스 주식회사 소비 전력이 감소된 메모리 칩, 이를 제어하는 버퍼 칩 모듈, 및 이를 포함하는 메모리 모듈
EP3493209A1 (en) 2017-11-29 2019-06-05 IMEC vzw An assembly of integrated circuit modules and method for identifying the modules
CN110867435A (zh) * 2019-10-30 2020-03-06 北京新忆科技有限公司 存储器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1411062A (zh) * 2001-09-29 2003-04-16 株式会社东芝 层叠型半导体装置
CN1610109A (zh) * 2003-10-16 2005-04-27 尔必达存储器株式会社 层叠半导体器件及半导体芯片的控制方法
CN101436584A (zh) * 2007-11-13 2009-05-20 海力士半导体有限公司 层叠半导体封装

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5731945A (en) * 1995-02-22 1998-03-24 International Business Machines Corporation Multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes
JP3980807B2 (ja) * 2000-03-27 2007-09-26 株式会社東芝 半導体装置及び半導体モジュール
JP3779524B2 (ja) * 2000-04-20 2006-05-31 株式会社東芝 マルチチップ半導体装置及びメモリカード
US6469375B2 (en) * 2001-02-28 2002-10-22 William F. Beausoleil High bandwidth 3D memory packaging technique
NO318220B1 (no) 2003-03-13 2005-02-21 Ocean Riser Systems As Fremgangsmåte og anordning for utførelse av boreoperasjoner
US7111149B2 (en) 2003-07-07 2006-09-19 Intel Corporation Method and apparatus for generating a device ID for stacked devices
DE102005011369A1 (de) * 2005-03-11 2006-09-14 Advanced Micro Devices, Inc., Sunnyvale Automatische Ressourcenzuordnung in Einrichtungen mit gestapelten Modulen
KR100753415B1 (ko) 2006-03-17 2007-08-30 주식회사 하이닉스반도체 스택 패키지
US7494846B2 (en) * 2007-03-09 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Design techniques for stacking identical memory dies
KR100871381B1 (ko) * 2007-06-20 2008-12-02 주식회사 하이닉스반도체 관통 실리콘 비아 칩 스택 패키지
KR101448150B1 (ko) 2007-10-04 2014-10-08 삼성전자주식회사 메모리 칩이 적층된 멀티 칩 패키지 메모리, 메모리 칩의적층 방법 및 멀티 칩 패키지 메모리의 동작 제어 방법
KR101393311B1 (ko) 2008-03-19 2014-05-12 삼성전자주식회사 프로세스 변화량을 보상하는 멀티 칩 패키지 메모리
US7564123B1 (en) 2008-05-19 2009-07-21 Powertech Technology Inc. Semiconductor package with fastened leads
KR101001635B1 (ko) * 2008-06-30 2010-12-17 주식회사 하이닉스반도체 반도체 패키지, 이를 갖는 적층 반도체 패키지 및 적층반도체 패키지의 하나의 반도체 칩 선택 방법
US7863960B2 (en) * 2009-04-30 2011-01-04 International Business Machines Corporation Three-dimensional chip-stack synchronization
KR101053534B1 (ko) * 2009-10-29 2011-08-03 주식회사 하이닉스반도체 반도체 장치 및 이의 칩 선택방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1411062A (zh) * 2001-09-29 2003-04-16 株式会社东芝 层叠型半导体装置
CN1610109A (zh) * 2003-10-16 2005-04-27 尔必达存储器株式会社 层叠半导体器件及半导体芯片的控制方法
CN101436584A (zh) * 2007-11-13 2009-05-20 海力士半导体有限公司 层叠半导体封装

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Publication number Publication date
US8243485B2 (en) 2012-08-14
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