KR101208959B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치는 제 1 및 제 2 칩이 적층되고, 제 1 코딩 신호를 수신하고 제 2 칩의 제 1 관통라인과 전기적으로 연결되는 제 1 칩의 제 1 관통라인, 제 2 코딩신호를 수신하는 제 1 칩의 제 2 관통라인, 상기 제 1 관통라인과 전기적으로 연결되어 상기 제 1 코딩신호를 수신하는 제 2 칩의 제 2 관통라인 및 상기 제 1 칩의 제 2 관통라인과 전기적으로 연결되어 상기 제 2 코딩신호를 수신하는 제 2 칩의 제 3 관통라인을 포함한다.

Description

반도체 장치 {SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 복수개의 칩을 구비하는 반도체 장치의 칩 선택에 관한 것이다.
반도체 장치의 집적도를 높이기 위해, 단일 패키지 내에 복수개의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (3 Dimensional) 반도체 장치가 개발되었다. 상기 3D 반도체 장치는 복수개의 칩을 구비하므로, 각각의 칩을 전기적 신호로 구분하고, 특정 칩을 선택할 수 있도록 구성된다.
도 1은 칩 선택회로를 구비하는 종래기술의 반도체 장치의 구성을 보여주는 도면이다. 도 1에서 도시된 바와 같이, 종래기술의 반도체 장치를 구성하는 3개의 칩(Chip1~Chip3)들은 서로 어긋나게 적층된다. 각각의 칩(Chip1~Chip3)들은 칩 선택 신호를 수신하기 위한 칩 선택 핀(칩 선택 핀 1, 2)을 별도로 구비하고 있다. 각각의 칩들은 구비된 두 개의 칩 선택 핀으로 두 개의 전압(VDD, VSS)을 인가 받는다. 따라서, 인가 받는 상기 두 개의 전압(VDD, VSS)에 따라 3개의 칩(Chip1~Chip3) 중 하나가 선택될 수 있다. 따라서, 종래기술의 반도체 장치는 상기 구성과 같이 두 개의 칩 선택 핀을 구비하는 경우 최대 4개의 칩 선택이 가능하다.
그러나, 종래기술의 반도체 장치는 앞서 설명한대로, 별도의 칩 선택 핀을 구비하여야 하므로, 칩의 면적 확보가 어려울 뿐만 아니라 제한적인 개수의 칩을 선택할 수 밖에 없다. 또한, 전압과 상기 칩 선택 핀을 연결하는 와이어를 구비해야 하므로, 배선을 복잡하게 한다. 더 나아가, 칩이 어긋나게 적층될 수 밖에 없으므로, 패키지의 복잡 및 어려움을 증가시킨다.
최근에는 스루 실리콘 비아(Through Silicon Via, TSV)를 이용한 3D 반도체 장치가 개발되고 있다. 상기 반도체 장치는 복수개의 칩을 포함하며, 상기 복수개의 칩은 상기 TSV를 통해 서로 전기적으로 연결될 수 있다. TSV를 이용하는 반도체 장치는 동일한 구조의 칩을 적층하여 형성될 수도 있고, 이종 칩을 적층하여 형성될 수 있는데, 일반적으로는 적어도 한 개의 마스터 칩과 동일한 구조를 갖는 복수개의 슬레이브 칩을 적층하여 하나의 반도체 장치를 형성한다. 상기 마스터 칩은 슬레이브 칩과 동일한 구조를 가질 수도 있고 다른 구조를 갖는 이종 칩일 수도 있다.
도 2는 TSV를 이용한 반도체 장치의 구조를 개략적으로 보여주는 도면이다. 도 2에서, 마스터 칩 및 복수개의 슬레이브 칩은 TSV를 통해 전기적으로 연결된다. 상기 복수개의 슬레이브 칩은 TSV를 통해 마스터 칩으로부터 송신되는 데이터를 수신기(Receiver)를 통해 공통 수신하고, 송신기(Transceiver)를 통해 각 슬레이브 칩으로부터 송신되는 신호 또한 상기 TSV를 통해 상기 마스터 칩으로 공통 수신된다. 예를 들어, 상기 TSV를 통해 신호가 전달되는 경우, 모든 슬레이브 칩이 상기 신호를 공통 수신하므로, 모든 슬레이브 칩이 동작하는 문제점이 발생한다. 따라서, 실제로 동작하는 슬레이브 칩을 선택할 수 있는 방법이 필요하다. 동작이 필요한 슬레이브 칩을 구분함으로써, 모든 슬레이브 칩이 상기 마스터 칩으로부터 신호를 공통 수신하더라도 실제로 동작이 필요한 슬레이브 칩만이 상기 신호를 수신하여 동작할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 3D 반도체 장치를 구성하는 복수개의 칩으로 ID를 부여할 수 있는 반도체 장치를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 및 제 2 칩이 적층되는 반도체 장치로서, 제 1 코딩 신호를 수신하고 제 2 칩의 제 1 관통라인과 전기적으로 연결되는 제 1 칩의 제 1 관통라인; 제 2 코딩신호를 수신하는 제 1 칩의 제 2 관통라인; 상기 제 1 관통라인과 전기적으로 연결되어 상기 제 1 코딩신호를 수신하는 제 2 칩의 제 2 관통라인; 및 상기 제 1 칩의 제 2 관통라인과 전기적으로 연결되어 상기 제 2 코딩신호를 수신하는 제 2 칩의 제 3 관통라인을 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 각각 제 1 내지 제 3 관통라인을 포함하는 제 1 내지 제 3 칩을 포함하고, 상기 제 1 내지 제 3 칩은 상기 제 1 관통라인을 통해 제 1 코딩신호를 수신하고, 상기 제 1 칩의 제 2 및 제 3 관통라인은 각각 제 2 및 제 3 코딩신호를 전송하며, 상기 제 2 칩의 상기 제 2 관통라인은 상기 제 1 칩의 제 1 관통라인 및 상기 제 3 칩의 제 3 관통라인과 전기적으로 연결되고, 상기 제 2 칩의 제 3 관통라인은 상기 제 1 칩의 제 2 관통라인과 전기적으로 연결되며, 상기 제 3 칩의 제 2 관통라인은 상기 제 2 칩의 제 1 관통라인과 전기적으로 연결된다.
본 발명의 또 다른 실시예에 따른 반도체 장치는 복수개의 칩이 적층되는 반도체 장치로서, 상기 복수개의 칩은 각각 동일 선상에 배치되는 복수개의 관통라인을 포함하고, 하나의 칩의 상기 복수개의 관통라인 중 하나 또는 그 이상은 상기 하나 또는 그 이상의 관통라인과 동일하지 않은 선 상에 배치되는 다른 하나의 칩의 복수개의 관통 라인 중 하나 또는 그 이상과 전기적으로 연결된다.
본 발명에 의하면, 마스터 칩으로부터 코딩신호가 전송되면, 단일 반도체 장치를 구성하는 복수개의 칩으로 서로 다른 논리 레벨을 갖는 신호를 전송할 수 있게 되어, 상기 복수개의 칩 ID 신호를 정확하고 쉽게 부여할 수 있다. 따라서, 3D 반도체 장치의 칩 선택 동작이 정확하고 간단하게 수행될 수 있다.
도 1은 종래기술에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면,
도 2는 TSV를 이용한 반도체 장치의 구조를 개략적으로 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면,
도 4는 특히 제 1 및 제 2 칩을 도시하여 각각의 관통라인들이 어떻게 직렬로 연결되었는지를 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 구성을 개략적으로 보여주는 도면이다. 도 3에서, 상기 반도체 메모리 장치는 서로 적층된 제 1 내지 제 6 칩(slave1~slave6)을 포함하는 3D 반도체 장치(1)이다.
도 3에서, 상기 제 1 칩 내지 제 6 칩(slave1~slave6)은 각각 제 1 내지 제 6 관통라인(1a~1f, 2a~2f, 3a~3f, 6a~6f)을 포함한다. 상기 제 1 칩의 제 1 내지 제 6 관통라인(1a~1f)은 각각 제 1 내지 제 6 코딩신호(cd<0:5>)를 수신한다. 상기 제 1 칩 내지 제 6 칩(slave1~slave6)의 상기 제 1 관통라인(1a, 2a, 3a, 6a)은 병렬로 연결되어 상기 제 1 코딩신호(cd<0>)를 전송한다. 도 3에 도시된 관통라인들은 상기 제 1 내지 제 6 칩(slave1~slave6)을 관통하여 형성되는 실리콘 비아(Silicon Via)이다. 상기 실리콘 비아는 그 내부가 전도 물질로 채워지므로, 상기 실리콘 비아가 형성된 칩들은 서로 전기적으로 연결될 수 있다.
상기 제 1 칩(slave1)의 제 1 관통라인(1a)은 상기 제 2 칩(slave2)의 제 2 관통라인(2b)과 전기적으로 직렬로 연결되고, 상기 제 2 칩(slave2)의 제 2 관통라인(2b)은 상기 제 3 칩(slave3)의 제 3 관통라인(3c)과 전기적으로 직렬로 연결된다. 도시되지는 않았지만, 상기 제 1 내지 제 3 칩(slave1~slave3)의 관통라인의 연결 구조로 미루어볼 때, 상기 제 3 칩(slave3)의 제 3 관통라인(3c)은 상기 제 4 칩(slave4)의 제 4 관통라인(4d), 제 5 칩(slave5)의 제 5 관통라인(5e) 및 상기 제 6 칩(slave6)의 제 6 관통라인(6f)과 순차적으로 전기적으로 직렬로 연결된다. 따라서, 상기 제 1 칩(slave1)의 제 1 관통라인(1a), 상기 제 2 칩(slave2)의 제 2 관통라인(2b), 상기 제 3 칩(slave3)의 제 3 관통라인(3c), 상기 제 4 칩(slave4)의 제 4 관통라인(4d), 제 5 칩(slave5)의 제 5 관통라인(5e) 및 상기 제 6 칩(slave6)의 제 6 관통라인(6f)은 서로 직렬로 연결되어 상기 제 1 코딩신호(cd<0>)를 전송한다.
상기 제 1 칩(slave1)의 제 2 관통라인(1b)은 상기 제 2 칩(slave2)의 제 3 관통라인(2c)과 전기적으로 직렬로 연결되고, 상기 제 2 칩(slave2)의 제 3 관통라인(2c)은 상기 제 3 칩(slave3)의 제 4 관통라인(3d)과 전기적으로 직렬로 연결되며, 상기 제 3 칩(slave3)의 제 4 관통라인(3d)은 상기 제 4 칩(slave4)의 제 5 관통라인(4e)과 전기적으로 직렬로 연결되고, 상기 제 4 칩(slave4)의 제 5 관통라인(4e)은 상기 제 5 칩(slave5)의 제 6 관통라인(5f)과 전기적으로 직렬로 연결된다. 따라서, 상기 제 1 칩(slave1)의 제 2 관통라인(1b), 제 2 칩(slave2)의 제 3 관통라인(2c), 제 3 칩(slave3)의 제 4 관통라인(3d), 제 4 칩(slave4)의 제 5 관통라인(4e), 제 5 칩(slave5)의 제 6 관통라인(5f)은 서로 직렬로 연결되어 상기 제 2 코딩신호(cd<1>)를 전송한다.
상기 제 1 칩(slave1)의 제 3 관통라인(1c)은 상기 제 2 칩(slave2)의 제 4 관통라인(2d)과 전기적으로 직렬로 연결되고, 상기 제 2 칩(slave2)의 제 4 관통라인(2d)은 상기 제 3 칩(slave3)의 제 5 관통라인(3e)과 전기적으로 직렬로 연결되며, 상기 제 3 칩(slave3)의 제 5 관통라인(3e)은 상기 제 4 칩(slave4)의 제 6 관통라인(4f)과 전기적으로 직렬로 연결된다. 따라서, 상기 제 1 칩(slave1)의 제 3 관통라인(1c), 상기 제 2 칩(slave2)의 제 4 관통라인(2d), 상기 제 3 칩(slave3)의 제 5 관통라인(3e) 및 상기 제 4 칩(slave4)의 제 6 관통라인(4f)은 서로 직렬로 연결되어 상기 제 3 코딩신호(cd<2>)를 전송한다.
상기 제 1 칩(slave1)의 제 4 관통라인(1d)은 상기 제 2 칩(slave2)의 제 5 관통라인(2e)과 전기적으로 직렬로 연결되고, 상기 제 2 칩(slave2)의 제 5 관통라인(2e)은 상기 제 3 칩(slave3)의 제 6 관통라인(3f)과 전기적으로 연결된다. 따라서, 상기 제 1 칩(slave1)의 제 4 관통라인(1d), 상기 제 2 칩(slave2)의 제 5 관통라인(2e) 및 상기 제 3 칩(slave3)의 제 6 관통라인(3f)은 서로 직렬로 연결되어 상기 제 4 코딩신호(cd<3>)를 전송한다.
상기 제 1 칩(slave1)의 제 5 관통라인(1e)은 상기 제 2 칩(slave2)의 제 6 관통라인(2f)과 전기적으로 직렬로 연결되고, 따라서, 상기 제 1 칩(slave1)의 제 5 관통라인(1e) 및 상기 제 2 칩(slave2)의 제 6 관통라인(2f)은 상기 제 5 코딩신호(cd<4>)를 전송한다.
상기 제 3 칩(slave3)의 제 2 관통라인(3b)은 상기 제 2 칩(slave2)의 제 1 관통라인(2a)과 전기적으로 직렬로 연결되고, 상기 제 3 칩(slave3)의 제 2 관통라인(3b)은 또한 상기 제 4 칩(slave4)의 제 3 관통라인(4c)과 전기적으로 직렬로 연결되며, 상기 제 4 칩(slave4)의 제 3 관통라인(4c)은 상기 제 5 칩(slave5)의 제 4 관통라인(5d)과 전기적으로 직렬로 연결되고, 상기 제 5 칩(slave5)의 제 4 관통라인(5)은 상기 제 6 칩(slave6)의 제 5 관통라인(6e)과 전기적으로 직렬로 연결된다. 따라서, 상기 제 3 칩(slave3)의 제 2 관통라인(3b), 상기 제 4 칩(slave4)의 제 3 관통라인(4c), 상기 제 5 칩(slave5)의 제 4 관통라인(5d) 및 상기 제 6 칩(slave6)의 제 5 관통라인(6e)은 서로 직렬로 연결되어 상기 제 1 코딩신호(cd<0>)를 전송한다.
상기 제 4 칩(slave4)의 제 2 관통라인(4b)은 상기 제 3 칩(slave3)의 제 1 관통라인(3a)과 전기적으로 직렬로 연결되고, 상기 제 4 칩(slave4)의 제 2 관통라인(4b)은 상기 제 5 칩(slave5)의 제 3 관통라인(5c)과 전기적으로 직렬로 연결되며, 상기 제 5 칩(slave5)의 제 3 관통라인(5c)은 상기 제 6 칩(slave6)의 제 4 관통라인(6d)과 전기적으로 직렬로 연결된다. 따라서, 상기 제 4 칩(slave4)의 제 2 관통라인(4b), 상기 제 5 칩(slave5)의 제 3 관통라인(5c) 및 상기 제 6 칩(slave6)의 제 4 관통라인(6d)은 서로 직렬로 연결되어 상기 제 1 코딩신호(cd<0>)를 전송한다.
상기 제 5 칩(slave5)의 제 2 관통라인(5b)은 상기 제 4 칩(slave4)의 제 1 관통라인(4a)과 전기적으로 직렬로 연결되고, 상기 제 5 칩(slave5)의 제 2 관통라인(5b)은 상기 제 6 칩(slave6)의 제 3 관통라인(6c)과 전기적으로 직렬로 연결된다. 따라서, 상기 제 5 칩(slave5)의 제 2 관통라인(5b) 및 상기 제 6 칩(slave6)의 제 3 관통라인(6c)은 서로 직렬로 연결되어 상기 제 1 코딩신호(cd<0>)를 전송한다.
상기 제 6 칩(slave6)의 제 2 관통라인(6b)은 상기 제 5 칩(slave5)의 제 1 관통라인(5a)과 전기적으로 직렬로 연결되어 상기 제 1 코딩신호(cd<0>)를 전송한다.
도 3을 참조하면, 상기 제 1 내지 제 6 칩(slave1~slave6)의 제 1 관통라인(1a, 2a, 3a, 6a)은 서로 병렬로 연결되고, 상기 제 1 내지 제 5 칩(slave1~slave5)의 제 1 관통라인(1a, 2a, 3a)은 각각 상기 제 2 내지 제 6 칩(slave2~slave6)의 제 2 관통라인(2b, 3b, 6b)과 서로 직렬로 연결되다. 또한, 상기 제 1 내지 제 5 칩(slave1~slave5)의 제 2 관통라인(1b, 2b, 3b, 6b)은 각각 제 2 내지 제 6 칩(slave2~slave6)의 제 3 관통라인(2c, 3c, 6c)과 각각 직렬로 연결된다. 상기 반도체 장치(1)의 각각의 칩들의 관통라인은 위와 같이 형성되어, 따라서 상기 반도체 장치(1)를 구성하는 모든 칩이 동일한 구조를 가질 수 있도록 한다. 본 발명의 실시예에 따른 상기 관통라인의 연결은 후술되는 재분배 층(redistribution layer)에 의해 가능해진다.
도 3에서, 본 발명의 실시예에 따른 반도체 장치(1)는 제 1 내지 제 6 칩 ID 생성부(21~26)), 제 1 내지 제 6 칩 선택신호 생성부(31~36)를 더 포함한다. 상기 제 1 내지 제 6 칩 ID 생성부(21~26)는 각각 제 1 내지 제 6 칩(slave1~slave6)에 배치된다. 상기 제 1 칩 ID 생성부(21)는 상기 제 1 칩(slave1)의 제 1 내지 제 6 관통라인(1a~1f)을 통해 전송되는 신호를 수신하여 상기 제 1 칩 ID 신호(CID1<0:5>)를 생성한다. 상기 제 2 칩 내지 제 6 칩 ID 생성부(22~26) 또한 각각 제 2 내지 제 6 칩(slave2~slave6)의 제 1 내지 제 6 관통라인(2a~2f, 3a~3f, 6a~6f)을 통해 전송되는 신호를 수신하여 제 2 칩 내지 제 6 칩 ID 신호(CID2<0:5>~CID6<0:5>)를 생성한다. 상기 제 1 내지 제 6 칩 ID 생성부(21~26)는 각각의 해당 관통라인을 통해 전송되는 신호를 디코딩하는 일반적인 디코딩부로 구성될 수 있다.
상기 제 1 내지 제 6 칩 ID 생성부(21~26)는 각각의 칩의 6개의 관통라인으로부터 6비트의 신호를 수신하여 3비트의 칩 ID 신호를 생성하는 것으로 예시되었으나, 이에 한정하는 것은 아니고, 상기 비트 수는 칩의 개수, 관통라인의 개수 및 생성하고자 하는 칩 ID 신호의 비트 수에 따라 다양하게 수정 및 변경될 수 있다.
상기 제 1 내지 제 6 칩 선택신호 생성부(31~36)는 상기 제 1 내지 제 6 칩(slave1~slave6)에 각각 배치된다. 상기 제 1 내지 제 6 칩 선택신호 생성부(31~36)는 각각 메인 ID 신호(MID<0:5>)를 수신한다. 또한, 상기 제 1 내지 제 6 칩 선택신호 생성부(31~36)는 각각 해당하는 칩 ID 신호(CID1<0:5>~CID6<0:5>) 및 상기 메인 ID 신호(MID<0:5>)를 비교하고, 상기 메인 ID 신호(MID<0:5>) 및 상기 칩 ID 신호(CID1<0:5>~CID<0:5>)의 일치 여부에 따라서 상기 제 1 내지 제 6 칩 선택신호(CS1~CS6)를 각각 생성한다. 상기 제 1 내지 제 6 칩 선택신호(CS1~CS6)는 상기 제 1 내지 제 6 칩(slave1~slave6)을 활성화시키는 신호이며, 상기 메인 ID 신호(MID<0:5>)와 일치하는 칩 ID 신호(CID1<0:5>~CID6<0:5>)를 갖는 칩의 칩이 활성화되어 동작할 수 있다.
상기 메인 ID 신호(MID<0:5>)는 메인 관통라인(11~13)을 통해 상기 제 1 내지 제 6 칩(slave1~slave6)에 각각 전송될 수 있다. 본 실시예에서, 상기 칩 ID 신호(CID<0:5>)는 3비트의 신호로 예시되었으므로, 상기 메인 ID 신호(MID<0:5>)도 3비트의 신호가 될 수 있다. 따라서, 상기 메인 ID 신호(MID<0:5>)는 3개의 관통라인(11~13)을 통해 전송될 수 있다.
도 3에서, 본 발명의 실시예에 따른 반도체 장치(1)는 마스터 칩(master)을 더 포함한다. 상기 마스터 칩(master)은 상기 제 1 내지 제 6 코딩신호(cd<0:5>)를 제공하고, 상기 마스터 칩(master)은 상기 반도체 장치(1) 외부의 컨트롤러로부터 상기 메인 ID 신호(MID<0:5>)를 수신하여 상기 메인 관통라인(11~13)으로 전송할 수 있다.
도 4는 특히 제 1 및 제 2 칩(slave1, slave2)의 관통라인들(1a~1c, 2a~2d)이 연결된 구조를 도시하고 있으며, 재분배 층(RDL)을 포함하는 제 1 및 제 2 칩의 관통라인들의 연결을 확대하여 도시하고 있다. 도 4를 참조하면, 상기 제 1 및 제 2 칩(slave1~slave2) 사이에는 각각의 관통라인이 연결되기 위한 범프(BUMP)들이 존재한다. 상기 제 1 칩(slave1)의 제 1 관통라인(1a)에는 상기 제 1 관통라인(1a)으로부터 상기 제 2 관통라인(1b)이 위치되는 곳까지 연장된 재분배 층(RDL)이 배치된다. 상기 재분배 층(RDL)은 메탈라인과 같은 전도성 물질로 이루어진다. 상기 재분배 층(RDL)은 또 다른 메탈라인(M1)과 연결되고 상기 또 다른 메탈라인(M1)은 상기 범프(BUMP)를 통해 상기 제 2 칩(slave2)의 제 2 관통라인(2b)과 연결된다. 따라서, 상기 제 1 칩(slave1)의 제 1 관통라인(1a)은 상기 제 2 칩(slave2)의 제 2 관통라인(2b)과 전기적으로 연결될 수 있다. 상기 제 2 칩(slave2)의 제 2 관통라인(2b)은 마찬가지로 재분배 층(RDL)과 연결되고, 상기 재분배 층(RDL)은 메탈라인(M1)과 연결되며 상기 메탈라인(M1)은 범프(BUMP)를 통해 제 3 칩(slave3)의 제 3 관통라인(3c)과 연결될 수 있다(도 3 참조). 상기 제 1 칩(slave1)의 제 2 관통라인(1b)은 마찬가지로 재분배 층(RDL)과 연결되고, 상기 재분배 층(RDL)은 메탈라인(M1) 및 상기 범프(BUMP)를 통해 상기 제 2 칩(slave2)의 제 3 관통라인(2c)과 연결될 수 있다. 이러한 구조를 통해 제 1 및 제 2 칩(slave1, slave2)의 관통라인(1a~1c, 2a~2d))은 서로 다른 선상에 위치에 배치된 관통라인들을 전기적으로 직렬로 연결될 수 있다.
도 4에서는, 입체적인 칩의 구조를 평면에 도시하였기 때문에, 상기 각각의 관통라인과 연결되는 위치가 다르게 도시되었지만, 상기 도면은 구조 설명의 명확성을 위해 도시된 것이며 한정적으로 도시된 것이 아니다. 또한, 예를 들어, 상기 제 1 칩(slave1)의 제 1 관통라인(1a)과 연결되는 재분배 층(RDL)은, 도시되지는 않았지만, 또 다른 메탈라인 및 범프에 의해 상기 제 1 칩(slave1)의 제 1 관통라인(1a)과 연결되도록 구성될 수 있다.
도 4와 같은 관통라인의 연결구성을 통해서, 동일선 상에 배치되지 않은 관통라인들 사이의 직렬 연결이 가능하며, 반도체 장치를 구성하는 모든 칩들이 모두 동일한 구조를 가질 수 있다. 또한, 동일한 구조의 칩을 적층하더라도, 코딩 신호의 전송에 따라 각각의 칩에 서로 다른 ID를 부여할 수 있도록 구성된다.
도 3을 참조하여 본 발명의 실시예에 따른 반도체 장치(1)의 동작을 설명하면 다음과 같다. 반도체 장치(1)로 제 1 내지 제 6 코딩신호(cd<0:5>)가 인가되면, 상기 제 1 내지 제 6 칩(slave1~slave6)의 제 1 내지 제 6 관통라인(1a~1f, 2a~2f, 3a~3f, 6a~6f)은 해당하는 코딩신호를 전송한다. 예를 들어, 상기 제 1 코딩신호(cd<0>)가 논리 1이고, 제 2 내지 제 6 코딩신호(cd<1:5>)는 논리 0이라면, 상기 제 1 칩 내지 제 6 칩(slave1~slave6)의 제 1 관통라인(1a~6a)을 통해서는 논리 1의 상기 제 1 코딩신호(cd<0>)가 전송된다. 또한, 상기 제 1 칩(slave1)의 제 1 관통라인(1a)과 순차적으로 직렬로 연결된 제 2 칩(slave2)의 제 2 관통라인(2b), 제 3 칩(slave3)의 제 3 관통라인(3c), 제 4 칩(slave4)의 제 4 관통라인(4d), 제 5 칩(slave5)의 제 5 관통라인(5e) 및 제 6 칩(slave6)의 제 6 관통라인(6f)을 통해 논리 1의 상기 제 1 코딩신호(cd<0>)가 전송된다. 더 나아가, 상기 제 2 칩(slave2)의 제 1 관통라인(2a)과 순차적으로 직렬 연결된 제 3 칩(slavw3)의 제 2 관통라인(3b), 제 4 칩(slave4)의 제 3 관통라인(4c), 제 5 칩(slave5)의 제 4 관통라인(5d) 및 제 6 칩(slave6)의 제 5 관통라인(6e), 상기 제 3 칩(slave3)의 제 1 관통라인(3a)과 순차적으로 직렬 연결된 제 4 칩(slave4)의 제 2 관통라인(4b), 제 5 칩(slave5)의 제 3 관통라인(5c) 및 제 6 칩(slave6)의 제 4 관통라인(6d), 상기 제 4 칩(slave4)의 제 1 관통라인(4a)과 순차적으로 직렬 연결된 제 5 칩(slave5)의 제 2 관통라인(5b) 및 제 6 칩(slave6)의 3 관통라인(6c), 그리고 상기 제 5 칩(slave5)의 제 1 관통라인(5a)과 직렬로 연결된 상기 제 6 칩(slave6)의 제 2 관통라인(6b)은 모두 상기 제 1 코딩신호(cd<0>)를 전송한다.
상기 제 1 칩(slave1)의 제 2 관통라인(1b)과 순차적으로 직렬 연결된 제 2 칩(slave2)의 제 3 관통라인(2c), 제 3 칩(slave3)의 제 4 관통라인(3d), 제 4 칩(slave4)의 제 5 관통라인(4e) 및 제 5 칩(slave5)의 제 6 관통라인(5f)은 논리 0의 상기 제 2 코딩신호(cd<1>)를 전송한다.
상기 제 1 칩(slave1)의 제 3 관통라인(1c)과 순차적으로 직렬 연결된 제 2 칩(slave2)의 제 4 관통라인(2d), 제 3 칩(slave3)의 제 5 관통라인(3e) 및 제 4 칩(slave4)의 제 6 관통라인(4f)은 논리 0의 제 3 코딩신호(cd<2>)를 전송한다.
상기 제 1 칩(slave1)의 제 4 관통라인(1d)과 순차적으로 직렬 연결된 제 2 칩(slave2)의 제 5 관통라인(2e) 및 제 3 칩(slave3)의 제 6 관통라인(3f)은 논리 0의 상기 제 4 코딩신호(cd<3>)를 전송한다.
상기 제 1 칩(slave1)의 제 5 관통라인(1e)과 직렬 연결된 제 2 칩(slave2)의 제 6 관통라인(2f)은 논리 0의 제 5 코딩신호(cd<4>)를 전송하고, 상기 제 6 코딩신호(cd<5>)는 상기 제 1 칩(slave1)의 제 6 관통라인(1f)을 통해서만 전송된다.
따라서, 1 0 0 0 0 0의 제 1 내지 제 6 코딩신호(cd<0:5>)가 상기 제 1 칩(slave1)의 제 1 내지 제 6 관통라인(1a~1f)을 통해 전송되면, 상기 제 2 칩(slave2)의 제 1 내지 제 6 관통라인(2a~2f)을 통해 전송되는 신호는 1 1 0 0 0 0의 논리 레벨을 갖고, 상기 제 3 칩(slave3)의 제 1 내지 제 6 관통라인(3a~3f)을 통해 전송되는 신호는 1 1 1 0 0 0의 논리 레벨을 가지며, 상기 제 4 칩(slave4)의 제 1 내지 제 6 관통라인(4a~4f)을 통해 전송되는 신호는 1 1 1 1 0 0의 논리 레벨을 갖고, 상기 제 5 칩(slave5)의 제 1 내지 제 6 관통라인(5a~5f)을 통해 전송되는 신호는 1 1 1 1 1 0의 논리 레벨을 가지며, 상기 제 6 칩(slave)의 제 1 내지 제 6 관통라인(6a~6f)을 통해 전송되는 신호는 1 1 1 1 1 1의 논리 레벨을 갖는다. 따라서, 상기 관통라인의 연결 구조를 통해 제 1 내지 제 6 코딩신호(cd<0:5>가 전송되면, 상기 제 1 내지 제 6 칩(slave1~slave6)에 서로 다른 논리 레벨의 신호가 전송될 수 있다.
상기 제 1 칩 ID 생성부(21)는 상기 제 1 칩(slave1)의 제 1 내지 제 6 관통라인으(1a~1f)로부터 전송되는 1 0 0 0 0 0의 신호를 수신하여 제 1 칩 ID 신호(CID1<0:2>)를 생성하고, 상기 제 2 칩 ID 생성부(22)는 상기 제 2 칩(slave2)의 제 1 내지 제 6 관통라인(2a~2f)으로부터 전송되는 1 1 0 0 0 0의 신호를 수신하여 제 2 칩 ID 신호(CID2<0:2>)를 생성한다. 마찬가지로, 상기 제 3 내지 제 6 칩 ID 생성부(23~26)는 각각의 칩의 제 1 내지 제 6 관통라인(3a~3f, 6a~6f)으로부터 전송되는 신호를 수신하여 제 3 내지 제 6 칩 ID 신호(CID3<0:2>~CID6<0:2>)를 생성한다.
예를 들어, 상기 제 1 내지 제 6 칩 ID 생성부(21~26)로부터 생성된 제 1 내지 제 6 칩 ID 신호(CID1<0:2>~CID6<0:2>)가 각각 0 0 1, 0 1 0, 0 1 1, 1 0 0, 1 0 1, 1 1 0의 논리 레벨을 갖는다고 가정하자. 상기 마스터 칩(master)은 상기 반도체 장치(1) 외부의 컨트롤러로부터 메인 ID 신호(MID<0:2>)를 수신한다. 상기 메인 ID 신호(MID<0:2>)는 메인 관통라인(11~13)을 통해 상기 제 1 내지 제 6 칩(slave1~slave6)으로 전송되고, 상기 제 1 내지 제 6 칩 선택신호 생성부(31~36)는 각각의 제 1 내지 제 6 칩 ID 신호(CID1<0:2>~CID6<0:2>)와 상기 메인 ID 신호(MID<0:2>)를 비교한다.
상기 메인 ID 신호(MID<0:2>)가 0 1 0의 논리 레벨을 갖는 신호라면, 상기 메인 ID 신호(MID<0:2>)는 상기 제 2 칩 ID 신호(CID2<0:2>)와 일치하므로, 상기 제 2 칩 선택신호 생성부(32)는 상기 제 2 칩 선택신호(CS2)를 생성하여 상기 제 2 칩(slave2)을 활성화시킬 수 있다. 따라서, 상기 제 2 칩(slave2)을 통해 반도체 장치(1)의 동작이 수행될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
slave1~slave6: 제 1 칩 내지 제 6 칩
master: 마스터 칩
1a~1f: 제 1 칩의 제 1 내지 제 6 관통라인
2a~2f: 제 2 칩의 제 1 내지 제 6 관통라인
3a~3f: 제 3 칩의 제 1 내지 제 6 관통라인
6a~6f: 제 6 칩의 제 1 내지 제 6 관통라인
11~13: 메인 관통라인
21~26: 제 1 내지 제 6 칩 ID 생성부
31~36: 제 1 내지 제 6 칩 선택신호 생성부

Claims (20)

  1. 제 1 및 제 2 칩이 적층되는 반도체 장치로서,
    제 1 코딩 신호를 수신하고 제 2 칩의 제 1 관통라인과 전기적으로 연결되는 제 1 칩의 제 1 관통라인;
    제 2 코딩신호를 수신하는 제 1 칩의 제 2 관통라인;
    상기 제 1 관통라인과 전기적으로 연결되어 상기 제 1 코딩신호를 수신하는 제 2 칩의 제 2 관통라인; 및
    상기 제 1 칩의 제 2 관통라인과 전기적으로 연결되어 상기 제 2 코딩신호를 수신하는 제 2 칩의 제 3 관통라인을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    제 3 코딩신호를 수신하는 제 1 칩의 제 3 관통라인;
    상기 제 1 칩의 제 1 내지 제 3 관통라인을 통해 전송되는 신호를 수신하여 상기 제 1 칩 ID 신호를 생성하는 제 1 칩 ID 생성부; 및
    상기 제 2 칩의 제 1 내지 제 3 관통라인을 통해 전송되는 신호를 수신하여 제 2 칩 ID 신호를 생성하는 제 2 ID 생성부를 더 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 칩을 관통하여 전기적으로 연결되어, 메인 ID 신호를 전송하는 메인 관통라인을 더 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 칩에 배치되고, 상기 제 1 칩 ID 신호와 상기 메인 ID 신호의 일치 여부에 따라 상기 제 1 칩을 활성화하는 제 1 칩 선택신호를 생성하는 제 1 칩 선택신호 생성부를 더 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 2 칩에 배치되고, 상기 제 2 칩 ID 신호와 상기 메인 ID 신호의 일치 여부에 따라 상기 제 2 칩을 활성화하는 제 2 칩 선택신호를 생성하는 제 2 칩 선택신호 생성부를 더 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 칩의 제 1 관통라인은 상기 제 1 칩 상에 배치되는 재분배 층(re-distributed layer)을 통해 상기 제 2 칩의 제 2 관통라인과 전기적으로 연결되는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 재분배 층은 메탈라인 및 범프를 통해 상기 제 2 칩의 제 2 관통라인과 연결되는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제 1 칩의 제 2 관통라인은 상기 제 1 칩 상에 배치되는 재분배 층을 통해 상기 제 2 칩의 제 3 관통라인과 연결되는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 재분배 층은 메탈라인 및 범프를 통해 상기 제 2 칩의 제 3 관통라인과 연결되는 반도체 장치.
  10. 각각 제 1 내지 제 3 관통라인을 포함하는 제 1 내지 제 3 칩을 포함하고,
    상기 제 1 내지 제 3 칩은 상기 제 1 관통라인을 통해 제 1 코딩신호를 수신하고, 상기 제 1 칩의 제 2 및 제 3 관통라인은 각각 제 2 및 제 3 코딩신호를 전송하며,
    상기 제 2 칩의 상기 제 2 관통라인은 상기 제 1 칩의 제 1 관통라인 및 상기 제 3 칩의 제 3 관통라인과 전기적으로 연결되고, 상기 제 2 칩의 제 3 관통라인은 상기 제 1 칩의 제 2 관통라인과 전기적으로 연결되며, 상기 제 3 칩의 제 2 관통라인은 상기 제 2 칩의 제 1 관통라인과 전기적으로 연결되는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 1 칩의 제 1 내지 제 3 관통라인으로부터 전송된 신호를 수신하여 제 1 칩 ID 신호를 생성하는 제 1 칩 ID 생성부;
    상기 제 2 칩의 제 1 내지 제 3 관통라인으로부터 전송된 신호를 수신하여 제 2 칩 ID를 신호를 생성하는 제 2 칩 ID 생성부; 및
    상기 제 3 칩의 제 1 내지 제 3 관통라인으로부터 전송된 신호를 수신하여 제 3 칩 ID 신호를 생성하는 제 3 칩 ID 생성부를 더 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 1 내지 제 3 칩을 전기적으로 연결하고 메인 ID 신호를 전송하는 메인 관통라인을 더 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 칩 ID 신호 및 상기 메인 ID 신호의 일치 여부에 따라 제 1 칩 선택신호를 생성하는 제 1 칩 선택신호 생성부;
    상기 제 2 칩 ID 신호 및 상기 메인 ID 신호의 일치 여부에 따라 제 2 칩 선택신호를 생성하는 제 2 칩 선택신호 생성부; 및
    상기 제 3 칩 ID 신호 및 상기 메인 ID 신호의 일치 여부에 따라 제 3 칩 선택신호를 생성하는 제 3 칩 선택신호 생성부를 더 포함하는 반도체 장치.
  14. 제 10 항에 있어서,
    상기 제 2 칩의 제 2 관통라인은 상기 제 1 칩에 배치되는 재분배 층을 통해 상기 제 1 칩의 제 1 관통라인과 직렬로 연결되는 반도체 장치.
  15. 제 12 항에 있어서,
    상기 제 2 칩의 제 2 관통라인은 상기 제 2 칩에 배치되는 재분배 층을 통해 상기 제 3 칩의 제 3 관통라인과 직렬로 연결되는 반도체 장치.
  16. 제 10 항에 있어서,
    상기 제 2 칩의 상기 제 3 관통라인은 상기 제 1 칩에 배치되는 재분배 층을 통해 상기 제 1 칩의 상기 제 2 관통라인과 직렬로 연결되는 반도체 장치.
  17. 제 10 항에 있어서,
    상기 제 3 칩의 제 2 관통라인은 상기 제 2 칩에 배치되는 재분배 층을 통해 상기 제 2 칩의 제 1 관통라인과 직렬로 연결되는 반도체 장치.
  18. 복수개의 칩이 적층되는 반도체 장치로서,
    상기 복수개의 칩은 각각 동일 선상에 배치되는 복수개의 관통라인을 포함하고,
    하나의 칩의 상기 복수개의 관통라인 중 하나 또는 그 이상은 상기 하나 또는 그 이상의 관통라인과 동일하지 않은 선상에 배치되는 다른 하나의 칩의 복수개의 관통 라인 중 하나 또는 그 이상과 전기적으로 연결되는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 하나의 칩의 하나 또는 그 이상의 관통라인과 상기 다른 하나의 칩의 하나 또는 그 이상의 관통라인 간의 연결은 재분배 층을 통해 이루어지는 반도체 장치.
  20. 제 19 항에 있어서,
    상기 재분배 층과 상기 하나의 칩의 하나 또는 그 이상의 관통라인 및 상기 다른 하나의 칩의 하나 또는 그 이상의 관통라인 사이에 각각 연결되는 메탈라인 및 범프를 더 포함하는 반도체 장치.
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