KR102017726B1 - 멀티 칩 패키지 시스템 - Google Patents

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Abstract

다수의 반도체 칩을 구비하는 멀티 칩 패키지 시스템에 관한 것으로, 다수의 반도체 칩에 공통으로 연결되는 신호 전송 라인, 및 상기 신호 전송 라인의 로딩 값을 검출하여 상기 신호 전송 라인의 터미네이션 동작을 제어하기 위한 터미네이션 제어부를 구비하는 멀티 칩 패키지 시스템이 제공된다.

Description

멀티 칩 패키지 시스템{MULTI CHIP PAKAGE SYSTEM}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 다수의 반도체 칩을 구비하는 멀티 칩 패키지 시스템에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 사용자의 요구를 충족시키기 위하여 여러 가지 다양한 방향으로 발전하고 있으며, 그 발전 방향 중에는 패키지(package) 기술이 있다. 요즈음에는 반도체 장치의 패키지 기술로 멀티 칩 패키지(multi chip package)가 제안되고 있다. 멀티 칩 패키지는 다수의 반도체 칩으로 하나의 단일 칩을 구성하는 것을 말하며, 메모리 기능을 가지는 메모리 칩을 다수 개 사용하여 메모리 용량을 증대하거나 서로 다른 기능을 가지는 반도체 칩을 사용하여 원하는 성능을 향상시키는 것이 가능하다. 참고로, 멀티 칩 패키지는 구성에 따라 단층형 멀티 칩 패키지와 다층형 멀티 칩 패키지로 나뉠 수 있으며, 단층형 멀티 칩 패키지는 다수의 반도체 칩이 평면상에 나란히 배치되고 다층형 멀티 칩 패키지는 다수의 반도체 칩이 적층되어 배치된다.
도 1 은 일반적인 멀티 칩 패키지를 설명하기 위한 블록도이다.
도 1 을 참조하면, 멀티 칩 패키지는 다수의 반도체 칩(110)과 이를 제어하기 위한 컨트롤러(120)를 구비한다. 다수의 반도체 칩(110)과 컨트롤러(120)는 신호 전송 라인(LL)으로 연결되어 있으며, 컨트롤러(120)는 이 신호 전송 라인(LL)을 통해 예정된 신호를 전송하여 다수의 반도체 칩(110)을 제어한다.
한편, 요즈음 반도체 장치는 보다 많은 데이터를 저장하기 위해 그리고, 보다 빠르고 보다 다양한 동작을 수행하기 위하여 발전하고 있으며, 이를 위하여 위에서 설명한 바와 같이, 멀티 칩 패키지로 구성되는 다수의 반도체 칩(110)의 개수는 점점 늘어나고 있다. 다수의 반도체 칩(110)의 개수가 늘어난다는 것은 컨트롤러(120)와 연결되는 신호 전송 라인(LL)의 로딩이 그만큼 커진다는 것을 의미한다. 그리고, 신호 전송 라인(LL)의 로딩이 커진다는 것은 신호 전송 라인(LL)을 통해 전달되는 신호에 커진 로딩만큼의 지연량이 추가적으로 반영된다는 것을 의미하고, 만약 이 지연량이 매우 크게 되면 신호를 고속으로 전달할 수 없는 문제점이 발생한다.
다수의 반도체 칩에 공통으로 연결되는 전송 라인의 상태에 따라 신호 전달 상태를 제어할 수 있는 멀티 칩 패키지 시스템을 제공하고자 한다.
본 발명의 실시예에 따른 멀티 칩 패키지 시스템은, 다수의 반도체 칩에 공통으로 연결되는 신호 전송 라인; 및 상기 신호 전송 라인의 로딩 값을 검출하여 상기 신호 전송 라인의 터미네이션 동작을 제어하기 위한 터미네이션 제어부를 구비할 수 있다.
바람직하게, 상기 터미네이션 제어부는 상기 로딩 값이 예정된 값 이상인 경우 터미네이션 동작을 수행하는 것을 특징으로 할 수 있다.
본 발명의 다른 실시예에 따른 멀티 칩 패키지 시스템은, 다수의 반도체 칩의 활성화 동작을 제어하기 위한 활성화 신호를 생성하는 컨트롤러; 상기 활성화 신호에 응답하여 상기 다수의 반도체 칩 중 활성화되는 반도체 칩에 대응하는 신호 전송 라인을 하나의 신호 전송 라인으로 연결하기 위한 스위칭부; 및 상기 활성화 신호에 응답하여 상기 하나의 신호 전송 라인의 터미네이션 동작을 제어하기 위한 터미네이션 제어부를 구비할 수 있다.
바람직하게, 상기 터미네이션 제어부는 상기 다수의 반도체 칩의 활성화 신호 중 예정된 반도체 칩의 활성화 신호에 응답하여 터미네이션 동작을 수행하는 것을 특징으로 할 수 있다.
본 발명의 또 다른 실시예에 따른 멀티 칩 패키지는, 예정된 신호를 전송하기 위한 관통 비아가 연결된 다수의 반도체 칩을 구비하되, 상기 다수의 반도체 칩 각각은, 해당 반도체 칩의 칩 아이디를 생성하기 위한 칩 아이디 생성부; 및 상기 칩 아이디 생성부의 출력 신호에 응답하여 상기 관통 비아의 터미네이션 동작을 제어하기 위한 터미네이션 제어부를 구비할 수 있다.
바람직하게, 상기 검출 신호를 상기 다수의 반도체 칩 각각으로 전달하기 위한 관통 비아를 더 구비할 수 있다.
본 발명의 또 다른 실시예에 따른 멀티 칩 패키지 시스템은, 예정된 신호를 전송하기 위한 관통 비아가 연결된 다수의 반도체 칩을 구비하는 멀티 칩 패키지; 및 상기 다수의 반도체 칩의 개수에 응답하여 상기 관통 비아의 터미네이션 동작을 제어하기 위한 컨트롤러를 구비할 수 있다.
바람직하게, 상기 멀티 칩 패키지는 상기 다수의 반도체 칩 각각의 칩 아이디를 카운팅하여 상기 컨트롤러에 제공하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 멀티 칩 패키지 시스템은 다수의 반도체 칩에 공통으로 연결되는 신호 전송 라인의 상태에 따라 신호 전달 상태를 제어하는 것이 가능하다. 보다 자세히 말하면, 공통으로 연결된 전송 라인의 로딩 값에 따라 신호 전송 라인의 터미네이션 동작을 제어하는 것이 가능하다.
신호 전송 라인의 로딩에 따라 터미네이션 동작을 제어하는 것이 가능하기 때문에 신호를 전송하는데 있어서 고속화 측면이나 전력 소모 측면에서 보다 효율적인 동작 가능한 효과를 얻을 수 있다.
도 1 은 일반적인 멀티 칩 패키지를 설명하기 위한 블록도이다.
도 2 는 본 발명의 실시예에 따른 멀티 칩 패키지 시스템을 설명하기 위한 블록도이다.
도 3 은 본 발명의 다른 실시예에 따른 멀티 칩 패키지 시스템을 설명하기 위한 블록도이다.
도 4 는 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지를 설명하기 위한 블록도이다.
도 5 는 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지 시스템을 설명하기 위한 블록도이다.
도 6 은 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지 시스템을 설명하기 위한 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 멀티 칩 패키지 시스템을 설명하기 위한 블록도이다.
도 2 를 참조하면, 멀티 칩 패키지 시스템은 다수의 반도체 칩(210)과, 컨트롤러(220), 및 터미네이션 제어부(230)를 구비한다.
다수의 반도체 칩(210)은 컨트롤러(220)에 의하여 제어되며, 다수의 반도체 칩(210)과 컨트롤러(220)는 신호 전송 라인(LL)에 공통으로 연결되어 있다. 컨트롤러(220)는 이 신호 전송 라인(LL)을 통해 예정된 신호를 전송하여 다수의 반도체 칩(210)을 제어한다.
이어서, 터미네이션 제어부(230)는 신호 전송 라인(LL)의 로딩 값을 검출하여 신호 전송 라인(LL)의 터미네이션 동작을 제어하기 위한 것으로, 로딩 값 검출부(231)와 터미네이션 동작부(232)를 구비한다. 여기서, 로딩 값 검출부(231)는 신호 전송 라인(LL)의 로딩 값을 검출하여 검출 신호(DET)로 출력하고, 터미네이션 동작부(232)는 검출 신호(DET)에 응답하여 신호 전송 라인(LL)에 터미네이션 동작을 수행한다.
한편, 본 발명의 실시예는 터미네이션 동작을 통해 신호 전송 라인(LL)을 통해 전달되는 신호의 스윙 폭을 제어하는 것이 가능하다. 즉, 터미네이션 동작이 이루어진 신호 전송 라인(LL)은 전달되는 신호의 스윙 폭이 작아지며 때문에 그만큼 고속 동작이 가능하다. 하지만, 터미네이션 동작을 수행하는 경우 신호 전송 라인(LL)을 예정된 전압 레벨로 구동해주어야 하기 때문에 그만큼 전력 소모가 크다. 따라서, 본 발명의 실시예에서는 신호 전송 라인(LL)의 로딩 값에 따라 터미네이션 동작 여부를 제어하여 고속화와 저전력화를 모두 확보하는 것이 가능하다. 다시 말하면, 신호 전송 라인(LL)의 로딩 값이 비교적 작은 경우 터미네이션 동작을 수행하지 않아 소모되는 전력을 줄여줄 수 있으며, 신호 전송 라인(LL)의 로딩 값이 비교적 큰 경우 터미네이션 동작을 수행하여 고속 동작이 가능하다.
도 3 은 본 발명의 다른 실시예에 따른 멀티 칩 패키지 시스템을 설명하기 위한 블록도이다.
도 3 을 참조하면, 멀티 침 패키지 시스템은 다수의 반도체 칩(310, 320, 330)과, 컨트롤러(340)와, 스위칭부(350), 및 터미네이션 제어부(360)를 구비한다.
다수의 반도체 칩(310, 320, 330)은 도 2 에서와 마찬가지로 컨트롤러(340)에 의하여 제어되며, 설명의 편의를 위하여 3 개의 반도체 칩인 제1 내지 제3 반도체 칩(310, 320, 330)을 일례로 한다.
이어서, 컨트롤러(340)는 제1 내지 제3 반도체 칩(310, 320, 330)의 활성화 동작을 제어하기 위한 제1 내지 제3 활성화 신호(EN1, EN2, EN3)를 생성한다. 여기서, 제1 활성화 신호(EN1)는 제1 반도체 칩(310)을 활성화시키기 위한 신호로써, 도면에 도시는 하지 않았지만 제1 반도체 칩(310)으로 인가되어 활성화 동작을 제어할 수도 있다. 제2 및 제3 활성화 신호(EN2, EN3) 역시 제2 및 제3 반도체 칩(320, 330) 각각을 활성화시키기 위한 신호로써, 마찬가지로 제2 및 제3 반도체 칩(320, 330) 각각으로 인가되어 활성화 동작을 제어할 수도 있다.
이어서, 스위칭부(350)는 제1 내지 제3 활성화 신호(EN1, EN2, EN3)에 응답하여 활성화되는 반도체 칩에 대응하는 신호 전송 라인을 하나의 신호 전송 라인으로 연결하기 위한 것으로, 제1 내지 제3 스위칭부(SW1, SW2, SW3)를 구비한다. 여기서, 제1 스위칭부(SW1)는 제1 활성화 신호(EN1)에 응답하여 제1 반도체 칩(310)에 대응하는 제1 신호 전송 라인(LL1)을 신호 전송 라인(LL)과 연결하고, 제2 스위칭부(SW2)는 제2 활성화 신호(EN2)에 응답하여 제2 반도체 칩(320)에 대응하는 제2 신호 전송 라인(LL2)을 제1 신호 전송 라인(LL1)과 연결하며, 제3 스위칭부(SW3)는 제3 활성화 신호(EN3)에 응답하여 제3 반도체 칩(330)에 대응하는 제3 신호 전송 라인(LL3)을 제2 신호 전송 라인(LL2)과 연결한다. 예컨대, 제1 및 제2 활성화 신호(EN1, EN2)가 활성화되는 경우 컨트롤러(340)와 제1 및 제2 반도체 칩(310, 320)은 하나의 신호 전송 라인(LL, LL1, LL2)으로 연결된다.
마지막으로, 터미네이션 제어부(360)는 제3 활성화 신호(EN3)에 응답하여 신호 전송 라인(LL)의 터미네이션 동작을 제어하기 위한 것으로, 활성화 검출부(361)와, 터미네이션 동작부(362)를 구비한다. 여기서, 활성화 검출부(361)는 제3 활성화 신호(EN3)가 활성화되는 것을 검출하여 검출 신호(DET)로 출력하고, 터미네이션 동작부(362)는 검출 신호(DET)에 응답하여 신호 전송 라인(LL)에 터미네이션 동작을 수행한다.
도 3 의 실시예에 따른 멀티 칩 패키지 시스템에서는 제3 활성화 신호(EN)가 활성화되는 경우 다시 말하면, 제1 내지 제3 활성화 신호(EN1, EN2, EN3)가 활성화되어 컨트롤러(340)와 제1 내지 제3 반도체 칩(310, 320, 330)이 하나의 신호 전송 라인(LL, LL1, LL2, LL3)으로 연결되는 경우 터미네이션 동작을 수행하는 것을 일례로 한다. 따라서, 활성화 검출부(361)는 제3 활성화 신호(EN3)를 입력받아 제3 활성화 신호(EN3)의 활성화 여부를 검출한다.
이하, 간단한 회로 동작을 살펴보기로 한다.
우선, 제1 활성화 신호(EN1)만 활성화되는 경우 컨트롤러(340)와 제1 반도체 칩(310)은 하나의 신호 전송 라인(LL, LL1)으로 연결된다. 제3 활성화 신호(EN3)에 응답하여 터미네이션 동작 여부를 제어하는 도 3 의 구성에서는 제1 활성화 신호(EN1)에 의하여 연결된 하나의 신호 전송 라인(LL, LL1)은 로딩 값이 비교적 작다고 가정된 것이다. 때문에, 제1 활성화 신호(EN1)에 의하여 연결된 하나의 신호 전송 라인(LL, LL1)에는 터미네이션 동작이 수행되지 않는다. 따라서, 신호를 전달하는데 있어서 터미네이션 동작에 의한 전력 소모가 발생하지 않는다.
다음으로, 제1 내지 제3 활성화 신호(EN1, EN2, EN3)가 활성화되는 경우 컨트롤러(340)와 제1 내지 제3 반도체 칩(310, 320, 330)은 하나의 신호 전송 라인(LL, LL1, LL2, LL3)으로 연결된다. 도 3 의 구성에서는 제1 내지 제3 활성화 신호(EN1, EN2, NE3)에 의하여 연결되는 하나의 신호 전송 라인(LL, LL1, LL2, LL3)은 로딩 값이 비교적 크다고 가정된 것이다. 때문에, 제1 내지 제3 활성화 신호(EN1, EN2, NE3)에 의하여 연결되는 하나의 신호 전송 라인(LL, LL1, LL2, LL3)에는 터미네이션 동작이 수행된다. 따라서, 전달되는 신호는 터미네이션 동작에 의하여 작은 스윙 폭으로 빠르게 전달된다.
본 발명의 실시예에 따른 멀티 칩 패키지는 활성화되는 반도체 장치끼리 연결되는 하나의 신호 전송 라인의 로딩 값을 검출하고 이 검출 결과에 따라 터미네이션 동작 여부를 제어하는 것이 가능하다.
도 4 는 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지를 설명하기 위한 블록도로서, 3 개의 반도체 칩(410, 420, 430)을 구비하는 경우를 일례로 한다.
도 4 를 참조하면, 멀티 칩 패키지 시스템은 제1 내지 제3 반도체 칩(410, 420, 430)을 구비하며, 제1 내지 제3 반도체 칩(410, 420, 430)은 예정된 신호를 전송하기 위한 'TSV_LL' 관통 실리콘 비아와, 검출 신호(DET)를 전송하기 위한 'TSV_DET' 관통 실리콘 비아에 연결된다. 이하 설명의 편의를 위한 제1 반도체 칩(410)을 대표로 설명하기로 한다.
제1 반도체 칩(410)은 'TSV_LL' 관통 실리콘 비아에 연결되는 송신부(TX)와 수신부(RX)를 구비하고 있으며, 칩 아이디 생성부(411), 및 터미네이션 제어부(412)를 구비한다.
송신부(TX)는 제1 반도체 칩(410)에 전달되는 신호를 입력받아 'TSV_LL' 관통 실리콘 비아로 전달하고, 수신부(RX)는 'TSV_LL' 관통 실리콘 비아를 통해 전달되는 신호를 내부 회로로 전달한다.
이어서, 칩 아이디 생성부(411)는 제1 반도체 칩(410)에 칩 아이디(chip ID)를 부여한다. 도 4 와 같이 제1 반도체 칩(410)이 가장 아래 배치되고 제3 반도체 칩(430)이 가장 위에 배치되는 구성에서는 예컨대, 제1 반도체 칩(410)의 칩 아이디 생성부(411)는 '1' 에 대응하는 칩 아이디를 제1 반도체 칩(410)에 부여하고, 제2 반도체 칩(420)에 해당하는 칩 아이디 생성부는 제1 반도체 칩(410)의 '1' 에 대응하는 칩 아이디를 입력받아 '2' 에 대응하는 칩 아이디를 제2 반도체 칩(420)에 부여하며, 제3 반도체 칩(430)에 해당하는 칩 아이디 생성부는 제2 반도체 칩(420)의 '2' 에 대응하는 칩 아이디를 입력받아 '3' 에 대응하는 제3 반도체 칩(430)에 부여한다.
마지막으로, 터미네이션 제어부(412)는 칩 아이디 생성부(411)의 출력 신호에 응답하여 'TSV_LL' 관통 실리콘 비아의 터미네이션 동작을 제어하기 위한 것으로, 칩 아이디 검출부(412_1)와, 터미네이션 동작부(412_2)를 구비한다. 여기서, 칩 아이디 검출부(412_1)는 '1' 에 대응하는 칩 아이디와 예정된 칩 아이디를 비교하여 검출 신호(DET)를 생성하고, 터미네이션 동작부(412_2)는 검출 신호(DET)에 응답하여 'TSV_LL' 관통 실리콘 비아에 터미네이션 동작을 수행한다. 이때, 검출 신호(DET)는 'TSV_DET' 관통 실리콘 비아를 통해 제1 내지 제3 반도체 칩(410, 420, 430)에 모두 전달되는 것이 가능하다.
본 발명의 실시예에 따른 멀티 칩 패키지는 해당 반도체 칩의 칩 아이디와 예정된 칩 아이디를 비교하고 그 비교 결과에 따라 터미네이션 동작 여부를 제어하는 것이 가능하다. 여기서, 예정된 칩 아이디는 적층되는 반도체 칩이 몇 개 이상 되었을 때 터미네이션 동작을 수행하겠다는 정보이다. 그래서, 만약 예정된 칩 아이디가 '3' 에 대응한다고 가정하면, 적층되는 반도체 칩이 3 개 이상인 경우 'TSV_LL' 관통 실리콘 비아에 터미네이션 동작이 수행되고, 적층되는 반도체 칩이 3 개 보다 작은 경우 'TSV_LL' 관통 실리콘 비아에 터미네이션 동작이 수행되지 않는다.
한편, 도 4 의 실시예에서는 예정된 칩 아이디가 제1 내지 제3 반도체 칩 각각의 칩 아이디 검출부에 저장될 수 있다. 즉, 도 4 의 실시예에서는 멀티 칩 패키지 내부에서 터미네이션 동작 여부를 결정하였다. 이하, 살펴볼 도 5 의 실시예에서는 외부에서 터미네이션 동작 여부를 결정하는 하는 것이 가능하다.
도 5 는 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지 시스템을 설명하기 위한 블록도이다.
도 5 를 참조하면, 멀티 칩 패키지 시스템은 컨트롤러(510)와, 멀티 칩 패키지(520)를 구비한다.
컨트롤러(510)는 커맨드(CMD), 어드레스(ADD), 데이터(DAT) 등을 이용하여 멀티 칩 패키지(520)를 제어하고, 이후 설명될 아이디 정보(INF_ID)에 응답하여 멀티 칩 패키지(520)의 터미네이션 동작을 제어한다. 멀티 칩 패키지(520)는 컨트롤러(510)에 의하여 제어되는 다수의 반도체 칩(521)을 구비하고 있으며, 다수의 반도체 칩(521)은 예정된 신호를 다수의 반도체 칩(521)으로 전송하기 위한 'TSV_LL' 관통 실리콘 비아에 연결된다.
한편, 컨트롤러(510)는 아이디 정보(INF_ID)에 응답하여 'TSV_LL' 관통 실리콘 비아의 터미네이션 동작을 제어하는데, 이때 아이디 정보(INF_ID)는 도 4 에서 설명한 칩 아이디가 될 수 있다. 즉, 멀티 칩 패키지(520)에 구비되는 다수의 반도체 칩(521) 각각은 칩 아이디를 카운팅하여 자신을 인식하기 위한 칩 아이디로 부여하는데, 아이디 정보(INF_ID)는 최종적으로 카운팅된 칩 아이디가 될 수 있다. 그리고, 컨트롤러(510)는 이렇게 카운팅된 칩 아이디를 예정된 칩 아이디와 비교하여 그 비교 결과에 따라 'TSV_LL' 관통 실리콘 비아의 터미네이션 동작 여부를 결정한다.
도 6 은 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지 시스템을 설명하기 위한 블록도이다. 도 6 의 멀티 칩 패키지 시스템은 도 5 의 멀티 칩 패키지 시스템과 비교하여 터미네이션 동작부(610)의 위치만 다르다. 즉, 도 6 의 터미네이션 동작부(610)는 컨트롤러(510) 외부에 배치되며, 컨트롤러(510)보다 멀티 칩 패키지(520)와 인접하게 배치된다.
도 6 을 참조하면, 컨트롤러(510)는 멀티 칩 패키지(520)로부터 생성되는 아이디 정보(INF_ID)에 응답하여 터미네이션 동작을 제어하기 위한 제어 신호(CTR)를 생성하고, 터미네이션 동작부(610)는 이 제어 신호(CTR)에 응답하여 멀티 칩 패키지(520)에 연결되는 'TSV_LL' 관통 실리콘 비아에 터미네이션 동작을 수행한다.
도 5 및 도 6 에서 볼 수 있듯이, 본 발명의 실시예에 따른 멀티 칩 패키지 시스템은 멀티 칩 패키지에서 카운팅된 아이디 정보를 검출하고 이 검출 결과에 따라 터미네이션 동작 여부를 제어하는 것이 가능하다.
전술한 바와 같이, 본 발명의 실시예는 신호 전송 라인의 로딩 값에 따라 터미네이션 동작 여부를 결정하는 것이 가능하며, 다른 실시예에서는 신호 전송 라인을 연결하기 위한 활성화 신호에 따라 터미네이션 동작 여부를 결정하는 것 역시 가능하며, 또 다른 실시예에서는 관통 실리콘 비아로 연결된 다수의 반도체 칩의 칩 아이디 정보에 따라 터미네이션 동작 여부를 결정하는 것 역시 가능하다. 결국, 본 발명의 실시예는 터미네이션 동작 여부를 효율적으로 제어함으로써, 신호를 전송하는데 있어서 고속화 측면이나 전력 소모 측면에서 이득을 가져다 준다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
210 : 다수의 반도체 칩
220 : 컨트롤러
230 : 터미네이션 제어부

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  7. 예정된 신호를 전송하기 위한 관통 비아가 연결된 다수의 반도체 칩을 구비하되,
    상기 다수의 반도체 칩 각각은,
    해당 반도체 칩의 칩 아이디를 생성하기 위한 칩 아이디 생성부; 및
    상기 칩 아이디 생성부의 출력 신호에 응답하여 상기 관통 비아의 터미네이션 동작을 제어하기 위한 터미네이션 제어부
    를 구비하는 멀티 칩 패키지.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 터미네이션 제어부는 예정된 칩 아이디에 따라 터미네이션 동작을 수행하는 것을 특징으로 하는 멀티 칩 패키지.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 터미네이션 제어부는,
    상기 칩 아이디 생성부에서 생성되는 칩 아이디와 예정된 칩 아이디를 비교하여 검출 신호로 출력하기 위한 칩 아이디 검출부; 및
    상기 검출 신호에 응답하여 상기 관통 비아에 터미네이션 동작을 수행하기 위한 동작부를 구비하는 것을 특징으로 하는 멀티 칩 패키지.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 검출 신호를 상기 다수의 반도체 칩 각각으로 전달하기 위한 관통 비아를 더 구비하는 멀티 칩 패키지.
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