KR101110820B1

KR101110820B1 - 슬레이브 장치, 마스터 장치와 슬레이브 장치를 포함하는 시스템 및 동작방법, 칩 패키지

Info

Publication number: KR101110820B1
Application number: KR1020100050286A
Authority: KR
Inventors: 박낙규
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-05-28
Filing date: 2010-05-28
Publication date: 2012-02-27
Also published as: KR20110130789A; US20110291713A1; CN102262601B; CN102262601A; US8631268B2

Abstract

마스터 장치와 슬레이브 장치를 포함하는 시스템이 개시된다. 시스템은, 마스터 장치; 상기 마스터 장치의 제어를 받는 다수의 슬레이브 장치; 상기 마스터 장치와 상기 다수의 슬레이브 장치 간의 통신 채널; 및 상기 마스터 장치와 상기 다수의 슬레이브 장치 간의 캘리브래이션 채널을 포함하고, 상기 다수의 슬레이브 장치 각각은 상기 캘리브래이션 채널을 통해 신호의 플라이트 타임을 측정하는 캘리브래이션부와, 상기 캘리브래이션부의 측정결과에 의해 결정되는 지연값으로 상기 슬레이브 장치가 상기 전송부로 송신하는 송신신호를 지연시키는 송신지연부를 포함한다.

Description

슬레이브 장치, 마스터 장치와 슬레이브 장치를 포함하는 시스템 및 동작방법, 칩 패키지{SLAVE DEVICE, SYSTEM INCLUDING MASTER DEVICE AND SLAVE DEVICE AND OPERATION METHOD OF THE SYSTEM, CHIP PACKAGE}

본 발명은 슬레이브 장치와 마스터 장치를 포함하는 시스템에 관한 것이다.

반도체 소자의 패키징 기술은 소형화 및 고용량화에 대한 요구 등에 따라 지속적으로 발전되어 왔다. 최근에는 소형화 및 고용량화와 더불어 실장 효율성을 만족시킬 수 있는 적층 반도체 패키지에 대한 다양한 기술들이 개발되고 있다.

적층 반도체 패키지는 개별 반도체 칩들을 적층한 후에, 한번에 적층된 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 패키지들을 적층하는 방법으로 제조할 수 있으며, 적층 반도체 패키지의 개별 반도체 칩들은 금속와이어 또는 관통 실리콘 비아(Through Silicon Via: TSV) 등을 통하여 전기적으로 연결된다.

그러나, 종래의 금속 와이어를 이용한 적층 반도체 패키지는 금속 와이어를 통하여 전기적인 신호 교환이 이루어지므로 속도가 느리고, 많은 수의 와이어가 사용되어 전기적 특성 열화가 발생한다. 또한, 금속 와이어를 형성하기 위해 기판에 추가 면적이 요구되어 패키지의 크기가 증가되고, 반도체 칩들 사이에 와이어 본딩을 하기 위한 캡이 요구되므로 패키지의 높이가 높아진다.

이에, 최근에는 관통 실리콘 비아(TSV)를 이용한 적층 반도체 패키지가 제안되었다. 적층 반도체 패키지는 일반적으로 반도체칩 내에 반도체칩을 관통하는 비아홀(Via hole)을 형성하고, 관통된 비아홀 내에 전도성 물질을 채워 관통 실리콘 비아라는 관통 전극을 형성하며, 관통 전극을 매개로 상부 반도체칩과 하부 반도체칩 간을 전기적으로 연결하는 방식으로 구현하고 있다.

도 1a는 마스터 장치와 슬레이브 장치와의 연결상태를 나타낸 블록도이며, 도 1b는 슬레이브 장치가 적층되어 마스터 장치와 연결된 것을 도시한 도면이다.

마스터(master) 장치(100)란 슬레이브(slave) 장치를 제어하는 장치를 말하며 슬레이브 장치(DEV(1), DEV(2)...DEV(i), DEV(j), DEV(k))란 마스터 장치(100)의 제어를 받아 동작하는 장치를 말하는데, 이러한 마스터 장치(100)와 슬레이브 장치(DEV(1), DEV(2)...DEV(i), DEV(j), DEV(k))의 대표적인 예에는 메모리 콘트롤러(memory controller)와 메모리장치(memory device, ex DRAM, FLASH)가 있으며, 도 1a,b에서는 마스터 장치(100)로 메모리 콘트롤러를 예시하였고, 슬레이브 장치(DEV(1), DEV(2)...DEV(i), DEV(j), DEV(k))로 메모리장치를 예시하였다.

도 1b를 참조하면, 각각의 슬레이브 장치(DEV(1), DEV(2)...DEV(1), DEV(2)...DEV(i), DEV(j), DEV(k))는 적층되여 형성되며, 슬레이브 장치(DEV(1), DEV(2)...DEV(i), DEV(j), DEV(k))와 마스터 장치(100)는 인터포저(110)를 통하여 연결된다. 적층된 슬레이브 장치(DEV(1), DEV(2)...DEV(i), DEV(j), DEV(k))를 통과하여 형성되어 있는 기둥은 신호(데이터)가 전송되는(즉, 채널을 형성하는) 실리콘 관통 비아(TSV)를 나타낸다. 도 1b에 도시된 전체 시스템이 하나의 반도체 칩 패키지 내부에 구현될 수도 있으며, 적층된 슬레이브 장치만이 하나의 반도체 칩 패키지 내부에 구현될 수도 있다.

도 2는 마스터 장치(100)와 슬레이브 장치들(DEV(i), DEV(j), DEV(k)) 간에 실리콘 관통 비아로 형성되는 채널 및 이에 발생하는 RLC성분을 도시한 도면이다.

도 2를 참조하면, 각각의 채널에는 RLC성분이 발생한다. 따라서 채널을 통하여 전송되는 신호(데이터)에는 자연적으로 지연이 발생하는데, 이는 디바이스 간의 거리가 멀수록 더욱 크게 발생한다. 즉, 마스터 장치(100)와 슬레이브 장치(DEV(i)) 간의 신호의 플라이트 타임(flight time)보다는, 마스터 장치(100)와 슬레이브 장치(DEC(k)) 간의 신호의 플라이트 타임이 더 길다. 참고로, 도 2의 Tx는 마스터 장치(100)와 슬레이브 장치(DEV(i), DEV(j), DEV(k))에 구비되는 전송단을 나타내며, Rx는 마스터 장치(100)와 슬레이브 장치(DEV(i), DEV(j), DEV(k))에 구비되는 수신단을 나타낸다.

도 3은 채널 길이의 차이에 따라 발생하는 마스터 장치(100)와 슬레이브 장치들(DEV(i), DEV(j), DEV(k) 간의 신호 전송의 타이밍 차이를 도시한 도면이다.

도 3에서 CMD는 마스터 장치(100)로부터 슬레이브 장치(DEV(i), DEV(j), DEV(k))로 인가되는 명령(command)를 나타내며, D는 마스터 장치(100)가 슬레이브 장치(DEV(i), DEV(j), DEV(k))로 전달하는 데이터를 나타낸다. 또한, Q는 슬레이브 장치(DEV(i), DEV(j), DEV(k))가 마스터 장치(100)로 전달하는 데이터를 나타내는데, 이 데이터(Q)는 슬레이브 장치(DEV(i), DEV(j), DEV(k)가 명령(CMD)에 따라 데이터(D)를 처리한 결과 생성된 것이다.

도 3을 참조하면, 마스터 장치(100)로부터 슬레이브 장치로 전달되는 커맨드와 데이터는 X(i)만큼의 플라이트 타임을 가지며 커맨드(CMD)와 데이터(D)에 응답하여 슬레이브 장치(DEV(i))가 마스터 장치(100)로 다시 데이터(Q)를 보낼 때에는 다시 X(i)만큼의 플라이트 타임을 가진다. 따라서 마스터 장치(100)와 슬레이브 장치(DEV(i)) 간에 서로 데이터를 주고받는 동작을 하는데에 있어서 총 2*X(i)만큼의 플라이트 타임이 발생한다. 마찬가지로, 마스터 장치(100)와 슬레이브 장치(DEV(j)) 간에는 총 2*X(j)만큼의 플라이트 타임이 발생하며, 마스터 장치(100)와 슬레이브 장치(DEV(k)) 간에는 총 2*X(k)만큼의 플라이트 타임이 발생한다.

즉, 마스터 장치(100)가 슬레이브 장치(DEV(i), DEV(j), DEV(k)) 중 어느 장치와 통신하느냐에 따라서 신호의 플라이트 타임이 달라지는데, 이는 마스터 장치(100)의 입장에서는 특정 신호(데이터)를 보내고 이에 대응되는 신호(데이터)를 전달받는 타이밍이 크게 변할 수 있다는 것을 의미하고, 그 결과 수신받는 신호를 잘못 인식할 수도 있다는 위험성을 수반하게 된다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 마스터 장치와 슬레이브 장치 간의 타이밍 차이(timing variation)을 줄이고자 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한, 본 발명의 일실시예에 따른 슬레이브 장치는, 마스터 장치와 통신하는 슬레이브 장치에 있어서, 상기 마스터 장치와 통신하기 위한 통신채널에 송신신호를 전송하는 전송부; 및 상기 마스터 장치와 연결된 캘리브래이션 채널을 통하여 캘리브래이션 신호의 플라이트 타임을 측정하는 캘리브래이션부; 및 상기 캘리브래이션부의 측정결과에 의해 결정되는 지연값으로 상기 슬레이브 장치가 상기 전송부로 송신하는 상기 송신신호를 지연시키는 송신지연부를 포함한다.

상기 송신지연부는, 상기 캘리브래이션부의 동작시에는 상기 캘리브래이션 신호를 지연시켜 제1신호로 출력하는 것을 특징으로 할 수 있다.

상기 캘리브래이션부는, 상기 캘리브래이션 신호를 지연시켜 제2신호로 출력하며, 상기 송신지연부와 동일한 초기 지연값을 가지는 캘리브래이션 지연부; 상기 제1신호를 상기 캘리브래이션 채널을 통해 상기 마스터 장치로 전송하기 위한 캘리브래이션 전송부; 상기 마스터장치로부터 상기 캘리브래이션 채널을 통해 피드백되어 돌아오는 피드백된 상기 제1신호를 수신하는 캘리브래이션 수신부; 상기 피드백된 제1신호와 상기 제2신호의 위상을 비교하는 위상비교부; 상기 위상비교부의 비교결과에 따라 상기 캘리브래이션 지연부의 지연값을 조절하는 지연제어부; 및 상기 캘리브래이션 동작 완료시에 상기 송신지연부가 상기 캘리브래이션 지연부와 동일한 지연값을 갖도록 상기 송신지연부의 지연값을 조절하는 업데이트부를 포함할 수 있다.

또한, 본 발명의 일실시예에 따른 시스템은, 마스터 장치; 상기 마스터 장치의 제어를 받는 다수의 슬레이브 장치; 상기 마스터 장치와 상기 다수의 슬레이브 장치 간의 통신 채널; 및 상기 마스터 장치와 상기 다수의 슬레이브 장치 간의 캘리브래이션 채널을 포함하고, 상기 다수의 슬레이브 장치 각각은 상기 캘리브래이션 채널을 통해 신호의 플라이트 타임을 측정하는 캘리브래이션부와, 상기 캘리브래이션부의 측정결과에 의해 결정되는 지연값으로 상기 슬레이브 장치가 상기 전송부로 송신하는 송신신호를 지연시키는 송신지연부를 포함한다.

상기 다수의 슬레이브 장치는, 하나의 칩 패키지 내부에 구비되는 것을 특징으로 할 수 있다.

또한, 본 발명의 일실시예에 따른 칩 패키지는, 적층되어 형성되는 다수의 슬레이브 장치; 인터포저를 통해 상기 적층되어 있는 다수의 슬레이브 장치와 연결되어 상기 다수의 슬레이브 장치를 제어하는 마스터 장치; 상기 마스터 장치와 상기 다수의 슬레이브 장치 간의 통신 채널; 및 상기 마스터 장치와 상기 다수의 슬레이브 장치 간의 캘리브래이션 채널을 포함하고, 상기 다수의 슬레이브 장치 각각은 상기 캘리브래이션 채널을 통해 신호의 플라이트 타임을 측정하는 캘리브래이션부와, 상기 캘리브래이션부의 측정결과에 의해 결정되는 지연값으로 상기 슬레이브 장치가 상기 전송부로 송신하는 송신신호를 지연시키는 송신지연부를 포함한다.

상기 캘리브래이션부의 동작 완료시에 상기 송신지연부의 지연값은, 측정된 신호의 플라이트 타임에 대응하는 값만큼 줄어드는 것을 특징으로 할 수 있다.

또한, 본 발명의 일실시예에 따른 마스터 장치와 슬레이브 장치를 포함하는 시스템의 동작방법은, 상기 슬레이브 장치가 상기 마스터 장치에 캘리브래이션 신호를 전송하는 단계; 상기 마스터 장치가 자신이 전달받은 상기 캘리브래이션 신호를 상기 슬레이브 장치로 피드백하는 단계; 상기 슬레이브 장치가 피드백된 캘리브래이션 신호를 이용하여 플라이트 타임을 측정하는 단계; 및 상기 슬레이브 장치가 상기 플라이트 타임을 이용하여 자신이 상기 마스터 장치로 전송할 통신신호의 지연값을 조절하는 단계를 포함한다.

상기 통신신호의 지연값은, 상기 통신신호의 초기지연값으로부터 상기 플라이트 타임만큼 줄어드는 것을 특징으로 할 수 있다.

상기한 본 발명에 따르면, 마스터 장치와 슬레이브 장치간에 전송되는 신호의 플라이트 타임이 측정되고, 이를 반영하여 슬레이브 장치가 마스터 장치로 전송하는 신호의 지연값이 조절된다.

따라서, 마스터 장치로부터 먼 곳에 위치한 슬레이브 장치이던지 가깝게 위치한 슬레이브 장치이던지, 동일한 타이밍을 가지고 마스터 장치와 통신하는 것이 가능해진다는 장점이 있다.

도 1a는 마스터 장치와 슬레이브 장치와의 연결상태를 나타낸 블록도.
도 1b는 슬레이브 장치가 적층되어 마스터 장치와 연결된 것을 도시한 도면.
도 2는 마스터 장치(100)와 슬레이브 장치들(DEV(i), DEV(j), DEV(k)) 간에 실리콘 관통 비아로 형성되는 채널 및 이에 발생하는 RLC성분을 도시한 도면.
도 3은 채널 길이의 차이에 따라 발생하는 마스터 장치(100)와 슬레이브 장치들(DEV(i), DEV(j), DEV(k) 간의 신호 전송의 타이밍 차이를 도시한 도면.
도 4는 본 발명에 따른 마스터 장치(400)와 슬레이브 장치(DEV(1), DEV(2)... DEV(i), DEV(j), DEV(k))의 연결상태를 나타낸 도면.
도 5는 본 발명에 따른 마스터 장치(400)와 슬레이브 장치(DEV(1), DEV(2)... DEV(i), DEV(j), DEV(k) 간의 통신채널(COM_CHANNEL)과 캘리브래이션 채널(CAL_CHANNEL)을 상세히 도시한 도면.
도 6은 본 발명에 따른 슬레이브 장치(DEV(i))의 일실시예 구성도.
도 7은 도 6의 캘리브래이션부(670)와 송신지연부(650)를 상세히 도시한 도면.
도 8은 캘리브래이션부(670)의 동작을 도시한 타이밍도.
도 9는 본 발명에 따른 마스터 장치(400)와 슬레이브 장치들(DEV(i), DEV(j), DEV(k)) 간의 신호 전송 타이밍을 나타낸 도면.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 4는 본 발명에 따른 마스터 장치(400)와 슬레이브 장치(DEV(1), DEV(2)... DEV(i), DEV(j), DEV(k))의 연결상태를 나타낸 도면이다.

도 4에 도시된 바와 같이, 마스터 장치(400)와 슬레이브 장치(DEV(1), DEV(2)... DEV(i), DEV(j), DEV(k)) 간에는 기존의 통신채널(COM_CHANNEL) 이외에 캘리브래이션(calibration) 채널(CAL_CHANNEL)이 구비된다. 캘리브래이션 채널(CAL_CHANNEL)이란, 슬레이브 장치(DEV(1), DEV(2)... DEV(i), DEV(j), DEV(k))마다 마스터 장치(400)와의 거리가 달라서 신호의 플라이트 타임이 다른 것을 튜닝하기 위한 채널을 의미한다.

각각의 슬레이브 장치(DEV(1), DEV(2)... DEV(i), DEV(j), DEV(k))는 캘리브래이션 채널(CAL_CHANNEL)을 통하여 신호의 플라이트 타임을 측정하고, 측정된 플라이트 타임을 이용하여 자신이 통신채널(COM_CHANNEL)을 이용하여 마스터 장치(400)로 송신하는 통신신호의 지연값을 조절한다. 상세하게, 신호의 플라이트 타임이 길게 측정될수록 슬레이브 장치(DEV(1), DEV(2)... DEV(i), DEV(j), DEV(k)) 내부의 지연값은 작게 조절된다. 그 결과, 플라이트 타임이 긴 슬레이브 장치(DEV(k))는 내부의 지연값이 작게 설정되고, 플라이트 타임이 짧은 슬레이브 장치(DEV(1))는 내부의 지연값이 길게 설정된다. 따라서 마스터 장치(400)와 슬레이브 장치들(DEV(1), DEV(2)... DEV(i), DEV(j), DEV(k))간에 신호를 주고받는데 걸리는 시간이 통일될 수 있다. 이에 대한 더욱 상세한 설명은 후술하기로 한다.

본 발명에 따른 마스터 장치(400)와 슬레이브 장치(DEV(1), DEV(2)... DEV(i), DEV(j), DEV(k))는 도 1b에 도시된 것과 같이 슬레이브 장치(DEV(1), DEV(2)... DEV(i), DEV(j), DEV(k))가 적층되고 인터포저(110)를 통하여 연결될 수도 있다. 마스터 장치(400)와 슬레이브 장치(DEV(1), DEV(2)... DEV(i), DEV(j), DEV(k))를 포함하는 전체 시스템이 하나의 반도체 칩 패키지 내부에 구현될 수도 있으며, 슬레이브 장치들(DEV(1), DEV(2)... DEV(i), DEV(j), DEV(k))만이 하나의 반도체 칩 패키지 내부에 구현될 수도 있다. 또한, 마스터 장치(400)와 슬레이브 장치(DEV(1), DEV(2)...DEV(i), DEV(j), DEV(k))가 모두 적층되어 형성될 수도 있다.

도 5는 본 발명에 따른 마스터 장치(400)와 슬레이브 장치(DEV(1), DEV(2)... DEV(i), DEV(j), DEV(k) 간의 통신채널(COM_CHANNEL)과 캘리브래이션 채널(CAL_CHANNEL)을 상세히 도시한 도면이다.

도 5에 도시된 바와 같이, 마스터 장치(400)와 슬레이브 장치(DEV(1), DEV(2)... DEV(i), DEV(j), DEV(k)) 간에는 통신채널(COM_CHANNEL) 및 캘리브래이션 채널이 구비된다. 캘리브래이션 채널(CAL_CHANNEL)을 통해 슬레이브 장치(DEV(1), DEV(2)... DEV(i), DEV(j), DEV(k))로부터 신호가 출력되면 마스터 장치(400)는 자신이 입력받은 신호를 바로 캘리브래이션 채널(CAL_CHANNEL)을 통하여 슬레이브 장치(DEV(1), DEV(2)... DEV(i), DEV(j), DEV(k))로 피드백한다. 마스터 장치(400) 내부의 도면부호 '401'을 참조하면, 수신단(RX)은 캘리브래이션 채널(CHANNEL)로 전달되는 신호를 입력받고 수신단(RX)을 통하여 입력된 신호가 바로 송신단(TX)을 통하여 출력되는 것을 확인할 수 있다.

도 5에서는 캘리브래이션 채널(CAL_CHANNEL)이 2개의 실리콘 관통 비아로 형성되어 각각의 실리콘 관통 비아가 한방향으로만 신호를 전송하는 예를 도시하였지만, 캘리브래이션 채널(CAL_CHANNEL)이 하나의 실리콘 관통 비아로 형성되고 하나의 실리콘 관통 비아가 양방향으로 신호를 전달하도록 설계될 수도 있음은 당연하다.

또한, 도 5에서는 캘리브래이션 채널(CAL_CHANNEL)과 통신채널(COM_CHANNEL)이 별개의 채널로 도시되었지만, 통신채널(COM_CHANNEL) 중 하나의 채널을 캘리브래이션 채널로 사용할 수도 있다. 이 경우 해당 통신채널(COM_CHANNEL)은 캘리브래이션 동작시에는 캘리브래이션 채널의 역할을 수행하고, 노멀동작시에는 통신채널의 역할을 수행하면 된다.

도 6은 본 발명에 따른 슬레이브 장치(DEV(i))의 일실시예 구성도이다.

도 6에 도시된 바와 같이, 슬레이브 장치(DEV(i))는, 커맨드 디코더(610); 내부회로(620), 캘리브래이션 신호 생성부(630), 선택부(640), 송신지연부(650), 전송부(660), 캘리브래이션부(670)를 포함한다.

커맨드 디코더(610)는 마스터 장치(400)로부터 인가되는 커맨드(CMD)를 디코딩해 내부회로(620)의 동작을 제어한다. 커맨드(CMD)의 종류는 슬레이브 장치(DEV(i))가 어떠한 기능을 수행하는 장치인지에 따라서 달라진다. 예를 들어, 슬레이브 장치(DEV(i))가 메모리장치라면 리드/라이트 등의 명령이 인가될 것이고, 슬레이브 장치(DEV(i))가 연산을 수행하는 연산장치라면 각종 연산과 관련된 커맨드가 인가될 것이다. 마스터 장치(400)로부터 인가되는 커맨드(CMD)가 캘리브래이션 동작을 하라는 캘리브래이션 커맨드인 경우에, 커맨드 디코더(610)는 캘리브래이션 동작을 활성화시키는 캘리브래이션 활성화신호(CAL_EN)를 활성화시킨다. 또한, 캘리브래이션 활성화신호(CAL_EN)의 활성화 이후에 다운신호(DOWN)가 비활성화되면 커맨드 디코더(610)는 캘리브래이션 활성화신호(CAL_EN)를 비활성화시킨다. 후술하겠지만, 다운신호(DOWN)가 비활성화되었다는 것은 슬레이브 장치(DEV(i))의 캘리브래이션 동작이 완료되었음을 의미한다.

내부회로(620)는 디바이스 장치(DEV(i))의 주요 기능을 수행하는 회로를 의미한다. 디바이스 장치(DEV(i))가 메모리장치라면 내부회로(620)는 데이터를 저장하는 회로가 될 것이고, 디바이스 장치(DEV(i))가 연산장치라면 내부회로(620)는 각종 연산로직을 포함하는 회로가 될 것이다. 내부회로(620)에서 출력되는 송신신호(OUT)는 내부회로(620)의 동작에 의해 생성되어 마스터 장치(400)로 전송될 신호를 나타낸다.

캘리브래이션 신호 생성부(630)는 캘리브래이션 활성화신호가 활성화되면 주기적으로 활성화되는 캘리브래이션 신호(CAL_P)를 생성한다. 캘리브래이션 신호(CAL_P)는 슬레이브 장치(DEV(i))와 마스터 장치(400) 간의 플라이트 타임을 측정하기 위해 사용되는 신호이다.

선택부(640)는 노멀 동작시에는 내부회로(620)에서 출력되는 송신신호(OUT)를 선택하여 출력하고 캘리브래이션 동작시에는 캘리브래이션 신호(CAL_P)를 선택하여 출력한다. 선택부(640)의 선택동작은 캘리브래이션 활성화신호(CAL_EN)에 응답하여 이루어진다.

송신지연부(650)는 내부회로(620)에서 출력되는 송신신호(OUT), 즉 마스터 장치(400)로 송신할 신호를 지연시키기 위한 구성이다. 본 발명에서는 캘리브래이션부(670)에 의해 측정된 플라이트 타임에 따라서 송신지연부(650)의 지연값이 결정되는데, 이에 대한 자세한 내용은 도면과 함께 후술하기로 한다.

전송부(660)는 송신지연부(650)에 의해 지연된 송신신호(C2)를 마스터 장치(400)로 출력하기 위한 구성이다. 송신지연부(650)에 의해 지연된 송신신호(C2)는 통신채널(COM_CHANNEL)을 통하여 마스터 장치(400)로 전송된다. 전송부(660)는 캘리브래이션 활성화신호(CAL_EN)의 비활성화시에 동작하며, 캘리브래이션 활성화신호(CAL_EN)가 활성화되면 동작하지 않는다. 참고로, 통신채널(COM_CHANNEL)을 통하여 마스터 장치(400)로부터 슬레이브 장치(DEV(i))로 전달되는 신호를 수신하기 위한 수신부가 슬레이브 장치(DEV(i)) 내에 구비되지만, 도 6에서는 이에 대한 도시를 생략하였다.

캘리브래이션부(670)는 캘리브래이션 채널(CAL_CHANNEL)을 이용하여 캘리브래이션 신호(CAL_P)의 플라이트 타임을 측정하고, 그 측정결과에 따라 송신지연부(650)의 지연값을 조절한다. 캘리브래이션부(670)는 측정된 플라이트 타임만큼 송신지연부(650)의 지연값을 줄여 플라이트 타임에 의한 영향을 없앤다. 즉, 캘리브래이션부(670)의 동작이 완료되면 송신지연부(650)는 [초기 지연값(캘리브래이션 동작 이전의 지연값)-플라이트 타임]만큼의 지연값을 갖게 된다.

슬레이브 장치(DEV(i)) 이외에 슬레이브 장치들(DEV(1), DEV(2)...DEV(j), DEV(k))도 도 6과 동일하게 구성된다. 따라서 각각의 슬레이브 장치들(DEV(1), DEV(2)...DEV(i), DEV(j), DEV(k))은 모두 자신의 플라이트 타임에 따라서 송신지연부(650)의 지연값을 조절하게 된다. 그 결과 슬레이브 장치들((DEV(1), DEV(2)...DEV(i), DEV(j), DEV(k))마다 플라이트 타임이 서로 달라져서 발생하는 타이밍상의 문제는 해소된다.

도 7은 도 6의 캘리브래이션부(670)와 송신지연부(650)를 상세히 도시한 도면이다.

도 7에 도시된 바와 같이, 캘리브래이션부(670)는 캘리브래이션 지연부(710), 캘리브래이션 전송부(TX_CAL), 캘리브래이션 수신부(RX_CAL), 위상비교부(720), 지연제어부(730), 업데이트부(740)를 포함한다.

캘리브래이션 활성화신호(CAL_EN)가 활성화된 캘리브래이션 동작 구간 동안에, 선택부(640)는 캘리브래이션 신호(CAL_P)를 선택하여 출력한다. 즉, 캘리브래이션 동작 구간 동안에 C1노드의 신호는 캘리브래이션 신호(CAL_P)가 된다. 이하에서는 C1노드의 신호를 캘리브래이션 신호라 하고, 캘리브래이션 신호(C1)가 송신지연부(650)에 의해 지연된 신호(C2)를 제1신호라 하고, 캘리브래이션 신호(C1)가 캘리브래이션 지연부(710)에 의해 지연된 신호(C3)를 제2신호라고 칭하기로 한다.

캘리브래이션 지연부(710)는 캘리브래이션 신호(C1)를 지연시켜 제2신호(C3)를 출력한다. 캘리브래이션 지연부(710)의 지연값은 지연제어부(730)의 출력신호(S<0:N>) 중 어느 신호가 활성화되는지에 따라서 달라진다. 신호(S<0>)가 활성화되면 가장 적은 지연값을 가지며 신호(S<N>)가 활성화되면 가장 큰 지연값을 가진다.

지연제어부(730)는 초기값으로 자신의 출력신호(S<0:N>) 중 하나를 활성화시키고, 다운신호(DOWN)가 활성화되면 한 동작주기마다 캘리브래이션 지연부(710)의 지연값을 줄여나간다. 즉, 지연제어부(730)의 출력신호중 S<8>이 활성화되어 있다가 다운신호(DOWN)가 활성화된 상태로 한 동작주기가 지나면 S<7>이 활성화된다. 마찬가지로 다운신호(DOWN)가 활성화된 상태로 다시 한 동작주기가 지나면 S<6>이 활성화된다. 이러한 지연제어부(730)와 캘리브래이션 지연부(710)의 내부 구성은 지연고정루프(DLL)의 지연라인 등에서 흔히 볼 수 있는 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게는 잘 알려져 있다.

송신지연부(650)는 캘리브래이션 지연부(710)와 동일하게 구성되는데, 지연제어부(730)의 출력신호(S<0:N>)를 직접 입력받지 않고, 업데이트부(740)를 통하여 입력받는다는 차이점을 갖는다. 즉, 송신지연부(650)는 업데이트부(740)의 출력신호(SN<0:N>)에 따라 지연값이 결정된다.

업데이트부(740)는 낸드게이트(741), 패스게이트(PG_0, PG1, PG_N), 및 래치(LAT_0, LAT_1, LAT_N)를 포함하여 구성된다. 낸드게이트(741)로 입력되는 캘리브래이션 활성화 신호(CAL_EN)와 파워 업 신호(PWRUP) 중 하나가 '로우'로 비활성화되면 패스게이트(PG_0, PG_1, PG_N)가 턴온되어 지연제어부(730)의 출력신호(S<0:N>)와 업데이트부(740)의 출력신호(SN<0:N>)가 동일해진다. 그러나 캘리브래이션 활성화 신호(CAL_EN)와 파워 업 신호(PWRUP) 모두 '하이'상태이면 패스게이트(PG_0, PG_1, PG_N)가 오프되고 업데이트부(740)의 출력신호(SN<0:N>)는 래치(LAT_0, LAT_1, LAT_N)에 저장된 값이 계속 유지된다. 파워업 신호(PWRUP)는 슬레이브 장치(DEV(i))의 전원이 불안정한 초기 동작 구간에는 '로우'상태를 유지하다가 슬레이브 장치(DEV(i))의 전원이 안정화되면 '하이'상태를 유지하는 신호이다. 따라서, 슬레이브 장치(DEV(i))의 초기 동작 구간에서는 패스게이트(PG_0, PG1, PG_N)가 턴온되고, 슬레이브 장치(DEV(i))의 초기 동작 구간 이후에는 캘리브래이션 활성화 신호(CAL_EN)의 논리 레벨에 따라 패스게이트(PG_0, PG_1, PG_N)의 턴온 여부가 결정된다.

간단하게 업데이트부(740)는 캘리브래이션 지연부(710)와 송신지연부(650)의 초기 지연값을 동일하게 하고, 캘리브래이션 동작 중에는 캘리브래이션 지연부(710)의 지연값만 변경시키고, 캘리브래이션 동작이 끝난 이후에 캘리브래이션 지연부(710)와 송신지연부(650)의 지연값이 동일하게 하는 역할을 수행한다고 이해될 수 있다.

캘리브래이션 전송부(TX_CAL)는 캘리브래이션 채널(CAL_CHANNEL)을 이용하여 제2신호(C3)를 마스터 장치로 전송하고, 캘리브래이션 수신부(RX_CAL)는 마스터 장치(400)로부터 피드백된 제2신호(FB_CAL)를 수신한다.

위상비교부(720)는 피드백된 제2신호(FB_CAL)와 제1신호(C2)의 위상을 비교하고, 피드백된 제2신호(FB_CAL)의 위상이 제1신호(C2)의 위상보다 뒤쳐지는 경우에 다운신호(DOWN)를 '하이'로 활성화한다. 피드백된 제2신호(FB_CAL)의 위상이 제1신호(C2)의 위상보다 앞서는 경우에 다운신호(DOWN)는 '로우'로 비활성화된다.

이제 캘리브래이션부(670)의 전체적인 동작에 대해 살펴보기로 한다. (1)먼저, 슬레이브 장치(DEV(i))의 초기동작시에 [캘리브래이션 지연부(710)의 지연값=송신지연부(650)의 지연값]인 상태를 유지한다. (2)캘리브래이션 동작이 시작되면 제2신호(C3)는 캘리브래이션 채널(CAL_CHANNEL)을 통해 마스터 장치(400)까지 전송되었다가 돌아온다. (3)피드백된 제2신호(FB_CAL)와 제1신호(C2)의 위상이 비교되고 그 결과 다운신호(DOWN)가 활성화되면 캘리브래이션 지연부(710)의 지연값이 줄어든다. 이때 업데이트부(740)에 의해 송신지연부(650)의 지연값은 변하지 않고 유지된다. (2),(3)의 동작이 수차례 반복되면 캘리브래이션 지연부(710)의 지연값은 계속 줄어들게 되고, 결국 [캘리브래이션 지연부(710)의 지연값+플라이트 타임=송신지연부(650)의 지연값]이 된다. [캘리브래이션 지연부(710)의 지연값+플라이트 타임=송신지연부(650)의 지연값]이 되면 다운신호(DOWN)가 비활성화되며, 그 결과 캘리브래이션 활성화신호(CAL_EN)가 비활성화되고, 업데이트부(740)의 동작을 통해 캘리브래이션 지연부(710)의 지연값과 송신지연부(650)의 지연값이 동일해진다. 결국, 송신지연부(650)의 지연값은 [송신지연부(650)의 초기지연값-플라이트 타임]으로 조정된다.

도 8은 캘리브래이션부(670)의 동작을 도시한 타이밍도이다.

도 8을 참조하면, 캘리브래이션 동작이 시작되기 전에 캘리브래이션 지연부(710)와 송신지연부(650)는 동일한 초기값을 갖는다. S<0:N>중 S<7>이 활성화되고, SN<0:N>중 SN<7>이 활성화되어 있음이 도면을 통해 나타난다.

캘리브래이션 활성화신호(CAL_EN)가 '하이'로 활성화되면 캘리브래이션 동작이 시작된다. 주기적으로 활성화되는 캘리브래이션 신호(C1)는 송신지연부(650)에 의해 지연되어 제1신호(C2)가 된다. 또한 캘리브래이션 신호(C1)가 캘리브래이션 지연부에 의해 지연되어 제2신호(C3)가 된다. 제2신호(C3)는 슬레이브 장치(DEV(i))로부터 마스터 장치(400)로 전송되었다가 돌아와 피드백된 제2신호(FB_CAL)가 된다. 위상비교부(720)에 의해 제1신호(C2)와 피드백된 제2신호(FB_CAL)의 위상이 비교되고, 그 결과 다운신호(DOWN)가 활성화된다. 그리고 다운신호에 의해 캘리브래이션 지연부(710)의 지연값이 줄어든다. 즉, S<0:N> 중 S<6>이 활성화된다.

상기와 같은 동작의 반복에 의해, 캘리브래이션 지연부(710)의 지연값은 계속 줄어들며, 결국 피드백된 제2신호(FB_CAL)의 위상과 제1신호(C2)의 위상이 동일해지고, 그 결과 다운신호(DOWN)가 '로우'로 비활성화되어 캘리브래이션 활성화신호(CAL_EN)가 '로우'로 비활성화되며 캘리브래이션 동작이 완료된다. 그리고 업데이트부(740)에 의해 캘리브래이션 지연부(710)의 지연값과 송신지연부(650)의 지연값이 동일하게 조절된다. 캘리브래이션 동작의 종료 이후에 S<0:7> 중 S<4>가 활성화되고, SN<0:7> 중 S<4>가 활성화되는 것으로부터 캘리브래이션 지연부(710)와 송신지연부(650)의 지연값이 동일해지는 것을 확인할 수 있다.

도 9는 본 발명에 따른 마스터 장치(400)와 슬레이브 장치들(DEV(i), DEV(j), DEV(k)) 간의 신호 전송 타이밍을 나타낸 도면이다.

도 9를 참조하면, 마스터 장치(400)로부터 슬레이브 장치(DEV(i), DEV(j), DEV(k))로 전달되는 커맨드(CMD)와 데이터(D)는 각각 X(i), X(j), X(k)만큼 지연된다. 그리고 슬레이브 장치(DEV(i))는 도 3 대비 2*X(i)시간만큼 빠른 타이밍에 자신의 출력데이터(Q)를 마스터 장치(400)로 전송한다. 마찬가지로 슬레이브 장치(DEV(j))는 도 3대비 2*X(j)시간 만큼 빠른 타이밍에 자신의 출력데이터(Q)를 마스터 장치(400)로 전송하고, 슬레이브 장치(DEV(k))는 도 3대비 2*X(k)시간 만큼 빠른 타이밍에 자신의 출력데이터(Q)를 마스터 장치(400)로 전송한다.

도 9에 따르면, 마스터 장치(400)가 어떠한 슬레이브 장치(DEV(i), DEV(j), DEV(k))와 통신하던지, 항상 동일한 시간에 데이터(Q)를 전송받는다는 것, 즉 슬레이브 장치((DEV(i), DEV(j), DEV(k)) 간의 플라이트 타임 차이로 인해 발생하는 문제가 사라지는 것을 확인할 수 있다.

도 4 내지 도 8을 다시 참조하여, 본 발명에 따른 마스터 장치와 슬레이브 장치를 포함하는 시스템의 동작에 대해 알아본다.

본 발명에 따른 시스템의 동작방법은, 슬레이브 장치(DEV(i))가 마스터 장치(400)에 캘리브래이션 신호(OUT_CAL)를 전송하는 단계; 마스터 장치(400)가 자신이 전달받은 캘리브래이션 신호를 슬레이브 장치(DEV(i))로 피드백하는 단계; 슬레이브 장치(DEV(i))가 피드백된 캘리브래이션 신호(FB_CAL)를 이용하여 플라이트 타임을 측정하는 단계; 및 슬레이브 장치가 플라이트 타임을 이용하여 자신이 마스터 장치(400)로 전송할 통신신호의 지연값을 조절하는 단계를 포함한다.

시스템 내에는 다수의 슬레이브 장치(DEV(i), DEV(j), DEV(k))가 포함될 수 있으며, 각각의 슬레이브 장치(DEV(i), DEV(j), DEV(k))와 마스터장치(400)마다 상기 단계들이 수행될 수 있다.

통신신호의 지연값은 통신신호의 초기지연값으로부터 측정된 플라이트 타임만큼 줄어든다. 따라서 슬레이브 장치(DEV(i))의 통신신호의 지연값은 [초기지연값-2*X(i)], 슬레이브 장치(DEV(j))의 통신신호의 지연값은 [초기지연값-2*X(j)], 슬레이브 장치의 통신신호의 지연값은 [초기지연값-2*X(k)]로 조절된다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

610: 커맨드 디코더 620: 내부회로
630: 캘리브래이션 신호 생성부 640: 선택부
650: 송신지연부 660: 전송부
670: 캘리브래이션부

Claims

마스터 장치와 통신하는 슬레이브 장치에 있어서,
상기 마스터 장치와 통신하기 위한 통신채널에 송신신호를 전송하는 전송부;
상기 송신신호를 지연시키는 송신지연부; 및
상기 마스터 장치와 연결된 캘리브래이션 채널에 캘리브래이션 신호를 전송하고 상기 마스터 장치로부터 상기 캘리브래이션 채널을 통해 피드백된 캘리브래이션 신호를 수신해, 상기 캘리브래이션 신호와 상기 피드백된 캘리브래이션 신호 간의 지연값 차이에 대응하는 값만큼 상기 송신지연부의 지연값을 줄이는 캘리브래이션부
를 포함하는 슬레이브 장치.
제 1항에 있어서,
상기 통신채널과 상기 캘리브래이션 채널은 상기 마스터 장치와 상기 슬레이브 장치 간에 연결된 동일한 전도체를 사용하는
슬레이브 장치.
제 1항에 있어서,
상기 송신지연부는 초기 지연값-(상기 캘리브래이션 신호와 상기 피드백된 캘리브래이션 신호간의 지연값 차이에 대응하는 값) 만큼의 지연값을 가지는
슬레이브 장치.
삭제
마스터 장치와 통신하는 슬레이브 장치에 있어서,
상기 마스터 장치와 통신하기 위한 통신채널에 송신신호를 전송하는 전송부;
상기 마스터 장치와 연결된 캘리브래이션 채널을 통하여 캘리브래이션 신호의 플라이트 타임을 측정하는 캘리브래이션부; 및
상기 캘리브래이션부의 측정결과에 의해 결정되는 지연값으로 상기 슬레이브 장치가 상기 전송부로 송신하는 상기 송신신호를 지연시키는 송신지연부를 포함하고,
상기 송신지연부는 상기 캘리브래이션부의 동작시에는 상기 캘리브래이션 신호를 지연시켜 제1신호로 출력하고,
상기 캘리브래이션부는
상기 캘리브래이션 신호를 지연시켜 제2신호로 출력하며, 상기 송신지연부와 동일한 초기 지연값을 가지는 캘리브래이션 지연부;
상기 제2신호를 상기 캘리브래이션 채널을 통해 상기 마스터장치로 전송하기 위한 캘리브래이션 전송부;
상기 마스터장치로부터 상기 캘리브래이션 채널을 통해 피드백되어 돌아오는 피드백된 상기 제2신호를 수신하는 캘리브래이션 수신부;
상기 피드백된 제2신호와 상기 제1신호의 위상을 비교하는 위상비교부;
상기 위상비교부의 비교결과에 따라 상기 캘리브래이션 지연부의 지연값을 조절하는 지연제어부; 및
상기 캘리브래이션의 동작 완료시에 상기 송신지연부가 상기 캘리브래이션 지연부와 동일한 지연값을 갖도록 상기 송신지연부의 지연값을 조절하는 업데이트부를 포함하는
슬레이브 장치.
제 5항에 있어서,
상기 캘리브래이션부의 동작은,
상기 피드백된 제2신호와 상기 제1신호의 위상이 동일해지면 완료되는
슬레이브 장치.
제 1항에 있어서,
상기 마스터 장치와 상기 슬레이브 장치는,
동일한 칩 패키지 내부에 구비되는
슬레이브 장치.
제 7항에 있어서,
상기 마스터 장치와 상기 슬레이브 장치간의 상기 통신채널 및 상기 캘리브래이션 채널은,
관통 실리콘 비아(Through Silicon Via)로 형성되는
슬레이브 장치.
마스터 장치;
상기 마스터 장치의 제어를 받는 다수의 슬레이브 장치;
상기 마스터 장치와 상기 다수의 슬레이브 장치 간의 통신 채널; 및
상기 마스터 장치와 상기 다수의 슬레이브 장치 간의 캘리브래이션 채널을 포함하고,
상기 다수의 슬레이브 장치 각각은
상기 통신 채널에 송신신호를 전송하는 전송부;
상기 송신신호를 지연시키는 송신지연부; 및
상기 캘리브래이션 채널에 캘리브래이션 신호를 전송하고 상기 마스터 장치로부터 상기 캘리브래이션 채널을 통해 피드백된 캘리브래이션 신호를 수신해, 상기 캘리브래이션 신호와 상기 피드백된 캘리브래이션 신호 간의 지연값 차이에 대응하는 값만큼 상기 송신지연부의 지연값을 줄이는 캘리브래이션부를 포함하는
마스터 장치와 슬레이브 장치를 포함하는 시스템.
제 9항에 있어서,
상기 다수의 슬레이브 장치는,
하나의 칩 패키지 내부에 구비되는
마스터 장치와 슬레이브 장치를 포함하는 시스템.
제 10항에 있어서,
상기 마스터 장치와 상기 다수의 슬레이브 장치간의 상기 통신채널 및 상기 캘리브래이션 채널은,
관통 실리콘 비아(Through Silicon Via)로 형성되는
마스터 장치와 슬레이브 장치를 포함하는 시스템.
제 10항에 있어서,
상기 송신지연부는 초기지연값-(상기 캘리브래이션 신호와 상기 피드백된 캘리브래이션 신호간의 지연값 차이에 대응하는 값) 만큼의 지연값을 가지는
마스터 장치와 슬레이브 장치를 포함하는 시스템.
적층되어 형성되는 다수의 슬레이브 장치;
인터포저를 통해 상기 적층되어 있는 다수의 슬레이브 장치와 연결되어 상기 다수의 슬레이브 장치를 제어하는 마스터 장치;
상기 마스터 장치와 상기 다수의 슬레이브 장치 간의 통신 채널; 및
상기 마스터 장치와 상기 다수의 슬레이브 장치 간의 캘리브래이션 채널을 포함하고,
상기 다수의 슬레이브 장치 각각은
상기 통신 채널에 송신신호를 전송하는 전송부;
상기 송신신호를 지연시키는 송신지연부; 및
상기 캘리브래이션 채널에 캘리브래이션 신호를 전송하고 상기 마스터 장치로부터 상기 캘리브래이션 채널을 통해 피드백된 캘리브래이션 신호를 수신해, 상기 캘리브래이션 신호와 상기 피드백된 캘리브래이션 신호 간의 지연값 차이에 대응하는 값만큼 상기 송신지연부의 지연값을 줄이는 캘리브래이션부를 포함하는
칩 패키지.
제 13항에 있어서,
상기 송신지연부는 초기 지연값-(상기 캘리브래이션 신호와 상기 피드백된 캘리브래이션 신호 간의 지연값 차이에 대응하는 값) 만큼의 지연값을 가지는
칩 패키지.
제 13항에 있어서,
상기 마스터 장치와 상기 다수의 슬레이브 장치 간의 상기 통신채널 및 상기 캘리브래이션 채널은,
관통 실리콘 비아(Through Silicon Via)로 형성되는
칩 패키지.
제 13항에 있어서,
상기 마스터 장치는 메모리 콘트롤러이고,
상기 다수의 슬레이브 장치는 메모리장치인
칩 패키지.
마스터 장치와 슬레이브 장치를 포함하는 시스템의 동작방법에 있어서,
상기 슬레이브 장치가 상기 마스터 장치에 캘리브래이션 신호를 전송하는 단계;
상기 마스터 장치가 자신이 전달받은 상기 캘리브래이션 신호를 상기 슬레이브 장치로 피드백하는 단계;
상기 슬레이브 장치가 자신이 전송한 캘리브래이션 신호와 상기 마스터 장치로부터 피드백된 캘리브래이션 신호의 지연값 차이를 이용하여 플라이트 타임을 측정하는 단계; 및
상기 슬레이브 장치가 상기 플라이트 타임에 대응하는 값만큼 상기 마스터 장치로 전송할 통신신호의 지연값을 줄이는 단계
를 포함하는 동작방법.
제 17항에 있어서,
상기 시스템은 다수의 슬레이브 장치를 포함하고,
각각의 슬레이브 장치와 상기 마스터 장치 간에 상기 단계들이 수행되는
동작방법.
제 17항에 있어서,
상기 통신신호의 지연값은,
상기 통신신호의 초기지연값으로부터 상기 플라이트 타임만큼 줄어드는
동작방법.