CN102467955B - 半导体装置和层叠半导体存储装置 - Google Patents

Abstract

本发明提供一种半导体装置，包括：参考延迟值检测单元，被配置为接收源信号并将源信号延迟以产生参考延迟信号；工艺延迟值检测单元，被配置为接收源信号并将源信号延迟以产生工艺延迟信号；以及信号发生单元，被配置为接收参考延迟信号和工艺延迟信号，接收输入信号，并且基于参考延迟信号和工艺延迟信号而以可变的方式将输入信号延迟以产生输出信号。

Description

半导体装置和层叠半导体存储装置

相关申请的交叉引用

本申请要求2010年10月29日在韩国知识产权局提交的韩国专利申请No.10-2010-0106880的优先权，其全部内容通过引用合并在本文中。

技术领域

本申请涉及半导体装置，更具体而言涉及层叠半导体存储装置。

背景技术

层叠有多个存储芯片的三维布置结构被用来提高半导体存储器的集成度。可以将使用三维布置结构的半导体存储装置称为层叠半导体存储装置。

在层叠半导体存储装置中，每个存储芯片可以被称为分片(slice)，并且可以根据层叠半导体存储装置的层叠机制而以不同的方式将分片彼此耦合。层叠半导体存储装置的层叠机制可以包括系统级封装(systeminpackage，SIP)方法、封装体级封装(packageonpackage，POP)方法、穿通硅通孔(through-siliconvia，TSV)方法等。根据封装机制，可以使用球形物、导线或凸块将分片彼此电连接。已经提出了TSV方法作为一种层叠方案，其用来克服由于与控制器的距离的缘故而导致的传输速度降低、数据带宽的不足、以及由于与封装相关的各种不定因素而导致的数据传输特性的恶化。

图1是使用常见的TSV方法的层叠半导体存储装置的示意图。图1所示的层叠半导体存储装置具有主芯片Master控制多个从芯片Slave的配置。图1所示的常见的层叠半导体存储装置的操作如下。

当从层叠半导体存储装置的主芯片产生读取或写入命令时，主芯片将第一时序信号AYP传送到多个从芯片Slave。第一时序信号AYP可以用作由多个从芯片Slave所产生的用于读取或写入操作的各种时序信号的源信号。第一时序信号AYP也可以单独地存在于多个从芯片Slave的每个从芯片Slave中，而多个从芯片Slave也可以经由单个路径(例如TSV方法中的TSV)来共用一个第一时序信号AYP。出于布图和可用面积的考虑，现有的使用TSV方法的层叠半导体存储装置中的TSV的数量已逐渐减少，使得图1所示的第一时序信号AYP可以由单个信号构成，所述单个信号经由多个从芯片Slave共用的单个路径(例如，TSV)来传送。

在接收第一时序信号AYP之后，多个从芯片Slave通过各个时序信号发生单元100来产生用于读取或写入操作的各种时序信号。稍后将会参照图2来描述各种时序信号。多个从芯片Slave中的每个产生用于读取操作的第二时序信号PIN。第二时序信号PIN包括当多个从芯片Slave将数据传送到主芯片时所需要的同步信息。主芯片与第二时序信号PIN同步地接收从多个从芯片Slave传送的数据。在图1所示的层叠半导体存储装置中，多个从芯片Slave可以共用向主芯片传送的第二时序信号PIN所用的单个路径。另外，所述多个从芯片Slave可以共用向主芯片传送的数据所用的单个路径。因此，第二时序信号PIN应当以准确的定时被激活。更具体地，由于多个从芯片Slave和主芯片共用所传送的数据所用的路径以及所传送的第二时序信号PIN所用的路径，因此对于每个从芯片Slave而言必须在使用路径的时间内准确地传送数据和第二时序信号PIN。在此，第二时序信号PIN的歪斜(skew)可能存在问题。每个从芯片Slave在从第一时序信号AYP被触发的时间点开始经过预定的时间之后产生第二时序信号PIN。然而，每个从芯片Slave所产生的第二时序信号PIN可能由于PVT(process，voltage，temperature，工艺、电压、温度)偏差而偏离目标时间点。另外，由于每个从芯片Slave可能由不同的晶片制造而成而不是由相同的晶片制造而成，因此第二时序信号PIN显著地受到工艺偏差的影响。第二时序信号PIN的这种歪斜使时序余量减少，导致例如数据眼(dataeye)的有效数据区减小。

常见的层叠半导体装置的一个问题是由于歪斜而导致的操作恶化。除第二时序信号PIN外，每个从芯片Slave的内部信号的歪斜也使层叠半导体存储装置的操作特性恶化。另外，各个内部信号的时序余量正随着半导体存储装置的高速操作逐渐减少。就这点而言，越来越需要一种能够校正每个从芯片Slave的内部信号的歪斜的层叠半导体存储装置。

图2是图1所示的常见的时序信号发生单元100的详细框图。

如上所述，每个从芯片Slave所包括的时序信号发生单元100产生该从芯片slave的读取和写入操作所需要的内部时序信号。内部时序信号可以包括第一应用信号YI、第二应用信号BWEN、第三应用信号IOSTBP和第二时序信号PIN。第一应用信号YI用于在读取或写入操作中控制分段输入/输出线与位线和取反位线之间的电连接。第二应用信号BWEN用于在写入操作中控制彼此不同的输入/输出线之间的电连接。第三应用信号IOSTBP用于在读取操作中控制彼此不同的线之间的电连接。第二时序信号PIN从时序信号发生单元100的最后的端子输出，并且包括如上所述的当多个从芯片Slave将数据传送到主芯片时所需要的同步信息。时序信号发生单元100包括多个延迟电路110、120、130和140。如果接收到第一时序信号AYP，则多个延迟电路110、120、130和140的输出单元分别输出第一应用信号YI、第二应用信号BWEN、第三应用信号IOSTBP和第二时序信号PIN。如上所述，第二时序信号PIN是从构成时序信号发生单元100的延迟电路的最后的端子输出的。这意味着，相比于第一应用信号YI、第二应用信号BWEN和第三应用信号IOSTBP的数量，从第一时序信号AYP的接收到第二时序信号PIN的产生可能存在许多晶体管，因此在第二时序信号PIN中会产生由于PVT偏差而导致的最大的歪斜。

图1所示的第三时序信号Pre_AYP从主芯片传送到多个从芯片Slave，且第三时序信号Pre_AYP比第一时序信号AYP提前，并且第三时序信号Pre_AYP包括从主芯片传送到多个从芯片Slave的地址信号(未图示)的接收时序信息。

发明内容

因此，需要一种可以克服上述问题的改进的半导体装置。但应当理解的是，本发明的一些方面并不一定克服这些问题。

在以下的描述中，某些方面和实施例将是清楚的。应当理解的是这些方面和实施例仅仅是示例性的，并且从广义上来说，本发明在不具备这些方面和实施例中的一个或更多个特征的情况下也能实施。

在一个示例性的实施例中，一种半导体装置可以包括：参考延迟值检测单元，所述参考延迟值检测单元被配置为接收源信号并将源信号延迟以产生参考延迟信号；工艺延迟值检测单元，所述工艺延迟值检测单元被配置为接收源信号并将源信号延迟以产生工艺延迟信号；以及信号发生单元，所述信号发生单元被配置为接收参考延迟信号和工艺延迟信号，接收输入信号，并且基于参考延迟信号和工艺延迟信号而以可变的方式延迟输入信号以产生输出信号。

在另一个示例性的实施例中，一种用于延迟半导体装置的信号的方法可以包括以下步骤：将参考延迟值与工艺延迟值进行比较；以及基于将参考延迟值与工艺延迟值进行比较所获得的比较结果而以可变的方式将输入信号延迟从而产生输出信号。

在另一个示例性的实施例中，一种层叠半导体存储装置可以包括：主芯片；和多个从芯片，其中所述多个从芯片被配置为共同地接收来自所述主芯片的输入信号并且包括可变延迟单元，所述可变延迟单元被配置为分别接收参考延迟值和工艺延迟值以基于参考延迟值和工艺延迟值而以可变的方式将输入信号延迟来产生输出信号。

在另一个示例性的实施例中，一种用于产生层叠半导体存储装置的信号的方法可以包括以下步骤：主芯片将第一时序信号传送到多个从芯片；每个从芯片将参考延迟值与工艺延迟值进行比较；并且每个从芯片基于由比较参考延迟值与工艺延迟值所获得的结果而以可变的方式将第一时序信号延迟来产生延迟时序信号。

在另一个示例性的实施例中，一种层叠半导体存储装置可以包括：主芯片；和多个从芯片，其中所述多个从芯片被配置为接收来自所述主芯片的输入信号，并且其中每个从芯片包括：第一延迟电路，所述第一延迟电路具有与工艺无关的延迟值；第二延迟电路，所述第二延迟电路具有与工艺有关的延迟值；以及延迟补偿电路，所述延迟补偿电路被配置为将所述与工艺无关的延迟值和所述与工艺有关的延迟值进行比较，并对输入信号的延迟值进行补偿。

附图说明

合并在本说明书中且构成本说明书的一部分的附图解释根据本发明的各个实施例，并且与说明书的描述部分一起用来解释本发明的原理。

图1是使用TSV方法的典型的层叠半导体存储装置的示意图；

图2是图1所示的典型的时序信号发生单元的详细框图；

图3是根据一个示例性实施例的层叠半导体存储装置的示意图；

图4是图3所示的时序信号发生单元和可变延迟单元的详细框图；以及

图5是图3和图4所示的可变延迟单元的电路图。

具体实施方式

现在将详细参考根据本发明的示例性实施例和附图中所图示的实例。只要有可能，在全部附图中将使用相同的附图标记来表示相同或相似的部分。

一个示例性的层叠半导体存储装置基于施加到每个从芯片Slave的PVT偏差而以可变的方式延迟第一时序信号AYP，从而校正可能出现在每个从芯片Slave中的歪斜。

图3是说明根据本发明的一个示例性实施例的层叠半导体存储装置的示意图。在图3所示的层叠半导体存储装置中，在从主芯片传送到多个从芯片Slave的第一时序信号AYP的接收端子t1与时序信号发生单元100之间还设置有可变延迟单元200。

可变延迟单元200可以被配置为检测每个从芯片Slave中的PVT偏差，通过基于PVT偏差而以可变的方式延迟第一时序信号AYP来产生延迟时序信号AYP1，并将延迟时序信号AYP1提供给时序信号发生单元100。

可变延迟单元200可以在每个从芯片Slave接收第一时序信号AYP之前检测每个从芯片Slave中的PVT偏差。相应地，可变延迟单元200检测每个从芯片Slave中的PVT偏差的操作可以是响应于在第一时序信号AYP之前被激活的信号(例如，第三时序信号Pre_AYP)来执行的。

可变延迟单元200可以将通过基于PVT偏差而以可变的方式延迟第一时序信号AYP所获得的延迟时序信号AYP1提供给时序信号发生单元100，使得每个从芯片Slave所包括的时序信号发生单元100可以产生在目标定时被激活的第二时序信号PIN。即，可以减少包括第二时序信号PIN的内部时序信号的歪斜。多个从芯片Slave的内部时序信号的歪斜可以通过可变延迟单元200来减少，使得可以增加在传送层叠半导体存储装置的信号的过程中的时序余量，从而在层叠半导体存储装置的高速操作中提供优势。此外，能够减少这种必要性：由于因内部时序信号的过度的歪斜的缘故而不将多个路径集成为单个路径，因此多个从芯片Slave应当使用多个路径用于传输第二时序信号PIN。在使用TSV方法的层叠半导体存储装置中，就布图、面积和集成度而言，减少对不必要的路径的需求是有益的。

图4是说明图3所示的时序信号发生单元100和可变延迟单元200的详细框图。如图3所示，可变延迟单元200可以被包括在每个从芯片Slave中，并且被耦接在第一时序信号AYP的接收端子与时序信号发生单元100的输入端子之间。如上所述，可变延迟单元200可以被配置为检测相应的从芯片Slave中的PVT偏差，并且将通过基于PVT偏差而以可变的方式延迟第一时序信号AYP所获得的延迟时序信号AYP1提供给时序信号发生单元100。时序信号发生单元100可以具有与图2所示的时序信号发生单元100实质上相同的结构。由于除了图2所示的时序信号发生单元100接收第一时序信号AYP而此处的时序信号发生单元100从可变延迟单元200接收延迟时序信号AYP1之外，此处的时序信号发生单元100可以与图2所示的时序信号发生单元100相似地操作，因此将省略其详细描述。

图5是说明图3和图4的可变延迟单元200的电路图。

可变延迟单元200被配置为检测相应的从芯片Slave中的PVT偏差，并通过基于PVT偏差而以可变的方式延迟输入信号“in”来产生输出信号“out”。在图3和图4中，输入信号“in”对应于第一时序信号AYP，而输出信号“out”对应于延迟时序信号AYP1。

可以通过对参考延迟值与工艺延迟值进行比较来执行对相应的从芯片Slave中的PVT偏差的检测。更准确地说，可变延迟单元200被配置为通过具有两种配置的延迟电路来延迟源信号“source”。具有两种配置的延迟电路可以包括基于PVT偏差而不同地改变延迟值的电路。一般而言，在半导体存储装置中，延迟电路一般可以具有两种配置。一种是利用RC延迟的延迟电路，而另一种是利用多个反相器的延迟电路。利用RC延迟的延迟电路具有与电阻值和电容值的乘积成比例的延迟时间，而利用多个反相器的延迟电路具有基于构成反相器的晶体管的电流量以及反相器的数量的延迟时间。因此，利用多个反相器的延迟电路的延迟时间显著地受到晶体管的操作特性的影响。相比于利用多个反相器的延迟电路，利用RC延迟的延迟电路的延迟时间可以对PVT偏差相对不敏感(例如，大约30％)。就这点而言，利用RC延迟的延迟电路和利用多个反相器的延迟电路是适用于可变延迟单元200的具有两种配置的延迟电路的。将延迟时间变化对PVT偏差相对不敏感的利用RC延迟的延迟电路的延迟时间称为参考延迟值(或与工艺无关的延迟值)，而将与利用RC延迟的延迟电路相比延迟时间变化对PVT偏差相对敏感的利用多个反相器的延迟电路的延迟时间称为工艺延迟值(或与工艺有关的延迟值)。具有两种配置的延迟电路可以包括基于PVT偏差而具有不同的延迟时间变化的所有延迟电路。但是，应当注意的是，具有两种配置的延迟电路(参见图5的附图标记210和220)包括利用RC延迟的延迟电路和利用多个反相器的延迟电路这一事实并不限定于用于实现本发明的必要元素。

如图5所示，可变延迟单元200可以包括参考延迟值检测单元210、工艺延迟值检测单元220和信号发生单元230。

参考延迟值检测单元210可以被配置为延迟源信号“source”并产生参考延迟信号d1。如图5所示，参考延迟值检测单元210可以包括具有电阻器R和电容器C的延迟电路。

工艺延迟值检测单元220可以被配置为延迟源信号“source”并产生工艺延迟信号d2。如图5所示，工艺延迟值检测单元220可以包括具有多个反相器IV的延迟电路。

信号发生单元230可以被配置为基于参考延迟信号d1和工艺延迟信号d2而以可变的方式延迟输入信号“in”，并产生输出信号“out”。

源信号“source”可以使用与输入信号“in”相比而较早地被激活的信号。在图3和图4中，源信号“source”可以对应于第三时序信号Pre_AYP。在图3和图4中，应当注意的是，本发明并不限定为使用第三时序信号Pre_AYP作为源信号“source”来作为实现本发明的前提条件。

参考延迟值检测单元210和工艺延迟值检测单元220可以用相同的方式接收并延迟源信号“source”。因此，由参考延迟值检测单元210和工艺延迟值检测单元220所产生的参考延迟信号d1的延迟时间与工艺延迟信号d2的延迟时间之差，可以是表示相应的从芯片Slave受到PVT偏差的影响的程度的信息。当工艺延迟信号d2的延迟时间比参考延迟信号d1的延迟时间短时，可以意味着相应的从芯片Slave的晶体管以高速操作。然而，当工艺延迟信号d2的延迟时间比参考延迟信号d1的延迟时间长时，则可以意味着相应的从芯片Slave的晶体管以低速操作。结果是，虽然可变延迟单元200以可变的方式延迟输入信号“in”以产生输出信号“out”，但可变延迟单元200在工艺延迟信号d2的延迟时间比参考延迟信号d1的延迟时间长时可以将输入信号“in”延迟第一延迟时间以将输出信号“out”输出，而当工艺延迟信号d2的延迟时间比参考延迟信号d1的延迟时间短时可以将输入信号“in”延迟比第一延迟时间长的第二延迟时间以将输出信号“out”输出。

信号发生单元230可以包括延迟信号发生部231、选择信号发生部232和信号输出部233。

延迟信号发生部231可以被配置为将输入信号“in”延迟第一延迟时间以产生第一延迟信号ind1，将输入信号“in”延迟第二延迟时间以产生第二延迟信号ind2。延迟信号发生部231可以包括第一延迟电路2311和第二延迟电路2312。第一延迟电路2311将输入信号“in”延迟第一延迟时间以产生第一延迟信号ind1，第二延迟电路2312将输入信号“in”延迟第二延迟时间以产生第二延迟信号ind2。第一延迟电路2311和第二延迟电路2312可以分别包括一般的延迟电路。

选择信号发生部232可以被配置为将参考延迟信号d1与工艺延迟信号d2进行比较，并产生选择信号sel。如图5所示，选择信号发生部232可以包括传输门2321、反相器2322、锁存电路2323和反相器2324。反相器2322将参考延迟信号d1反相。传输门2321响应于参考延迟信号d1和反相器2322的输出信号而允许工艺延迟信号d2通过。锁存电路2323锁存传输门2321的输出信号。反相器2324将锁存电路2323的输出信号反相，并将反相了的输出信号输出作为选择信号sel。如图5所示来配置的选择信号发生部232在参考延迟信号d1从高电平下降为低电平时将工艺延迟信号d2的逻辑值反相，以将工艺延迟值d2锁存作为选择信号sel。因此，当工艺延迟信号d2具有比参考延迟信号d1的高电平脉冲宽度长的高电平脉冲宽度时，选择信号发生部232将选择信号sel锁存为低电平。然而，当工艺延迟信号d2具有比参考延迟信号d1短的高电平脉冲宽度时，选择信号发生部232将选择信号sel锁存为高电平。

信号输出部233可以被配置为响应于选择信号sel来选择第一延迟信号ind1和第二延迟信号ind2中的一个，并输出所选择的信号作为输出信号“out”。如图5所示，信号输出部233可以包括反相器2331、传输门2332和传输门2333。反相器2331将选择信号sel反相并输出。传输门2332响应于反相器2331的输出信号和选择信号sel而允许第一延迟信号ind1通过，并输出第一延迟信号ind1作为输出信号“out”。传输门2333响应于选择信号sel和反相器2331的输出信号而允许第二延迟信号ind2通过，并输出第二延迟信号ind2作为输出信号“out”。图5所示的信号输出部233在选择信号sel处于高电平时输出第二延迟信号ind2作为输出信号“out”，而在选择信号sel处于低电平时输出第一延迟信号ind1作为输出信号“out”。

根据一个示例性实施例的如图3至图5所示的层叠半导体存储装置的特征在于，每个从芯片Slave基于PVT偏差而以可变的方式延迟第一时序信号AYP，以校正其内部信号的歪斜。这样的特征不仅仅限于半导体存储装置。本发明能够应用于层叠半导体装置。

另外，根据一个实施例的如图3至图5所示的层叠半导体存储装置的特征在于，可以通过检测参考延迟值与工艺延迟值来获知受PVT偏差影响的程度。这样的特征不仅仅限于层叠半导体存储装置。通过检测参考延迟值与工艺延迟值来补偿所受到的PVT偏差的影响可以应用于所有类型的半导体存储装置，以及层叠半导体存储装置。

根据一个实施例的如图5所示的可变延迟单元200基于通过比较参考延迟值与工艺延迟值所获得的结果而将第一延迟信号ind1和第二延迟信号ind2中的一个输出作为延迟时序信号AYP1。如图5所示，由于出于简便的目的而设置为延迟时序信号AYP1具有两种延迟时间的配置，因此根据需要可以采用延迟时序信号AYP1具有三种或更多种延迟时间的配置，即，可以更加精确地调整延迟时间。应当注意的是，延迟时序信号AYP1具有如图5所示的两种延迟时间的配置仅仅是示例性的，本发明并不限于此。

在图3所示的层叠半导体存储装置中，主芯片和多个从芯片Slave利用TSV方法彼此电连接。然而，本发明并不限于使用TSV方法的层叠半导体存储装置。例如，本发明可以应用于使用SIP方法、POP方法等的各种类型的多芯片半导体存储装置。

虽然上面已经描述了一些实施例，但是本领域技术人员将会理解的是，描述的实施例仅仅是示例性的。因此，本文描述的半导体装置及其延迟信号的方法、层叠半导体存储装置及其产生信号的方法不应当基于所描述的实施例来限定。确切地说，本文描述的半导体装置及其延迟信号的方法、层叠半导体存储装置及其产生信号的方法应当仅仅根据所附权利要求书并与上面的描述和附图相结合来限定。

Claims (35)

1.一种半导体装置，包括：

参考延迟值检测单元，所述参考延迟值检测单元被配置为接收源信号并将所述源信号延迟以产生参考延迟信号；

工艺延迟值检测单元，所述工艺延迟值检测单元被配置为接收所述源信号并将所述源信号延迟以产生工艺延迟信号；以及

信号发生单元，所述信号发生单元被配置为接收所述参考延迟信号和所述工艺延迟信号，接收输入信号，并且基于所述参考延迟信号和所述工艺延迟信号而以可变的方式将所述输入信号延迟以产生输出信号。

2.如权利要求1所述的半导体装置，其中，当所述工艺延迟信号的延迟时间比所述参考延迟信号的延迟时间长时，所述输入信号被延迟第一延迟时间并被输出作为所述输出信号；当所述工艺延迟信号的延迟时间比所述参考延迟信号的延迟时间短时，所述输入信号被延迟第二延迟时间并被输出作为所述输出信号，所述第一延迟时间比所述第二延迟时间短。

3.权利要求2所述的半导体装置，其中，所述信号发生单元包括：

延迟信号发生部，所述延迟信号发生部被配置为将所述输入信号以可变的方式延迟所述第一延迟时间以产生第一延迟信号，并且将所述输入信号以可变的方式延迟所述第二延迟时间以产生第二延迟信号；

选择信号发生部，所述选择信号发生部被配置为将所述工艺延迟信号与所述参考延迟信号进行比较，并且产生选择信号；以及

信号输出部，所述信号输出部被配置为响应于所述选择信号来选择所述第一延迟信号和所述第二延迟信号中的一个，并将选中的信号输出作为所述输出信号。

4.如权利要求2所述的半导体装置，其中，所述参考延迟值检测单元包括用于延迟所述源信号的延迟电路，并且所述延迟电路利用RC延迟来执行延迟操作。

5.如权利要求2所述的半导体装置，其中，所述工艺延迟值检测单元包括用于延迟所述源信号的延迟电路，并且所述延迟电路利用多个反相器来执行延迟操作。

6.一种用于延迟半导体装置的信号的方法，包括以下步骤：

将参考延迟值与工艺延迟值进行比较；以及

基于通过将所述参考延迟值与所述工艺延迟值进行比较所获得的比较结果来以可变的方式将输入信号延迟，从而产生输出信号。

7.如权利要求6所述的方法，其中，在产生所述输出信号的步骤中，当基于所述比较结果所述工艺延迟值大于所述参考延迟值时，所述输入信号被延迟第一延迟时间并被产生作为所述输出信号；而当基于所述比较结果所述工艺延迟值小于所述参考延迟值时，所述输入信号被延迟第二延迟时间并被输出作为所述输出信号，所述第一延迟时间比所述第二延迟时间短。

8.如权利要求6所述的方法，其中，将参考延迟值与工艺延迟值进行比较的步骤包括以下步骤：

利用RC延迟将所述输入信号延迟来产生参考延迟信号；

利用多个反相器将所述输入信号延迟来产生工艺延迟信号；以及

将所述参考延迟信号与所述工艺延迟信号进行比较。

9.如权利要求6所述的方法，其中，产生输出信号的步骤包括以下步骤：

将所述输入信号延迟第一延迟时间来产生第一延迟信号；

将所述输入信号延迟比所述第一延迟时间长的第二延迟时间来产生第二延迟信号；以及

基于所述比较结果而选择所述第一延迟信号和所述第二延迟信号中的一个，从而产生选中的信号作为所述输出信号。

10.一种层叠半导体存储装置，包括：

主芯片；和

多个从芯片，

其中，所述多个从芯片被配置为共同地接收来自所述主芯片的输入信号，并且所述多个从芯片包括可变延迟单元，所述可变延迟单元被配置为分别基于参考延迟值和工艺延迟值而以可变的方式将所述输入信号延迟来产生输出信号，

其中，所述参考延迟值是对工艺、电压与温度PVT偏差不敏感地改变的，而所述工艺延迟值是相比于所述参考延迟值而对PVT偏差相对敏感地改变的。

11.如权利要求10所述的层叠半导体存储装置，其中，所述可变延迟单元被配置为当所述工艺延迟值大于所述参考延迟值时将所述输入信号延迟第一延迟时间来输出所述输出信号，而当所述工艺延迟值小于所述参考延迟值时将所述输入信号延迟第二延迟时间来输出所述输出信号。

12.如权利要求11所述的层叠半导体存储装置，其中，所述第一延迟时间比所述第二延迟时间短。

13.如权利要求11所述的层叠半导体存储装置，其中，所述可变延迟单元包括：

参考延迟值检测单元，所述参考延迟值检测单元被配置为将源信号延迟并产生参考延迟信号；

工艺延迟值检测单元，所述工艺延迟值检测单元被配置为将所述源信号延迟并产生工艺延迟信号；以及

信号发生单元，所述信号发生单元被配置为基于所述参考延迟信号和所述工艺延迟信号而以可变的方式将所述输入信号延迟并产生所述输出信号。

14.如权利要求13所述的层叠半导体存储装置，其中，所述信号发生单元包括：

延迟信号发生部，所述延迟信号发生部被配置为将所述输入信号延迟所述第一延迟时间以产生第一延迟信号，将所述输入信号延迟所述第二延迟时间以产生第二延迟信号；

选择信号发生部，所述选择信号发生部被配置为将所述工艺延迟信号与所述参考延迟信号进行比较并产生选择信号；以及

信号输出部，所述信号输出部被配置为响应于所述选择信号而选择所述第一延迟信号和所述第二延迟信号中的一个，并将选中的信号输出作为所述输出信号。

15.如权利要求13所述的层叠半导体存储装置，其中，所述参考延迟值检测单元包括用于延迟所述源信号的延迟电路，并且所述延迟电路利用RC延迟来执行延迟操作。

16.如权利要求13所述的层叠半导体存储装置，其中，所述工艺延迟值检测单元包括用于延迟所述源信号的延迟电路，并且所述延迟电路利用多个反相器来执行延迟操作。

17.如权利要求10所述的层叠半导体存储装置，其中，所述输出信号是第一时序信号，并且所述多个从芯片被配置为响应于所述输出信号而产生第一应用信号、第二应用信号、第三应用信号和第二时序信号中的一个或更多个。

18.如权利要求17所述的层叠半导体存储装置，其中，

所述第二时序信号被从所述多个从芯片输出到所述主芯片；以及

从所述多个从芯片输出的多个第二时序信号是经由单个路径传送的。

19.如权利要求18所述的层叠半导体存储装置，其中，所述路径被设置成穿通硅通孔的形式。

20.一种用于产生层叠半导体存储装置的信号的方法，包括以下步骤：

主芯片将第一时序信号传送到多个从芯片；

每个从芯片将参考延迟值与工艺延迟值进行比较，其中，所述参考延迟值是对工艺、电压与温度PVT偏差不敏感地改变的，而所述工艺延迟值是相比于所述参考延迟值而对PVT偏差相对敏感地改变的；以及

每个从芯片基于由对所述参考延迟值与所述工艺延迟值进行比较所获得的结果而以可变的方式将所述第一时序信号延迟来产生延迟时序信号。

21.如权利要求20所述的方法，其中，所述第一时序信号是由多个所述从芯片中的每个共用的单个信号。

22.如权利要求20所述的方法，其中，将参考延迟值与工艺延迟值进行比较的步骤包括以下步骤：

利用RC延迟将源信号延迟来产生参考延迟信号；

利用多个反相器将所述源信号延迟来产生工艺延迟信号；以及

将所述参考延迟信号与所述工艺延迟信号进行比较。

23.如权利要求20所述的方法，其中，在产生延迟时序信号的步骤中，当所述工艺延迟值大于所述参考延迟值时，所述第一时序信号被延迟第一延迟时间并被产生作为所述延迟时序信号；而当所述工艺延迟值小于所述参考延迟值时，所述第一时序信号被延迟第二延迟时间并被产生作为所述延迟时序信号，所述第一延迟时间比所述第二延迟时间短。

24.如权利要求20所述的方法，还包括以下步骤：

在产生所述第一时序信号之后，每个从芯片顺序地产生第一应用信号、第二应用信号、第三应用信号和第二时序信号中的一个或更多个。

25.如权利要求24所述的方法，还包括以下步骤：

每个从芯片在经过预定的时间之后将所述第二时序信号传送到所述主芯片。

26.如权利要求25所述的方法，其中，在将所述第二时序信号传送到所述主芯片的步骤中，所述多个从芯片经由共用的单个路径来传送所述第二时序信号。

27.如权利要求26所述的方法，其中，所述路径被设置成穿通硅通孔的形式。

28.一种层叠半导体存储装置，包括：

主芯片；和

多个从芯片，

其中，所述多个从芯片被配置为接收来自所述主芯片的输入信号，并且

每个从芯片包括：

第一延迟电路，所述第一延迟电路具有与工艺无关的延迟值；

第二延迟电路，所述第二延迟电路具有与所述工艺有关的延迟值；以及

延迟补偿电路，所述延迟补偿电路被配置为将所述与工艺无关的延迟值与所述与工艺有关的延迟值进行比较，并对所述输入信号的延迟值进行补偿。

29.如权利要求28所述的层叠半导体存储装置，其中，所述延迟补偿电路包括：

选择信号发生部，所述选择信号发生部被配置为将所述与工艺无关的延迟值和所述与工艺有关的延迟值进行比较，并产生选择信号；

延迟信号发生部，所述延迟信号发生部被配置为将所述输入信号延迟第一延迟时间以产生第一延迟信号，将所述输入信号延迟第二延迟时间以产生第二延迟信号；以及

信号输出部，所述信号输出部被配置为响应于所述选择信号而选择并输出所述第一延迟信号和所述第二延迟信号中的一个。

30.如权利要求28所述的层叠半导体存储装置，其中，所述第一延迟电路被配置为利用RC延迟来执行延迟操作。

31.如权利要求28所述的层叠半导体存储装置，其中，所述第二延迟电路被配置为利用多个反相器来执行延迟操作。

32.如权利要求29所述的层叠半导体存储装置，其中，每个从芯片被配置为响应于所述信号输出部的输出信号而产生第一应用信号、第二应用信号、第三应用信号和第二时序信号中的一个或更多个。

33.如权利要求32所述的层叠半导体存储装置，其中，

所述第二时序信号被从所述多个从芯片输出到所述主芯片，以及

从所述多个从芯片输出的多个第二时序信号经由共用的单个路径而被传送到所述主芯片。

34.如权利要求33所述的层叠半导体存储装置，其中，所述路径被设置成穿通硅通孔的形式。

35.如权利要求32所述的层叠半导体存储装置，其中，所述第三应用信号被用来在读取操作中控制彼此不同的输入/输出线的电连接。