KR20140115551A

KR20140115551A - 스택 패키지

Info

Publication number: KR20140115551A
Application number: KR1020130030180A
Authority: KR
Inventors: 전선광; 김창일
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-03-21
Filing date: 2013-03-21
Publication date: 2014-10-01
Also published as: US8872323B2; US20140285253A1; KR101976612B1

Abstract

본 발명은 스택 패키지에 관한 것으로, 특히 관통 전극으로 적층 된 칩 스택 패키지에서 특정 칩의 선택을 용이하게 할 수 있도록 하는 기술이다. 이러한 본 발명은 복수의 층으로 적층된 복수의 칩, 복수의 칩에 기준 신호와 칩 선택 제어신호를 제공하는 칩 선택 제어부를 포함하고, 복수의 칩 각각은 복수의 칩을 연결하는 제 1라인을 통해 기준 신호를 전달하는 기준신호 제어부, 칩 선택 제어신호의 지연 타이밍을 상이하게 제어하여 복수의 칩을 연결하는 제 2라인의 각 노드에 전달하는 칩 선택 지연부, 및 제 1라인의 각 노드와 제 2라인의 각 노드에 전달된 신호의 지연 시간차를 계산하여 지연 시간차에 대응하는 칩 선택 정보를 생성하는 지연 시간차 감지부, 및 칩 선택 정보를 저장하는 메모리부를 포함한다.

Description

스택 패키지{Stack package}

본 발명은 스택 패키지에 관한 것으로, 특히 관통 전극으로 적층 된 칩 스택 패키지에서 특정 칩의 선택을 용이하게 할 수 있도록 하는 기술이다.

최근 전자 제품의 소형화, 고성능화 및 휴대용 모바일(mobile) 제품의 수요 증가에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 일반적으로 반도체 메모리의 저장용량을 증대시키는 방법은 여러 가지가 있다. 먼저, 반도체 칩의 집적도를 높여서 반도체 메모리의 저장용량을 증가시키는 방법이 있다. 그리고, 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장 하여 조립하는 방법이 있다.

반도체 메모리의 저장용량을 증대시키는 방법의 경우 많은 노력, 자본 및 시간이 소요된다. 하지만, 반도체 칩의 집적도를 높이는 경우에는 패키징(packaging) 하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있다.

또한, 반도체 칩의 집적도를 높이는 경우, 반도체 메모리의 저장 용량을 증대시키는 경우보다 소요 자본, 연구 개발의 노력 및 개발 시간 측면에서 많은 장점이 있다. 이 때문에 반도체 메모리 제조업체에서는 하나의 반도체 패키지에 여러 개의 반도체 칩을 실장 하는 멀티 칩 패키지(Multi Chip Package)를 통하여 반도체 메모리 소자의 저장용량을 증대시키려고 노력하고 있다.

하나의 반도체 패키지 내부에 복수 개의 반도체 칩을 실장 하는 방법은 반도체 칩을 수평으로 실장 하는 방법과, 수직으로 실장 하는 방법이 있다. 그러나 소형화를 추구하는 전자제품의 특징으로 인하여, 대부분의 반도체 메모리 제조업체는 반도체 칩을 수직으로 쌓아서 패키징하는 스택형 멀티 칩 패키지(Stack type Multi Chip Package)를 선호하고 있다. 스택 패키지의 한 예로 관통전극(TSV: Through Silicon Via)을 이용한 패키지가 사용되고 있다.

도 1은 종래기술에 따른 적층 패키지의 사시도이고, 도 2는 도 1의 A 부분(칩 선택 패드 부분)의 단면도이며, 도 3은 재배열 배선을 통한 칩 선택 패드의 연결 예를 나타낸 것이다.

종래기술에 따른 적층 패키지는 기판(10)에 반도체 칩(20, 30, 40, 50)이 적층 되어 있다. 그리고, 반도체 칩(20, 30, 40, 50)이 관통전극(TSV, 24, 34, 44, 54)으로 연결된 경우를 나타낸다.

기판(10) 상에는 전원전압(VCC) 패드(12), 접지전압(VSS) 패드(14)가 존재한다. 또한, 각각의 반도체 칩(20, 30, 40, 50)에는 다양한 I/O 패드 등이 존재하고 일부 패드는 칩 선택을 위한 칩 선택 패드(22, 32, 42, 52)가 된다.

동일한 칩을 관통전극(24, 34, 44, 54)으로 적층 할 경우 칩 선택 패드(22, 32, 42, 52)가 동일한 위치에 있기 때문에 동일한 관통전극으로 칩 선택을 할 수 없다. 따라서, 각각의 칩 선택 패드(22, 32, 42, 52)에 재배열 배선(RDL: Redistribution Layer, 26, 36, 46, 56)을 형성하여 서로 다른 위치에 존재하는 관통전극(28, 38, 48, 58)에 연결을 해야한다.

그러나, 이러한 방법은 스택 되는 칩의 재배열 배선이 서로 다른 패턴을 갖기 때문에 공정상의 비용을 상승시키고 공정관리에 많은 문제점을 야기한다. 또한, 적층되는 반도체 칩(20, 30, 40, 50)의 수만큼 칩 선택 패드(22, 32, 42, 52)를 할당해야 한다. 따라서, 반도체 칩의 적층시 칩 선택 패드가 증가하게 되고, 이로 인해 스택 패키지의 사이즈가 증가하게 된다.

본 발명은 반도체 칩의 적층시 스택 패키지의 사이즈를 증가시키지 않고 칩 선택 패드의 수를 줄일 수 있도록 하는 특징을 갖는다.

본 발명의 실시예에 따른 스택 패키지는, 복수의 층으로 적층된 복수의 칩; 복수의 칩에 기준 신호와 칩 선택 제어신호를 제공하는 칩 선택 제어부를 포함하고, 복수의 칩 각각은 복수의 칩을 연결하는 제 1라인을 통해 기준 신호를 전달하는 기준신호 제어부; 칩 선택 제어신호의 지연 타이밍을 상이하게 제어하여 복수의 칩을 연결하는 제 2라인의 각 노드에 전달하는 칩 선택 지연부; 및 제 1라인의 각 노드와 제 2라인의 각 노드에 전달된 신호의 지연 시간차를 계산하여 지연 시간차에 대응하는 칩 선택 정보를 생성하는 선택신호 생성부; 및 칩 선택 정보를 저장하는 메모리부를 포함하는 것을 특징으로 한다.

본 발명의 다른 실시예에 따른 스택 패키지는 복수의 층으로 적층된 복수의 칩; 복수의 칩에 제 1기준 신호와 제 2기준신호 및 칩 선택 제어신호를 제공하는 칩 선택 제어부를 포함하고, 복수의 칩 각각은 복수의 칩을 연결하는 제 3라인을 통해 제 1기준 신호를 전달하는 제 1기준신호 제어부; 복수의 칩을 연결하는 제 4라인을 통해 제 2기준 신호를 전달하는 제 2기준신호 제어부; 칩 선택 제어신호의 지연 타이밍을 상이하게 제어하여 복수의 칩을 연결하는 제 5라인의 각 노드에 전달하는 칩 선택 지연부; 및 제 3라인의 각 노드와 상기 제 4라인의 각 노드에 전달된 신호의 지연 시간차를 계산하여 지연 시간차에 대응하는 칩 선택 정보를 생성하고, 칩 선택 정보를 디코딩하는 지연 시간차 제어부; 및 칩 선택 정보와 지연 시간차 제어부의 디코딩 정보를 저장하는 메모리부를 포함하는 것을 특징으로 한다.

본 발명은 반도체 칩의 적층시 스택 패키지의 사이즈를 증가시키지 않고 칩 선택 패드의 수를 줄일 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1은 종래기술에 따른 적층 패키지의 사시도.
도 2는 도 1에서 칩 선택 패드 부분의 단면도.
도 3은 도 1에서 재배열 배선을 통한 칩 선택 패드의 연결 예를 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 스택 패키지의 구성도.
도 5 및 도 6은 도 4의 일 실시예에 따른 스택 패키지의 동작 타이밍도.
도 7은 본 발명의 다른 실시예에 따른 스택 패키지의 구성도.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 4는 본 발명의 일 실시예에 따른 스택 패키지의 구성도이다.

본 발명의 일 실시예에 따른 스택 패키지는 복수의 칩(100, 200, 300, 400)을 포함한다. 본 발명의 실시예에서는 반도체 칩(100, 200, 300, 400)이 4개의 층으로 적층된 것을 그 일예로 설명한다.

각각의 칩(100, 200, 300, 400)은 기준신호 제어부(102, 202, 302, 402), 칩 선택 지연부(104, 204, 304, 404), 지연 시간차 감지부(108, 208, 308, 408), 메모리부(109, 209, 309, 409) 및 칩 선택 제어부(450)를 포함한다. 여기서, 칩 선택 지연부(104, 204, 304, 404)는 지연부(106, 206, 306, 406)와 지연 제어부 C0~C3를 포함한다.

또한, 각각의 칩(100, 200, 300, 400)은 두 개 이상의 관통전극(TSV: Throught Silicon Via)이 존재한다. 복수의 관통전극(도시하지 않음)을 직렬로 연결하는 제 1라인(L1)과 복수의 관통전극(도시하지 않음)을 연결하는 제 2라인(L2)은 칩 선택 제어부(450)로부터 펄스 형태의 기준 신호 RS와 칩 선택 제어신호 CS를 인가받는다.

칩 선택 제어부(450)는 기준 신호 RS와 칩 선택 제어신호 CS의 인에이블 타이밍, 즉 지연시간을 조정하여 각각의 칩(100, 200, 300, 400) 중 어느 하나를 선택한다.

각각의 칩(100, 200, 300, 400)에 형성된 기준신호 제어부(102, 202, 302, 402), 칩 선택 지연부(104, 204, 304, 404)는 칩 선택 제어부(450)로부터 인가된 기준 신호 RS와 칩 선택 제어신호 CS를 지연시키는 역할을 하는 것이면 그 구성의 제한이 없다.

예를 들어, 기준신호 제어부(102, 202, 302, 402)는 관통 전극 그 자체일 수도 있다. 즉, 관통 전극이 저항 소자로 쓰일 수 있다. 또는, 관통 전극 상에 별도로 형성된 저항 소자일 수도 있다.

또한, 기준신호 제어부(102, 202, 302, 402)의 각각의 지연부에서 지연되는 지연량은 동일할 수도 있고 서로 다를 수도 있다. 또한, 칩 선택 지연부(104, 204, 304, 404)의 각각의 지연부에서 지연되는 지연량은 동일할 수도 있고 서로 다를 수도 있다.

또 다른 예를 들어, 기준신호 제어부(102, 202, 302, 402)의 각각의 지연부에서 지연되는 지연량은 서로 동일하고 칩 선택 지연부(104, 204, 304, 404)의 각각의 지연부에서 지연되는 지연량은 서로 동일하되, 기준신호 제어부(102, 202, 302, 402)와 칩 선택 지연부(104, 204, 304, 404)의 지연량은 서로 다를 수도 있다.

기준신호 제어부(102, 202, 302, 402)는 제 1라인(L1) 상에 직렬 연결된다. 그리고, 칩 선택 지연부(104, 204, 304, 404)의 지연부(106, 206, 306, 406)는 제 2라인(L2) 상에 직렬 연결된다. 그리고, 지연 제어부 C0~C3는 각각의 지연부(106, 206, 306, 406)와 병렬 연결된다. 여기서, 지연 제어부 C0~C3는 지연 소자로서 커패시터를 포함할 수 있다.

또한, 기준신호 제어부(102, 202, 302, 402)와 칩 선택 지연부(104, 204, 304, 404)에서 기준 신호 RS와 칩 선택 제어신호 CS의 신호 지연량은 지연 시간차 감지부(108, 208, 308, 408)에 출력된다. 지연 시간차 감지부(108, 208, 308, 408)는 기준신호 제어부(102, 202, 302, 402)와 칩 선택 지연부(104, 204, 304, 404)에서 각각 인가되는 신호 지연량의 차를 계산하여 복수의 칩(100, 200, 300, 400)에 대응하는 칩 선택 정보를 메모리부(109, 209, 309, 409)에 저장한다.

즉, 지연 시간차 감지부(108)는 노드 RA와 노드 DA에서의 신호 전달 시간차를 계산한다. 그리고, 지연 시간차 감지부(208)는 노드 RB와 노드 DB에서의 신호 전달 시간차를 계산한다. 또한, 지연 시간차 감지부(308)는 노드 RC와 노드 DC에서의 신호 전달 시간차를 계산한다. 또한, 지연 시간차 감지부(408)는 노드 RD와 노드 DD에서의 신호 전달 시간차를 계산한다.

여기서, 노드 RA와 노드 DA 신호의 시간 차는 없고, 노드 RB와 노드 DB 신호의 시간 차는 조금 발생하게 되고, 노드 RC와 노드 DC 신호의 시간 차는 조금 더 많이 발생 되며, 노드 RD와 노드 DD 신호의 시간 차가 가장 많이 발생 된다. 이때, 노드 RA, RB, RC, RD에 제공되는 기준 신호 RS는 칩 선택 제어신호 CS의 트리거 신호로 작용하게 된다.

지연 시간차 감지부(108, 208, 308, 408)에서 생성된 칩 선택 정보는 각각의 메모리부(109, 209, 309, 409)에 저장된다.

이러한 구성을 갖는 본 발명의 일 실시예에 따른 스택 패키지의 동작을 도 5 및 도 6의 타이밍도를 참조하여 설명하면 다음과 같다.

본 발명의 일 실시예에 따른 스택 패키지의 칩 선택방법은 복수의 칩(100, 200, 300, 400) 각각에 존재하는 기준신호 제어부(102, 202, 302, 402)를 직렬로 연결하는 제 1라인(L1)에 구형파 펄스를 갖는 기준 신호 RS를 인가한다.

그리고, 복수의 칩(100, 200, 300, 400) 각각에 존재하는 칩 선택 지연부(104, 204, 304, 404)를 직렬로 연결하는 제 2라인(L2)에 구형파 펄스를 갖는 칩 선택 제어신호 CS를 인가한다.

여기서, 제 1라인(L1)의 노드 RA에 인가되는 기준 신호 RS와 제 2라인(L2)의 노드 DA에 인가되는 칩 선택 제어신호 CS는 동일한 인에이블 타이밍을 갖는다. 그리고, 기준 신호 RS와 칩 선택 제어신호 CS의 펄스 폭은 같은 수도 있고 다를 수도 있지만, 인에이블 타이밍이 동일하다. 그러면, 노드 RA와 노드 DA는 커패시터에 의한 지연량이 없으므로, 노드 RA와 노드 DA의 시간차를 계산했을 때 노드 RA와 노드 DA에서 신호 전달 타이밍은 동일하게 된다.

하지만, 노드 DA와 노드 DB 사이에는 지연 제어부 C0가 존재한다. 이에 따라, 노드 DA와 노드 DB 사이에는 지연 제어부 C0의 커패시턴스에 의해 신호 지연이 발생하게 된다.

반면에, 노드 RA와 노드 RB는 커패시터에 의한 지연량이 없으므로, 노드 RA와 노드 DB의 시간차를 계산했을 때 노드 RA와 노드 RB에서 신호 전달 타이밍은 동일하게 된다. 즉, 노드 RB와 노드 DB를 비교했을 때, 노드 RB와 노드 DB는 노드 RA, 노드 DA 보다 더 많은 시간 차가 발생하게 된다.

이때, 노드 RA와 노드 RB에서 동일한 신호 전달 타이밍 정보는 지연 시간차 감지부(108)에서 계산되고 메모리부(109)에 저장된다. 즉, 노드 RA와 노드 DA에서 신호 전달 타이밍이 동일한 경우 메모리부(109)는 해당 칩이 첫 번째 칩(100)이라는 선택 정보를 저장한다.

그리고, 노드 RB와 노드 DB에서의 신호 전달 시간 차는 지연 시간차 감지부(208)에서 계산되고 메모리부(209)에 저장된다. 즉, 노드 RA와 노드 DB에 대한 시간 차 정보는 두 번째 칩(200)에 대한 선택 정보로 메모리부(209)에 저장된다.

또한, 노드 DA와 노드 DC 사이에는 지연 제어부 C0, C1에 의한 커패시턴스가 존재한다. 이에 따라, 노드 RC와 노드 DC를 비교했을 때, 노드 RC와 노드 DC는 노드 RA, 노드 DA 보다 더 많은 시간 차가 발생하게 된다. 이때, 노드 RC와 노드 DC에서의 신호 전달 시간 차는 지연 시간차 감지부(308)에서 계산되고 메모리부(309)에 저장된다. 즉, 노드 RA와 노드 DC에 대한 시간 차 정보는 세 번째 칩(300)에 대한 선택 정보로 메모리부(309)에 저장된다.

또한, 노드 DA와 노드 DD 사이에는 지연 제어부 C0~C2에 의한 커패시턴스가 존재한다. 이에 따라, 노드 RD와 노드 DD를 비교했을 때, 노드 RD와 노드 DD는 노드 RA, 노드 DA 보다 더 많은 시간 차가 발생하게 된다. 이때, 노드 RD와 노드 DD에서의 신호 전달 시간 차는 지연 시간차 감지부(408)에서 계산되고 메모리부(409)에 저장된다. 즉, 노드 RA와 노드 DD에 대한 시간 차 정보는 네 번째 칩(400)에 대한 선택 정보로 메모리부(409)에 저장된다.

이와 같이, 제 1라인(L1)에서는 기준 신호 RS의 지연 타이밍이 일정하고, 제 2라인(L2)에서는 지연 제어부 C0~C3의 커패시턴스에 의해 각 저항을 지날 때마다 칩 선택 제어신호 CS의 지연시간이 증가하게 된다.

예를 들어, 스택 패키지가 파워 업(Power-up) 된 상태에서는, 도 5에서와 같이, 노드 RA, RB, RC, RD는 제 1라인(L1)에서 커패시턴스에 의한 지연시간이 없으므로 모두 동일한 지연시간을 갖는다. 그리고, 노드 DA는 칩 선택 제어부(450)에서 노드 RA 신호의 인에이블과 동일한 타이밍에 칩 선택 제어신호 CS 펄스를 인가하므로 노드 RA와 동일한 시간차를 갖는다.

하지만, 노드 DB는 노드 DA 보다 T1 시간만큼의 지연 시간차를 가지며 인에이블 된다. 즉, 노드 DB는 노드 DA 가 하이 레벨로 인에이블 되고 T1 시간이 지난 후 하이 레벨로 인에이블 된다.

그리고, 노드 DC는 노드 DA 보다 T2 시간만큼의 지연 시간차를 가지며 인에이블 된다. 즉, 노드 DC는 노드 DA가 하이 레벨로 인에이블 되고 T2 시간이 지난 후 하이 레벨로 인에이블 된다.

또한, 노드 DD는 노드 DA 보다 T3 시간만큼의 지연 시간차를 가지며 인에이블 된다. 즉, 노드 DD는 노드 DA가 히이 레벨로 인에이블 되고 T3 시간이 지난 후 하이 레벨로 인에이블 된다. 여기서, T2 시간은 T1 시간 보다 길며, T3 시간은 T2 시간보다 길다.

반면에, 스택 패키지의 파워 업 이후에 각각의 칩을 선택하기 위해서는 도 6에서와 같이 칩 선택 제어신호 CS의 인에이블 타이밍을 제어하게 된다.

즉, 제 2라인(L2)에서는 지연 제어부 C0~C3의 커패시턴스에 의해 각 저항을 지날 때마다 칩 선택 제어신호 CS의 지연시간이 증가하게 된다. 이에 따라, 제 2라인(L2)의 지연 제어부 C0~C3를 거친 칩 선택 제어신호 CS는 각 노드 DA, DB, DC, DD에서 일정 지연 시간차를 가지며 순차적으로 인에이블 상태가 된다.

노드 DB는 노드 DA 보다 T4 시간만큼의 지연 시간차를 가지며 인에이블 된다. 즉, 노드 DB는 노드 DA 가 하이 레벨로 인에이블 되고 T4 시간이 지난 후 하이 레벨로 인에이블 된다.

그리고, 노드 DC는 노드 DA 보다 T5 시간만큼의 지연 시간차를 가지며 인에이블 된다. 즉, 노드 DC는 노드 DA가 하이 레벨로 인에이블 되고 T5 시간이 지난 후 하이 레벨로 인에이블 된다.

또한, 노드 DD는 노드 DA 보다 T6 시간만큼의 지연 시간차를 가지며 인에이블 된다. 즉, 노드 DD는 노드 DA가 히이 레벨로 인에이블 되고 T6 시간이 지난 후 하이 레벨로 인에이블 된다. 여기서, T5 시간은 T4 시간 보다 길며, T6 시간은 T5 시간보다 길다.

예를 들어, 스택 패키지의 파워 업 이후에 3번째 층에 적층 된 칩(300)을 선택하는 것을 가정한다. 그러면, 칩 선택 제어부(450)는 기준 값인 노드 RA 신호의 인에이블 타이밍에 맞추어 노드 DC의 신호가 인에이블 되도록 칩 선택 제어신호 CS의 인에이블 타이밍을 제어한다. 이때, 노드 RC와 노드 DC의 신호 지연 시간차에 대한 정보, 즉, 세 번째 칩(300)을 선택하기 위한 칩 선택 정보는 메모리부(300)에 저장된 정보를 참조한다.

즉, DA 노드가 활성화된 이후에 지연 시간 T5가 지나면, 노드 RA 신호의 인에이블 시점에 동기하여 노드 DC 신호가 인에이블 되도록 한다. 다시 말하면, 기준 신호 RS가 인에이블 되기 T5 시간 이전에 칩 선택 제어신호 CS를 먼저 인에이블 시킨다.

이때, 본 발명의 실시예에서는 기준이 되는 노드 RA 신호와 선택된 칩(300)의 노드 DC 신호가 서로 인에이블 시점이 동기 되도록 제어하는 것을 일 예로 설명하였다. 즉, 두 노드 RA, DC의 신호 파형에서 에지(Edge) 영역이 얼라인(Align) 되도록 제어한다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며, 기준이 되는 노드 RA와 선택된 칩(300)의 노드 DC의 신호 파형에서 중앙(Center) 영역이 얼라인(Align) 되도록 제어할 수도 있다.

그리고, 최하부 칩(100)을 선택하기 위해서는 노드 DA와 노드 RA가 인에이블되는 시점을 동기시킨다. 또한, 두 번째 층에 적층 된 칩(200)을 선택하기 위해서는 노드 DB와 노드 RA가 인에이블 되는 시점을 동기시킨다. 또한, 네 번째 층에 적층된 칩(400)을 선택하기 위해서는 노드 DD와 노드 RA가 인에이블 되는 시점을 동기시킨다.

이와 같이, 스택 패키지의 파워 업 동작시에는, 노드 RA를 기준으로 하여 노드 DA, DB, DC, DD와의 지연 시간차에 대한 정보를 각 칩(100, 200, 300, 400)의 메모리부(109, 209, 309, 409)에 저장해 둔다.

그리고, 스택 패키지의 정상적인 칩 선택 동작시 메모리부(109, 209, 309, 409)에 저장된 시간차 정보를 이용하여 노드 DA, DB, DC, DD의 인에이블 타이밍을 제어하여 원하는 칩을 선택하게 된다.

본 발명의 실시예에서는 스택 패키지에서 칩 선택을 위한 장치 및 방법을 그 일 예로 설명하였으나, 본 발명은 이에 한정되는 것이 아니며, 스택 패키지의 클록 인에이블 신호 선택 장치 및 방법에 적용될 수도 있다.

한편, 도 7은 본 발명의 다른 실시예에 따른 스택 패키지의 구성도이다.

본 발명의 다른 실시예에 따른 스택 패키지는 복수의 칩(500, 600, 700, 800)을 포함한다. 본 발명의 다른 실시예에서는 반도체 칩(500, 600, 700, 800)이 4개의 층으로 적층된 것을 그 일예로 설명한다.

각각의 칩(500, 600, 700, 800)은 제 1기준신호 제어부(501, 601, 701, 801), 제 2기준신호 제어부(502, 602, 702, 802), 칩 선택 지연부(503, 603, 703, 803), 지연 시간차 제어부(505, 605, 705, 805), 메모리부(506, 606, 706, 806) 및 칩 선택 제어부(900)를 포함한다. 여기서, 칩 선택 지연부(503, 603, 703, 803)는 지연부(504, 604, 704, 804)와 지연 제어부 C4~C7를 포함한다.

또한, 각각의 칩(500, 600, 700, 800)은 두 개 이상의 관통전극(TSV: Throught Silicon Via)이 존재한다. 복수의 관통전극(도시하지 않음)을 직렬로 연결하는 제 3라인(L3)과 복수의 관통전극(도시하지 않음)을 연결하는 제 4라인(L4) 및 복수의 관통전극(도시하지 않음)을 연결하는 제 5라인(L5)은 칩 선택 제어부(900)로부터 펄스 형태의 기준 신호 RS1, RS2와 칩 선택 제어신호 CS를 인가받는다.

칩 선택 제어부(900)는 파워-업(Power-up) 동작시 기준 신호 RS1와 칩 선택 제어신호 CS의 인에이블 타이밍, 즉 지연시간을 조정하여 각각의 칩(500, 600, 700, 800)에 대응하는 칩 선택 정보를 저장한다. 그리고, 칩 선택 제어부(900)는 정상 동작시 기준 신호 RS1, RS2의 조합에 따라 복수의 칩(500, 600, 700, 800) 중 하나의 칩을 선택한다.

각각의 칩(500, 600, 700, 800)에 형성된 칩 선택 지연부(503, 603, 703, 803)는 칩 선택 제어부(900)로부터 인가된 칩 선택 제어신호 CS를 지연시키는 역할을 하는 것이면 그 구성의 제한이 없다.

예를 들어, 지연부(504, 604, 704, 804)는 관통 전극 그 자체일 수도 있다. 즉, 관통 전극이 저항 소자로 쓰일 수 있다. 또는, 관통 전극 상에 별도로 형성된 저항 소자일 수도 있다.

또한, 제 1기준신호 제어부(501, 601, 701, 801)의 각각의 지연부에서 지연되는 지연량은 동일할 수도 있고 서로 다를 수도 있다. 또한, 칩 선택 지연부(503, 603, 703, 803)의 각각의 지연부에서 지연되는 지연량은 동일할 수도 있고 서로 다를 수도 있다.

또 다른 예를 들어, 제 1기준신호 제어부(501, 601, 701, 801)의 각각의 지연부에서 지연되는 지연량은 서로 동일하고 칩 선택 지연부(503, 603, 703, 803)의 각각의 지연부에서 지연되는 지연량은 서로 동일하되, 제 1기준신호 제어부(501, 601, 701, 801)와 칩 선택 지연부(503, 603, 703, 803)의 지연량은 서로 다를 수도 있다.

제 1기준신호 제어부(501, 601, 701, 801)는 제 3라인(L3) 상에 직렬 연결된다. 제 2기준신호 제어부(502, 602, 702, 802)는 제 4라인(L4) 상에 직렬 연결된다. 그리고, 칩 선택 지연부(503, 603, 703, 803)의 지연부(504, 604, 704, 804)는 제 5라인(L5) 상에 직렬 연결된다. 그리고, 지연 제어부 C4~C7는 각각의 지연부(504, 604, 704, 804)와 병렬 연결된다. 여기서, 지연 제어부 C4~C7는 지연 소자로서 커패시터를 포함할 수 있다.

또한, 제 1기준신호 제어부(501, 601, 701, 801)와 칩 선택 지연부(503, 603, 703, 803)에서 기준 신호 RS1와 칩 선택 제어신호 CS의 신호 지연량은 지연 시간차 제어부(505, 605, 705, 805)에 출력된다.

지연 시간차 제어부(505, 605, 705, 805)는 파워-업 동작시 제 1기준신호 제어부(501, 601, 701, 801)와 칩 선택 지연부(503, 603, 703, 803)에서 각각 인가되는 신호 지연량의 차를 계산하여 복수의 칩(500, 600, 700, 800)에 대응하는 칩 선택 정보를 메모리부(506, 606, 706, 806)에 저장한다.

즉, 지연 시간차 제어부(505)는 노드 RA와 노드 DA에서의 신호 전달 시간차를 계산한다. 그리고, 지연 시간차 제어부(605)는 노드 RB와 노드 DB에서의 신호 전달 시간차를 계산한다. 또한, 지연 시간차 제어부(705)는 노드 RC와 노드 DC에서의 신호 전달 시간차를 계산한다. 또한, 지연 시간차 제어부(805)는 노드 RD와 노드 DD에서의 신호 전달 시간차를 계산한다.

여기서, 노드 RA와 노드 DA 신호의 시간 차는 없고, 노드 RB와 노드 DB 신호의 시간 차는 조금 발생하게 되고, 노드 RC와 노드 DC 신호의 시간 차는 조금 더 많이 발생 되며, 노드 RD와 노드 DD 신호의 시간 차가 가장 많이 발생 된다. 이때, 노드 RA, RB, RC, RD에 제공되는 기준 신호 RS1는 칩 선택 제어신호 CS의 트리거 신호로 작용하게 된다.

그리고, 지연 시간차 제어부(505, 605, 705, 805)는 제 1기준신호 제어부(501, 601, 701, 801)와 칩 선택 지연부(503, 603, 703, 803)에서 각각 인가되는 신호 지연량의 차를 디코딩하여 각각의 칩(500, 600, 700, 800)에 대응하는 칩 선택 정보를 메모리부(506, 606, 706, 806)에 저장한다. 또한, 지연 시간차 제어부(505, 605, 705, 805)는 정상 동작시 제 1기준신호 제어부(501, 601, 701, 801)와 제 2기준신호 제어부(502, 602, 702, 802)의 조합신호를 디코딩한 신호와 메모리부(506, 606, 706, 806)에 저장된 칩 선택 정보가 일치하는 지의 여부에 따라 해당 칩은 선택한다.

이러한 구성을 갖는 본 발명의 다른 실시예에 따른 스택 패키지의 동작 과정을 설명하면 다음과 같다.

먼저, 본 발명의 다른 실시예에 따른 스택 패키지의 파워-업 동작 과정을 설명하면 다음과 같다. 스택 패키지의 파워-업 동작시에는 제 4라인(L4)은 사용하지 않는다.

본 발명의 다른 실시예에 따른 스택 패키지의 칩 선택방법은 복수의 칩(500, 600, 700, 800) 각각에 존재하는 제 1기준신호 제어부(501, 601, 701, 801)를 직렬로 연결하는 제 3라인(L3)에 구형파 펄스를 갖는 기준 신호 RS1를 인가한다.

그리고, 복수의 칩(500, 600, 700, 800) 각각에 존재하는 칩 선택 지연부(503, 603, 703, 803)를 직렬로 연결하는 제 5라인(L5)에 구형파 펄스를 갖는 칩 선택 제어신호 CS를 인가한다.

여기서, 제 3라인(L3)의 노드 RA에 인가되는 기준 신호 RS1와 제 5라인(L5)의 노드 DA에 인가되는 칩 선택 제어신호 CS는 동일한 인에이블 타이밍을 갖는다. 그리고, 기준 신호 RS1와 칩 선택 제어신호 CS의 펄스 폭은 같은 수도 있고 다를 수도 있지만, 인에이블 타이밍이 동일하다. 그러면, 노드 RA와 노드 DA는 커패시터에 의한 지연량이 없으므로, 노드 RA와 노드 DA의 시간차를 계산했을 때 노드 RA와 노드 DA에서 신호 전달 타이밍은 동일하게 된다.

하지만, 노드 DA와 노드 DB 사이에는 지연 제어부 C4가 존재한다. 이에 따라, 노드 DA와 노드 DB 사이에는 지연 제어부 C4의 커패시턴스에 의해 신호 지연이 발생하게 된다.

이때, 노드 RA와 노드 RB에서 동일한 신호 전달 타이밍 정보는 지연 시간차 제어부(505)에서 계산되고, 지연 시간차 제어부(505)는 계산 과를 디코딩하여 메모리부(506)에 저장한다. 즉, 노드 RA와 노드 DA에서 신호 전달 타이밍이 동일한 경우 메모리부(506)는 해당 칩이 첫 번째 칩(500)이라는 선택 정보를 저장한다.

그리고, 노드 RB와 노드 DB에서의 신호 전달 시간 차는 지연 시간차 제어부(605)에서 계산되고, 지연 시간차 제어부(605)는 계산된 결과를 디코딩하여 메모리부(606)에 저장한다. 즉, 노드 RA와 노드 DB에 대한 시간 차 정보는 두 번째 칩(600)에 대한 선택 정보로 메모리부(606)에 저장된다.

또한, 노드 DA와 노드 DC 사이에는 지연 제어부 C4, C5에 의한 커패시턴스가 존재한다. 이에 따라, 노드 RC와 노드 DC를 비교했을 때, 노드 RC와 노드 DC는 노드 RA, 노드 DA 보다 더 많은 시간 차가 발생하게 된다. 이때, 노드 RC와 노드 DC에서의 신호 전달 시간 차는 지연 시간차 제어부(705)에서 계산되고, 지연 시간차 제어부(705)는 계산된 결과를 디코딩하여 메모리부(706)에 저장한다. 즉, 노드 RA와 노드 DC에 대한 시간 차 정보는 세 번째 칩(700)에 대한 선택 정보로 메모리부(706)에 저장된다.

또한, 노드 DA와 노드 DD 사이에는 지연 제어부 C4~C6에 의한 커패시턴스가 존재한다. 이에 따라, 노드 RD와 노드 DD를 비교했을 때, 노드 RD와 노드 DD는 노드 RA, 노드 DA 보다 더 많은 시간 차가 발생하게 된다. 이때, 노드 RD와 노드 DD에서의 신호 전달 시간 차는 지연 시간차 제어부(805)에서 계산되고, 지연 시간차 제어부(805)는 계산 결과를 디코딩하여 메모리부(806)에 저장한다. 즉, 노드 RA와 노드 DD에 대한 시간 차 정보는 네 번째 칩(800)에 대한 선택 정보로 메모리부(806)에 저장된다.

이와 같이, 제 3라인(L3)에서는 기준 신호 RS1의 지연 타이밍이 일정하고, 제 5라인(L5)에서는 지연 제어부 C4~C7의 커패시턴스에 의해 각 저항을 지날 때마다 칩 선택 제어신호 CS의 지연시간이 증가하게 된다.

예를 들어, 스택 패키지가 파워 업(Power-up) 된 상태에서는, 도 5에서 보는 바와 같이, 노드 RA, RB, RC, RD는 제 3라인(L3)에서 커패시턴스에 의한 지연시간이 없으므로 모두 동일한 지연시간을 갖는다. 그리고, 노드 DA는 칩 선택 제어부(900)에서 노드 RA 신호의 인에이블과 동일한 타이밍에 칩 선택 제어신호 CS 펄스를 인가하므로 노드 RA와 동일한 시간차를 갖는다.

한편, 본 발명의 다른 실시예에 따른 스택 패키지의 정상 동작 과정을 설명하면 다음과 같다. 스택 패키지의 정상 동작 시에는 제 3라인(L3)과 제 4라인(L4)이 사용되고, 제 5라인(L5)은 사용되지 않는다.

반면에, 스택 패키지의 파워 업 이후에 정상 동작에서 각각의 칩을 선택하기 위해서는 제 3라인(L3)과 제 4라인(L4)의 조합신호와 메모리부(506, 606, 706, 806)에 저장된 칩 선택 정보의 일치 여부를 판단하게 된다.

즉, 위의 파워-업 동작시 지연 시간차 제어부(505, 605, 705, 805)는 각각의 칩(506, 606, 706, 806)에 대응하는 칩 선택 정보를 메모리부(506, 606, 706, 806)에 저장한 상태이다. 지연 시간차 제어부(505, 605, 705, 805)는 메모리부(506, 606, 706, 806)에 저장된 칩 선택 정보와 제 3라인(L3), 제 4라인(L4)으로부터 인가되는 각 노드의 조합신호를 비교하여 일치하는 칩을 선택하게 된다.

예를 들어, 각 칩(500, 600, 700, 800)의 메모리부(506, 606, 706, 806)에 저장된 칩 선택 정보가 각각 "0, 0", "0, 1", "1, 0", "1, 1"이라고 가정한다.

그리고, 칩 선택 제어부(900)가 기준신호 RS1와 기준신호 RS2를 디지털 신호인 "0", "0"으로 출력한다. 그러면, 지연 시간차 제어부(505)는 노드 RA, SA의 신호를 조합하여 메모리부(506)에 저장된 칩 선택 정보와 일치하는 지의 여부의 판단 한다. 복수의 칩(500, 600, 700, 800) 중 첫 번째 칩(500)의 메모리(506)에 저장된 칩 선택 정보와 기준신호 RS1, 기준신호 RS2의 디지털 신호 값이 서로 동일하다. 이에 따라, 기준신호 RS1와 기준신호 RS2가 디지털 신호 "0", "0"으로 인가되는 경우 첫 번째 칩(500)이 선택된다.

또한, 칩 선택 제어부(900)가 기준신호 RS1와 기준신호 RS2를 디지털 신호인 "0", "1"으로 출력한다. 그러면, 지연 시간차 제어부(605)는 노드 RB, SB의 신호를 조합하여 메모리부(606)에 저장된 칩 선택 정보와 일치하는 지의 여부의 판단 한다. 복수의 칩(500, 600, 700, 800) 중 두 번째 칩(600)의 메모리(606)에 저장된 칩 선택 정보와 기준신호 RS1, 기준신호 RS2의 디지털 신호 값이 서로 동일하다. 이에 따라, 기준신호 RS1와 기준신호 RS2가 디지털 신호 "0", "1"으로 인가되는 경우 두 번째 칩(600)이 선택된다.

또한, 칩 선택 제어부(900)가 기준신호 RS1와 기준신호 RS2를 디지털 신호인 "1", "0"으로 출력한다. 그러면, 지연 시간차 제어부(705)는 노드 RC, SC의 신호를 조합하여 메모리부(706)에 저장된 칩 선택 정보와 일치하는 지의 여부의 판단 한다. 복수의 칩(500, 600, 700, 800) 중 세 번째 칩(700)의 메모리(706)에 저장된 칩 선택 정보와 기준신호 RS1, 기준신호 RS2의 디지털 신호 값이 서로 동일하다. 이에 따라, 기준신호 RS1와 기준신호 RS2가 디지털 신호 "1", "0"으로 인가되는 경우 세 번째 칩(700)이 선택된다.

또한, 칩 선택 제어부(900)가 기준신호 RS1와 기준신호 RS2를 디지털 신호인 "1", "0"으로 출력한다. 그러면, 지연 시간차 제어부(805)는 노드 RD, SD의 신호를 조합하여 메모리부(806)에 저장된 칩 선택 정보와 일치하는 지의 여부의 판단 한다. 복수의 칩(500, 600, 700, 800) 중 네 번째 칩(800)의 메모리(806)에 저장된 칩 선택 정보와 기준신호 RS1, 기준신호 RS2의 디지털 신호 값이 서로 동일하다. 이에 따라, 기준신호 RS1와 기준신호 RS2가 디지털 신호 "1", "1"으로 인가되는 경우 네 번째 칩(800)이 선택된다.

Claims

복수의 층으로 적층된 복수의 칩;
상기 복수의 칩에 기준 신호와 칩 선택 제어신호를 제공하는 칩 선택 제어부를 포함하고,
상기 복수의 칩 각각은
상기 복수의 칩을 연결하는 제 1라인을 통해 상기 기준 신호를 전달하는 기준신호 제어부;
상기 칩 선택 제어신호의 지연 타이밍을 상이하게 제어하여 상기 복수의 칩을 연결하는 제 2라인의 각 노드에 전달하는 칩 선택 지연부; 및
상기 제 1라인의 각 노드와 상기 제 2라인의 각 노드에 전달된 신호의 지연 시간차를 계산하여 상기 지연 시간차에 대응하는 칩 선택 정보를 생성하는 지연 시간차 감지부; 및
상기 칩 선택 정보를 저장하는 메모리부를 포함하는 것을 특징으로 하는 스택 패키지.
제 1항에 있어서, 상기 칩 선택 제어부는 파워 업 동작시 상기 제 1라인의 제 1노드와 상기 제 2라인의 제 1노드에 지연 타이밍이 동일한 상기 기준신호와 상기 칩 선택 제어신호를 제공하는 것을 특징으로 하는 스택 패키지.
제 1항에 있어서, 상기 제 2라인에서 상기 지연 시간차는 점차 적으로 증가하는 것을 특징으로 하는 스택 패키지.
제 1항에 있어서, 상기 제 2라인에서 상기 칩 선택 지연부를 거친 상기 칩 선택 제어신호는 각 노드에서 일정 지연 시간차를 가지며 순차적으로 인에이블 상태가 되는 것을 특징으로 하는 스택 패키지.
제 1항에 있어서, 상기 칩 선택 제어부는 정상 동작시 상기 칩 선택 제어신호의 인에이블 시점을 조정하여 해당 칩을 선택하는 것을 특징으로 하는 스택 패키지.
제 1항 또는 제 5항에 있어서, 상기 칩 선택 제어부는 상기 제 1라인의 제 1노드에 인가되는 상기 기준 신호의 인에이블 타이밍과 상기 제 2라인의 특정 노드에 인가되는 신호의 인에이블 타이밍을 동기시켜 해당 칩을 선택하는 것을 특징으로 하는 스택 패키지.
제 1항에 있어서, 상기 기준신호 제어부는 상기 복수의 칩 각각에 포함된 관통전극인 것을 특징으로 하는 스택 패키지.
제 1항에 있어서, 상기 칩 선택 지연부는
상기 제 2라인 상에 연결된 지연부; 및
상기 제 2라인 상에 인가된 상기 칩 선택 제어신호를 지연하여 각 노드에 출력하는 지연 제어부를 포함하는 것을 특징으로 하는 스택 패키지.
제 8항에 있어서, 상기 지연 제어부는 상기 지연부와 병렬 연결된 것을 특징으로 하는 스택 패키지.
제 8항에 있어서, 상기 지연부는 상기 복수의 칩 각각에 포함된 관통전극인 것을 특징으로 하는 스택 패키지.
제 8항에 있어서, 상기 지연 제어부는 커패시터를 포함하는 것을 특징으로 하는 스택 패키지.
복수의 층으로 적층된 복수의 칩;
상기 복수의 칩에 제 1기준 신호와 제 2기준신호 및 칩 선택 제어신호를 제공하는 칩 선택 제어부를 포함하고,
상기 복수의 칩 각각은
상기 복수의 칩을 연결하는 제 3라인을 통해 상기 제 1기준 신호를 전달하는 제 1기준신호 제어부;
상기 복수의 칩을 연결하는 제 4라인을 통해 상기 제 2기준 신호를 전달하는 제 2기준신호 제어부;
상기 칩 선택 제어신호의 지연 타이밍을 상이하게 제어하여 상기 복수의 칩을 연결하는 제 5라인의 각 노드에 전달하는 칩 선택 지연부; 및
상기 제 3라인의 각 노드와 상기 제 4라인의 각 노드에 전달된 신호의 지연 시간차를 계산하여 상기 지연 시간차에 대응하는 칩 선택 정보를 생성하고, 칩 선택 정보를 디코딩하는 지연 시간차 제어부; 및
상기 칩 선택 정보와 상기 지연 시간차 제어부의 디코딩 정보를 저장하는 메모리부를 포함하는 것을 특징으로 하는 스택 패키지.
제 12항에 있어서, 상기 칩 선택 제어부는 파워 업 동작시 상기 제 3라인의 제 1노드와 상기 제 5라인의 제 1노드에 지연 타이밍이 동일한 상기 제 1기준신호와 상기 칩 선택 제어신호를 제공하는 것을 특징으로 하는 스택 패키지.
제 12항에 있어서, 상기 제 5라인에서 상기 지연 시간차는 점차 적으로 증가하는 것을 특징으로 하는 스택 패키지.
제 12항에 있어서, 상기 제 5라인에서 상기 칩 선택 지연부를 거친 상기 칩 선택 제어신호는 각 노드에서 일정 지연 시간차를 가지며 순차적으로 인에이블 상태가 되는 것을 특징으로 하는 스택 패키지.
제 12항에 있어서, 상기 칩 선택 제어부는 정상 동작시 상기 제 1기준신호와 상기 제 2기준신호의 조합신호를 조합하여 해당 칩을 선택하는 것을 특징으로 하는 스택 패키지.
제 12항 또는 제 16항에 있어서, 상기 지연 시간차 제어부는 상기 제 1기준신호와 상기 제 2기준신호의 조합신호와 상기 메모리부에 저장된 디코딩 신호가 일치하는 경우 해당 칩을 선택하는 것을 특징으로 하는 스택 패키지.
제 12항에 있어서, 상기 제 1기준신호 제어부는 상기 제 3라인 상에 연결된 저항이고, 제 2기준신호 제어부는 상기 제 4라인 상에 연결된 저항인 것을 특징으로 하는 스택 패키지.
제 12항에 있어서, 상기 칩 선택 지연부는
상기 제 5라인 상에 연결된 지연부; 및
상기 제 5라인 상에 인가된 상기 칩 선택 제어신호를 지연하여 각 노드에 출력하는 지연 제어부를 포함하는 것을 특징으로 하는 스택 패키지.
제 19항에 있어서, 상기 지연 제어부는 상기 지연부와 병렬 연결된 것을 특징으로 하는 스택 패키지.