CN1610109A - 层叠半导体器件及半导体芯片的控制方法 - Google Patents

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Abstract

每个层叠的存储芯片具有ID产生器电路，用来根据其制造工艺产生识别信息。由于存储芯片的制造工艺意味着工艺变化，即使ID产生器电路在设计上相同，各个ID产生器电路产生的ID彼此不同。存储控制器指示ID检测电路检测各个存储芯片的ID，并基于检测的ID单个地控制各个存储芯片。

Description

层叠半导体器件及半导体芯片的控制方法
技术领域
本发明涉及一种半导体器件及半导体芯片的控制方法，具体涉及一种层叠半导体器件，其具有半导体芯片例如一个层叠在另一个上的存储芯片，以及控制此半导体芯片的方法。
背景技术
可以预见，如果将来半导体制造工艺遇到小型化的困难，那么与LSI芯片的功能的改善(例如，DRAM增加的存贮容量)相关的芯片尺寸的增加不能够由基于工艺的小型化所避免。
为解决此可能的问题，建议半导体器件(例如，DRAM)采用CoC(芯片上芯片Chip on Chip)结构，其可以包括为了LSI芯片的三维扩展功能(例如，DRAM的存储容量)的一个层叠在另一个上的LSI芯片。
目前，有第一和第二CoC结构用于DRAM。
第一CoC结构的DRAM与层叠DRAM芯片的相互区别在于相互独立的不同级别。
第二CoC结构的DRAM把整个层叠DRAM芯片看作单一级别，与层叠芯片的相互区别在于在相同的级别中使用不同的槽(bank)地址。
层叠单一接口芯片和多个存储核心芯片可以形成第二CoC结构的DRAM。接口芯片具有DRAM的接口功能。反之，存储核心芯片具有存储核心功能(存储阵列和相关的外围电路)。
接口功能是指被例如数据输入/输出电路、控制时钟电路以及地址缓存器实现的这些功能。
DRAM的典型接口功能包括将来自芯片的外部施加的控制信号或数据信号转换为内部信号，并将内部信号传送到存储阵列的外围电路。DRAM的另一个典型接口功能包括从存储阵列取读数据到外围电路，并传递读数据到芯片的外部。
JP-6-291250-A公开了一种CoC结构的半导体器件。
在JP-6-291250-A中公开的CoC结构的半导体器件对于每个层叠的芯片包括不同的布线图形或电路。
具体地，每个层叠的芯片都与不同的布线图形和电路相关，不同的布线图形和电路用来产生基于从地址解码器传递的地址信号来识别芯片的地址。此后布线图形和电路将被称为“地址产生布线图形和地址产生器电路”。
不同的布线图形或电路由于如下原因与每个层叠的芯片相关。
构成CoC结构的多个芯片通过具有直径约10微米的，延伸经过多个芯片的“穿通电极”(through electrode)电气地相互连接。穿通电极为了连接将多个层叠芯片电气短路。因此，层叠芯片接收相同的信号，例如，通过穿通电极的公共地址。
结果，如果层叠芯片形成在其上，例如，相同的地址产生布线图形和相同的地址产生器电路(例如，相同构造的存储芯片)，那么一个地址信号指定相同构造的多个芯片。这能够引起一个问题在于多个芯片执行相同的操作。
为解决这一潜在问题，常规地，如JP-6-291250-A中说明的，被层叠以构成CoC结构的芯片在布线和电路上彼此不同，从而在层叠芯片上的相同位置处形成的信号电极将在应用、功能和目的上不重叠。
JP-2002-50735-A也公开了一种CoC结构的半导体器件。图1A是表示JP-2002-50735-A所述的CoC结构的半导体器件的说明性的图。
如图1A所示，第一半导体芯片410的前表面和后表面由与半导体芯片410的前表面和后表面倾斜交叉的倾斜穿通电极417A、417B、417C连接。具有相同电极结构的第二和第三半导体芯片420、430层叠在第一半导体芯片410上。
第一至第三半导体芯片410、420、430由倾斜穿通电极417A、417B、417C、427A、427B、427C、437A、437B、437C、以及垂直穿通电极418、428、438等相互连接。
凸出电极415a只传输信号到第三半导体芯片430；凸出电极415b传输信号到第二半导体芯片420；凸出电极415c传输信号到第一半导体芯片410。
可以替换地，即使倾斜穿通电极不如图1A所示使用，通过使用具有在半导体芯片中被从中间断开的穿通电极的封闭通孔(blindthrough hole)结构能实现行与图1A所示的半导体器件的那些相似的功能，如图1B所示。
在图1B中，半导体芯片510、半导体芯片502、以及半导体芯片530被一个层叠在另一个上。每个半导体芯片包括穿通电极501、焊盘520、CS(芯片选择)引脚504、布线505、以及通孔506。焊盘502被高电阻503上拉或下拉以避免电压浮置。CS引脚504接收芯片选择信号CS#1、CS#2、CS#3。
但是，据说如果在芯片中使用诸如钛、钨等高温工艺制造的难熔金属或它们的化合物所形成的封闭通孔结构，那么产生的芯片将不适用于干法腐蚀的微机械，并也将在腐蚀后引起侵蚀问题。
在JP-6-291250-A中所述的CoC结构的半导体器件的缺点在于当具有基本相同功能的芯片(例如，存储芯片)被层叠以完成半导体器件时，必需制备在布线或电路上相互不同的多种芯片，其数目等于被层叠的芯片的数目。因此，即使用于构造半导体器件的芯片功能上基本相同，也必须为了库存(inventory)而制造并管理多种芯片。这导致了制造步骤的增加。
另一方面，当半导体芯片形成为具有倾斜延伸通过半导体器件的穿通电极时，或当半导体器件形成为具有封闭通孔结构时，如JP-2002-50735-A中所述的半导体器件，要求复杂的制造工艺。不利地，这将导致制造成本的增加。
发明内容
本发明的目的是提供一种半导体器件，其能采用设计上相同的多个半导体芯片，它们一个层叠在另一个上，而不需要复杂的工艺来制作倾斜穿过半导体芯片的穿通电极或在每个半导体芯片中形成封闭通孔结构。
为实现上述目的，本发明的半导体器件包括多个半导体芯片，和用来控制多个半导体芯片的控制器，其中多个多个半导体芯片中的每个包括识别信息产生器，用来根据相关半导体芯片的制造工艺产生识别信息，并且控制器检测识别信息产生器产生的识别信息以基于检测到识别信息控制多个半导体芯片的每个。
根据本发明的半导体器件，包括在每个半导体器件中的识别信息产生器，根据半导体器件的制造工艺产生识别信息。半导体芯片制造工艺必需包含在制造多个半导体芯片中的变化。因此，即使多个层叠的半导体芯片设计上相同，各个识别信息产生器也产生彼此不同的识别信息。
因此，控制器能基于单个控制半导体芯片的识别信息区分多个半导体芯片，即使多个半导体芯片在设计上相同，并且控制器提供公共信号到多个半导体芯片。这消除了修改半导体芯片设计的需要，半导体芯片在它们一个层叠在另一个上的情况下具有基本相同的功能。
也能够消除使穿通电极倾斜穿过半导体芯片或在半导体芯片中形成封闭的通孔结构的复杂的工艺。
优选地，上述半导体器件还包括下面特征。
控制器产生多个芯片选择信号，用以交替(alternatively)选择多个半导体芯片。多个半导体芯片的每个包括芯片选择信号接收器，其能被设置为接受多个芯片选择信号的任一个。控制器包括设置单元，用来基于识别信息设置芯片选择信号接收器，从而芯片选择信号接收器接受用来选择包括芯片选择信号接收器的半导体芯片的芯片选择信号，以及半导体芯片控制器，用来基于芯片选择信号控制多个半导体芯片的每个。
根据上述发明的半导体器件，控制器能用芯片选择信号控制多个半导体芯片中的每个。
优选地，芯片选择信号接收器事先被设置为接受特定芯片选择信号。在此设置下，在半导体芯片被层叠之前通过使用特定的芯片选择信号能选择半导体芯片。因此，例如，半导体芯片在半导体芯片层叠之前能被容易地单个测试。
芯片选择信号接收器可以包括开关，其中设置单元基于识别信息优选地设置开关从而芯片选择信号接收器接受用来选择包括芯片选择信号接收器的半导体芯片的芯片选择信号。
可以替换地，芯片选择信号接收器可以包括熔丝，其中设置单元优选地基于识别信息控制熔丝从而芯片选择信号接收器接受用来选择包括芯片选择信号接收器的半导体芯片的芯片选择信号。在此构造下，熔丝能永久地设置芯片选择信号接收器。因此这能够避免对芯片选择信号接收器重复进行相同的设置。
多个半导体芯片的每个使用其识别信息作为其芯片地址，其中控制器可以基于芯片地址控制多个半导体芯片中的每个。在此策略下，控制器能使用芯片地址控制多个半导体芯片中的每个。
而且优选地，上述半导体器件包括下面的特征。
控制器产生用来交替选择多个半导体芯片的多个芯片地址信号。多个半导体芯片的每个包括芯片地址信号接收器，其能被设置为接受多个芯片地址信号的任何一个。控制器包括设置单元，用来基于识别信息设置芯片地址信号接收器从而芯片地址信号接收器接受用来选择包括芯片地址信号接收器的半导体芯片的芯片地址信号，以及半导体芯片控制器，用来基于芯片地址信号控制多个半导体芯片中的每个。
根据上述发明的半导体器件，控制器使用用来交替选择多个半导体芯片的多个芯片地址信号能单个地控制多个半导体芯片中的每个。
优选地，芯片地址信号接收器事先被设置为接受特定的芯片地址信号。在此设置下，在半导体芯片层叠前能够使用特定芯片地址信号选择半导体芯片。因此，例如，在半导体芯片层叠前，半导体芯片能被容易地单独测试。
此外，芯片地址信号接收器可以包括开关，其中设置单元优选地基于识别信息控制开关从而芯片地址信号接收器接受用来选择包括芯片地址信号接收器的半导体芯片的芯片地址信号。
可以替换地，芯片地址信号接收器可以包括熔丝，其中设置单元优选地基于识别信息控制熔丝从而芯片地址信号接收器接受用来选择包括芯片地址信号接收器的半导体芯片的芯片地址信号。在此构造下，熔丝能永久地设置芯片地址信号接收器。因此这能够避免对芯片选择信号接收器重复进行相同的设置。
而且优选地，上述半导体器件包括下面的特征。
多个半导体芯片由延伸穿过多个半导体芯片的穿通电极互连，其中控制器经由穿通电极提供公共信号到多个半导体芯片。
而且优选地，上述半导体器件包括下面的特征。
多个半导体芯片通过结合线互连，其中控制器通过结合线提供公共信号到多个半导体芯片。
而且优选地，上述半导体器件包括下面的特征。
多个半导体芯片和多个半导体芯片分离地布置于其上的板一起构成封装。封装一个层叠于另一个上。
识别信息产生器优选地包括自运行振荡器，以及用来基于自运行振荡器的输出产生识别信息的识别信息产生器电路。在此构造下，包括在各个半导体芯片中的自运行振荡器提供由于制造多个半导体芯片的工艺中的变化导致的移位的振荡周期。这允许识别信息产生器基于相关的自运行振荡器的输出产生不同的识别信息，即使各个半导体器件在设计上相同。
识别信息产生器电路优选地由计数器实现，计数器用来以预定的时间周期计数自运行振荡器产生的脉冲，并传递作为识别信息的计数值。在使用计数器下，每个自运行振荡器的振荡周期的差别被在预定的时间周期中积累以增加每个自运行振荡器的振荡周期的差别。
而且，识别信息产生器电路可以包括用来测量预定的时间周期的定时器，其中计数器优选地基于定时器的测量结果计数预定时间周期的脉冲。
定时器优选地对外部时钟的分频以测量预定的时间周期。在此实施中，能基于各个自运行振荡器之间的振荡周期的差产生识别信息。
而且，定时器优选地是自运行发定时器。在此实施中，可以基于各个自运行振荡器之间的振荡周期和自运行定时器之间的时间测量精度上的差来产生识别信息。
识别信息产生器电路优选地由位移寄存器实现，其用来基于外部时钟的分频模式采样自运行振荡器产生的脉冲，并传递作为识别信息的采样结果。
可以替换地，识别信息产生器电路优选地由移位寄存器实现，移位寄存器用来基于自运行振荡器产生的预定时间周期的脉冲循环n位数据，并传递作为识别信息的循环结果，n位数据包括具有与其余位不同的一位。
而且，识别信息产生器优选地具有预定的初始值。在此实施中，预定的初始值可以被用来在半导体芯片被一个层叠在另一个上之前选择半导体芯片。因此，例如，每个半导体芯片在半导体芯片层叠之前能易于单个地测试。
优选地，多个半导体芯片的每个是存储芯片。在此实施中，产生的层叠存储器能由功能上基本相同的层叠存储芯片构成。
多个半导体芯片优选地一个层叠在另一个上。
根据本发明的另一个方面，半导体芯片控制方法可以通过控制器实现，控制器用来控制多个半导体芯片，其中多个半导体芯片的每个包括识别信息产生器，用来根据其制造工艺产生识别信息。方法包括：检测步骤，用来检测多个半导体芯片的每个的识别信息，以及控制步骤，用来基于在检测步骤中检测的识别信息控制多个半导体芯片的每个。
根据上述方法，包括在层叠半导体芯片中的识别信息产生器根据相关半导体芯片的制造工艺产生识别信息。半导体芯片制造工艺必需包含多个半导体芯片制造中的变化。因此，即使多个层叠半导体芯片在设计上相同，各个识别信息产生器产生彼此不同的识别信息。
因此，基于单个控制半导体芯片的识别信息能彼此区分多个半导体芯片，即使多个半导体芯片在设计上相同，并且公共信号被提供到多个半导体芯片上。这消除了修改半导体芯片设计的需要，半导体芯片在它们一个层叠在另一个上的情况下具有基本相同的功能。
也能够消除使穿通电极倾斜穿过半导体芯片或在半导体芯片中形成封闭的通孔结构的复杂的工艺。
优选地，前述半导体芯片控制方法还包括设置步骤和半导体芯片控制步骤。
多个半导体芯片的每个还包括芯片选择信号接收器，其能被设置为接受控制器产生的多个芯片选择信号的任何一个。设置步骤包括基于识别信息设置芯片选择信号接收器从而芯片选择信号接收器接受用来选择包括芯片选择信号接收器的半导体芯片。半导体芯片控制步骤包括基于芯片选择信号控制多个半导体芯片的每个。在此策略下，使用芯片选择信号能单个地控制多个半导体芯片。
优选地，多个半导体芯片的每个使用其识别信息作为其芯片地址，其中检测步骤包括检测多个半导体芯片的每个的芯片地址，以及控制步骤包括基于检测步骤中检测的芯片地址控制多个半导体芯片的每个。
多个半导体芯片的每个可以包括芯片地址信号接收器，其能被设置为接受控制器产生的多个芯片地址信号的任何一个，其中方法优选地包括：设置步骤，用来基于识别信息设置芯片地址信号接收器从而芯片地址信号接收器接受用来选择包括芯片地址信号接收器的半导体芯片的芯片地址信号，以及半导体芯片控制步骤，用来基于所述芯片地址信号控制多个半导体芯片的每个。在此策略下，使用芯片地址信号能单个地控制多个半导体芯片。
根据本发明，即使设计上相同的多个半导体芯片连接到具有相同功能的穿通电极，如CoC结构的层叠存储器中，控制器能区分每个半导体芯片而访问目的半导体芯片。这是由于每个半导体芯片包括识别信息产生器。
对于每个半导体芯片，即使它们在设计上相同，识别信息产生器由于下面提出的原因能产生不同的识别信息。
识别信息产生器产生识别信息，例如，使用根据相关半导体芯片的制造工艺产生输出的自运行振荡器。由于各个半导体芯片的制造工艺的变化，自运行振荡器的振荡周期相互不同。而且，例如，振荡周期的差能增加。
此外，这也能够消除使穿通电极倾斜穿过导体芯片或在半导体芯片中形成封闭的通孔结构的复杂的工艺。
上述和其它的发明的目的、特征、和优势将从下面参考说明本发明实例的附图的说明中变得明显。
附图说明
图1A是说明常规层叠半导体芯片的说明性图；
图1B是说明另一个常规层叠半导体芯片的说明性图；
图2是说明根据本发明的一个实施例的半导体存储器件的框图；
图3是说明图2所示的ID产生器电路的实例的框图；
图4是表示图2所示的半导体存储器件的实例的电路图；
图5是说明图4表示的半导体器件存储器件的操作的流程图；
图6是说明图2所示的ID产生器电路的另一个实例的框图；
图7是说明图2所示的ID产生器电路的再一个实例的框图；
图8是说明半导体器件的另一实例的框图；
图9是说明图8所示的ID电路的实例的框图；
图10是表示图8所示的半导体存储器件的实例的电路图；
图11是表示包括在图8所示的半导体存储器件中的ID检测完成确定电路的实例的电路图；
图12是说明图10所代表的半导体存储器件的操作的流程图；
图13是说明半导体存储器件的另一个实例的框图；
图14是表示图13所示的半导体存储器件的实例的电路图；
图15A是说明半导体芯片的另一个典型层叠的说明性图；
图15B是说明半导体芯片的再一个典型层叠的说明性图；
图16是表示基于电熔丝的典型开关的电路图；以及
图17是表示用于选择半导体芯片的典型默认设置的电路图。
具体实施方式
图2是说明半导体存储器件基本构造的说明性图。图2所示的半导体器件是根据本发明的一个实施例的典型半导体器件。应该注意的是半导体器件并不局限于半导体存储器件，而是可以适当地改变。
在图2中，半导体存储器件包括存储芯片1a-1d，以及存储控制器2。存储芯片1a-1d是半导体芯片的实例。应该再次注意的是半导体芯片并不局限于存储芯片而是可以适当地改变。存储控制器2是控制器的实例。
存储芯片1a-1d一个层叠在另一个上。存储芯片的数目并不局限于4个而是可以适当地改变。而且，存储芯片1a-1d可以被或可以不被层叠在存储控制器2上。
每个存储芯片1a-1d是共同设计而形成。因此，形成在各个存储芯片1a-1上的电路在设计上相同。而且，形成在各个存储芯片1a-1d上的电路在布局上相同。再者，在各个存储芯片1a-1d上的布线在设计上相同。换句话说，在此实施例中，设计构思是存储芯片的样式不依赖于存储芯片层叠的顺序而变化。
每个存储芯片1a-1d形成为在存储芯片上相同位置处有穿通电极3。每个穿通电极3是通孔型电极，其延伸穿过芯片的整个厚度。在此实施例中，每个存储芯片1a-1d形成为具有多个穿通电极3。
穿通电极3电气连接到相互层叠在之上或之下的存储芯片上的相关的通孔电极3。多个被电气连接的穿通电极3形成穿通电极总线。穿通电极总线被电气连接到存储控制器2。
在此实施例中，穿通电极3a和穿通电极3b被用作穿通电极3。穿通电极3a接收从存储控制器2传递的ID信号。穿通电极3b接收从每个存储芯片1a-1d传递的ID匹配信号。
每个存储芯片1a-1d包括ID产生器电路11、比较器12以及ID匹配信号产生器电路13。不论它们所包含哪个存储芯片中，每个ID产生器电路11、每个比较器12、以及每个ID匹配信号产生器电路13在设计上相同。因此，下面的说明将集中在布置在存储芯片1a上的ID产生器电路11、比较器12以及ID匹配信号产生器电路13，而省略布置在存储芯片1b-1d上的ID产生器电路11、比较器12以及ID匹配信号产生器电路13的说明。
ID产生器电路11产生ID产生器电路11布置于其上的存储芯片的ID(表示其自身的识别信息)14。具体地，ID产生器电路11根据其制造工艺产生ID 14。这允许ID产生器电路11依靠各个ID产生器电路11在工艺中的变化，并还依靠各个半导体芯片1a-1d在工艺中的变化，产生彼此不同的ID 14，即使ID产生器电路11在设计上相同。
比较器12将从存储控制器2经由穿通电极3a提供给它的ID信号与ID 14相比较。ID信号用来检测识别信息(ID 14)。
当比较器12产生表示ID 14与ID信号相匹配的输出时，ID匹配信号产生器电路13传递ID匹配信号到穿通电极3b。
存储控制器2包括ID检测器电路2a和ID寄存器2b。ID检测器电路2a检测各个层叠的存储芯片1a-1d的ID 14。具体地，ID检测器电路2a产生多种ID信号。ID检测器电路2a经由穿通电极3a一个个顺序地给存储芯片1a-1d提供多种ID信号。在ID检测器电路2a已经传递一特定的ID信号时其经由穿通电极3b接收ID匹配信号时，ID检测器电路2a将ID信号存储在ID寄存器2b中。这样，ID寄存器2b存储各个存储芯片1a-1d的ID 14。
存储控制器2用存储在ID寄存器2b中的ID信号，即每个存储芯片1a-1d的ID 14，彼此区分各个存储芯片1a-1d，以访问每个存储芯片1a-1d。
图3是说明图2所示的ID产生器电路1的第一实施例的框图。在图3中，与图2中所示相同的元件用相同的标记表示。
在图3中，ID产生器电路11a包括环形振荡器(自运行振荡器)11a1、定时器11a2、计数器11a3、和选择器11a4。环形振荡器11a1产生高频信号(以几个ns的脉冲周期)。环形振荡器11a1包括多个晶体管11a1a。定时器11a2以几个微秒的间隔产生时间已到信号。计数器11a3计数从环形振荡器11a1传递的脉冲的数目。选择器11a4响应定时器11a2产生的时间已到信号，强迫环形振荡器11a1停止向计数器11a3提供其输出，由此停止计数器11a3的计数。
ID产生器电路11a定义ID 14为被此时计数器11a3上的计数值所表示。
每个层叠存储芯片1a-1d能与在工艺中的变化相关。因此，各个环形振荡器11a1由于在工艺中的变化而彼此在脉冲周期(大约几个微秒)上略微不同。
计数器11a3在比脉冲周期长的时间(大约几个微秒)里计数环形振荡器11a1产生的脉冲的数目。这导致在各个计数器11a3的计数值之间增加的差。这便于在存储芯片中产生不同的ID。
应该注意的是因为晶体管11a1a被设计为更小，在工艺中的变化对于环形振荡器11a1的脉冲周期的影响更大。由于这个原因，因为晶体管11a1a被设计得更小，所以在存储芯片中能更容易地产生不同的ID。
定时器11a2包括具有长的位长度的移位寄存器11a2a和计数器11a2b。定时器11a2是由移位寄存器11a2a和计数器11a2b对外部时钟11a3c分频的电路。
移位寄存器11a2a的初始值由一个设置为“H”的位和设置为“L”的剩余位组成。在移位寄存器11a2a中，最高有效位(指针位(trailingbit))的输出被连接到最低有效位(前端位)的输入。移位寄存器11a2a中的数据在外部时钟11a2c的上升沿或外部时钟11a2c的下降沿时被移位。移位寄存器11a2a的最高有效位(后端位)的输出被应用到计数器11a2b。计数器11a2b的最高有效位作为定时11a2的输出。
定时器11a2将外部时钟11a2c的频率分割使产生几微秒的周期。这样，定时器11a2的周期被基于外部时钟11a2c设置。同样地，定时器11a2的周期将不会由于包含定时器11a2的存储器的工艺而变化。
图4是表示图2所示的半导体存储器件的第一实施例的电路图。在图4中的元件与图2所示的相同的元件用相同的标记表示。
在图4中，每个存储芯片1a-1d包括ID产生器电路11、比较器12以及ID匹配信号产生器电路13、门电路15a-15d、作为芯片选择信号接收器的CS(芯片选择)开关16a-16d、CS信号布线17、穿通电极(穿通电极总线)3a、穿通电极(穿通电极总线)3b、用于CS电极指定信号的穿通电极3c1-3c4、CS穿通电极3d1-3d4、以及用于ID产生启动信号的穿通电极3e。
每个存储芯片1a-1d包括用于使CS开关16a-16d生效的CS电极生效单元18。CS开关16a-16d可以由例如电熔丝等实现。
在此实施例中，ID和ID信号都是4位数据。但是，ID和ID信号并不局限于4位数据，而是可以适当地修改。
由于存储芯片1a-1d在设计上相同，下面的说明将集中存储芯片1a，而省略了存储芯片1b-1d的说明。
穿通电极3a和ID产生器电路11的输出引脚被连接到比较器12的输入引脚。比较器12的输出被连接到ID匹配信号产生器电路13。
ID匹配信号产生器电路13包含漏极开路型(open drain type)晶体管。ID匹配信号产生器电路13具有经由穿通电极3b连接到存储控制器2的上拉电阻2a1的源极。布线OR逻辑由ID匹配信号产生器电路13和其它存储芯片的ID匹配信号产生器电路13的输出构成。
CS穿通电极3d1-3d4每个都被连接到存储控制器2。CS穿通电极3d1-3d4能被经由任意CS开关16a-16d连接到CS信号布线17。
为避免选择在存储器1a-1d上的两个或多个CS开关，存储控制器2从CS开关16a-16d中选择合适的开关并使选择的CS开关16生效(接通)，引起CS信号布线17经由与生效的CS开关相对应的穿通电极3d被直接连接到存储控制器2。
当CS信号被从存储控制器2经由CS穿通电极3d和CS开关16提供给CS信号布线17时，CS信号激活包含被提供了CS信号的CS信号布线17的存储芯片。
存储控制器2包括ID检测器电路2a、ID寄存器2b、CS电极指定器2c、以及CS信号源2d。CS信号指定器2c是设置单元的一个实例。CS信号源2d是半导体芯片控制器的一个实例。
ID检测器电路2a包括上拉电阻2a1、计数器2a2、输出电路2a3、比较器2a4、参考电压产生器2a5、以及控制电路2a6。比较器2a2传递作为ID信号的计数值(四位)。具体地，计数器2a2从“LLLL”到“HHHH”增加其计数值。计数器2a2顺序传递其计数值到输出电路2a3。输出电路2a3传递ID信号到穿通电极3a。
当其自己的ID与从穿通电极3a提供的ID信号相匹配时，每个存储芯片1a-1d传递ID匹配信号到穿通电极3b。具体地，当其自己的ID匹配ID信号时，比较器12产生匹配输出。当比较器12产生匹配信号时，ID匹配信号产生器电路13传递ID匹配信号到穿通电极3b。应该注意的是在此实施例中，ID匹配信号产生器电路13和上拉电阻2a1被设置为在R＜Rc的关系中，其中R是ID匹配信号产生器电路13的输出电阻，Rc是上拉电阻2a1的电阻。
比较器2a4比较穿通电极3b上的电压和参考电压产生器2a5产生的电压参考(上拉电压的一半)，以检测ID匹配信号是否被提供到穿通电极3b。具体地，当穿通电极3b上的电压低于电压参考时，比较器2a4确定ID匹配信号被提供到穿通电极3b。当任何存储芯片的ID“匹配”ID信号时，产生ID匹配信号。
当比较器2a4检测ID匹配信号被提供到电极3b时，控制电路2a6将那时的计数器2a2的计数值(ID)存储到ID寄存器2b中。
CS电极指定器2c连接到用于CS电极指定信号的穿通电极3c1-3c4。CS电极指定器2c提供CS电极指定信号到CS电极指定信号的穿通电极3c1-3c4，从CS开关16a-16c中指定任意CS开关16。
存储控制器2使用每个存储芯片1a-1d的ID和CS电极指定器2c，选择与包含在各个存储芯片1a-1d中的任意一个CS穿通电极3d1-3d4相对应的CS开关16，并使选择的CS开关16生效。电熔丝或锁存电路能够实现CS开关16。
图5是说明图4所示的半导体存储器件的第一实施例的操作的流程图。在下面，参考图5说明半导体存储器件的第一实施例的操作。
在步骤4a，存储控制器2，具体地是控制电路2a6，执行设置层叠存储芯片的数目为“4”和找到的ID数目为“0”的初始化。
在完成步骤4a之后，存储控制器2，具体地是控制电路2a6执行步骤4b。在步骤4b，如果找到的ID的数目不是层叠的存储器的数目“4”，那么存储控制器2，具体地是控制电路2a6重复下面所示的ID检测处理(步骤4c-步骤4i)。
在步骤4c时，控制电路2a6在构造于其中的存储器中设置1至i(i＝1)，其中i表示ID寄存器2b的寄存器数目。在此实施例中，ID寄存器2b包括标有寄存器号1-4的四个寄存器。
控制电路26a6在完成步骤4c后执行步骤4d。在步骤4d，控制电路2a6指示所有的存储芯片1a-1d产生ID。具体地，控制电路2a6传递ID产生启动信号到每个ID产生器电路11。ID产生启动信号经由穿通电极3e被提供给每个ID产生器电路11。每个ID产生器电路11响应应用到其上的ID产生启动信号而启动操作以产生ID 14。
控制电路2a6在完成步骤4d后执行步骤4e。在步骤4e，控制电路2a6指示计数器2a2以产生依次从“LLLL”到“HHHH”的所有组合的ID信号。每次计数器2a2产生ID信号，输出电路2a3执行步骤4f。在步骤4f，每次计数器2a2产生ID信号，输出电路2a3将ID信号经由穿通电极3a传送到每个存储芯片1a-1d。
当输出电路2a3传送从“LLLL”到“HHHH”的ID信号时，控制电路2a6执行步骤4g。在步骤4g，控制电路2a6确定ID匹配信号是否为基于比较器2a4的输出从任意存储芯片1a-1d产生。当ID匹配信号是从任意存储芯片1a-1d传递的，控制电路2a6执行步骤4h。在步骤4h，控制电路2a6在ID匹配信号被传递时寄存ID(计数器2a2的计数值)于ID寄存器2b的标有寄存器号i(从ID寄存器号等于1开始)的寄存器中。
一完成步骤4h，控制电路2a6执行步骤4i。在步骤4i，控制电路2a6将找到的ID数目和i增加1。一完成步骤4i，控制电路2a6执行步骤4g。
控制电路2a6将面临一个问题在于，如果当计数器2a2的计数值即ID信号指示“HHHH”时找到的ID的数目未到达“4”，那么多个存储芯片具有相同的ID。在这种情况下，控制电路2a6返回步骤4e的操作，并且指示输出电路2a3经由穿通电极3a再次传送从“LLLL”到“HHHH”的所有组合的ID信号到各个存储芯片1a-1d，并执行与前述相似的处理。
如果当计数器2a2的计数值即ID信号指示“HHHH”时找到的ID数目达到“4”，那么控制电路2a6继续下一个CS生效处理。
控制电路2a6使用在ID寄存器2b的标有寄存器号1的寄存器中存储的ID，选择与此ID相对应的存储芯片。然后，控制电路2a6选择与包含在所选择的存储芯片中的CS穿通电极3d1相对应的CS开关16a。具体地，控制电路2a6读在ID寄存器2b的标有寄存器号1的寄存器中存储的ID，然后经由输出电路2a3传递读ID到穿通电极3a。在与存储在ID寄存器2b的标有寄存器号1的寄存器中的ID具有相同ID的存储芯片中，比较器12传递输出为“H”，引起门电路15a-15d导通。在此实施例中，当控制电路2a6已经选择了与存储在ID寄存器2b的标有寄存器号1的寄存器中的ID相对应的存储芯片时，此条件被建立。
接下来，CS电极指定器2c将用来指定CS电极3d1并开启与CS穿通电极3d1相对应的CS开关16a的信号应用到CS电极指定信号3c1的穿通电极。用于指定CS电极3d1的此信号经过包含在存储芯片中的门电路15a并选择CS开关16a，其中存储芯片与存储在ID寄存器2b的标有寄存器号1的寄存器中的ID相对应。
这样，包含在与存储在ID寄存器2b的标有寄存器号1的寄存器中的ID相对应的存储芯片中的CS信号布线17能够被设置，使得CS信号布线17被应用被提供到CS穿通电极3d1的CS信号。
下一步，控制电路2a6使用存储在ID寄存器2b的标有寄存器号2的寄存器中的ID来选择与此ID相对应的存储芯片。控制电路2a6选择与所选择的存储芯片的CS穿通电极3d2相对应的存储开关16b。具体地，控制电路2a6读存储在ID寄存器2b的标有寄存器号2的寄存器中的ID，并经由控制电路2a3传递读ID到穿通电极3a。在与存储在ID寄存器2b的标有寄存器号2的寄存器中的ID具有相同ID的存储芯片中，比较器12传递输出为“H”，引起门电路15a-15d接通。在此实施例中，当控制电路2a6已经选择了与存储在ID寄存器2b的标有寄存器号2的寄存器中的ID相对应的存储芯片时，此条件被建立。
接下来，CS电极指定器2c将用来指定CS电极3d2并开启与CS穿通电极3d2相对应的CS开关16b的信号应用到CS电极指定信号3c2的穿通电极。用于指定CS电极3d2的此信号经过包含在存储芯片中的门电路15b并选择CS开关16b，其中存储芯片与存储在ID寄存器2b的标有寄存器号2的寄存器中的ID相对应。
这样，包含在与存储在ID寄存器2b的标有寄存器号2的寄存器中的ID相对应的存储芯片中的CS信号布线17能够被设置，使得CS信号布线17被应用被提供到CS穿通电极3d2的CS信号。
下一步，控制电路2a6使用存储在ID寄存器2b的标有寄存器号3的寄存器中的ID来选择与此ID相对应的存储芯片。控制电路2a6选择与所选择的存储芯片的CS穿通电极3d3相对应的存储开关16c。具体地，控制电路2a6读存储在ID寄存器2b的标有寄存器号3的寄存器中的ID，并经由控制电路2a3传递读ID到穿通电极3a。在与存储在ID寄存器2b的标有寄存器号3的寄存器中的ID具有相同ID的存储芯片中，比较器12传递输出为“H”，引起门电路15a-15d导通。在此实施例中，当控制电路2a6已经选择了与存储在ID寄存器2b的标有寄存器号3的寄存器中的ID相对应的存储芯片时，此条件被建立。
接下来，CS电极指定器2c将用来指定CS电极3d3并开启与CS穿通电极3d3相对应的CS开关16c的信号应用到CS电极指定信号3c3的穿通电极。用于指定CS电极3d3的此信号经过包含在存储芯片中的门电路15c并选择CS开关16c，其中存储芯片与存储在ID寄存器2b的标有寄存器号3的寄存器中的ID相对应。
这样，包含在与存储在ID寄存器2b的标有寄存器号3的寄存器中的ID相对应的存储芯片中的CS信号布线17能够被设置，使得CS信号布线17被应用被提供到CS穿通电极3d3的CS信号。
下一步，控制电路2a6使用存储在ID寄存器2b的标有寄存器号4的寄存器中的ID来选择与此ID相对应的存储芯片。控制电路2a6选择与所选择的存储芯片的CS穿通电极3d4相对应的存储开关16d。具体地，控制电路2a6读存储在ID寄存器2b的标有寄存器号4的寄存器中的ID，并经由控制电路2a3传递读ID到穿通电极3a。在与存储在ID寄存器2b的标有寄存器号4的寄存器中的ID具有相同ID的存储芯片中，比较器12传递输出为“H”，引起门电路15a-15d导通。在此实施例中，当控制电路2a6已经选择了与存储在ID寄存器2b的标有寄存器号4的寄存器中的ID相对应的存储芯片时，此条件被建立。
接下来，CS电极指定器2c将用来指定CS电极3d4并开启与CS穿通电极3d4相对应的CS开关16d的信号应用到CS电极指定信号3c4的穿通电极。用于指定CS电极3d4的此信号经过包含在存储芯片中的门电路15d并选择CS开关16d，其中存储芯片与存储在ID寄存器2b的标有寄存器号4的寄存器中的ID相对应。
这样，包含在与存储在ID寄存器2b的标有寄存器号4的寄存器中的ID相对应的存储芯片中的CS信号布线17能够被设置，使得CS信号布线17被应用被提供到CS穿通电极3d4的CS信号(步骤4j-4l)。
下一步，存储控制器2使所有存储芯片1a-1d的CS开关16生效。例如，当CS开关16通过电熔丝实现时，存储控制器2激活在步骤4j-4l中选择的电熔丝使CS穿通电极3d与CS信号布线17永久连接(步骤4m)。
前述处理中，存储控制器2能访问任意层叠存储芯片1a-1d，存储芯片1a-1d能用CS信号被彼此区分，CS信号被CS信号产生器2d传递到CS穿通电极3d1-3d4。
尽管前述实施例以与四个层叠的存储器相联系进行说明的，但本发明并不局限层叠的芯片的数目和芯片的功能。
根据前述实施例，即使在设计上相同的多个半导体芯片经由具有相同功能的其电极被彼此连接，如CoC结构的层叠存储器的情况，控制器(存储控制器)能区分各个半导体芯片而访问目的芯片。这是因为每个半导体芯片包括识别信息产生器(ID产生器电路)。
而且，各个识别信息产生器能够分别产生与其相关的半导体芯片的不同的识别信息，即使它们在设计上相同。因为各个识别信息产生器使用自运行振荡器产生识别信息，由于制造各个半导体芯片的工艺中的变化而使自运行振荡器具有不同振荡周期，振荡周期的差增加了。
图6是表示如图2和4所示的ID产生器电路11的第二实施例的框图。在图6中，与图3中相同的那些元件用相同的标号表示。
在图6中，ID产生器电路11b包括环形振荡器11a1、4位移位寄存器11b1、和n分频器11b2。
移位寄存器11b1在n分频器11b2的输出定时处，即在分频器11b2传递被n分频的外部时钟11b3的输出定时处，顺序地采样环形振荡器11a1的输出。当其累计环形振荡器11a1的输出的4位时，移位寄存器11b1停止采样。ID产生器电路11b使用移位寄存器11b1的4位数据作为ID。
ID产生器电路11b取消了图3所示的ID产生器电路11a所需要的选择器。由于这个原因，ID产生器电路11b与ID产生器电路11a相比在结构上能被简化。
图7是表示如图2和4所示的ID产生器电路11的第三实施例的框图。在图7中，与图3中相同的那些元件用相同的标号表示。
在图7中，ID产生器电路11c包括环形振荡器11a1、4移位位寄存器11c1、自运行定时器11c2、以及选择器11c3。
当经过1ms至1s的时间周期时，自运行定时器11c2产生时间已到信号。移位寄存器11c1在从选择器11c3传递的内部时钟11c4下顺序采样环形振荡器11a1的输出。
当选择器11c3在自运行定时器11c2传递时间已到信号处的定时处停止内部时钟11c4时，移位寄存器11c1停止采样。ID产生器电路11c使用4位移位寄存器11c1作为ID。
图8是表示根据本发明的半导体存储器件的第二实施例的基本构造的说明性图。在图8中，与图1中相同的那些元件用相同的标号表示。
在图8中，半导体存储器件包括存储芯片101a-101d，以及存储控制器20。存储芯片101a-101d是存储芯片的实例。半导体芯片并不局限于存储芯片而是可以适当地改变。存储控制器20是控制器的实例。
存储芯片101a-101d一个层叠在另一个上。存储芯片的数目并不局限于4个而是可以适当地改变。而且存储芯片101a-101d可以或可以不层叠在存储控制器20上。
每个存储芯片101a-101d共同设计而成。因此，形成在各个存储芯片101a-101d上的电路在设计上相同。而且，形成在各个存储芯片101a-101d上的电路在布局上相同。再者，在各个存储芯片101a-101d上的布线在设计上相同。换句话说，在此实施例中，设计构思是存储芯片的样式的变化不依赖于存储芯片层叠的顺序而变化。
每个存储芯片101a-101d形成为在存储芯片上相同位置处有穿通电极3。在此实施例中，每个存储芯片101a-101d形成为具有多个穿通电极3。
穿通电极3电气连接到层叠在相关的存储芯片之上或之下的存储芯片上的穿通电极3。多个被电气连接的穿通电极3形成穿通电极总线。穿通电极总线被电气连接到存储控制器20。
在此实施例中，穿通电极3a和穿通电极3f被用作穿通电极3。穿通电极3a接收从存储控制器20传递的ID信号。穿通电极3f接收从每个存储芯片101a-101d传递的ID通知信号(ID)。
相同数目的穿通电极3f被作为构成每个ID通知信号(ID)的位的数目。穿通电极3f被提供具有与每个ID通知信号(ID)相同数字的位数据。
每个存储芯片101a-101d包括ID产生器电路111、比较器12以及ID信号产生器电路113。
ID产生器电路111产生ID产生器111布置于其上的存储芯片的ID(表示其自身的识别信息)。具体地，ID产生器电路111根据其制造工艺产生ID 114。
这允许各个ID产生器电路111依靠各个ID产生器电路121在工艺中的变化，并还依靠各个半导体芯片101a-101d在工艺中的变化，产生彼此不同的ID 114，即使ID产生器电路121在设计上相同。ID 114是n位数据(其中n≥层叠的存储器数目)。ID 114为这样的格式，即n位中只有一位是“H”并且其它的位是“L”(“H”和“L”可以反过来)。
每个存储芯片101a-101d具有 n个ID信号输出穿通电极作为穿通电极3f。每个存储芯片101a-101d传递ID 114的一个位到一个ID信号输出穿通电极3f。这样，每个存储芯片101a-101d通过使用 n个ID信号输出穿通电极3f并行传递n位ID 114。应该注意， n个ID信号输出穿通电极3f逐位对应到n位ID 114。
当ID产生启动信号被从存储控制器20提供到每个存储芯片101a-101d时，每个存储芯片101a-101d产生ID 114。然后，每个存储芯片101a-101d同时传递“L”信号到与由此产生的ID的“H”位相对应的ID信号输出穿通电极3f。
存储控制器20包括ID检测器电路20a。ID检测器电路20a经由ID信号输出穿通电极总线3f接收n位数据。ID检测器电路20a计数n位数据之中在“L”的位的数目。当在“L”的位的数目匹配层叠的存储器的数目时ID检测器电路20a确定ID被唯一识别。
另一方面，当在“L”的位的数目不匹配层叠的存储器的数目时，存储控制器20(ID检测器电路20a)提供ID产生启动信号到每个ID产生器电路111以重复产生ID 114。
在此实施例中，当存储控制器20检测ID 114时，存储控制器20不需要如在图4所示的第一实施例中那样，尝试ID产生器电路111产生的ID的所有可能组合。因此，存储控制器20能够在较短的时间内检测ID。
图9是表示图8所示的ID产生器电路111的一个实施例的框图。在图9中，与图8和3中相同的那些元件用相同的标号表示。
在图9中，ID产生器电路111包括环形振荡器11a1、选择器111a以及n位移位寄存器111b。
环形振荡器11a1的输出经由选择111a被应用到移位寄存器111b的时钟输入引脚。移位寄存器111b的初始值是只在一个位具有“H”的值，例如，“LLL...H”。移位寄存器111b的后端输出被连接到移位寄存器111a的前端输出。环形振荡器11a1产生的脉冲变换移位寄存器111b的位格式。这样，移位寄存器111b的位格式改变，使得“H”的位置从位格式的前端移动到位格式的后端。移位寄存器111b的后端输出返回到移位寄存器111b的前端输入。因此，到达移位寄存器111b的位格式的后端的“H”被返回到位格式的前端。
选择器111a选择并传递环形振荡器11a1的输出和“L”信号之一。当移位寄存器111b停止时，选择器111a选择“L”信号，并传递选择的“L”信号。
移位寄存器111b停止时，ID产生器电路111产生ID 114，其是移位寄存器111b的位格式。
图10是表示图8所示的半导体存储器件的第二实施例的电路图。在图10中，与图4和8中相同的那些元件用相同的标号表示。
在图10中，每个存储芯片101a-101d包括ID产生器电路111、比较器12、 n个ID信号提供电路113、门电路15a-15d、CS开关16a-16d、CS信号布线17、穿通电极(穿通电极总线)3a、用于CS电极指定信号的穿通电极3c1-3c4、用于ID产生启动信号的穿通电极3e以及 n个穿通电极(穿通电极总线)3f。
每个存储芯片101a-101d还包括用于使CS开关16a-16d生效的CS电极生效单元118。CS开关16a-16d可以由例如电熔丝等实现。由于存储芯片101a-101d在设计上相同，下面的说明将集中在存储芯片101a上而省略存储芯片101b-101d的说明。
比较器12比较ID信号，该信号是来自是穿通电极3a的由ID产生器电路111产生的ID 114。
n个ID信号提供电路113的每一个包含漏极开路型晶体管。每个ID信号提供电路113经由ID信号输出穿通电极3f连接到 n个上拉电阻20a1。每个ID信号提供电路113的输出连接到每个ID信号输出穿通电极3f。每个ID信号输出穿通电极3f进而连接到每个ID信号提供电路113。这样，布线OR逻辑由ID信号提供电路113的输出和其它存储芯片的ID信号提供电路113的输出构成。
当CS信号经由CS穿通电极3d和CS开关16被从存储控制器20应用到CS信号布线17时，这引起了包含已被应用了CS信号的CS信号布线17的存储芯片的激活。
存储控制器20包括ID检测器电路20a、ID寄存器2b、CS电极指定器2c、以及CS信号产生器2d。ID检测器电路20a包括 n个上拉电阻201a、控制电路20a2、 n个比较器20a3、以及参考电压产生器20a4。
控制电路20a2提供ID产生启动信号到每个存储芯片101a-101d，具体地，经由穿通电极3e到每个ID产生器电路111。每个ID产生器电路111一旦收到ID产生启动信号就产生n位ID。
ID产生器电路111产生的n位ID经由ID信号提供电路113被逐位并行输出到 n个穿通电极3f。 n个穿通电极(穿通电极总线)3f中，“L”只被从与每个存储芯片101a-101d的ID中的“H”位相对应的穿通电极(穿通电极总线)3f传递。
应该注意，在此实施例中，ID信号提供电路113和上拉电阻201a被设置为在R＜Rc的关系中，其中R是ID信号提供电路113的输出阻值，Rc是上拉电阻的阻值。
经由 n个穿通电极3f被应用到存储控制器20的n位信号(ID通知信号)被与其相关的比较器20a3逐位判断。每个比较器20a3被应用来自参考信号产生器20a4的电压Vref作为逻辑阈值电压，其是上拉电压的一半。当经由穿通电极3f应用的ID通知信号的一个位的电压低于电压Vref时，每个比较器20a3确定在任何存储芯片的ID中的“H”位位于与那个穿通电极3f相对应的位。
控制电路20a2确认比较器20a3确认为“H”位的总数是否等于层叠的存储芯片的数目(这里是“4”)。如果位的总数等于层叠存储芯片的数目，那么所有存储芯片101a-101d得到了彼此不同的ID。这样，控制电路20a2完成了每个存储芯片101a-101d的ID的检测。
图11表示典型的ID检测完成确定电路，其确定“H”位的总数是否等于层叠的存储芯片的数目。下面实施例将说明n＝8时的情况。在图11中，ID检测完成确定电路包括在控制电路20a2中。
ID检测完成确定电路包括n×1位(＝1位×n)加法器20a21、以及n位比较器20a22。N×1位加法器20a21包括1位加法器20a21a、2位加法器20a21b、以及3位加法器20a21c。N×1位加法器20a21将ID通知信号(ID)的各个位相加而产生“H”位的总数。
比较器20a22比较N×1位加法器20a21的输出和已经被事先设置在寄存器20a23中的层叠的芯片的数目。当N×1位加法器20a21的输出与层叠的存储芯片的数目匹配时，比较器20a22传递“H”。
以这种方法，ID检测完成确定电路确定“H”位的总数是否等于在此实施例中层叠的存储芯片的数目。
返回到图10，一旦完成所有存储芯片101a-101d的ID检测，存储控制器20就为各个存储芯片101a-101d选择CS开关16，从而相同的CS开关16不会选择给两或多个存储芯片101a-101d，并使所选择的CS开关生效。电熔丝或锁存电路能实现CS开关16。
当在层叠前单独测试存储芯片时，前述实施例优选地以下述方式修改。
默认电极(例如，CS穿通电极3d1)被设为信号存储芯片的CS电极(CS穿通电极)从而存储芯片能被单独使用。存储芯片被设计为当CS信号被应用到默认电极时其被激活(见图17)。
每个ID产生器电路111具有例如“LLL...HL”或“LLL...LLH”等的预定的初始值作为ID。因此应该理解当ID被直接用作访问单个存储芯片时，初始值可以被用作ID。
图12是说明图10所示的半导体存储器件的第二实施例的操作。在下面，将参考图12说明半导体存储器件的第二实施例的操作。
首先，存储器20，具体地是控制电路20a2，执行初始化，用于在包含在控制电路202a中的存储器(未画出)中，设置层叠的存储芯片的数目为“4”(步骤11a)。
当在ID通知信号中的“H”位的数目少于是层叠的存储芯片的数目“4”时，那么存储控制器20，具体地是控制电路20a2重复下面所示的ID检测处理(步骤11b)。
控制电路20a2指示所有的存储芯片101a-101d产生ID(步骤11c)。具体地，控制电路20a2提供ID产生启动信号到每个ID产生器电路111。ID产生启动信号经由穿通电极3e被提供给每个ID产生器电路111。ID产生器电路111响应应用到其上的ID产生启动信号产生ID。应该注意的是每个ID产生器电路111产生的ID是n位数据，其只有一位是“H”。
每个ID产生器电路111产生的每个ID在穿通电极3f中被逐位相加(逻辑OR操作)。已经被逐位加了每个ID的穿通电极3f，提供结果数据到存储控制器20中，逐位作为ID通知信号(步骤11d)。
控制电路20a2计数在ID通知信号中的“H”位数目，并且确定计数的值是否匹配层叠存储芯片的数目(步骤11e)。
在步骤11e，当计数的值匹配层叠的存储芯片的数目时，存储控制器20，具体地是控制电路20a2，在ID寄存器2b的标有寄存器号1-4的寄存器中逐个寄存四种ID(例如，“HLLH”、“LHLL”、“LLHL”以及“LLLH”)(步骤11f、11g、11h)。
在步骤11e，当计数的值不匹配层叠的存储芯片的数目时，控制电路20a2返回到步骤11c的操作，并指示所有的存储芯片101a-101d再次产生ID直到在ID通知信号中的“H”位的数目与层叠的存储芯片的数目匹配。
在其已检测到各个存储芯片101a-101d的ID之后，控制电路20a2继续下一个CS生效处理。CS生效处理与图5所示的CS生效处理(具体地，步骤4j-4m)相似。
前述处理使存储控制器20用CS信号彼此区分层叠的存储芯片101a-101d，为访问任意存储芯片101a-101d，CS信号被CS信号提供单元2d应用到CS穿通电极3d1-3d4。
虽然前述实施例已经说明了关于4个层叠的存储芯片构成的半导体存储器件，但是本发明并不局限层叠的存储芯片的数目或芯片的功能。
根据前述的实施例，即使在设计上相同的多个半导体芯片经由具有相同功能的其电极被彼此连接，如CoC结构的层叠存储器的情况，控制器(存储控制器)能区分各个半导体芯片，用于访问目的芯片。这是因为每个半导体芯片包括识别信息产生器(ID产生器电路)。
而且，各个识别信息产生器能够分别产生与其相关的半导体芯片的不同的识别信息，即使它们在设计上相同。因为各个识别信息产生器使用由于制造各个半导体芯片的工艺中的变化而具有不同振荡周期的自运行振荡器来产生识别信息，振荡周期的差按比例增加了。
而且，在前述实施例中，当其企图检测存储芯片的ID时，控制电路20a2不需要产生存储芯片产生的所有可能的ID。
图13是表示根据本发明的半导体存储器件的第三实施例的基本结构的说明性图。在图13中，与图2或4中相同的那些元件用相同的标号表示。
在图13中，半导体存储器件包括具体体现半导体芯片的存储芯片201a-201d，以及具体体现控制器的存储控制器21。应该注意的是半导体芯片并不局限于存储芯片而是能够根据需要改变。
在图13所示的第三实施例和图2和4所示的实施例之间大的区别在于图13所示的实施例采用图2和4所示的实施例中使用的ID作为芯片地址。
因此，图13所示的实施例通过用“芯片地址”代替图2和4所示的实施例中使用的“ID”能够易于被理解。
虽然图13说明了图2和4所示的实施例中的“ID”被“芯片地址”所替代的实例，但第三实施例可以基于图8和10所示的实施例，其中“ID”被“芯片地址”代替。
存储芯片201a-201d一个层叠在另一个上。应该理解的是存储器的数量并不局限于4个而是能适当地改变。而且，存储芯片201a-201d可以或可以不层叠在存储控制器21上。
每个存储芯片201a-201d具有共同设计。因此，形成在各个存储芯片201a-201d上的电路在设计上相同。而且，形成在各个存储芯片201a-201d上的电路在布局上相同。再者，在各个存储芯片201a-201d上的布线在设计上相同。换句话说，在此实施例中，设计构思是存储芯片的样式的变化不依赖于存储芯片层叠的顺序。
每个存储芯片201a-201d形成为在存储芯片上相同位置处有穿通电极3。在此实施例中，每个存储芯片201a-201d形成为具有多个穿通电极3。
穿通电极3电气连接到层叠在相关的存储芯片之上或之下的存储芯片上的通孔电极3。多个被电气连接的穿通电极3形成穿通电极总线。穿通电极总线被电气连接到存储控制器21。
在此实施例中，穿通电极(穿通电极总线)3g和穿通电极(穿通电极总线)3h被用作穿通电极3。穿通电极3g接收从存储控制器21传递的芯片地址信号。穿通电极3h接收从每个存储芯片201a-201d传递的地址匹配信号。
每个存储芯片201a-201d包括芯片地址产生器电路211、比较器12以及地址匹配信号输出电路213。
芯片地址产生器电路211与图2所示的ID产生器电路11在构造上相同。芯片地址产生器电路211用产生的ID作为芯片地址。
存储控制器21包括地址检测器电路21a。地址检测器电路21a检测每个存储芯片201a-201d的芯片地址。
在此实施例中，图2所示的ID产生器电路11被芯片地址产生器电路211代替；ID匹配信号提供电路13被地址匹配信号提供电路213代替；穿通电极总线3a被芯片地址信号输入穿通电极总线3g代替；穿通电极总线3b被应用了地址匹配信号的穿通电极(穿通电极总线)3h代替；以及ID检测器电路2a被地址检测器电路21a代替。
图14是表示图13所示的半导体存储器件的第三实施例的电路图。在图14中，与图13所示的相同的那些元件用相同的标号表示。
象图4一样，在图14中，4个存储芯片201a-201d被一个层叠在另一个上。芯片地址产生器电路211产生的ID被用作芯片地址。
图4所示的CS电极生效单元18(CS开关16)被地址解码器219中的芯片地址电极生效单元219a代替。
在CS电极生效单元18(CS开关16)中，4位CS穿通电极3d中的一位(一个CS穿通电极3d)使用每个存储芯片中的电熔丝等连接到CS信号布线17。
但是，芯片地址电极生效单元219a包含设置在地址解码器219中的电熔丝从而当芯片地址信号从芯片地址信号提供单元21d被传递时地址解码器219动作(例如，产生选择输出)，芯片地址信号与芯片地址产生器电路211产生的芯片地址相对应。
在图14中，每个存储器201a-201d包括芯片地址产生器电路211、地址匹配通知单元212、门电路15a-15d、地址解码器219、穿通电极3g、穿通电极3h、用于芯片地址产生信号的穿通电极3i，用于指定芯片地址连接的穿通电极3j1-3j4、以及芯片地址穿通电极3k1、3k2。
地址匹配通知单元212包括比较器12，以及匹配信号提供电路213。地址解码器219包括芯片地址开关216a-216d。
存储控制器21包括地址解码器电路21a、芯片地址寄存器21b、作为设置单元的芯片地址连接设置单元21c、以及芯片地址信号提供单元21d。
地址解码器电路21a检测给存储芯片201a-201d的芯片地址，并将发现的芯片地址存储在芯片地址寄存器21b中。
地址解码器电路21a包括上拉电阻21a1、控制电路21a2、比较器21a3、以及参考电压产生器21a4。
控制电路21a2提供芯片地址产生信号到每个存储芯片201a-201d，具体地，经由穿通电极3i到每个芯片地址产生器电路211。
每个芯片地址产生器211产生芯片地址以由此响应接收的芯片地址产生信号。在此实施例中，芯片地址假定具有四位。
控制电路21a2也从穿通电极3g逐个依次提供从“LLLL”到“HHHH”的四位信号到每个存储芯片201a-201d作为芯片地址信号。
每个存储芯片201a-201d，具体地每个比较器12，当其自身芯片地址匹配从穿通电极3g提供的芯片地址信号时产生匹配信号。
当比较器12传递匹配信号时，每个匹配信号提供电路213传递地址匹配信号到穿通电极3h。
在此实施例中，匹配信号产生器电路213和上拉电阻21a1被设置为满足R＜Rc所表示的关系，其中R是匹配信号产生器电路213的输出电阻，Rc是上拉电阻21a1的电阻。
比较器21a3比较在穿通电极3h上的电压和参考电压产生器21a4产生的电压参考(上拉电压的一半)以检测地址匹配信号是否被提供给穿通电极3h。具体地，比较器21a3确定：当穿通电极3h上的电压低于参考电压时，地址信号被提供到穿通电极3h。换句话说，比较器21a3确定：当穿通电极3h上的电压低于参考电压时，芯片地址信号“匹配”任何存储芯片的芯片地址。
当比较器21a3检测地址匹配信号被提供给穿通电极3h时，控制电路21a2将那时的芯片地址信号存储在芯片地址寄存器21b中。因此，芯片地址寄存器21b存储存储芯片201a-201d的芯片地址。
芯片地址连接指定器21c连接到用来指定芯片地址连接的穿通电极3j1-3j4。芯片地址连接指定器21c提供芯片地址连接指定信号到用来指定芯片地址连接的穿通电极3j1-3j4，以从芯片地址开关216a-216d中指定任意芯片地址开关216。
具体地，存储控制器21将存储在芯片地址寄存器21b中的芯片地址顺序提供到穿通电极3g。此外，与提供芯片地址相呼应，存储控制器21顺序地提供来自芯片地址连接指定器21c的芯片地址连接指定信号到指定芯片地址连接的穿通电极3j1-3j4。在此操作中，存储控制器21从芯片地址开关216a-216d中指定任意芯片地址开关216。
电熔丝或锁存电路能实现芯片地址开关216。
当存储芯片在层叠前单独测试存储芯片时，前述实施例优选地以下述方式修改。
默认值(例如，“LL”)被设为单个存储芯片的芯片地址从而存储芯片能被单独使用。存储芯片被设计为默认芯片地址被应用到其上时存储芯片被激活。
根据此实施例，用目的半导体芯片产生的芯片地址能使层叠的半导体芯片彼此区分，以访问该半导体芯片。
虽然各个实施例结合本发明被应用到实现具有穿通电极的CoC结构的实现的实例来说明，但是，也不局限于具有穿通电极的此CoC结构。例如，本发明也能被应用到层叠封装等，如下所述。
图15a所示的层叠封装具有层叠在具有球形引脚301的PCB板302上的存储芯片100。每个存储芯片100具有芯片焊盘100a。球形引脚301每个都经由PCB布线302a和通孔302b连接到PCB板302的表面上的布线和电极302c上。结合线303连接电极302c到每个芯片焊盘100a。芯片焊盘100a具有相同的功能。
图15所示的层叠封装具有一个层叠在另一个上的封装304。每个封装304包含具有球形引脚201的PCB板302，以及贴装在PCB板302上的存储芯片100。每个存储芯片100具有功能上相同的芯片焊盘100a。每个PCB板302具有通孔302b。在此结构中，每个焊盘100a也连接到公共布线305。
在图15A和图15B中，信号布线一般连接到层叠存储芯片100。它们的电气连接与前述实施例所述的CoC结构中的穿通电极相似。
因此，本发明也能生效地应用到图15A和15B所示的层叠封装中。
图16是表示电熔丝构成的典型开关的电路图。如可被理解的，图16中所示的电路是CS电极生效单元18、CS电极生效单元118、以及芯片地址连接生效单元219a的实例。
应用到电熔丝开关的控制引脚(具体地，PASS引脚和ACTIVE引脚)的信号是从存储控制器产生的。因此，是存储控制器确定开关电熔丝的设置。
在图16中，夹着绝缘膜的电容306被用作节点A、B之间的电熔丝。在节点A、B之间，电熔丝306被连接为其被夹在转移栅型(transfer gate type)开关SW1和SW2之间。开关SW1、SW2通常用在ON状态(PASS＝“H”)。电熔丝306的一个引脚，即节点n1，经由pMOSMP1被连接到高电压源Vfuse，而节点n2经由nMOSMN1被连接到低电压源VSS。
电熔丝306包含电容。这样，在节点n1和n2之间的路径通常是非导电性的。因此，即使令开关SW1、SW2导电，节点n1和n2之间的路径也是不导电的。
为用电熔丝306使节点n1和n2之间电气连接，开关SW1、SW2都不通(PASS＝“L”)，而pMOSMP1和nMOSMN1被导通(ACTIVE＝“H”)。在此操作下，在高压电源Vfuse的电压被应用到节点n1，而在低电压源VSS的电压被应用到节点n2。结果，高电压被应用跨在电容306上。这引起电容306的绝缘膜击穿，其结果是电容306导电。
接下来，当应用到Vfuse的电压停止时，pMOSMP1和nMOSMN1返回到OFF状态(ACTIVE＝“L”)，并且开关SW1、SW2再次返回到ON状态(PASS＝“H”)，在节点A、B之间的路径导电。
在前述操作下，电熔丝使开关生效。
图17是表示单个存储芯片的主要部分的电路图，该存储芯片具有多个备用的预定CS电极(CS穿通电极)，其之一作为可用的默认CS电极，从而有助于在存储芯片层叠前单独对每个存储芯片测试。
在图17所示的实例中，当电熔丝未激活时，CS电极CS1电气连接到CS信号布线17上。应该注意的是，为简化说明，这里有两个备用CS电极CS1、CS2(CS穿通电极)。
电极CS1和电极CS2经由转移栅型开关SW1、SW2分别都连接到CS信号布线17。开关SW1的控制输入经由电熔丝开关307、308分别连接到VDD(“H”电平)和VSS(“L”电平)。开关SW1的控制输入还通过具有比导电电熔丝显著高电阻的上拉电阻309连接到VDD(“H”电平)。
以此方式，即使电熔丝是不导电的，开关SW1的控制输入通过上拉电阻309被上拉到“H”，引起开关SW1接通。结果，电极CS1被电气连接到CS信号布线17。
相反地，开关SW2的控制输入通过比导电的电熔丝310、311显著高电阻的下拉电阻312下拉到VSS(“L”电平)，引起开关SW2断开，以使电极CS2和CS信号布线17电气不导电。
导电电熔丝的电阻被设置为比上拉电阻309和下拉电阻312的电阻低。这样，当在“H”或“L”侧上的任何电熔丝的开关变成导电的，任何开关SW1、SW2的控制输入通过导电的电熔丝被带到“H”或“L”电平电压。这样，开关SW1、SW2被确定为接通/断开。
当电熔丝实现CS开关时，具有如下优点。
一旦CS开关生效(电熔丝短路)，在存储控制器和层叠存储芯片之间与CS信号相关的连接变成永久的。因此，例如，一旦检测每个存储芯片1a-1d的ID的处理(此后称作“ID检测处理”)被在层叠存储器组合步骤中或接下来的测试步骤中等被执行，ID检测处理在后面不需要再次进行。
在此实施例中，开关SW1的控制输入被具有比导电的电熔丝显著高的阻值的电阻上拉到“H”电平，而开关SW2的控制输入具有比导电的电熔丝显著高的阻值的电阻下拉到“L”电平。因此，当电熔丝不激活时，CS1能被电气连接到信号布线17。这允许电极CS1被用作默认CS电极。
尽管前述实施例结合具有两个备用CS电极的实例进行描述的，当有三个或更多备用CS电极时，默认CS电极也能用相似的方法被设置。
而且，应该理解，当用地址信号代替CS信号选择存储芯片时，也能够用相似的方法设置默认地址。
每个前述实施例不需要使穿通电极倾斜穿过层叠半导体芯片或在层叠半导体芯片中形成封闭通孔结构。这避免了工艺的复杂。
本发明可以被应用在当存储芯片被层叠以实现半导体器件时的大容量存储器、存储器结合芯片、混合存储器封装等应用中。而且，此半导体存储器件能被应用在如个人计算机(PC)、移动电话、以及小型数字家用电器的应用中。
尽管本发明的优选的实施例是用特定形式说明的，但是此说明只是说明性目的，并且理解为所作改变和变化并不偏离权利要求的精神和范围。

Claims (27)

1.一种半导体器件，包含：
多个半导体芯片；
与所述多个半导体芯片的每个相关的识别信息产生器，用来根据所述相关半导体芯片的制造工艺产生识别信息；以及
控制器，用来检测所述识别信息产生器产生的识别信息以基于检测的识别信息控制所述多个半导体芯片的每个。
2.根据权利要求1的半导体器件，其中：
所述控制器产生多个芯片选择信号，用以交替选择所述多个半导体芯片，
所述多个半导体芯片的每个包括芯片选择信号接收器，其能被设置为接受任何所述多个芯片选择信号，以及
所述控制器包括：
设置单元，用来基于所述识别信息设置所述选择信号接收器，从而所述选择信号接收器接受芯片选择信号，以选择包括所述芯片选择信号接收器的半导体芯片；以及
半导体芯片控制器，用来基于所述芯片选择信号控制所述多个半导体芯片的每个。
3.根据权利要求2的半导体器件，其中：所述芯片选择信号接收器事先被设置为接受特定芯片选择信号。
4.根据权利要求2的半导体器件，其中：
所述芯片选择信号接收器包括开关，以及
所述设置单元基于所述识别信息设置所述开关，从而所述芯片选择信号接收器接受用来选择包括所述芯片选择信号接收器的半导体芯片的芯片选择信号。
5.根据权利要求2的半导体器件，其中：
所述芯片选择信号接收器包括熔丝，以及
所述设置单元基于所述识别信息设置所述熔丝，从而所述芯片选择信号接收器接受用来选择包括所述芯片选择信号接收器的半导体芯片的芯片选择信号。
6.根据权利要求1的半导体器件，其中
所述多个半导体芯片的每个使用其识别信息作为其芯片地址，以及
所述控制器检测所述多个半导体芯片中的每个的芯片地址，并基于检测到的芯片地址控制所述多个半导体芯片中的每个。
7.根据权利要求6的半导体器件，其中：
所述控制器产生用来交替选择所述多个半导体芯片的多个芯片地址信号，
所述多个半导体芯片的每个包括芯片地址信号接收器，其能被设置为接受任何所述多个芯片地址信号，以及
所述控制器包括：
设置单元，用来基于所述识别信息设置所述芯片地址信号接收器，从而所述芯片地址信号接收器接受用来选择包括所述地址选择信号接收器的半导体芯片的芯片地址信号；以及
半导体芯片控制器，用来基于所述芯片地址信号控制所述多个半导体芯片中的每个。
8.根据权利要求7的半导体器件，其中所述芯片地址信号接收器事先被设置为接受特定的芯片地址信号。
9.根据权利要求7的半导体器件，其中：
所述芯片地址信号接收器包括开关，以及
所述设置单元基于用来设置所述开关的所述识别信息控制所述开关，从而所述芯片地址信号接收器接受用来选择包括所述芯片地址信号接收器的半导体芯片的芯片地址信号。
10.根据权利要求7的半导体器件，其中：
所述芯片地址信号接收器包括熔丝，以及
所述设置单元基于所述识别信息设置所述熔丝，从而所述芯片地址信号接收器接受用来选择包括所述芯片地址信号接收器的半导体芯片的芯片地址信号。
11.根据权利要求1的半导体器件，其中：
所述多个半导体芯片由延伸穿过所述多个半导体芯片的穿通电极互连；以及
所述控制器经由所述穿通电极提供公共信号到所述多个半导体芯片。
12.根据权利要求1的半导体器件，其中：
所述多个半导体芯片通过结合线互连，以及
所述控制器经由多个结合线提供公共信号到所述多个半导体芯片。
13.根据权利要求1的半导体器件，其中所述多个半导体芯片和所述多个半导体芯片分离地布置于其上的板一起构成封装，并且所述封装一个层叠于另一个上。
14.根据权利要求1的半导体器件，其中所述识别信息产生器包括：
自运行振荡器；以及
识别信息产生器电路，用来基于所述自运行振荡器的输出产生所述识别信息。
15.根据权利要求14的半导体器件，其中所述识别信息产生器电路包含计数器，用来以预定的时间周期计数所述自运行振荡器产生的脉冲，并传递作为所述识别信息的计数值。
16.根据权利要求15的半导体器件，其中：
所述识别信息产生器电路还包括用来测量预定的时间周期的定时器，以及
所述计数器基于所述定时器的测量结果计数预定时间周期的所述脉冲。
17.根据权利要求16的半导体器件，其中所述定时器将外部时钟分频以测量预定的时间周期。
18.根据权利要求16的半导体器件，其中所述定时器是自运行定时器。
19.根据权利要求14的半导体器件，其中所述识别信息产生器电路包含位移寄存器，用来基于外部时钟的分频模式采样所述自运行振荡器产生的脉冲，并传递作为所述识别信息的采样结果。
20.根据权利要求14的半导体器件，其中所述识别信息产生器电路包含移位寄存器，用来基于所述自运行振荡器产生的脉冲以预定时间周期循环n位数据，并传递作为所述识别信息的循环结果，n位数据包括具有与其余位不同值的一位。
21.根据权利要求14的半导体器件，其中所述识别信息产生器具有预定的初始值。
22.据权利要求1的半导体器件，其中所述多个半导体芯片的每个是存储芯片。
23.根据权利要求1的半导体器件，其中所述多个半导体芯片一个层叠在另一个上。
24.一种控制器执行的半导体芯片控制方法，用来控制多个半导体芯片，所述多个半导体芯片的每个包括识别信息产生器，用来根据每个所述半导体芯片的制造工艺产生识别信息，所述方法包含步骤：
检测所述多个半导体芯片的每个的识别信息；以及
基于检测的识别信息控制所述多个半导体芯片的每个。
25.根据权利要求24的半导体芯片控制方法，其中所述多个半导体芯片的每个包括芯片选择信号接收器，其能被设置为接受所述控制器产生的多个芯片选择信号的任何一个，所述方法还包括步骤：
基于所述识别信息设置所述芯片选择信号接收器，从而所述芯片选择信号接收器接受用来选择包括所述芯片选择信号接收器的半导体芯片的芯片选择信号；以及
基于所述选择信号控制所述多个半导体芯片的每个。
26.根据权利要求24的半导体芯片控制方法，其中：
所述多个半导体芯片的每个使用其识别信息作为其芯片地址，
所述检测步骤包括检测所述多个半导体芯片的每个的芯片地址，
以及
所述控制步骤包括基于检测的芯片地址控制所述多个半导体芯片的每个。
27.根据权利要求26的半导体芯片控制方法，其中：
多个所述半导体芯片的每个包括芯片地址信号接收器，其能被设置为接受所述控制器产生的多个芯片地址信号的任何一个，所述方法还包括步骤：
基于所述识别信息设置所述芯片地址信号接收器，从而所述芯片地址信号接收器接受用来选择包括所述芯片地址信号接收器的半导体芯片的芯片地址信号；以及
基于所述芯片地址信号控制所述多个半导体芯片的每个。
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