CN112136177A - 堆叠式半导体装置的存储体及通道结构 - Google Patents

堆叠式半导体装置的存储体及通道结构 Download PDF

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Abstract

本发明描述用于供应电力到多个存储器核心芯片的设备。一种实例设备包含：衬底；接口芯片，其位于所述衬底上；及多个存储器核心芯片，其位于所述接口芯片上，所述多个存储器核心芯片经由多个电极耦合到所述接口芯片。所述多个存储器核心芯片包含第一存储器核心芯片、第二存储器核心芯片及安置于所述第二存储器核心芯片与所述接口芯片之间的第三存储器核心芯片。激活所述第一存储器核心芯片及所述第三存储器核心芯片以用于数据存取，同时撤销激活安置于所述第一存储器核心芯片与所述第三存储器核心芯片之间的所述第二存储器核心芯片以用于数据存取。

Description

堆叠式半导体装置的存储体及通道结构
背景技术
高数据可靠性、高速存储器存取、低电力消耗及减小芯片大小是半导体存储器要求的特征。近年来，已引入通过堆叠垂直堆叠裸片且使用穿硅通路(TSV)互连裸片的三维(3D)存储器装置。3D存储器装置的益处包含堆叠式多个核心芯片(其中大量垂直通路介于多个核心芯片与接口芯片及存储器控制器之间)，其允许宽带宽总线及多个核心芯片及接口芯片中的功能块之间的高转移速率及小很多占据面积。因此，3D存储器装置促成大存储器容量、较高存储器存取速度及芯片大小减小。此类3D存储器装置包含混合存储器立方体(HMC)及高带宽存储器(HBM)。
大量垂直通路转移时钟信号、存储器单元数据及用于依可依高转移速率独立及同时操作多个核心芯片的方式同时控制存储器核心芯片的命令序列。此处，核心芯片上的多个输入/输出通道未必彼此同步。为适应此操作，3D存储器装置通常包含同时操作的大量电路，其引起整个装置的同时电力消耗。特定来说，3D存储器装置可允许多个存储器核心芯片依高转移速率同时操作每一存储器核心芯片上所有电路的操作类似，同时允许3D存储器装置中的接口芯片同时转移数据高速率。
图1A是根据现有技术的常规3D存储器装置1中的多个存储器核心芯片10a到10d的通道配置的简化布局图。图1B及1C是根据现有技术的包含接口芯片11及多个存储器核心芯片10a到10d的常规3D存储器装置1的示意图。例如，常规3D存储器装置1包含堆叠于接口芯片11上的存储器核心芯片10a到10d。存储器核心芯片10c位于存储器核心芯片10d上，存储器核心芯片10b位于存储器核心芯片10c上，且存储器核心芯片10a位于存储器核心芯片10b上。存储器核心芯片10a及10c具有第一多个通道(例如通道A、B、C及D)。存储器核心芯片10b及10d具有第二多个通道(例如通道E、F、G及H)。存储器核心芯片10a到10d中的每一通道包含多个子通道(例如PC0、PC1、PC2及PC3)。多个子通道(例如PC0、PC1、PC2及PC3)的每一子通道可被提供多个存储器单元存储体群组(例如BG0及BG1或BG2及BG3)。多个存储器核心芯片10a到10d及接口芯片11通过多个直通电极(未展示)及多个内部连接器(未展示)来彼此耦合。
在存储器核心芯片10a及10b中，在数据转移操作期间执行使用多个存储器单元存储体群组(BG0及BG1)的数据存取。在存储器核心芯片10c及10d中，在数据转移操作期间执行使用另一多个存储器单元存储体群组(BG2及BG3)的数据存取。每一通道中的多个子通道(PC0、PC1、PC2及PC3)同时操作。多个存储器核心芯片10a及10c的每一存储器核心芯片上的第一多个通道(通道A到D)经设计以同时操作。因此，在连续数据转移操作期间存取存储器核心芯片10a上的多个通道(通道A到D)的多个子通道PC0到PC3的存储器单元存储体群组BG0及BG1。类似地，多个存储器核心芯片10b及10d的每一存储器核心芯片上的第二多个通道(通道E到H)经设计以同时操作。因此，在连续数据转移操作期间存取存储器核心芯片10b上的多个通道(通道E到H)的多个子通道PC0到PC3的存储器单元存储体群组BG0及BG1。在连续数据转移操作期间存取存储器核心芯片10c上的多个通道A到D的多个子通道PC0到PC3的存储器单元存储体群组BG2及BG3。例如，在图1B中，同时激活存储器核心芯片10a及10b上的所有通道(以纯灰点图案突显)的存储器单元存储体群组BG0及BG1用于连续数据转移。例如，在图1C中，同时激活存储器核心芯片10b上的通道E到H的存储器单元存储体群组BG0及BG1及存储器核心芯片10c上的通道A到D的存储器单元存储体群组BG2及BG3(以纯灰点图案突显)用于连续数据转移操作。
在图1B中，交替存取存储器核心芯片10a及10b内的多个通道中的存储器单元存储体群组BG0及BG1，且同时激活最上层上的存储器核心芯片10a及第二最上层上的相邻存储器核心芯片10b用于连续数据转移。另一方面，在图1C中，交替存取存储器核心芯片10b内的多个通道中的存储器单元存储体群组BG0及BG1，且交替存取存储器核心芯片10c内的多个通道中的存储器单元存储体群组BG2及BG3，且同时激活存储器核心芯片10b及相邻存储器核心芯片10c用于连续数据转移。
图1D是根据现有技术的包含接口芯片11'及多个存储器核心芯片10'a到10'h的常规3D存储器装置1'的示意图。存储器核心芯片10'a及10'e具有第一多个通道(例如通道A、B、C及D)。存储器核心芯片10'b及10'f具有第二多个通道(例如通道E、F、G及H)。存储器核心芯片10'c及10'g具有第三多个通道(例如通道I、J、K及L)。存储器核心芯片10'd及10'h具有第四多个通道(例如通道M、N、O及P)。例如，在图1D中，同时激活最上四个层中的存储器核心芯片10'a到10'd上的所有通道(以纯灰点图案突显)的存储器单元存储体群组BG0及BG1用于连续数据转移且交替存取存储器核心芯片10'a、10'b、10'd及10'd内的多个通道中的存储器单元存储体群组BG0及BG1。
如上文所描述，相邻层上(尤其是最上层处)的整个3D存储器装置的同时电力消耗可引起具有相对于供电电源的高布线电阻的大量电路的部分处的显著压降。此压降可引起大量电路的部分处的不稳定操作。
发明内容
本文中揭示包含堆叠式芯片的设备及方法。根据本发明的实施例的一种实例设备可包含：衬底；接口芯片，其位于所述衬底上；多个存储器核心芯片，其堆叠于所述接口芯片上。所述多个存储器核心芯片可经由多个电极来耦合到所述接口芯片。所述多个存储器核心芯片可包含：第一存储器核心芯片，其包含第一存储器单元；第二存储器核心芯片，其安置于所述第一存储器核心芯片与所述接口芯片之间，所述第二存储器核心芯片包含第二存储器单元；及第三存储器核心芯片，其安置于所述第二存储器核心芯片与所述接口芯片之间，所述第三存储器核心芯片包含第三存储器单元。所述第一存储器核心芯片及所述第三存储器核心芯片可经配置以被激活用于数据存取，而所述第二存储器核心芯片经配置以被撤销激活用于数据存取。
根据本发明的实施例的另一实例设备可包含：存储器控制器，其可提供命令信号且可进一步传输及接收数据信号；及半导体存储器装置。所述半导体存储器装置可包含：多个存储器核心芯片，其堆叠于接口芯片上且经由多个电极来耦合到所述接口芯片；及中介层。所述多个存储器核心芯片可包含：第一存储器核心芯片，其包含第一存储器单元；第二存储器核心芯片，其安置于所述第一存储器核心芯片与所述接口芯片之间，所述第二存储器核心芯片包含第二存储器单元；及第三存储器核心芯片，其安置于所述第二存储器核心芯片与所述接口芯片之间，所述第三存储器核心芯片包含第三存储器单元。所述中介层包含可使所述存储器控制器及所述半导体存储器装置互连的多个通道。所述多个通道可进一步在所述存储器控制器与所述半导体存储器装置之间传输所述命令信号及所述数据信号。所述存储器控制器可提供所述命令信号上的命令。所述命令可指示激活所述第一存储器核心芯片及所述第三存储器核心芯片同时撤销激活所述第二存储器核心芯片。
根据本发明的实施例的另一实例设备可包含：处理器；及存储器控制器，其可提供命令信号到半导体存储器装置。所述半导体存储器装置可包含：接口芯片，其耦合到所述存储器控制器；及多个存储器核心芯片，其堆叠于所述接口芯片上。所述多个存储器核心芯片可包含：第一存储器核心芯片，其包含第一存储器单元；第二存储器核心芯片，其安置于所述第一存储器核心芯片与所述接口芯片之间，所述第二存储器核心芯片包含第二存储器单元；及第三存储器核心芯片，其安置于所述第二存储器核心芯片与所述接口芯片之间，所述第三存储器核心芯片包含第三存储器单元。所述存储器控制器可进一步从所述半导体存储器装置通过多个通道传输及接收数据信号。所述存储器控制器可提供所述命令信号上的激活命令到所述半导体存储器装置，其中所述激活命令指示激活所述第一存储器核心芯片及所述第三存储器核心芯片同时撤销激活所述第二存储器核心芯片。
根据本发明的实施例的另一实例设备可包含：第一存储器核心芯片，其包含指派给第一通道的第一存储器存储体；第二存储器核心芯片，其包含指派给所述第一通道的第二存储器存储体；第三存储器核心芯片，其包含指派给第二通道的第三存储器存储体；及第四存储器核心芯片，其包含指派给所述第二通道的第四存储器存储体，所述第一、第二、第三及第四存储器核心芯片可彼此堆叠，使得所述第二存储器核心芯片介于所述第一与第三存储器核心芯片之间且所述第三存储器核心芯片介于所述第二与第四存储器核心芯片之间。
附图说明
图1A是根据现有技术的常规3D存储器装置中的多个存储器核心芯片的通道配置的简化布局图。
图1B及1C是根据现有技术的包含接口芯片及多个存储器核心芯片的常规3D存储器装置的示意图。
图1D是根据现有技术的包含接口芯片及多个存储器核心芯片的常规3D存储器装置的示意图。
图2是根据本发明的实施例的包含半导体存储器装置的半导体系统的示意图。
图3A是根据本发明的实施例的包含接口芯片、多个核心芯片、导电布线及多个直通电极的3D存储器装置的示意图。
图3B是根据本发明的实施例的图3A的3D存储器装置中的电源供应直通电极及电源供应布线的示意图。
图3C是根据本发明的实施例的图3A的3D存储器装置中的多个存储器核心芯片的存储体及通道配置的示意图。
图3D是根据本发明的实施例的图3A的3D存储器装置中的多个存储器核心芯片的存储体及通道配置的布局图。
图3E是根据本发明的实施例的图3A的3D存储器装置中的信号的时序图。
图4A是根据本发明的实施例的包含接口芯片、多个核心芯片、导电布线及多个直通电极的3D存储器装置的示意图。
图4B是根据本发明的实施例的图4A的3D存储器装置中的电源供应直通电极及电源供应布线的示意图。
图4C是根据本发明的实施例的3D存储器装置中的多个存储器核心芯片的存储体及通道配置的示意图。
图4D是根据本发明的实施例的3D存储器装置中的多个存储器核心芯片的存储体及通道配置的示意图。
图4E是根据本发明的实施例的3D存储器装置中的多个存储器核心芯片的存储体及通道配置的示意图。
具体实施方式
将在下文参考附图来详细解释本发明的各种实施例。以下详细描述参考依说明方式展示其中可实践本发明的特定方面及实施例的附图。足够详细描述这些实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例，且可在不背离本发明的范围的情况下进行结构、逻辑及电改变。本文所揭示的实施例需不互斥，因为一些揭示实施例可与一或多个其它揭示实施例组合以形成新实施例。
图2是根据本发明的实施例的包含设备(其是半导体存储器装置2)的半导体系统200的示意图。例如，半导体存储器装置2可为三维(3D)存储器装置。半导体系统200还可包含中央处理单元(CPU)及存储器控制器22，其可为封装衬底26上的中介层23上的控制器芯片。中介层23可包含可供应来自封装衬底26的电源供应电压的一或多个电力线28。中介层23可包含可使CPU及存储器控制器22及半导体存储器装置2互连的多个通道29。例如，半导体存储器装置2可为HBM、HMC、Wide-IO DRAM等等。存储器控制器22可提供时钟信号、命令信号且可进一步传输及接收数据信号。多个通道29可在存储器控制器与半导体存储器装置2之间传输数据信号。半导体存储器装置2可包含多个芯片20，其包含彼此堆叠的接口芯片21及多个存储器核心芯片24。每一存储器核心芯片24可包含多个存储器单元及存取存储器单元的电路。例如，存储器单元可为动态随机存取存储器(DRAM)存储器单元。半导体存储器装置2可包含通过穿透接口芯片21及多个核心芯片24来耦合接口芯片21及多个核心芯片24的导电通路TSV 25(例如直通衬底电极)。接口芯片21可经由互连件(例如凸块27)来耦合到中介层23。例如，凸块27可为具有大致小于或小于100微米的凸块节距且暴露于接口芯片21的外部上的微凸块。凸块27的一部分可耦合到一或多个电力线28。凸块27的另一部分可耦合到多个通道29。
图3A是根据本发明的实施例的包含接口芯片31、多个存储器核心芯片34、导电布线32及多个直通电极35a到35c的3D存储器装置3的示意图。例如，多个存储器核心芯片34的数目可为4，其包含存储器核心芯片34a、34b、34c及34d。存储器核心芯片34a到34d可在平行于由第一方向300及第二方向310界定的平面的平面上延伸。多个直通电极35a到35c可在方向320上由多个端子37a到37c串联耦合，方向320垂直于由第一方向300及第二方向310界定的多个存储器核心芯片34a到34d的平面。多个直通电极35a到35c可将信号(例如时钟信号、命令信号及数据信号)从多个外部端子305传输通过衬底301的多个衬底布线306而到接口芯片31及多个存储器核心芯片34a到34d。多个外部端子305可耦合到图2中的多个通道29。因此，图2中的存储器控制器22可经由多个通道29、多个外部端子305及多个直通电极35a到35c将时钟信号、命令信号及数据信号提供到接口芯片31及多个存储器核心芯片45。直通电极35a到35c可沿接口芯片31及多个存储器核心芯片34a到34d的平面通过布线32在接口芯片31与多个存储器核心芯片34a到34d之间进一步传输信号。
图3B是根据本发明的实施例的3D存储器装置3中的电源供应直通电极35'a到35'c及电源供应布线32'的示意图。例如，3D存储器装置3可为图2中的3D存储器装置2。在图3B中，电源供应直通电极35'a到35'c及电源供应布线32'的每一者可建模为电阻器。电阻器群组38'a到38'c的每一者可分别包含多个电源供应直通电极35'a到35'c及多个端子37'。多个电源供应直通电极35'a沿垂直于第一方向300及第二方向310的第三方向320由多个端子37'串联耦合。类似地，多个电源供应直通电极35'b由多个端子37'沿方向320串联耦合，且多个电源供应直通电极35'c由多个端子37'沿方向320串联耦合。电路(未展示)可安置于直通电极35'a与35'b之间或直通电极35'a与35'c之间。电源供应直通电极35'a可供应电源供应电压到接口芯片31且还通过图3B的电源供应布线32'来供应电源供应电源到安置于每一芯片的中心区域(例如图3A中的区域36a)中的多个存储器核心芯片34a到34d。在此情况中，当相同芯片上的布线电阻基本上相同且当电源供应的额外电路径由位于区域36b及36c中的电源供应布线提供时，外部端子305与电较远程处的一部分(例如芯片端处的电路部分)之间的电阻变小以稳定电路的操作。
图3C是根据本发明的实施例的图3A的3D存储器装置3中的多个存储器核心芯片34a到34d的存储体及通道配置的示意图。例如，3D存储器装置3可包含堆叠于接口芯片31上的存储器核心芯片34a到34d。存储器核心芯片34c安置于存储器核心芯片34d上，且安置于存储器核心芯片34b与接口芯片31之间。存储器核心芯片34b安置于存储器核心芯片34c上，且安置于存储器核心芯片34a与接口芯片31之间。存储器核心芯片34a安置于存储器核心芯片34b上。存储器核心芯片34a及34b可具有第一多个通道(例如通道A、B、C及D)。存储器核心芯片34c及34d可具有第二多个通道(例如通道E、F、G及H)。存储器核心芯片34a及34c的每一存储器核心芯片可包含由不同存储体地址寻址的第一多个存储器单元存储体群组BG0及BG1(例如，BA0针对BG0，BA1针对BG1)。存储器核心芯片34b及34d的每一存储器核心芯片可包含由不同存储体地址寻址的第二多个存储器单元存储体群组BG2及BG3(例如，BA2针对BG2，BA2针对BG2)。如早先所描述，多个存储器核心芯片34a到34d及接口芯片31可通过多个直通电极35a到35c及多个端子37a到37c来彼此耦合，如图3A中所展示。在图3C中，可激活存储器核心芯片34a及存储器核心芯片34c(其介于存储器核心芯片34b与接口芯片31之间)上的所有通道(以纯灰点图案突显)的第一多个存储器单元存储体群组BG0及BG1用于连续数据转移，同时可响应于来自图2中的存储器控制器22的存储器存取命令(指示存储器单元存储体群组BG0的存储体地址BA0或存储器单元存储体群组BG1的存储体地址BA1)而撤销激活相邻于存储器核心芯片34a及34c的存储器核心芯片34b。在图3C中，交替存取存储器核心芯片34a及34c内的多个通道中的第一多个存储器单元存储体群组BG0及BG1，同时可激活最上层上的存储器核心芯片34a及第二最上层上的存储器核心芯片34c(其比被撤销激活的存储器核心芯片34b更靠近接口芯片31)用于连续数据转移。尽管图3C中未展示，但可依交替方式激活及存取存储器核心芯片34b及34d上的存储器单元，同时类似地，由来自存储器控制器22的存储器存取命令(指示存储器单元存储体群组BG2的存储体地址BA2或存储器单元存储体群组BG2的存储体地址BA2)撤销激活存储器核心芯片34a及34c。
图3D是根据本发明的实施例的图3A的3D存储器装置3中的多个存储器核心芯片34a到34d的存储体及通道配置的布局图。在存储器核心芯片34a及34c中，在数据转移操作期间执行使用第一多个存储器单元存储体群组(BG0及BG1)的数据存取。在存储器核心芯片34b及34d中，在数据转移操作期间执行使用第二多个存储器单元存储体群组(BG2及BG3)的数据存取。存储器核心芯片34a到34d中的每一通道可包含多个子通道(例如PC0、PC1、PC2及PC3)。可对第一及第二多个存储器单元存储体群组(例如BG0、BG1、BG2及BG3)提供多个子通道(例如PC0、PC1、PC2及PC3)的每一子通道。每一通道的第一多个存储器单元存储体群组BG0及BG1中的多个子通道(例如PC0、PC1、PC2及PC3)可操作。激活存储器核心芯片34a及34c上的所有通道(以纯灰点图案突显)的第一多个存储器单元存储体群组BG0及BG1用于连续数据转移。存储器核心芯片34a上的第一多个通道(通道A到D)及存储器核心芯片34c上的第二多个通道(通道E到H)经设计以操作连续数据转移操作。因此，在连续数据转移操作期间存取存储器核心芯片34a及34c上的所有通道(通道A到H)的多个子通道PC0到PC3的第一多个存储器单元存储体群组BG0及BG1。同时，多个存储器核心芯片34b及34d的每一存储器核心芯片上的第二多个存储器单元存储体群组BG2及BG3可经设计以操作连续数据转移操作。因此，在连续数据转移操作期间存取存储器核心芯片34b及34d上的所有通道(通道A到H)的多个子通道PC0到PC3的第二多个存储器单元存储体群组BG2及BG3。
图3E是根据本发明的实施例的图3A的3D存储器装置中的信号的时序图。例如，如上文参考图3C所描述，可交替存取存储器核心芯片34a及34c内的多个通道中的第一多个存储器单元存储体群组BG0及BG1。图2中的存储器控制器22可每时钟循环(CLK)基于命令信号(CMD)来交替提供存储器单元存储体群组BG0的存储器存取命令及存储器单元存储体群组BG1的存储器存取命令。例如，图2中的存储器控制器22可依交替方式提供存储器存取命令，其包含：存储器存取命令，其包含寻址存储器核心芯片34a或存储器核心芯片34c中的存储器单元的存储器单元地址，所述存储器单元地址包含与第一多个存储器单元存储体群组BG0的BG0相关联的存储体地址；及另一存储器存取命令，其包含寻址存储器核心芯片34a或存储器核心芯片34c中的另一存储器单元的另一存储器单元地址，所述另一存储器单元地址包含与BG1相关联的另一存储体地址。存储器核心芯片34a或34c可每隔命令交替接收与存储器单元存储体群组BG0及BG1有关的存储器存取命令。基于BG0的存储器单元存取命令(CMD BG0)，可激活存储器单元存储体群组BG0的读写数据总线(RWBS)以比BG0的存储器单元存取命令(CMD BG0)延迟两个时钟循环传输数据。类似地，基于BG1的存储器单元存取命令(CMD BG1)，可激活存储器单元存储体群组BG1的读写数据总线(RWBS)以比BG1的存储器单元存取命令(CMD BG1)延迟两个时钟循环传输数据。RWBS BG0及RWBS BG1可通过先进先出控制来形成双速数据(RWBS BG0+BG1)。具有双速的RWBS BG0+BG1的数据可经由多个直通电极35a、35b及35c的一部分来转移到接口芯片31。尽管图3E中未展示，但存储器核心芯片34b及34d可依类似方式每隔命令交替接收与存储器单元存储体群组BG2及BG3有关的存储器存取命令且可基于与存储器单元存储体群组BG2及BG3有关的存储器存取命令来激活。
图4A是根据本发明的实施例的包含接口芯片41、多个核心芯片44及多个直通电极45a及45c的3D存储器装置4的示意图。多个直通电极45a及45c可从多个外部端子405传输信号(例如时钟信号、命令信号及数据信号)通过衬底401的多个衬底布线406而到接口芯片41及多个存储器核心芯片44。例如，多个存储器核心芯片44的数目可为8，其包含存储器核心芯片44a、44b、44c、44d、44e、44f及44g。类似于图3A的3D存储器装置3，多个直通电极45a及45c可在方向420上由多个端子(未展示)串联耦合，方向420垂直于由方向400及410界定的多个存储器核心芯片44a到44h的平面。直通电极45a及45c可沿由第一方向400及第二方向410界定的接口芯片41及多个存储器核心芯片44a到44h的平面通过接口芯片41及多个存储器核心芯片44a到44h中的布线(未展示)来进一步传输信号于接口芯片41与多个存储器核心芯片44a到44d之间。
图4B是根据本发明的实施例的3D存储器装置4中的电源供应直通电极45'a、45'c及电源供应布线42'的示意图。例如，3D存储器装置4可为图2中的3D存储器装置2。在图4B中，电源供应直通电极45'a、45'c及电源供应布线42'的每一者可建模为电阻器。电阻器群组48'a及48'c的每一者可分别包含多个电源供应直通电极45'a及45'c及多个端子(未展示)。多个电源供应直通电极45'a由多个端子(未展示)沿垂直于第一方向400及第二方向410的第三方向420串联耦合。类似地，多个电源供应直通电极45'c由多个端子沿方向420串联耦合。电路(未展示)可安置于直通电极45'a与45'c之间。电源供应直通电极45'a可供应电源供应电压到接口芯片41且还通过图4B的电源供应布线42'来供应电源供应电压到安置于每一芯片的中心区域(例如图4A中的区域46a)中的多个存储器核心芯片44a到44h。在此情况中，当相同芯片上的布线电阻基本上相同且当电源供应的额外电路径由位于区域46c中的电源供应布线提供时，外部端子405与电较远程处的一部分(例如芯片端处的电路部分)之间的电阻变小以稳定电路的操作。
图4C是根据本发明的实施例的3D存储器装置4中的多个存储器核心芯片44a到44h的存储体及通道配置的示意图。例如，3D存储器装置4可包含堆叠于接口芯片41上的存储器核心芯片44a到44h。存储器核心芯片44h安置于接口芯片41上。存储器核心芯片44g安置于存储器核心芯片44h上，存储器核心芯片44f安置于存储器核心芯片44g上，且存储器核心芯片44e安置于存储器核心芯片44f上。存储器核心芯片44d安置于存储器核心芯片44e上，存储器核心芯片44c安置于存储器核心芯片44d上，存储器核心芯片44b安置于存储器核心芯片44c上，且存储器核心芯片44a安置于存储器核心芯片44b上。因此，存储器核心芯片44b安置于接口芯片41与存储器核心芯片44a之间，且存储器核心芯片44c安置于接口芯片41与存储器核心芯片44b之间。存储器核心芯片44a、44b、44e及44f可具有第一多个通道(例如通道A、B、C及D)。存储器核心芯片44c、44d、44g及44h可具有第二多个通道(例如通道E、F、G及H)。存储器核心芯片44a及44c的每一存储器核心芯片可包含第一多个存储器单元存储体群组BG0及BG1。存储器核心芯片44b及44d的每一存储器核心芯片可包含第二多个存储器单元存储体群组BG2及BG3。此外，存储器核心芯片44e及44g的每一存储器核心芯片可包含第三多个存储器单元存储体群组BG4及BG5。存储器核心芯片44f及44h的每一存储器核心芯片可包含第四多个存储器单元存储体群组BG6及BG7。多个存储器核心芯片44a到44h及接口芯片41可通过多个直通电极45a到45c及多个端子来彼此耦合，如图4A中所展示。在图4C中，可激活存储器核心芯片44a及存储器核心芯片44c(其介于存储器核心芯片44b与接口芯片41之间)上的所有通道(以纯灰点图案突显)的第一多个存储器单元存储体群组BG0及BG1用于连续数据转移，同时可撤销激活存储器核心芯片44a与44c之间的存储器核心芯片44b。在图4C中，交替存取存储器核心芯片44a及44c内的多个通道中的第一多个存储器单元存储体群组BG0及BG1，同时可激活最上层上的存储器核心芯片44a及第三最上层上的存储器核心芯片44c(其比存储器核心芯片44b更靠近接口芯片41)用于连续数据转移。
图4D是根据本发明的实施例的3D存储器装置4'中的多个存储器核心芯片44'a到44'h的存储体及通道配置的示意图。例如，3D存储器装置4'可为图4A及4B的3D存储器装置4。例如，3D存储器装置4'可包含堆叠于接口芯片41'上的存储器核心芯片44'a到44'h。存储器核心芯片44'h安置于接口芯片41'上。存储器核心芯片44'g安置于存储器核心芯片44'h上，存储器核心芯片44'f安置于存储器核心芯片44'g上，且存储器核心芯片44'e安置于存储器核心芯片44'f上。存储器核心芯片44'd安置于存储器核心芯片44'e上，存储器核心芯片44'c安置于存储器核心芯片44'd上，存储器核心芯片44'b安置于存储器核心芯片44'c上，且存储器核心芯片44'a安置于存储器核心芯片44'b上。因此，存储器核心芯片44'c安置于接口芯片41'与存储器核心芯片44'a之间，且存储器核心芯片44'e安置于接口芯片41'与存储器核心芯片44'c之间。此外，存储器核心芯片44'b安置于存储器核心芯片44'a与存储器核心芯片44'c之间。存储器核心芯片44'a、44'b、44'c及44'd可具有第一多个通道(例如通道A、B、C及D)。存储器核心芯片44'e、44'f、44'g及44'h可具有第二多个通道(例如通道E、F、G及H)。存储器核心芯片44'a及44'e的每一存储器核心芯片可包含第一多个存储器单元存储体群组BG0及BG1。存储器核心芯片44'b及44'f的每一存储器核心芯片可包含第二多个存储器单元存储体群组BG2及BG3。存储器核心芯片44'c及44'g的每一存储器核心芯片可包含第三多个存储器单元存储体群组BG4及BG5。存储器核心芯片44'd及44'h的每一存储器核心芯片可包含第四多个存储器单元存储体群组BG6及BG7。多个存储器核心芯片44'a到44'h及接口芯片41'可通过多个直通电极45a及45c及多个端子来彼此耦合，如图4A中所展示。在图4D中，可激活存储器核心芯片44'a及44'e上的所有通道(以纯灰点图案突显)的第一多个存储器单元存储体群组BG0及BG1以用于连续数据转移。在图4D中，交替存取存储器核心芯片44'a及44'e内的多个通道中的第一多个存储器单元存储体群组BG0及BG1，同时可激活最上层上的存储器核心芯片44'a及第五最上层上的存储器核心芯片44'e(其比存储器核心芯片44'c更靠近接口芯片41')以用于连续数据转移。
图4E是根据本发明的实施例的3D存储器装置4”中的多个存储器核心芯片44”a到44”h的存储体及通道配置的示意图。
例如，3D存储器装置4”可为图4A及4B的3D存储器装置4。例如，3D存储器装置4”可包含堆叠于接口芯片41”上的存储器核心芯片44”a到44”h。存储器核心芯片44”h安置于接口芯片41”上。存储器核心芯片44”g安置于存储器核心芯片44”h上，存储器核心芯片44”f安置于存储器核心芯片44”g上，且存储器核心芯片44”e安置于存储器核心芯片44”f上。存储器核心芯片44”d安置于存储器核心芯片44”e上，存储器核心芯片44”c安置于存储器核心芯片44”d上，存储器核心芯片44”b安置于存储器核心芯片44”c上，且存储器核心芯片44”a安置于存储器核心芯片44”b上。存储器核心芯片44”a及44”b可具有第一多个通道(例如通道A、B、C及D)。存储器核心芯片44”c及44”d可具有第二多个通道(例如通道E、F、G及H)。存储器核心芯片44”e及44”f可具有第三多个通道(例如通道I、J、K及L)。存储器核心芯片44”g及44”h可具有第四多个通道(例如通道M、N、O及P)。存储器核心芯片44”a、44”c、44'e及44”g的每一存储器核心芯片可包含第一多个存储器单元存储体群组BG0及BG1。存储器核心芯片44”b、44'd、44”f及44”h的每一存储器核心芯片可包含第二多个存储器单元存储体群组BG2及BG3。因此，交替安置第一多个存储器单元存储体群组BG0及BG1的存储器核心芯片44”a、44”c、44'e及44”g及包含第二多个存储器单元存储体群组BG2及BG3的存储器核心芯片44”b、44'd、44”f及44”h。多个存储器核心芯片44'a到44'h及接口芯片41'可通过多个直通电极45a及45c及多个端子来彼此耦合，如图4A中所展示。在图4D中，可激活存储器核心芯片44”a、44”c、44”e及44”g上的所有通道(以纯灰点图案突显)的第一多个存储器单元存储体群组BG0及BG1用于连续数据转移。在图4D中，交替存取存储器核心芯片44”a、44”c、44”e及44”g内的多个通道中的第一多个存储器单元存储体群组BG0及BG1，同时可激活最上层上的存储器核心芯片44”a、第三最上层上的存储器核心芯片44”c、第五最上层上的存储器核心芯片44”e及更靠近接口芯片41”的第二最下层上的存储器核心芯片44”g用于连续数据转移，且可不激活相邻存储器核心芯片44”b、44”d、44”f及44”h。
用于上述实施例中的信号的逻辑电平仅为实例。然而，在其它实施例中，可在不背离本发明的范围的情况下使用除本发明中特别描述的信号的逻辑电平之外的信号的逻辑电平的组合。
尽管已在特定优选实施例及实例的上下文中揭示本发明，但所属领域的技术人员应了解，本发明扩展到特别揭示实施例外的本发明的其它替代实施例及/或使用及其明显修改及等效物。另外，所属领域的技术人员将基于本发明来更容易明白本发明的范围内的其它修改。还考虑可进行实施例的特定特征及方面的各种组合或子组合且其仍落于本发明的范围内。应了解，所揭示的实施例的各种特征及方面可彼此组合或取代以形成本发明的变动模式。因此，本发明的至少部分的范围不希望受限于上述特别揭示实施例。

Claims (29)

1.一种设备，其包括：
衬底；
接口芯片，其位于所述衬底上；
多个存储器核心芯片，其堆叠于所述接口芯片上，所述多个存储器核心芯片经由多个电极耦合到所述接口芯片，所述多个存储器核心芯片包含：
第一存储器核心芯片，其包含第一存储器单元；
第二存储器核心芯片，其安置于所述第一存储器核心芯片与所述接口芯片之间，所述第二存储器核心芯片包含第二存储器单元；及
第三存储器核心芯片，其安置于所述第二存储器核心芯片与所述接口芯片之间，所述第三存储器核心芯片包含第三存储器单元，
其中所述第一存储器核心芯片及所述第三存储器核心芯片经配置以被激活用于数据存取，而所述第二存储器核心芯片经配置以被撤销激活用于数据存取。
2.根据权利要求1所述的设备，其中所述多个电极经配置以传输包含第一多个命令及第二多个命令的命令信号；
其中所述第一存储器核心芯片及所述第三存储器核心芯片经配置以从所述多个电极接收所述第一多个命令，经进一步配置以响应于指示与第一存储器单元存储体群组相关联的第一存储体地址的所述第一多个命令而被激活，
其中所述第二存储器核心芯片经配置以从所述多个电极接收所述第二多个命令，经进一步配置以响应于指示与不同于所述第一单元存储体群组的第二存储器单元存储体群组相关联的第二存储体地址的所述第二多个命令而被激活。
3.根据权利要求2所述的设备，其中所述第一存储器单元经配置以响应于指示所述第一存储器单元存储体群组中的第一地址的所述第一多个命令的第一命令而被存取，
其中所述第二存储器单元经配置以响应于指示不同于所述第一存储器单元存储体群组的所述第二存储器单元存储体群组中的第二地址的所述第二多个命令中的第二命令而被存取，且
其中所述第三存储器单元经配置以响应于指示不同于所述第一存储器单元存储体群组中的所述第一地址的第三地址的所述第一多个命令中的第三命令而被存取。
4.根据权利要求3所述的设备，其进一步包括第一通道及第二通道，
其中所述第一通道经配置以提供对所述第一存储器单元及所述第二存储器单元的存取，且
其中所述第二通道经配置以提供对所述第三存储器单元的存取。
5.根据权利要求4所述的设备，其中所述第一通道包含多个子通道。
6.根据权利要求5所述的设备，其中所述第一通道的所述多个子通道的每一子通道经配置以提供对经配置以由多个存储器命令存取的多个存储器单元的存取，且
其中所述多个命令的每一命令指示多个存储器单元存储体群组中的对应存储器单元存储体群组。
7.根据权利要求6所述的设备，其中所述第一存储器核心芯片包含第四存储器单元，所述第四存储器单元经配置以响应于指示与第三存储器单元存储体群组相关联的第三存储体地址的第三多个命令而被激活，且
其中所述第一单元存储体群组及所述第三存储器单元存储体群组经配置以响应于所述多个存储器命令而被交替存取。
8.根据权利要求1所述的设备，其中所述第一存储器核心芯片位于所述第二存储器核心芯片上。
9.根据权利要求1所述的设备，其中所述第二存储器核心芯片位于所述第三存储器核心芯片上。
10.根据权利要求9所述的设备，其进一步包括第四存储器核心芯片，所述第四存储器核心芯片包含第四存储器单元且安置于所述第一存储器核心芯片与所述第二存储器核心芯片之间，
其中所述第一存储器核心芯片及所述第三存储器核心芯片经配置以被激活用于数据存取，而所述第二存储器核心芯片及所述第四存储器核心芯片经配置以被撤销激活用于数据存取。
11.一种设备，其包含：
存储器控制器，其经配置以提供命令信号，所述存储器控制器经进一步配置以传输及接收数据信号；
半导体存储器装置，其包括：
多个存储器核心芯片，其堆叠于接口芯片上，所述多个存储器核心芯片经由多个电极耦合到所述接口芯片，所述多个存储器核心芯片包含：
第一存储器核心芯片，其包含第一存储器单元；
第二存储器核心芯片，其安置于所述第一存储器核心芯片与所述接口芯片之间，所述第二存储器核心芯片包含第二存储器单元；及
第三存储器核心芯片，其安置于所述第二存储器核心芯片与所述接口芯片之间，所述第三存储器核心芯片包含第三存储器单元；及
中介层，其包括多个通道，所述多个通道经配置以使所述存储器控制器及所述半导体存储器装置互连，且经进一步配置以在所述存储器控制器与所述半导体存储器装置之间传输所述命令信号及所述数据信号，
其中所述存储器控制器经配置以在所述命令信号上提供命令，所述命令指示激活所述第一存储器核心芯片及所述第三存储器核心芯片且撤销激活所述第二存储器核心芯片。
12.根据权利要求11所述的设备，其中所述存储器控制器经进一步配置以经由所述多个电极在所述命令信号上提供第一多个命令及第二多个命令，
其中所述第一多个命令指示与第一存储器单元存储体群组相关联的第一存储体地址，且所述第二多个命令指示与不同于所述第一存储体群组的第二存储器单元存储体群组相关联的第二存储体地址，
其中第一存储器核心芯片及所述第三存储器核心芯片经配置以从所述多个电极接收所述第一多个命令，经进一步配置以响应于所述第一多个命令而被激活，且
其中所述第二存储器核心芯片经配置以从所述多个电极接收所述第二多个命令，经进一步配置以响应于所述第二命令群组而被激活。
13.根据权利要求12所述的设备，其中所述存储器控制器经配置以提供第一存储器存取命令、第二存储器存取命令及第三存储器存取命令，
其中所述第一存储器存取命令指示与所述第一存储器单元相关联的第一地址，所述第一地址包含所述第一存储体地址，
其中所述第二存储器存取命令指示与所述第二存储器单元相关联的第二地址，所述第二地址包含所述第二存储体地址，
其中所述第三存储器存取命令指示与所述第三存储器单元相关联的第三地址，所述第三地址包含所述第一存储体地址。
14.根据权利要求13所述的设备，其中所述多个通道包括第一通道及第二通道，
其中所述存储器控制器经配置以在所述第一通道上提供所述第一存储器存取命令到所述第一存储器核心芯片及提供所述第二存储器存取命令到所述第二存储器核心芯片，经配置以在所述第一通道上从所述第一存储器单元及所述第二存储器单元读取数据，且经进一步配置以在所述第一通道上将数据写入到所述第一存储器单元及所述第二存储器单元，且
其中所述存储器控制器经进一步配置以在所述第二通道上提供所述第三存储器存取命令到所述第三存储器核心芯片，经配置以经由所述第二通道从所述第三存储器单元读取数据，且经进一步配置以经由所述第二通道将数据写入到所述第三存储器单元。
15.根据权利要求14所述的设备，其中所述第一通道包含多个子通道，
其中所述第一存储器核心芯片包含第四存储器单元，所述第四存储器单元经配置以响应于指示与第三存储器单元存储体群组相关联的第三存储体地址的第三多个命令中的第四存取命令而被激活，且
其中所述存储器控制器经配置以通过所述多个子通道中的第一子通道来提供所述第一存取命令，且经进一步配置以通过所述多个子通道中的不同于所述第一子通道的第二子通道来提供所述第四存取命令。
16.根据权利要求15所述的设备，其中所述存储器控制器经配置以在所述多个子通道中的一者上交替提供与所述第一单元存储体群组有关的存储器存取命令，及与所述第三存储器单元存储体群组有关的存储器存取命令。
17.根据权利要求11所述的设备，其中所述第一存储器核心芯片安置于所述第二存储器核心芯片上。
18.根据权利要求11所述的设备，其中所述第二存储器核心芯片安置于所述第三存储器核心芯片上。
19.根据权利要求12所述的设备，其进一步包括安置于所述第一存储器核心芯片与所述第二存储器核心芯片之间的第四存储器核心芯片，所述第四存储器核心芯片包含第四存储器单元，
其中所述第一存储器核心芯片及所述第三存储器核心芯片经配置以被激活用于数据存取，而所述第二存储器核心芯片及所述第四存储器核心芯片经配置以被撤销激活用于数据存取。
20.一种设备，其包括：
处理器；及
存储器控制器，其经配置以提供命令信号到半导体存储器装置，所述半导体存储器装置包含：
接口芯片，其耦合到所述存储器控制器；及
多个存储器核心芯片，其堆叠于所述接口芯片上，所述多个存储器核心芯片包含：
第一存储器核心芯片，其包含第一存储器单元；
第二存储器核心芯片，其安置于所述第一存储器核心芯片与所述接口芯片之间，所述第二存储器核心芯片包含第二存储器单元；及
第三存储器核心芯片，其安置于所述第二存储器核心芯片与所述接口芯片之间，所述第三存储器核心芯片包含第三存储器单元，
其中所述存储器控制器经进一步配置以通过多个通道从所述半导体存储器装置传输及接收数据信号，且
其中所述存储器控制器经配置以提供所述命令信号上的激活命令到所述半导体存储器装置，所述激活命令指示激活所述第一存储器核心芯片及所述第三存储器核心芯片且撤销激活所述第二存储器核心芯片。
21.根据权利要求20所述的设备，其中所述存储器控制器经进一步配置以提供第一多个命令及第二多个命令，
其中所述第一多个命令包含指示与所述第一存储器单元相关联的第一地址的第一存取命令，所述第一存取命令包含与第一存储器单元存储体群组相关联的第一存储体地址，
其中所述第二多个命令包含指示与所述第二存储器单元相关联的第二地址的第二存取命令，所述第二存取命令包含与不同于所述第一存储体群组的第二存储器单元存储体群组相关联的第二存储体地址，且
其中所述第一多个命令进一步包含指示与所述第三存储器单元相关联的第三地址的第三存取命令，所述第三存取命令包含所述第一存储体地址。
22.根据权利要求21所述的设备，其中所述多个通道包括第一通道及第二通道，
其中所述存储器控制器经配置以在所述第一通道上提供所述第一存储器存取命令到所述第一存储器核心芯片及提供所述第二存储器存取命令到所述第二存储器核心芯片，经配置以在所述第一通道上从所述第一存储器单元及所述第二存储器单元读取数据，且经进一步配置以在所述第一通道上将数据写入到所述第一存储器单元及所述第二存储器单元，且
其中所述存储器控制器经进一步配置以在所述第二通道上提供所述第三存储器存取命令到所述第三存储器核心芯片，经配置以经由所述第二通道从所述第三存储器单元读取数据，且经进一步配置以经由所述第二通道将数据写入到所述第三存储器单元。
23.根据权利要求22所述的设备，其中所述第一通道包含多个子通道，
其中所述第一存储器核心芯片包含第四存储器单元，所述第四存储器单元经配置以响应于指示与第三存储器单元存储体群组相关联的第三存储体地址的第三多个命令中的第四存取命令而被激活，
其中所述存储器控制器经配置以通过所述多个子通道中的第一子通道来提供所述第一存取命令，且经进一步配置以通过所述多个子通道中的不同于所述第一子通道的第二子通道来提供所述第四存取命令，且
其中所述存储器控制器经进一步配置以交替提供与所述第一单元存储体群组有关的存取命令及与所述第三存储器单元存储体群组有关的存取命令。
24.一种设备，其包括：
第一存储器核心芯片，其包含指派给第一通道的第一存储器存储体；
第二存储器核心芯片，其包含指派给所述第一通道的第二存储器存储体；
第三存储器核心芯片，其包含指派给第二通道的第三存储器存储体；及
第四存储器核心芯片，其包含指派给所述第二通道的第四存储器存储体，
其中所述第一、第二、第三及第四存储器核心芯片经彼此堆叠，使得所述第二存储器核心芯片介于所述第一与第三存储器核心芯片之间且所述第三存储器核心芯片介于所述第二与第四存储器核心芯片之间。
25.根据权利要求24所述的设备，
其中所述第一存储器核心芯片进一步包含指派给第三通道的第五存储器存储体，
其中所述第二存储器核心芯片进一步包含指派给所述第三通道的第六存储器存储体，
其中所述第三存储器核心芯片进一步包含指派给第四通道的第七存储器存储体，且
其中所述第四存储器核心芯片进一步包含指派给所述第四通道的第八存储器存储体。
26.根据权利要求25所述的设备，其进一步包括经配置以通过所述第一、第二、第三及第四通道来存取所述第一、第二、第三及第四存储器核心芯片的接口芯片，
其中所述第一、第二、第三及第四存储器核心芯片堆叠于所述接口芯片上，使得所述第四存储器芯片介于所述第三存储器核心芯片与所述接口芯片之间。
27.根据权利要求24所述的设备，其进一步包括：
第五存储器核心芯片，其包含指派给所述第一通道的第五存储器存储体；
第六存储器核心芯片，其包含指派给所述第一通道的第六存储器存储体；
第七存储器核心芯片，其包含指派给所述第二通道的第七存储器存储体；及
第八存储器核心芯片，其包含指派给所述第二通道的第八存储器存储体；
其中所述第五、第六、第七及第八存储器核心芯片堆叠于所述第一存储器核心芯片上，使得所述第八存储器核心芯片介于所述第一与第七存储器核心芯片之间且所述第六存储器核心芯片介于所述第五与第七存储器核心芯片之间。
28.根据权利要求24所述的设备，其进一步包括：
第五存储器核心芯片，其包含指派给所述第一通道的第五存储器存储体，所述第五存储器核心芯片堆叠于所述第一存储器核心芯片上；
第六存储器核心芯片，其包含指派给所述第一通道的第六存储器存储体，所述第六存储器核心芯片介于所述第一与第二存储器核心芯片之间；
第七存储器核心芯片，其包含指派给所述第二通道的第七存储器存储体，所述第七存储器核心芯片介于所述第二与第三存储器核心芯片之间；及
第八存储器核心芯片，其包含指派给所述第二通道的第八存储器存储体，所述第八存储器核心芯片介于所述第三与第四存储器核心芯片之间。
29.根据权利要求24所述的设备，其进一步包括：
第五存储器核心芯片，其包含指派给第三通道的第五存储器存储体；
第六存储器核心芯片，其包含指派给第二通道的第六存储器存储体；
第七存储器核心芯片，其包含指派给第三通道的第七存储器存储体；及
第八存储器核心芯片，其包含指派给第四通道的第八存储器存储体；
其中所述第五、第六、第七及第八存储器核心芯片堆叠于所述第一存储器核心芯片上，使得所述第八存储器核心芯片介于所述第一与第七存储器核心芯片之间且所述第六存储器核心芯片介于所述第五与第七存储器核心芯片之间。
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