TW202020877A - 堆疊式半導體器件之庫及通道結構 - Google Patents

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Abstract

本發明描述用於供應電力至複數個記憶體核心晶片之裝置。一種實例性裝置包含：一基板；一介面晶片，其位於該基板上；及複數個記憶體核心晶片，其位於該介面晶片上，該複數個記憶體核心晶片經由複數個電極來耦合至該介面晶片。該複數個記憶體核心晶片包含一第一記憶體核心晶片、一第二記憶體核心晶片及安置於該第二記憶體核心晶片與該介面晶片之間的一第三記憶體核心晶片。啟動該第一記憶體核心晶片及該第三記憶體核心晶片用於資料存取，同時撤銷啟動安置於該第一記憶體核心晶片與該第三記憶體核心晶片之間的該第二記憶體核心晶片用於資料存取。

Description

堆疊式半導體器件之庫及通道結構
本發明係關於堆疊式半導體器件之庫及通道結構，特定言之，本發明係關於用於供應電力至複數個記憶體核心晶片之裝置。
高資料可靠性、高速記憶體存取、低電力消耗及減小晶片大小係半導體記憶體要求之特徵。近年來，已引入藉由堆疊垂直堆疊晶粒且使用穿矽通路(TSV)互連晶粒之三維(3D)記憶體器件。3D記憶體器件之益處包含堆疊式複數個核心晶片(其中大量垂直通路介於複數個核心晶片與一介面晶片及記憶體控制器之間)，其允許寬頻寬匯流排及複數個核心晶片及介面晶片中之功能區塊之間的高轉移速率及一小很多佔據面積。因此，3D記憶體器件促成大記憶體容量、較高記憶體存取速度及晶片大小減小。此等3D記憶體器件包含混合記憶體立方體(HMC)及高頻寬記憶體(HBM)。
大量垂直通路轉移一時脈信號、記憶體單元資料及用於依可依高轉移速率獨立及同時操作複數個核心晶片之一方式同時控制記憶體核心晶片之命令序列。此處，核心晶片上之複數個輸入/輸出通道未必彼此同步。為適應此操作，3D記憶體器件通常包含同時操作之大量電路，其引起整個器件之同時電力消耗。特定言之，3D記憶體器件可允許複數個記憶體核心晶片依高轉移速率同時操作各記憶體核心晶片上所有電路之操作類似，同時允許3D記憶體器件中之介面晶片同時轉移資料高速率。
圖1A係根據先前技術之一習知3D記憶體器件1中之複數個記憶體核心晶片10a至10d之通道組態之一簡化佈局圖。圖1B及圖1C係根據先前技術之包含一介面晶片11及複數個記憶體核心晶片10a至10d之習知3D記憶體器件1之示意圖。例如，習知3D記憶體器件1包含堆疊於介面晶片11上之記憶體核心晶片10a至10d。記憶體核心晶片10c位於記憶體核心晶片10d上，記憶體核心晶片10b位於記憶體核心晶片10c上，且記憶體核心晶片10a位於記憶體核心晶片10b上。記憶體核心晶片10a及10c具有第一複數個通道(例如通道A、B、C及D)。記憶體核心晶片10b及10d具有第二複數個通道(例如通道E、F、G及H)。記憶體核心晶片10a至10d中之各通道包含複數個子通道(例如PC0、PC1、PC2及PC3)。複數個子通道(例如PC0、PC1、PC2及PC3)之各子通道可被提供複數個記憶體單元庫群組(例如BG0及BG1或BG2及BG3)。複數個記憶體核心晶片10a至10d及介面晶片11藉由複數個直通電極(圖中未展示)及複數個內部連接器(圖中未展示)來彼此耦合。
在記憶體核心晶片10a及10b中，在資料轉移操作期間執行使用複數個記憶體單元庫群組(BG0及BG1)之資料存取。在記憶體核心晶片10c及10d中，在資料轉移操作期間執行使用另一複數個記憶體單元庫群組(BG2及BG3)之資料存取。各通道中之複數個子通道(PC0、PC1、PC2及PC3)同時操作。複數個記憶體核心晶片10a及10c之各記憶體核心晶片上之第一複數個通道(通道A至D)經設計以同時操作。因此，在一連續資料轉移操作期間存取記憶體核心晶片10a上之複數個通道(通道A至D)之複數個子通道PC0至PC3之記憶體單元庫群組BG0及BG1。類似地，複數個記憶體核心晶片10b及10d之各記憶體核心晶片上之第二複數個通道(通道E至H)經設計以同時操作。因此，在一連續資料轉移操作期間存取記憶體核心晶片10b上之複數個通道(通道E至H)之複數個子通道PC0至PC3之記憶體單元庫群組BG0及BG1。在一連續資料轉移操作期間存取記憶體核心晶片10c上之複數個通道A至D之複數個子通道PC0至PC3之記憶體單元庫群組BG2及BG3。例如，在圖1B中，同時啟動記憶體核心晶片10a及10b上之所有通道(以純灰點圖案突顯)之記憶體單元庫群組BG0及BG1用於連續資料轉移。例如，在圖1C中，同時啟動記憶體核心晶片10b上之通道E至H之記憶體單元庫群組BG0及BG1及記憶體核心晶片10c上之通道A至D之記憶體單元庫群組BG2及BG3 (以純灰點圖案突顯)用於連續資料轉移操作。
在圖1B中，交替存取記憶體核心晶片10a及10b內之複數個通道中之記憶體單元庫群組BG0及BG1，且同時啟動最上層上之記憶體核心晶片10a及第二最上層上之相鄰記憶體核心晶片10b用於連續資料轉移。另一方面，在圖1C中，交替存取記憶體核心晶片10b內之複數個通道中之記憶體單元庫群組BG0及BG1，且交替存取記憶體核心晶片10c內之複數個通道中之記憶體單元庫群組BG2及BG3，且同時啟動記憶體核心晶片10b及相鄰記憶體核心晶片10c用於連續資料轉移。
圖1D係根據先前技術之包含一介面晶片11'及複數個記憶體核心晶片10'a至10'h之一習知3D記憶體器件1'之一示意圖。記憶體核心晶片10'a及10'e具有第一複數個通道(例如通道A、B、C及D)。記憶體核心晶片10'b及10'f具有第二複數個通道(例如通道E、F、G及H)。記憶體核心晶片10'c及10'g具有第三複數個通道(例如通道I、J、K及L)。記憶體核心晶片10'd及10'h具有第四複數個通道(例如通道M、N、O及P)。例如，在圖1D中，同時啟動最上四個層中之記憶體核心晶片10'a至10'd上之所有通道(以純灰點圖案突顯)之記憶體單元庫群組BG0及BG1用於連續資料轉移且交替存取記憶體核心晶片10'a、10'b、10'c及10'd內之複數個通道中之記憶體單元庫群組BG0及BG1。
如上文所描述，相鄰層上(尤其是最上層處)之整個3D記憶體器件之同時電力消耗可引起具有相對於一供電電源之高佈線電阻之大量電路之部分處之一顯著壓降。此壓降可引起大量電路之部分處之不穩定操作。
本發明之一態樣提供一種裝置，其包括：一基板；一介面晶片，其位於該基板上；複數個記憶體核心晶片，其堆疊於該介面晶片上，該複數個記憶體核心晶片經由複數個電極來耦合至該介面晶片，該複數個記憶體核心晶片包含：一第一記憶體核心晶片，其包含一第一記憶體單元；一第二記憶體核心晶片，其安置於該第一記憶體核心晶片與該介面晶片之間，該第二記憶體核心晶片包含一第二記憶體單元；及一第三記憶體核心晶片，其安置於該第二記憶體核心晶片與該介面晶片之間，該第三記憶體核心晶片包含一第三記憶體單元，其中該第一記憶體核心晶片及該第三記憶體核心晶片經組態以被啟動用於資料存取，而該第二記憶體核心晶片經組態以被撤銷啟用用於資料存取。
本發明之另一態樣提供一種裝置，其包含：一記憶體控制器，其經組態以提供一命令信號，該記憶體控制器經進一步組態以傳輸及接收資料信號；一半導體記憶體器件，其包括堆疊於一介面晶片上之複數個記憶體核心晶片，該複數個記憶體核心晶片經由複數個電極來耦合至該介面晶片，該複數個記憶體核心晶片包含：一第一記憶體核心晶片，其包含一第一記憶體單元；一第二記憶體核心晶片，其安置於該第一記憶體核心晶片與該介面晶片之間，該第二記憶體核心晶片包含一第二記憶體單元；及一第三記憶體核心晶片，其安置於該第二記憶體核心晶片與該介面晶片之間，該第三記憶體核心晶片包含一第三記憶體單元；及一中介層，其包括複數個通道，該複數個通道經組態以使該記憶體控制器及該半導體記憶體器件互連且經進一步組態以在該記憶體控制器與該半導體記憶體器件之間傳輸該命令信號及該等資料信號，其中該記憶體控制器經組態以提供該命令信號上之一命令，該命令指示啟動該第一記憶體核心晶片及該第三記憶體核心晶片且撤銷啟動該第二記憶體核心晶片。
本發明之另一態樣提供一種裝置，其包括：一處理器；及一記憶體控制器，其經組態以提供一命令信號至一半導體記憶體器件，該半導體記憶體器件包含耦合至該記憶體控制器之一介面晶片及堆疊於該介面晶片上之複數個記憶體核心晶片，該複數個記憶體核心晶片包含：一第一記憶體核心晶片，其包含一第一記憶體單元；一第二記憶體核心晶片，其安置於該第一記憶體核心晶片與該介面晶片之間，該第二記憶體核心晶片包含一第二記憶體單元；及一第三記憶體核心晶片，其安置於該第二記憶體核心晶片與該介面晶片之間，該第三記憶體核心晶片包含一第三記憶體單元，其中該記憶體控制器經進一步組態以自該半導體記憶體器件透過複數個通道傳輸及接收資料信號，且其中該記憶體控制器經組態以提供該命令信號上之一啟動命令至該半導體記憶體器件，該啟動命令指示啟動該第一記憶體核心晶片及該第三記憶體核心晶片且撤銷啟動該第二記憶體核心晶片。
本發明之另一態樣提供一種裝置，其包括：一第一記憶體核心晶片，其包含指派給一第一通道之一第一記憶體庫；一第二記憶體核心晶片，其包含指派給該第一通道之一第二記憶體庫；一第三記憶體核心晶片，其包含指派給一第二通道之一第三記憶體庫；及一第四記憶體核心晶片，其包含指派給該第二通道之一第四記憶體庫，其中該第一記憶體核心晶片、該第二記憶體核心晶片、該第三記憶體核心晶片及該第四記憶體核心晶片彼此堆疊，使得該第二記憶體核心晶片介於該第一記憶體核心晶片與該第三記憶體核心晶片之間且該第三記憶體核心晶片介於該第二記憶體核心晶片與該第四記憶體核心晶片之間。
將在下文參考附圖來詳細闡釋本發明之各種實施例。以下詳細描述參考依繪示方式展示其中可實踐本發明之特定態樣及實施例之附圖。足夠詳細描述此等實施例以使熟習技術者能夠實踐本發明。可利用其他實施例，且可在不背離本發明之範疇之情況下進行結構、邏輯及電改變。本文所揭示之實施例需不互斥，因為一些揭示實施例可與一或多個其他揭示實施例組合以形成新實施例。
圖2係根據本發明之一實施例之包含一裝置(其係一半導體記憶體器件2)之一半導體系統200之一示意圖。例如，半導體記憶體器件2可為三維(3D)記憶體器件。半導體系統200亦可包含一中央處理單元(CPU)及記憶體控制器22，其可為一封装基板26上之一中介層23上之一控制器晶片。中介層23可包含可供應來自封装基板26之電源供應電壓之一或多個電力線28。中介層23可包含可使CPU及記憶體控制器22及半導體記憶體器件2互連之複數個通道29。例如，半導體記憶體器件2可為一HBM、一HMC、一Wide-IO DRAM等等。記憶體控制器22可提供一時脈信號、一命令信號且可進一步傳輸及接收資料信號。複數個通道29可在記憶體控制器與半導體記憶體器件2之間傳輸資料信號。半導體記憶體器件2可包含複數個晶片20，其包含彼此堆疊之一介面晶片21及複數個記憶體核心晶片24。各記憶體核心晶片24可包含複數個記憶體單元及存取記憶體單元之電路。例如，記憶體單元可為一動態隨機存取記憶體(DRAM)記憶體單元。半導體記憶體器件2可包含藉由穿透介面晶片21及複數個核心晶片24來耦合介面晶片21及複數個核心晶片24之導電通路TSV 25 (例如直通基板電極)。介面晶片21可經由互連件(諸如凸塊27)來耦合至中介層23。例如，凸塊27可為具有大致小於或小於100微米之凸塊節距且暴露於介面晶片21之一外部上之微凸塊。凸塊27之一部分可耦合至一或多個電力線28。凸塊27之另一部分可耦合至複數個通道29。
圖3A係根據本發明之一實施例之包含一介面晶片31、複數個記憶體核心晶片34、導電佈線32及複數個直通電極35a至35c之一3D記憶體器件3之一示意圖。例如，複數個記憶體核心晶片34之數目可為4，其包含記憶體核心晶片34a、34b、34c及34d。記憶體核心晶片34a至34d可在平行於由一第一方向300及一第二方向310界定之一平面的平面上延伸。複數個直通電極35a至35c可在一方向320上由複數個端子37a至37c串聯耦合，方向320垂直於由第一方向300及第二方向310界定之複數個記憶體核心晶片34a至34d之平面。複數個直通電極35a至35c可自複數個外部端子305傳輸信號(諸如時脈信號、命令信號及資料信號)通過一基板301之複數個基板佈線306而至介面晶片31及複數個記憶體核心晶片34a至34d。複數個外部端子305可耦合至圖2中之複數個通道29。因此，圖2中之記憶體控制器22可經由複數個通道29、複數個外部端子305及複數個直通電極35a至35c來提供時脈信號、命令信號及資料信號至介面晶片31及複數個記憶體核心晶片34。直通電極35a至35c可沿介面晶片31及複數個記憶體核心晶片34a至34d之平面透過佈線32來進一步傳輸信號於介面晶片31與複數個記憶體核心晶片34a至34d之間。
圖3B係根據本發明之一實施例之3D記憶體器件3中之電源供應直通電極35'a至35'c及電源供應佈線32'之一示意圖。例如，3D記憶體器件3可為圖2中之3D記憶體器件2。在圖3B中，電源供應直通電極35'a至35'c及電源供應佈線32'之各者可模型化為一電阻器。電阻器群組38'a至38'c之各者可分別包含複數個電源供應直通電極35'a至35'c及複數個端子37'。複數個電源供應直通電極35'a沿垂直於第一方向300及第二方向310之一第三方向320由複數個端子37'串聯耦合。類似地，複數個電源供應直通電極35'b由複數個端子37'沿方向320串聯耦合，且複數個電源供應直通電極35'c由複數個端子37'沿方向320串聯耦合。一電路(圖中未展示)可安置於直通電極35'a與35'b之間或直通電極35'a與35'c之間。電源供應直通電極35'a可供應電源供應電壓至介面晶片31且亦透過圖3B之電源供應佈線32'來供應電源供應電源至安置於各晶片之一中心區域(例如圖3A中之一區域36a)中之複數個記憶體核心晶片34a至34d。在此情況中，當一相同晶片上之佈線電阻實質上相同且當電源供應之額外電路徑由位於區域36b及36c中之電源供應佈線提供時，外部端子305與一電較遠端處之一部分(例如晶片端處之一電路部分)之間的一電阻變小以穩定電路之操作。
圖3C係根據本發明之一實施例之圖3A之3D記憶體器件3中之複數個記憶體核心晶片34a至34d之庫及通道組態之一示意圖。例如，3D記憶體器件3可包含堆疊於介面晶片31上之記憶體核心晶片34a至34d。記憶體核心晶片34c安置於記憶體核心晶片34d上，且安置於記憶體核心晶片34b與介面晶片31之間。記憶體核心晶片34b安置於記憶體核心晶片34c上，且安置於記憶體核心晶片34a與介面晶片31之間。記憶體核心晶片34a安置於記憶體核心晶片34b上。記憶體核心晶片34a及34b可具有第一複數個通道(例如通道A、B、C及D)。記憶體核心晶片34c及34d可具有第二複數個通道(例如通道E、F、G及H)。記憶體核心晶片34a及34c之各記憶體核心晶片可包含由不同庫位址定址之第一複數個記憶體單元庫群組BG0及BG1 (例如，BA0針對BG0，BA1針對BG1)。記憶體核心晶片34b及34d之各記憶體核心晶片可包含由不同庫位址定址之第二複數個記憶體單元庫群組BG2及BG3 (例如，BA2針對BG2，BA3針對BG3)。如早先所描述，複數個記憶體核心晶片34a至34d及介面晶片31可藉由複數個直通電極35a至35c及複數個端子37a至37c來彼此耦合，如圖3A中所展示。在圖3C中，可啟動記憶體核心晶片34a及記憶體核心晶片34c (其介於記憶體核心晶片34b與介面晶片31之間)上之所有通道(以純灰點圖案突顯)之第一複數個記憶體單元庫群組BG0及BG1用於連續資料轉移，同時可回應於來自圖2中之記憶體控制器22之一記憶體存取命令(指示記憶體單元庫群組BG0之庫位址BA0或記憶體單元庫群組BG1之庫位址BA1)而撤銷啟動相鄰於記憶體核心晶片34a及34c之記憶體核心晶片34b。在圖3C中，交替存取記憶體核心晶片34a及34c內之複數個通道中之第一複數個記憶體單元庫群組BG0及BG1，同時可啟動最上層上之記憶體核心晶片34a及第二最上層上之記憶體核心晶片34c (其比被撤銷啟動之記憶體核心晶片34b更靠近介面晶片31)用於連續資料轉移。儘管圖3C中未展示，但可依一交替方式啟動及存取記憶體核心晶片34b及34d上之記憶體單元，同時類似地，由來自記憶體控制器22之記憶體存取命令(指示記憶體單元庫群組BG2之庫位址BA2或記憶體單元庫群組BG3之庫位址BA3)撤銷啟動記憶體核心晶片34a及34c。
圖3D係根據本發明之一實施例之圖3A之3D記憶體器件3中之複數個記憶體核心晶片34a至34d之庫及通道組態之一佈局圖。在記憶體核心晶片34a及34c中，在資料轉移操作期間執行使用第一複數個記憶體單元庫群組(BG0及BG1)之資料存取。在記憶體核心晶片34b及34d中，在資料轉移操作期間執行使用第二複數個記憶體單元庫群組(BG2及BG3)之資料存取。記憶體核心晶片34a至34d中之各通道可包含複數個子通道(例如PC0、PC1、PC2及PC3)。可對第一及第二複數個記憶體單元庫群組(例如BG0、BG1、BG2及BG3)提供複數個子通道(例如PC0、PC1、PC2及PC3)之各子通道。各通道之第一複數個記憶體單元庫群組BG0及BG1中之複數個子通道(例如PC0、PC1、PC2及PC3)可操作。啟動記憶體核心晶片34a及34c上之所有通道(以純灰點圖案突顯)之第一複數個記憶體單元庫群組BG0及BG1用於連續資料轉移。記憶體核心晶片34a上之第一複數個通道(通道A至D)及記憶體核心晶片34c上之第二複數個通道(通道E至H)經設計以操作連續資料轉移操作。因此，在一連續資料轉移操作期間存取記憶體核心晶片34a及34c上之所有通道(通道A至H)之複數個子通道PC0至PC3之第一複數個記憶體單元庫群組BG0及BG1。同時，複數個記憶體核心晶片34b及34d之各記憶體核心晶片上之第二複數個記憶體單元庫群組BG2及BG3可經設計以操作連續資料轉移操作。因此，在連續資料轉移操作期間存取記憶體核心晶片34b及34d上之所有通道(通道A至H)之複數個子通道PC0至PC3之第二複數個記憶體單元庫群組BG2及BG3。
圖3E係根據本發明之一實施例之圖3A之3D記憶體器件中之信號之一時序圖。例如，如上文參考圖3C所描述，可交替存取記憶體核心晶片34a及34c內之複數個通道中之第一複數個記憶體單元庫群組BG0及BG1。圖2中之記憶體控制器22可每時脈週期(CLK)基於一命令信號(CMD)來交替提供記憶體單元庫群組BG0之記憶體存取命令及記憶體單元庫群組BG1之記憶體存取命令。例如，圖2中之記憶體控制器22可依一交替方式提供記憶體存取命令，其包含：一記憶體存取命令，其包含定址記憶體核心晶片34a或記憶體核心晶片34c中之一記憶體單元之一記憶體單元位址，該記憶體單元位址包含與第一複數個記憶體單元庫群組BG0之BG0相關聯之一庫位址；及另一記憶體存取命令，其包含定址記憶體核心晶片34a或記憶體核心晶片34c中之另一記憶體單元之另一記憶體單元位址，該另一記憶體單元位址包含與BG1相關聯之另一庫位址。記憶體核心晶片34a或34c可每隔一命令交替接收與記憶體單元庫群組BG0及BG1有關之記憶體存取命令。基於BG0之記憶體單元存取命令(CMD BG0)，可啟動記憶體單元庫群組BG0之一讀寫資料匯流排(RWBS)以比BG0之記憶體單元存取命令(CMD BG0)延遲兩個時脈週期傳輸資料。類似地，基於BG1之記憶體單元存取命令(CMD BG1)，可啟動記憶體單元庫群組BG1之一讀寫資料匯流排(RWBS)以比BG1之記憶體單元存取命令(CMD BG1)延遲兩個時脈週期傳輸資料。RWBS BG0及RWBS BG1可藉由先進先出控制來形成雙速資料(RWBS BG0+BG1)。具有雙速之RWBS BG0+BG1之資料可經由複數個直通電極35a、35b及35c之一部分來轉移至介面晶片31。儘管圖3E中未展示，但記憶體核心晶片34b及34d可依一類似方式每隔一命令交替接收與記憶體單元庫群組BG2及BG3有關之記憶體存取命令且可基於與記憶體單元庫群組BG2及BG3有關之記憶體存取命令來啟動。
圖4A係根據本發明之一實施例之包含一介面晶片41、複數個核心晶片44及複數個直通電極45a及45c之一3D記憶體器件4之一示意圖。複數個直通電極45a及45c可自複數個外部端子405傳輸信號(諸如時脈信號、命令信號及資料信號)通過一基板401之複數個基板佈線406而至介面晶片41及複數個記憶體核心晶片44。例如，複數個記憶體核心晶片44之數目可為8，其包含記憶體核心晶片44a、44b、44c、44d、44e、44f、44g及44h。類似於圖3A之3D記憶體器件3，複數個直通電極45a及45c可在一方向420上由複數個端子(圖中未展示)串聯耦合，方向420垂直於由方向400及410界定之複數個記憶體核心晶片44a至44h之平面。直通電極45a及45c可沿由第一方向400及第二方向410界定之介面晶片41及複數個記憶體核心晶片44a至44h之平面透過介面晶片41及複數個記憶體核心晶片44a至44h中之佈線(圖中未展示)來進一步傳輸信號於介面晶片41與複數個記憶體核心晶片44a至44h之間。
圖4B係根據本發明之一實施例之3D記憶體器件4中之電源供應直通電極45'a、45'c及電源供應佈線42'之一示意圖。例如，3D記憶體器件4可為圖2中之3D記憶體器件2。在圖4B中，電源供應直通電極45'a、45'c及電源供應佈線42'之各者可模型化為一電阻器。電阻器群組48'a及48'c之各者可分別包含複數個電源供應直通電極45'a及45'c及複數個端子(圖中未展示)。複數個電源供應直通電極45'a由複數個端子(圖中未展示)沿垂直於第一方向400及第二方向410之一第三方向420串聯耦合。類似地，複數個電源供應直通電極45'c由複數個端子沿方向420串聯耦合。一電路(圖中未展示)可安置於直通電極45'a與45'c之間。電源供應直通電極45'a可供應電源供應電壓至介面晶片41且亦透過圖4B之電源供應佈線42'來供應電源供應電壓至安置於各晶片之一中心區域(例如圖4A中之一區域46a)中之複數個記憶體核心晶片44a至44h。在此情況中，當一相同晶片上之佈線電阻實質上相同且當電源供應之額外電路徑由位於區域46c中之電源供應佈線提供時，外部端子405與一電較遠端處之一部分(例如晶片端處之一電路部分)之間的一電阻變小以穩定電路之操作。
圖4C係根據本發明之一實施例之3D記憶體器件4中之複數個記憶體核心晶片44a至44h之庫及通道組態之一示意圖。例如，3D記憶體器件4可包含堆疊於介面晶片41上之記憶體核心晶片44a至44h。記憶體核心晶片44h安置於介面晶片41上。記憶體核心晶片44g安置於記憶體核心晶片44h上，記憶體核心晶片44f安置於記憶體核心晶片44g上，且記憶體核心晶片44e安置於記憶體核心晶片44f上。記憶體核心晶片44d安置於記憶體核心晶片44e上，記憶體核心晶片44c安置於記憶體核心晶片44d上，記憶體核心晶片44b安置於記憶體核心晶片44c上，且記憶體核心晶片44a安置於記憶體核心晶片44b上。因此，記憶體核心晶片44b安置於介面晶片41與記憶體核心晶片44a之間，且記憶體核心晶片44c安置於介面晶片41與記憶體核心晶片44b之間。記憶體核心晶片44a、44b、44e及44f可具有第一複數個通道(例如通道A、B、C及D)。記憶體核心晶片44c、44d、44g及44h可具有第二複數個通道(例如通道E、F、G及H)。記憶體核心晶片44a及44c之各記憶體核心晶片可包含第一複數個記憶體單元庫群組BG0及BG1。記憶體核心晶片44b及44d之各記憶體核心晶片可包含第二複數個記憶體單元庫群組BG2及BG3。此外，記憶體核心晶片44e及44g之各記憶體核心晶片可包含第三複數個記憶體單元庫群組BG4及BG5。記憶體核心晶片44f及44h之各記憶體核心晶片可包含第四複數個記憶體單元庫群組BG6及BG7。複數個記憶體核心晶片44a至44h及介面晶片41可藉由複數個直通電極45a至45c及複數個端子來彼此耦合，如圖4A中所展示。在圖4C中，可啟動記憶體核心晶片44a及記憶體核心晶片44c (其介於記憶體核心晶片44b與介面晶片41之間)上之所有通道(以純灰點圖案突顯)之第一複數個記憶體單元庫群組BG0及BG1用於連續資料轉移，同時可撤銷啟動記憶體核心晶片44a與44c之間的記憶體核心晶片44b。在圖4C中，交替存取記憶體核心晶片44a及44c內之複數個通道中之第一複數個記憶體單元庫群組BG0及BG1，同時可啟動最上層上之記憶體核心晶片44a及第三最上層上之記憶體核心晶片44c (其比記憶體核心晶片44b更靠近介面晶片41)用於連續資料轉移。
圖4D係根據本發明之一實施例之3D記憶體器件4'中之複數個記憶體核心晶片44'a至44'h之庫及通道組態之一示意圖。例如，3D記憶體器件4'可為圖4A及圖4B之3D記憶體器件4。例如，3D記憶體器件4'可包含堆疊於介面晶片41'上之記憶體核心晶片44'a至44'h。記憶體核心晶片44'h安置於介面晶片41'上。記憶體核心晶片44'g安置於記憶體核心晶片44'h上，記憶體核心晶片44'f安置於記憶體核心晶片44'g上，且記憶體核心晶片44'e安置於記憶體核心晶片44'f上。記憶體核心晶片44'd安置於記憶體核心晶片44'e上，記憶體核心晶片44'c安置於記憶體核心晶片44'd上，記憶體核心晶片44'b安置於記憶體核心晶片44'c上，且記憶體核心晶片44'a安置於記憶體核心晶片44'b上。因此，記憶體核心晶片44'c安置於介面晶片41'與記憶體核心晶片44'a之間，且記憶體核心晶片44'e安置於介面晶片41'與記憶體核心晶片44'c之間。此外，記憶體核心晶片44'b安置於記憶體核心晶片44'a與記憶體核心晶片44'c之間。記憶體核心晶片44'a、44'b、44'c及44'd可具有第一複數個通道(例如通道A、B、C及D)。記憶體核心晶片44'e、44'f、44'g及44'h可具有第二複數個通道(例如通道E、F、G及H)。記憶體核心晶片44'a及44'e之各記憶體核心晶片可包含第一複數個記憶體單元庫群組BG0及BG1。記憶體核心晶片44'b及44'f之各記憶體核心晶片可包含第二複數個記憶體單元庫群組BG2及BG3。記憶體核心晶片44'c及44'g之各記憶體核心晶片可包含第三複數個記憶體單元庫群組BG4及BG5。記憶體核心晶片44'd及44'h之各記憶體核心晶片可包含第四複數個記憶體單元庫群組BG6及BG7。複數個記憶體核心晶片44'a至44'h及介面晶片41'可藉由複數個直通電極45a及45c及複數個端子來彼此耦合，如圖4A中所展示。在圖4D中，可啟動記憶體核心晶片44'a及44'e上之之所有通道(以純灰點圖案突顯)之第一複數個記憶體單元庫群組BG0及BG1用於連續資料轉移。在圖4D中，交替存取記憶體核心晶片44'a及44'e內之複數個通道中之第一複數個記憶體單元庫群組BG0及BG1，同時可啟動最上層上之記憶體核心晶片44'a及第五最上層上之記憶體核心晶片44'e (其比記憶體核心晶片44'c更靠近介面晶片41')用於連續資料轉移。
圖4E係根據本發明之一實施例之一3D記憶體器件4''中之複數個記憶體核心晶片44''a至44''h之庫及通道組態之一示意圖。
例如，3D記憶體器件4''可為圖4A及圖4B之3D記憶體器件4。例如，3D記憶體器件4''可包含堆疊於介面晶片41''上之記憶體核心晶片44''a至44''h。記憶體核心晶片44''h安置於介面晶片41''上。記憶體核心晶片44''g安置於記憶體核心晶片44''h上，記憶體核心晶片44''f安置於記憶體核心晶片44''g上，且記憶體核心晶片44''e安置於記憶體核心晶片44''f上。記憶體核心晶片44''d安置於記憶體核心晶片44''e上，記憶體核心晶片44''c安置於記憶體核心晶片44''d上，記憶體核心晶片44''b安置於記憶體核心晶片44''c上，且記憶體核心晶片44''a安置於記憶體核心晶片44''b上。記憶體核心晶片44''a及44''b可具有第一複數個通道(例如通道A、B、C及D)。記憶體核心晶片44''c及44''d可具有第二複數個通道(例如通道E、F、G及H)。記憶體核心晶片44''e及44''f可具有第三複數個通道(例如通道I、J、K及L)。記憶體核心晶片44''g及44''h可具有第四複數個通道(例如通道M、N、O及P)。記憶體核心晶片44''a、44''c、44''e及44''g之各記憶體核心晶片可包含第一複數個記憶體單元庫群組BG0及BG1。記憶體核心晶片44''b、44''d、44''f及44''h之各記憶體核心晶片可包含第二複數個記憶體單元庫群組BG2及BG3。因此，交替安置第一複數個記憶體單元庫群組BG0及BG1之記憶體核心晶片44''a、44''c、44''e及44''g及包含第二複數個記憶體單元庫群組BG2及BG3之記憶體核心晶片44''b、44''d、44''f及44''h。複數個記憶體核心晶片44''a至44''h及介面晶片41'可藉由複數個直通電極45a及45c及複數個端子來彼此耦合，如圖4A中所展示。在圖4E中，可啟動記憶體核心晶片44''a、44''c、44''e及44''g上之所有通道(以純灰點圖案突顯)之第一複數個記憶體單元庫群組BG0及BG1用於連續資料轉移。在圖4E中，交替存取記憶體核心晶片44''a、44''c、44''e及44''g內之複數個通道中之第一複數個記憶體單元庫群組BG0及BG1，同時可啟動最上層上之記憶體核心晶片44''a、第三最上層上之記憶體核心晶片44''c、第五最上層上之記憶體核心晶片44''e及更靠近介面晶片41''之第二最下層上之記憶體核心晶片44''g用於連續資料轉移，且可不啟動相鄰記憶體核心晶片44''b、44''d、44''f及44''h。
用於上述實施例中之信號之邏輯位準僅為實例。然而，在其他實施例中，可在不背離本發明之範疇之情況下使用除本發明中特別描述之信號之邏輯位準之外的信號之邏輯位準之組合。
儘管已在特定較佳實施例及實例之背景中揭示本發明，但熟習技術者應瞭解，本發明擴展至特別揭示實施例外之本發明之其他替代實施例及/或使用及其明顯修改及等效物。另外，熟習技術者將基於本發明來更容易明白本發明之範疇內之其他修改。亦預期可進行實施例之特定特徵及態樣之各種組合或子組合且其仍落於本發明之範疇內。應瞭解，所揭示之實施例之各種特徵及態樣可彼此組合或取代以形成本發明之變動模式。因此，本發明之至少部分之範疇不意欲受限於上述特別揭示實施例。
1:習知三維(3D)記憶體器件 1':習知3D記憶體器件 2:半導體記憶體器件/3D記憶體器件 3:3D記憶體器件 4:3D記憶體器件 4':3D記憶體器件 4'':3D記憶體器件 10a至10d:記憶體核心晶片 10'a至10'h:記憶體核心晶片 11:介面晶片 11':介面晶片 20:晶片 21:介面晶片 22:中央處理單元(CPU)及記憶體控制器 23:中介層 24:記憶體核心晶片 25:穿矽通路(TSV) 26:封装基板 27:凸塊 28:電力線 29:通道 31:介面晶片 32:導電佈線 32':電源供應佈線 34:記憶體核心晶片 34a至34d:記憶體核心晶片 35a至35c:直通電極 35'a至35'c:電源供應直通電極 36a:區域 36b:區域 36c:區域 37a至37c:端子 37':端子 38'a至38'c:電阻器群組 41:介面晶片 41':介面晶片 41'':介面晶片 42':電源供應佈線 44:記憶體核心晶片 44a至44h:記憶體核心晶片 44'a至44'h:記憶體核心晶片 44''a至44''h  記憶體核心晶片 45a:直通電極 45'a:電源供應直通電極 45c:直通電極 45'c:電源供應直通電極 46a:區域 46c:區域 48'a:電阻器群組 48'c:電阻器群組 200:半導體系統 300:第一方向 301:基板 305:外部端子 306:基板佈線 310:第二方向 320:第三方向 400:第一方向 401:基板 405:外部端子 406:基板佈線 410:第二方向 420:第三方向 PC0:子通道 PC1:子通道 PC2:子通道 PC3:子通道
圖1A係根據先前技術之一習知3D記憶體器件中之複數個記憶體核心晶片之通道組態之一簡化佈局圖。
圖1B及圖1C係根據先前技術之包含一介面晶片及複數個記憶體核心晶片之習知3D記憶體器件之示意圖。
圖1D係根據先前技術之包含一介面晶片及複數個記憶體核心晶片之一習知3D記憶體器件之一示意圖。
圖2係根據本發明之一實施例之包含一半導體記憶體器件之一半導體系統之一示意圖。
圖3A係根據本發明之一實施例之包含一介面晶片、複數個核心晶片、導電佈線及複數個直通電極之一3D記憶體器件之一示意圖。
圖3B係根據本發明之一實施例之圖3A之3D記憶體器件中之電源供應直通電極及電源供應佈線之一示意圖。
圖3C係根據本發明之一實施例之圖3A之3D記憶體器件中之複數個記憶體核心晶片之庫及通道組態之一示意圖。
圖3D係根據本發明之一實施例之圖3A之3D記憶體器件中之複數個記憶體核心晶片之庫及通道組態之一佈局圖。
圖3E係根據本發明之一實施例之圖3A之3D記憶體器件中之信號之一時序圖。
圖4A係根據本發明之一實施例之包含一介面晶片、複數個核心晶片、導電佈線及複數個直通電極之一3D記憶體器件之一示意圖。
圖4B係根據本發明之一實施例之圖4A之3D記憶體器件中之電源供應直通電極及電源供應佈線之一示意圖。
圖4C係根據本發明之一實施例之一3D記憶體器件中之複數個記憶體核心晶片之庫及通道組態之一示意圖。
圖4D係根據本發明之一實施例之一3D記憶體器件中之複數個記憶體核心晶片之庫及通道組態之一示意圖。
圖4E係根據本發明之一實施例之一3D記憶體器件中之複數個記憶體核心晶片之庫及通道組態之一示意圖。
3:三維(3D)記憶體器件
31:介面晶片
32:導電佈線
34:記憶體核心晶片
34a至34d:記憶體核心晶片
35a至35c:直通電極
36a:區域
36b:區域
36c:區域
37a至37c:端子
300:第一方向
301:基板
305:外部端子
306:基板佈線
310:第二方向
320:第三方向

Claims (29)

  1. 一種裝置，其包括： 一基板； 一介面晶片，其位於該基板上； 複數個記憶體核心晶片，其堆疊於該介面晶片上，該複數個記憶體核心晶片經由複數個電極來耦合至該介面晶片，該複數個記憶體核心晶片包含： 一第一記憶體核心晶片，其包含一第一記憶體單元； 一第二記憶體核心晶片，其安置於該第一記憶體核心晶片與該介面晶片之間，該第二記憶體核心晶片包含一第二記憶體單元；及 一第三記憶體核心晶片，其安置於該第二記憶體核心晶片與該介面晶片之間，該第三記憶體核心晶片包含一第三記憶體單元， 其中該第一記憶體核心晶片及該第三記憶體核心晶片經組態以被啟動用於資料存取，而該第二記憶體核心晶片經組態以被撤銷啟動用於資料存取。
  2. 如請求項1之裝置，其中該複數個電極經組態以傳輸包含第一複數個命令及第二複數個命令之一命令信號； 其中該第一記憶體核心晶片及該第三記憶體核心晶片經組態以自該複數個電極接收該第一複數個命令，經進一步組態以回應於指示與一第一記憶體單元庫群組相關聯之一第一庫位址的該第一複數個命令而被啟動， 其中該第二記憶體核心晶片經組態以自該複數個電極接收該第二複數個命令，經進一步組態以回應於指示與不同於該第一單元庫群組之一第二記憶體單元庫群組相關聯之一第二庫位址的該第二複數個命令而被啟動。
  3. 如請求項2之裝置，其中該第一記憶體單元經組態以回應於指示該第一記憶體單元庫群組中之一第一位址的該第一複數個命令之一第一命令而被存取， 其中該第二記憶體單元經組態以回應於指示不同於該第一記憶體單元庫群組之該第二記憶體單元庫群組中之一第二位址的該第二複數個命令中之一第二命令而被存取，且 該第三記憶體單元經組態以回應於指示不同於該第一記憶體單元庫群組中之該第一位址之一第三位址的該第一複數個命令中之一第三命令而被存取。
  4. 如請求項3之裝置，其進一步包括一第一通道及一第二通道， 其中該第一通道經組態以提供該第一記憶體單元及該第二記憶體單元之存取，且 其中該第二通道經組態以提供該第三記憶體單元之存取。
  5. 如請求項4之裝置，其中該第一通道包含複數個子通道。
  6. 如請求項5之裝置，其中該第一通道之該複數個子通道之各子通道經組態以提供經組態以由複數個記憶體命令存取之複數個記憶體單元之存取，且 其中該複數個命令之各命令指示複數個記憶體單元庫群組中之一對應記憶體單元庫群組。
  7. 如請求項6之裝置，其中該第一記憶體核心晶片包含一第四記憶體單元，該第四記憶體單元經組態以回應於指示與一第三記憶體單元庫群組相關聯之一第三庫位址的第三複數個命令而被啟動，且 其中該第一單元庫群組及該第三記憶體單元庫群組經組態以回應於該複數個記憶體命令而被交替存取。
  8. 如請求項1之裝置，其中該第一記憶體核心晶片位於該第二記憶體核心晶片上。
  9. 如請求項1之裝置，其中該第二記憶體核心晶片位於該第三記憶體核心晶片上。
  10. 如請求項9之裝置，其進一步包括一第四記憶體核心晶片，該第四記憶體核心晶片包含一第四記憶體單元且安置於該第一記憶體核心晶片與該第二記憶體核心晶片之間， 其中該第一記憶體核心晶片及該第三記憶體核心晶片經組態以被啟動用於資料存取，而該第二記憶體核心晶片及該第四記憶體核心晶片經組態以被撤銷啟動用於資料存取。
  11. 一種裝置，其包含： 一記憶體控制器，其經組態以提供一命令信號，該記憶體控制器經進一步組態以傳輸及接收資料信號； 一半導體記憶體器件，其包括： 複數個記憶體核心晶片，其堆疊於一介面晶片上，該複數個記憶體核心晶片經由複數個電極來耦合至該介面晶片，該複數個記憶體核心晶片包含： 一第一記憶體核心晶片，其包含一第一記憶體單元； 一第二記憶體核心晶片，其安置於該第一記憶體核心晶片與該介面晶片之間，該第二記憶體核心晶片包含一第二記憶體單元；及 一第三記憶體核心晶片，其安置於該第二記憶體核心晶片與該介面晶片之間，該第三記憶體核心晶片包含一第三記憶體單元；及 一中介層，其包括複數個通道，該複數個通道經組態以使該記憶體控制器及該半導體記憶體器件互連且經進一步組態以在該記憶體控制器與該半導體記憶體器件之間傳輸該命令信號及該等資料信號， 其中該記憶體控制器經組態以提供該命令信號上之一命令，該命令指示啟動該第一記憶體核心晶片及該第三記憶體核心晶片且撤銷啟動該第二記憶體核心晶片。
  12. 如請求項11之裝置，其中該記憶體控制器經進一步組態以經由該複數個電極來提供該命令信號上之第一複數個命令及第二複數個命令， 其中該第一複數個命令指示與一第一記憶體單元庫群組相關聯之一第一庫位址且該第二複數個命令指示與不同於該第一庫群組之一第二記憶體單元庫群組相關聯之一第二庫位址， 其中該第一記憶體核心晶片及該第三記憶體核心晶片經組態以自該複數個電極接收該第一複數個命令，經進一步組態以回應於該第一複數個命令而被啟動，且 其中該第二記憶體核心晶片經組態以自該複數個電極接收該第二複數個命令，經進一步組態以回應於該第二命令群組而被啟動。
  13. 如請求項12之裝置，其中該記憶體控制器經組態以提供一第一記憶體存取命令、一第二記憶體存取命令及一第三記憶體存取命令， 其中該第一記憶體存取命令指示與該第一記憶體單元相關聯之一第一位址，該第一位址包含該第一庫位址， 其中該第二記憶體存取命令指示與該第二記憶體單元相關聯之一第二位址，該第二位址包含該第二庫位址， 其中該第三記憶體存取命令指示與該第三記憶體單元相關聯之一第三位址，該第三位址包含該第一庫位址。
  14. 如請求項13之裝置，其中該複數個通道包括一第一通道及一第二通道， 其中該記憶體控制器經組態以在該第一通道上提供該第一記憶體存取命令至該第一記憶體核心晶片及提供該第二記憶體存取命令至該第二記憶體核心晶片，經組態以在該第一通道自該第一記憶體單元及該第二記憶體單元讀取資料，且經進一步組態以在該第一通道上將資料寫入至該第一記憶體單元及該第二記憶體單元，且 其中該記憶體控制器經進一步組態以在該第二通道上提供該第三記憶體存取命令至該第三記憶體核心晶片，經組態以經由該第二通道自該第三記憶體單元讀取資料，且經進一步組態以經由該第二通道將資料寫入至該第三記憶體單元。
  15. 如請求項14之裝置，其中該第一通道包含複數個子通道， 其中該第一記憶體核心晶片包含一第四記憶體單元，該第四記憶體單元經組態以回應於指示與一第三記憶體單元庫群組相關聯之一第三庫位址的第三複數個命令中之一第四存取命令而被啟動，且 其中該記憶體控制器經組態以透過該複數個子通道中之一第一子通道來提供該第一存取命令且經進一步組態以透過該複數個子通道中之不同於該第一子通道之一第二子通道來提供該第四存取命令。
  16. 如請求項15之裝置，其中該記憶體控制器經組態以在該複數個子通道之一者上交替提供與該第一單元庫群組有關之一記憶體存取命令及與該第三記憶體單元庫群組有關之一記憶體存取命令。
  17. 如請求項11之裝置，其中該第一記憶體核心晶片安置於該第二記憶體核心晶片上。
  18. 如請求項11之裝置，其中該第二記憶體核心晶片安置於該第三記憶體核心晶片上。
  19. 如請求項12之裝置，其進一步包括安置於該第一記憶體核心晶片與該第二記憶體核心晶片之間的一第四記憶體核心晶片，該第四記憶體核心晶片包含一第四記憶體單元， 其中該第一記憶體核心晶片及該第三記憶體核心晶片經組態以被啟動用於資料存取，而該第二記憶體核心晶片及該第四記憶體核心晶片經組態以被撤銷啟動用於資料存取。
  20. 一種裝置，其包括： 一處理器；及 一記憶體控制器，其經組態以提供一命令信號至一半導體記憶體器件，該半導體記憶體器件包含： 一介面晶片，其耦合至該記憶體控制器；及 複數個記憶體核心晶片，其堆疊於該介面晶片上，該複數個記憶體核心晶片包含： 一第一記憶體核心晶片，其包含一第一記憶體單元； 一第二記憶體核心晶片，其安置於該第一記憶體核心晶片與該介面晶片之間，該第二記憶體核心晶片包含一第二記憶體單元；及 一第三記憶體核心晶片，其安置於該第二記憶體核心晶片與該介面晶片之間，該第三記憶體核心晶片包含一第三記憶體單元， 其中該記憶體控制器經進一步組態以自該半導體記憶體器件透過複數個通道來傳輸及接收資料信號，且 其中該記憶體控制器經組態以提供該命令信號上之一啟動命令至該半導體記憶體器件，該啟動命令指示啟動該第一記憶體核心晶片及該第三記憶體核心晶片且撤銷啟動該第二記憶體核心晶片。
  21. 如請求項20之裝置，其中該記憶體控制器經進一步組態以提供第一複數個命令及第二複數個命令， 其中該第一複數個命令包含指示與該第一記憶體單元相關聯之一第一位址的一第一存取命令，該第一存取命令包含與一第一記憶體單元庫群組相關聯之一第一庫位址， 其中該第二複數個命令包含指示與該第二記憶體單元相關聯之一第二位址的一第二存取命令，該第二存取命令包含與不同於該第一庫群組之一第二記憶體單元庫群組相關聯之一第二庫位址，且 其中該第一複數個命令進一步包含指示與該第三記憶體單元相關聯之一第三位址的一第三存取命令，該第三存取命令包含該第一庫位址。
  22. 如請求項21之裝置，其中該複數個通道包括一第一通道及一第二通道， 其中該記憶體控制器經組態以在該第一通道上提供該第一記憶體存取命令至該第一記憶體核心晶片及提供該第二記憶體存取命令至該第二記憶體核心晶片，經組態以在該第一通道上自該第一記憶體單元及該第二記憶體單元讀取資料，且經進一步組態以在該第一通道上將資料寫入至該第一記憶體單元及該第二記憶體單元，且 其中該記憶體控制器經進一步組態以在該第二通道上提供該第三記憶體存取命令至該第三記憶體核心晶片，經組態以經由該第二通道自該第三記憶體單元讀取資料，且經進一步組態以經由該第二通道將資料寫入至該第三記憶體單元。
  23. 如請求項22之裝置，其中該第一通道包含複數個子通道， 其中該第一記憶體核心晶片包含一第四記憶體單元，該第四記憶體單元經組態以回應於指示與一第三記憶體單元庫群組相關聯之一第三庫位址的第三複數個命令中之一第四存取命令而被啟動， 其中該記憶體控制器經組態以透過該複數個子通道中之一第一子通道來提供該第一存取命令且經進一步組態以透過該複數個子通道中之不同於該第一子通道之一第二子通道來提供該第四存取命令，且 其中該記憶體控制器經進一步組態以交替提供與該第一單元庫群組有關之存取命令及與該第三記憶體單元庫群組有關之存取命令。
  24. 一種裝置，其包括： 一第一記憶體核心晶片，其包含指派給一第一通道之一第一記憶體庫； 一第二記憶體核心晶片，其包含指派給該第一通道之一第二記憶體庫； 一第三記憶體核心晶片，其包含指派給一第二通道之一第三記憶體庫；及 一第四記憶體核心晶片，其包含指派給該第二通道之一第四記憶體庫， 其中該第一記憶體核心晶片、該第二記憶體核心晶片、該第三記憶體核心晶片及該第四記憶體核心晶片經彼此堆疊使得該第二記憶體核心晶片介於該第一記憶體核心晶片與該第三記憶體核心晶片之間且該第三記憶體核心晶片介於該第二記憶體核心晶片與該第四記憶體核心晶片之間。
  25. 如請求項24之裝置， 其中該第一記憶體核心晶片進一步包含指派給一第三通道之一第五記憶體庫， 其中該第二記憶體核心晶片進一步包含指派給該第三通道之一第六記憶體庫， 其中該第三記憶體核心晶片進一步包含指派給一第四通道之一第七記憶體庫，且 其中該第四記憶體核心晶片進一步包含指派給該第四通道之一第八記憶體庫。
  26. 如請求項25之裝置，其進一步包括經組態以透過該第一通道、該第二通道、該第三通道及該第四通道來存取該第一記憶體核心晶片、該第二記憶體核心晶片、該第三記憶體核心晶片及該第四記憶體核心晶片之一介面晶片， 其中該第一記憶體核心晶片、該第二記憶體核心晶片、該第三記憶體核心晶片及該第四記憶體核心晶片堆疊於該介面晶片上，使得該第四記憶體核心晶片介於該第三記憶體核心晶片與該介面晶片之間。
  27. 如請求項24之裝置，其進一步包括： 一第五記憶體核心晶片，其包含指派給該第一通道之一第五記憶體庫； 一第六記憶體核心晶片，其包含指派給該第一通道之一第六記憶體庫； 一第七記憶體核心晶片，其包含指派給該第二通道之一第七記憶體庫；及 一第八記憶體核心晶片，其包含指派給該第二通道之一第八記憶體庫； 其中該第五記憶體核心晶片、該第六記憶體核心晶片、該第七記憶體核心晶片及該第八記憶體核心晶片堆疊於該第一記憶體核心晶片上，使得該第八記憶體核心晶片介於該第一記憶體核心晶片與該第七記憶體核心晶片之間且該第六記憶體核心晶片介於該第五記憶體核心晶片與該第七記憶體核心晶片之間。
  28. 如請求項24之裝置，其進一步包括： 一第五記憶體核心晶片，其包含指派給該第一通道之一第五記憶體庫，該第五記憶體核心晶片堆疊於該第一記憶體核心晶片上； 一第六記憶體核心晶片，其包含指派給該第一通道之一第六記憶體庫，該第六記憶體核心晶片介於該第一記憶體核心晶片與該第二記憶體核心晶片之間； 一第七記憶體核心晶片，其包含指派給該第二通道之一第七記憶體庫，該第七記憶體核心晶片介於該第二記憶體核心晶片與該第三記憶體核心晶片之間；及 一第八記憶體核心晶片，其包含指派給該第二通道之一第八記憶體庫，該第八記憶體核心晶片介於該第三記憶體核心晶片與該第四記憶體核心晶片之間。
  29. 如請求項24之裝置，其進一步包括： 一第五記憶體核心晶片，其包含指派給一第三通道之一第五記憶體庫； 一第六記憶體核心晶片，其包含指派給一第二通道之一第六記憶體庫； 一第七記憶體核心晶片，其包含指派給一第三通道之一第七記憶體庫；及 一第八記憶體核心晶片，其包含指派給一第四通道之一第八記憶體庫； 其中該第五記憶體核心晶片、該第六記憶體核心晶片、該第七記憶體核心晶片及該第八記憶體核心晶片堆疊於該第一記憶體核心晶片上，使得該第八記憶體核心晶片介於該第一記憶體核心晶片與該第七記憶體核心晶片之間且該第六記憶體核心晶片介於該第五記憶體核心晶片與該第七記憶體核心晶片之間。
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