KR20210060269A - 반도체장치 - Google Patents

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KR20210060269A
KR20210060269A KR1020190148124A KR20190148124A KR20210060269A KR 20210060269 A KR20210060269 A KR 20210060269A KR 1020190148124 A KR1020190148124 A KR 1020190148124A KR 20190148124 A KR20190148124 A KR 20190148124A KR 20210060269 A KR20210060269 A KR 20210060269A
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Abstract

반도체장치는 리드커맨드를 토대로 시프팅신호 및 시프팅리드신호를 생성하고, 상기 시프팅신호 및 오토프리차지커맨드를 토대로 상기 시프팅리드신호의 리셋 여부를 제어하는 시프팅제어회로; 및 상기 시프팅리드신호 및 어드레스를 토대로 상기 어드레스에 의해 엑세스되는 뱅크에 대한 오토프리차지동작을 위한 합성프리차지신호를 생성하는 합성프리차지신호생성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 프리차지동작을 수행하는 반도체장치에 관한 것이다.
반도체장치는 리드동작 또는 라이트동작이 수행된 후 비트라인 등을 프리차지하기 위해 프리차지동작을 수행한다. 프리차지동작은 커맨드를 토대로 프리차지커맨드를 생성하는 방식과 리드동작 또는 라이트동작을 위한 커맨드가 생성될 때 자동으로 프리차지동작을 위한 오토프리차커맨드를 생성하는 방식이 사용될 수 있다.
본 발명은 프리차지동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 리드커맨드를 토대로 시프팅신호 및 시프팅리드신호를 생성하고, 상기 시프팅신호 및 오토프리차지커맨드를 토대로 상기 시프팅리드신호의 리셋 여부를 제어하는 시프팅제어회로; 및 상기 시프팅리드신호 및 어드레스를 토대로 상기 어드레스에 의해 엑세스되는 뱅크에 대한 오토프리차지동작을 위한 합성프리차지신호를 생성하는 합성프리차지신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 리드커맨드를 시프팅하여 시프팅신호 및 시프팅리드신호를 생성하는 시프팅리드신호생성회로; 상기 시프팅신호를 토대로 오토프리차지커맨드를 래치하여 상기 시프팅리드신호를 리셋하기 위한 시프팅리셋신호를 생성하는 시프팅리셋신호생성회로; 및 상기 시프팅리드신호 및 어드레스를 토대로 상기 어드레스에 의해 엑세스되는 뱅크에 대한 오토프리차지동작을 위한 합성프리차지신호를 생성하는 합성프리차지신호생성회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 리드동작 및 라이트동작을 포함하는 내부동작을 위한 커맨드를 토대로 시프팅신호를 생성하고, 시프팅신호를 토대로 오토프리차지커맨드에 따른 뱅크오토프리차지신호의 생성 여부를 빠르게 결정할 수 있는 효과가 있다.
또한, 본 발명에 의하면 시프팅신호에 의해 오토프리차지커맨드가 생성되는 시점에서 오토프리차지커맨드와 무관하게 프리차지동작이 수행되도록 제어함으로써, 프리차지커맨드에 따른 프리차지동작이 오토프리차지커맨드와 무관하게 수행될 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 반도체장치의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체장치에 포함된 오토프리차지커맨드생성회로의 일 실시예에 따른 도면이다.
도 4는 도 2에 도시된 반도체장치에 포함된 시프팅리셋신호생성회로의 일 실시예에 따른 도면이다.
도 5는 도 2에 도시된 반도체장치에 포함된 시프팅리드신호생성회로의 일 실시예에 따른 회로도이다.
도 6은 도 2에 도시된 반도체장치에 포함된 구간선택신호지연회로의 일 실시예에 따른 도면이다.
도 7 및 도 8은 도 2에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도들이다.
도 9는 본 발명의 일 실시예에 따른 전자시스템의 구성을 도시한 블록도이다.
"기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템(1)의 구성을 도시한 블럭도이다. 도 1에 도시된 바와 같이, 반도체시스템(1)은 컨트롤러(11) 및 반도체장치(13)를 포함할 수 있다. 반도체장치(13)는 오토프리차지신호생성회로(210), 시프팅제어회로(230), 합성프리차지신호생성회로(250) 및 프리차지제어회로(270)를 포함할 수 있다.
컨트롤러(11)는 제1 컨트롤핀(111), 제2 컨트롤핀(113) 및 제3 컨트롤핀(115)을 포함할 수 있다. 반도체장치(13)는 제1 반도체핀(131), 제2 반도체핀(133) 및 제3 반도체핀(135)을 포함할 수 있다. 제1 전송라인(L11)은 제1 컨트롤핀(111) 및 제1 반도체핀(131) 사이에 연결될 수 있다. 제2 전송라인(L13)은 제2 컨트롤핀(113) 및 제2 반도체핀(133) 사이에 연결될 수 있다. 제3 전송라인(L15)은 제3 컨트롤핀(115) 및 제3 반도체핀(135) 사이에 연결될 수 있다. 컨트롤러(11)는 반도체장치(13)를 제어하기 위해 커맨드(CMD)를 제1 전송라인(L11)을 통해 반도체장치(13)에 전송할 수 있다. 컨트롤러(11)는 반도체장치(13)를 제어하기 위해 클럭(CLK)을 제2 전송라인(L13)을 통해 전송할 수 있다. 컨트롤러(11)는 반도체장치(13)를 제어하기 위해 어드레스(ADD)를 제3 전송라인(L15)을 통해 전송할 수 있다.
오토프리차지신호생성회로(210)는 리드동작을 수행하기 위해 리드커맨드(RCMD)가 발생된 상태에서 오토프리차지동작을 수행하기 위해 오토프리차지플래그(AP_F)가 발생될 때 오토프리차지동작을 수반한 리드동작을 수행하기 위한 오토프리차지커맨드(도2의 APCG)를 발생시킬 수 있다.
시프팅제어회로(230)는 오토프리차지커맨드(APCG)가 발생할 때 시프팅리드신호(도2의 SFT_RD)를 생성할 수 있고, 오토프리차지커맨드(APCG)가 발생되지 않을 때 시프팅리셋신호(도2의 SFT_RST)에 따라 시프팅리드신호(SFT_RD)를 리셋할 수 있다.
합성프리차지신호생성회로(250)는 시프팅리드신호(SFT_RD)가 발생될 때 어드레스(ADD)에 의해 엑세스되는 뱅크(미도시)의 오토프리차지동작을 위한 합성프리차지신호(S_BK)를 생성할 수 있다. 합성프리차지신호생성회로(250)는 시프팅리드신호(SFT_RD)가 발생되지 않고 뱅크프리차지신호(도2의 P_BK)가 발생될 때 합성프리차지신호(도2의 S_BK)를 생성할 수 있다. 뱅크프리차지신호(P_BK)는 프리차지커맨드에 따라 어드레스(ADD)에 의해 엑세스되는 뱅크(미도시)에 대한 프리차지동작을 위해 발생될 수 있다.
프리차지제어회로(270)는 합성프리차지신호(S_BK)를 토대로 프리차지동작을 제어할 수 있다. 프리차지제어회로(270)는 합성프리차지신호(S_BK)가 발생될 때 어드레스(ADD)에 의해 엑세스된 뱅크에 대한 오토프리차지동작 또는 프리차지동작이 수행되도록 제어할 수 있다.
도 2는 반도체장치(13)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 2에 도시된 바와 같이, 반도체장치(13)는 커맨드디코더(200), 오토프리차지신호생성회로(210), 시프팅제어회로(230), 합성프리차지신호생성회로(250), 프리차지제어회로(270) 및 코어영역(290)을 포함할 수 있다.
커맨드디코더(200)는 클럭(CLK) 및 커맨드(CMD)를 토대로 리드커맨드(RCMD) 및 오토프리차지플래그(AP_F)를 생성할 수 있다. 커맨드디코더(200)는 클럭(CLK)에 동기하여 수신된 커맨드(CMD)를 디코딩하여 리드커맨드(RCMD) 및 오토프리차지플래그(AP_F)를 생성할 수 있다. 리드커맨드(RCMD)는 리드동작을 수행하기 위해 발생될 수 있다. 오토프리차지플래그(AP_F)는 오토프리차지동작을 수행하기 위해 발생될 수 있다. 리드커맨드(RCMD)는 클럭(CLK)에 동기하여 수신된 커맨드(CMD)에 포함된 비트들이 기 설정된 로직레벨조합으로 설정된 상태에서 발생될 수 있다. 오토프리차지플래그(AP_F)는 클럭(CLK)에 동기하여 수신된 커맨드(CMD)에 포함된 비트들 중 적어도 하나의 비트에 의해 발생될 수 있다.
오토프리차지신호생성회로(210)는 리드커맨드(RCMD) 및 오토프리차지플래그(AP_F)를 토대로 오토프리차지커맨드(APCG)를 발생시킬 수 있다. 오토프리차지신호생성회로(210)는 리드동작을 수행하기 위해 리드커맨드(RCMD)가 발생되고 오토프리차지동작을 수행하기 위해 오토프리차지플래그(AP_F)가 발생될 때 오토프리차지동작을 수반한 리드동작을 수행하기 위한 오토프리차지커맨드(APCG)를 발생시킬 수 있다.
시프팅제어회로(230)는 오토프리차지커맨드(APCG)가 발생할 때 제2 시프팅신호(SFT2) 및 시프팅리드신호(SFT_RD)를 생성할 수 있고, 오토프리차지커맨드(APCG)가 발생되지 않을 때 시프팅리셋신호(SFT_RST)에 따라 시프팅리드신호(SFT_RD)를 리셋할 수 있다. 시프팅제어회로(230)는 시프팅리셋신호생성회로(231) 및 시프팅리드신호생성회로(233)를 포함할 수 있다.
시프팅리셋신호생성회로(231)는 제2 시프팅신호(SFT2) 및 오토프리차지커맨드(APCG)를 토대로 시프팅리셋신호(SFT_RST)를 생성할 수 있다. 시프팅리셋신호생성회로(231)는 제2 시프팅신호(SFT2)가 발생될 때 오토프리차지커맨드(APCG)가 발생되면 시프팅리셋신호(SFT_RST)를 발생시키지 않을 수 있다. 시프팅리셋신호생성회로(231)는 제2 시프팅신호(SFT2)가 발생될 때 오토프리차지커맨드(APCG)가 발생되지 않으면 시프팅리셋신호(SFT_RST)를 발생시킬 수 있다. 시프팅리셋신호생성회로(231)는 리셋신호(GRST)가 발생할 때 시프팅리셋신호(SFT_RST)를 리셋할 수 있다. 리셋신호(GRST)는 반도체장치(13)의 리셋을 위해 발생될 수 있다.
시프팅리드신호생성회로(233)는 시프팅리셋신호(SFT_RST) 및 클럭(CLK)을 토대로 리드커맨드(RCMD)로부터 제2 시프팅신호(SFT2) 및 시프팅리드신호(SFT_RD)를 생성할 수 있다. 시프팅리드신호생성회로(233)는 시프팅리셋신호(SFT_RST)가 발생되지 않은 상태에서 리드커맨드(RCMD)를 클럭(CLK)에 의해 시프팅하여 제2 시프팅신호(SFT2) 및 시프팅리드신호(SFT_RD)를 발생시킬 수 있다. 시프팅리드신호생성회로(233)는 시프팅리셋신호(SFT_RST)가 발생될 때 제2 시프팅신호(SFT2) 및 시프팅리드신호(SFT_RD)를 리셋할 수 있다.
합성프리차지신호생성회로(250)는 시프팅리드신호(SFT_RD)가 발생될 때 어드레스(ADD)에 의해 엑세스되는 뱅크의 오토프리차지동작을 위한 합성프리차지신호(S_BK)를 생성할 수 있다. 합성프리차지신호생성회로(250)는 시프팅리드신호(SFT_RD)가 발생되지 않고 뱅크프리차지신호(P_BK)가 발생될 때 합성프리차지신호(S_BK)를 생성할 수 있다. 합성프리차지신호생성회로(250)는 오토프리차지커맨드(APCG)가 발생되지 않고, 프리차지커맨드가 발생될 때 오토프리차지커맨드(APCG)와 무관하게 합성프리차지신호(S_BK)를 생성할 수 있다. 합성프리차지신호생성회로(250)는 구간선택지연회로(251), 뱅크오토프리차지신호생성회로(253) 및 프리차지신호합성회로(255)를 포함할 수 있다.
구간선택지연회로(251)는 모드레지스터코드(MRC)를 토대로 설정된 지연구간만큼 시프팅리드신호(SFT_RD)를 지연시켜 지연시프팅리드신호(SFT_RDd)를 생성할 수 있다. 모드레지스터코드(MRC)는 모드레지스터셋(Mode Register Set)에 의해 모드레지스터(미도시)에 저장될 수 있다. 모드레지스터코드(MRC)는 리드프리차지타임(tRTP, Read to Precharge delay)에 대응하는 로직레벨조합을 갖는 비트들을 포함할 수 있다. 리드프리차지타임(tRTP, Read to Precharge delay)은 리드동작 이후 프리차지동작이 수행될 때까지의 구간을 클럭의 주기 구간으로 표현한 지표이다.
뱅크오토프리차지신호생성회로(253)는 어드레스(ADD) 및 지연시프팅리드신호(SFT_RDd)를 토대로 뱅크오토프리차지신호(AP_BK)를 생성할 수 있다. 뱅크오토프리차지신호생성회로(253)는 지연시프팅리드신호(SFT_RDd)가 발생될 때 어드레스(ADD)에 의해 엑세스되는 뱅크의 오토프리차지동작을 위한 뱅크오토프리차지신호(AP_BK)를 생성할 수 있다.
프리차지신호합성회로(255)는 뱅크오토프리차지신호(AP_BK) 및 뱅크프리차지신호(P_BK)를 토대로 합성프리차지신호(S_BK)를 생성할 수 있다. 프리차지신호합성회로(255)는 뱅크오토프리차지신호(AP_BK) 또는 뱅크프리차지신호(P_BK)가 발생할 때 합성프리차지신호(S_BK)를 발생시킬 수 있다. 뱅크프리차지신호(P_BK)는 프리차지커맨드(미도시)가 발생될 때 어드레스(ADD)에 의해 엑세스되는 뱅크에 대한 프리차지동작을 제어하기 위해 발생될 수 있다.
프리차지제어회로(270)는 합성프리차지신호(S_BK)를 토대로 코어영역(290)의 프리차지동작을 제어할 수 있다. 코어영역(290)은 어드레스(ADD)에 의해 엑세스되는 다수의 뱅크들(미도시)을 포함할 수 있다. 프리차지제어회로(270)는 합성프리차지신호(S_BK)가 발생될 때 어드레스(ADD)에 의해 엑세스되는 코어영역(290)에 포함된 뱅크에 대한 오토프리차지동작 또는 프리차지동작이 수행되도록 제어할 수 있다.
도 3은 오토프리차지신호생성회로(210)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 3에 도시된 바와 같이, 오토프리차지신호생성회로(210)는 지연기(31) 및 커맨드출력회로(32)를 포함할 수 있다.
지연기(31)는 리드커맨드(RDCMD)를 기 설정된 구간만큼 지연시켜 지연리드커맨드(RDd)를 생성할 수 있다. 커맨드출력회로(32)는 낸드게이트(NAND) 및 인버터(IV31)를 포함하여 논리곱 연산을 수행할 수 있다. 커맨드출력회로(32)는 지연리드커맨드(RDd) 및 오토프리차지플래그(AP_F)를 입력받아 논리곱 연산을 수행하여 오토프리차지커맨드(APCG)를 생성할 수 있다. 오토프리차지신호생성회로(210)는 리드커맨드(RCMD)가 로직하이레벨로 발생된 상태에서 오토프리차지플래그(AP_F)가 로직하이레벨로 발생될 때 로직하이레벨의 오토프리차지커맨드(APCG)를 발생시킬 수 있다. 오토프리차지커맨드(APCG)의 로직레벨과 오토프리차지커맨드(APCG)를 발생시키기 위한 리드커맨드(RCMD) 및 오토프리차지플래그(AP_F)의 로직레벨들은 실시예에 따라서 다양하게 설정될 수 있다.
도 4는 시프팅리셋신호생성회로(231)의 일 실시예에 따른 도면이다. 도 4에 도시된 바와 같이, 시프팅리셋신호생성회로(231)는 래치펄스생성회로(41), 전치커맨드래치(43), 커맨드래치(45), 지연래치신호생성회로(47), 리셋신호합성회로(48) 및 리셋신호출력회로(49)를 포함할 수 있다.
래치펄스생성회로(41)는 인버터들(IV41, IV42, IV43, IV44) 및 낸드게이트(NAND41)를 포함할 수 있다. 인버터들(IV41, IV42, IV43)은 제2 시프팅신호(SFT2)를 반전버퍼링하여 출력할 수 있다. 낸드게이트(NAND41) 및 인버터(IV44)는 제2 시프팅신호(SFT2) 및 인버터들(IV41, IV42, IV43)의 출력신호를 입력받아 논리곱 연산을 수행하여 래치펄스(LAT_P)를 생성할 수 있다. 래치펄스생성회로(41)는 제2 시프팅신호(SFT2)가 로직하이레벨로 발생할 때 인버터들(IV41, IV42, IV43)의 지연구간만큼 펄스폭을 갖는 래치펄스(LAT_P)를 발생시킬 수 있다.
전치커맨드래치(43)는 노어게이트들(NOR41, NOR43) 및 인버터(IV45)를 포함할 수 있다. 노어게이트(NOR41)는 오토프리차지커맨드(APCG) 및 노어게이트(NOR43)의 출력신호를 입력받아 부정논리합 연산을 수행할 수 있다. 노어게이트(NOR43)는 합성리셋신호(SRST) 및 노어게이트(NOR41)의 출력신호를 입력받아 부정논리합 연산을 수행할 수 있다. 인버터(IV45)는 노어게이트(NOR41)의 출력신호를 반전버퍼링하여 전치래치신호(PLAT)를 생성할 수 있다. 전치커맨드래치(43)는 오토프리차지커맨드(APCG)가 로직하이레벨로 발생될 때 로직하이레벨의 전치래치신호(PLAT)를 발생시킬 수 있다. 전치커맨드래치(43)는 합성리셋신호(SRST)가 로직하이레벨로 발생될 때 전치래치신호(PLAT)를 로직로우레벨로 리셋할 수 있다.
커맨드래치(45)는 D-플립플럽으로 구현되어 래치펄스(LAT_P)를 토대로 전치래치신호(PLAT)로부터 래치신호(SLAT)를 생성할 수 있다. 커맨드래치(45)는 래치펄스(LAT_P)가 로직하이레벨로 발생될 때 전치래치신호(PLAT)를 래치하고, 래치된 전치래치신호(PLAT)를 래치신호(SLAT)로 출력할 수 있다.
지연래치신호생성회로(47)는 래치신호(SLAT)를 지연시켜 지연래치신호(SLATd)를 생성할 수 있다. 지연래치신호생성회로(47)가 래치신호(SLAT)를 지연시키는 구간은 실시예에 따라서 다양하게 설정될 수 있다.
리셋신호합성회로(48)는 노어게이트(NOR45) 및 인버터(IV46)를 포함할 수 있다. 리셋신호합성회로(48)는 지연래치신호(SLATd) 및 리셋신호(GRST)를 입력받아 논리합 연산을 수행하여 합성리셋신호(SRST)를 발생시킬 수 있다. 합성리셋신호(SRST)는 래치신호(SLAT)가 로직하이레벨로 발생되고 지연래치신호생성회로(47)의 지연구간이 경과되거나 리셋신호(GRST)가 로직하이레벨로 발생될 때 합성리셋신호(SRST)를 로직하이레벨로 발생시킬 수 있다.
리셋신호출력회로(49)는 인버터들(IV48, IV49)을 포함할 수 있다. 리셋신호출력회로(49)는 래치신호(SLAT)를 버퍼링하여 시프팅리셋신호(SFT_RST)를 생성할 수 있다.
이상 살펴본 바와 같이 구성된 시프팅리셋신호생성회로(231)는 리드커맨드(RCMD)를 시프팅하여 생성된 래치펄스(LAT_P)가 발생하는 시점에서 오토프리차지커맨드(APCG)를 래치하여 시프팅리드신호(SFT_RD)의 리셋하기 위한 시프팅리셋신호(SFT_RST)를 생성할 수 있다. 시프팅리셋신호생성회로(231)는 오토프리차지커맨드(APCG)가 발생되지 않을 때 시프팅리드신호(SFT_RD)를 리셋시킴으로써, 오토프리차지커맨드(APCG)에 무관하게 프리차지동작이 수행되도록 제어할 수 있다.
도 5는 시프팅리드신호생성회로(233)의 일 실시예에 따른 회로도이다. 도 5에 도시된 바와 같이, 시프팅리드신호생성회로(233)는 D-플립플롭들(51, 52, 53)을 포함할 수 있다.
D-플립플롭(51)은 클럭(CLK)에 동기하여 래치된 리드커맨드(RCMD)를 제1 시프팅신호(SFT1)로 출력할 수 있다. D-플립플롭(51)은 리드커맨드(RCMD)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제1 시프팅신호(SFT1)를 생성할 수 있다. D-플립플롭(51)은 시프팅리셋신호(SFT_RST)가 로직하이레벨로 발생될 때 제1 시프팅신호(SFT1)를 로직로우레벨로 리셋할 수 있다. D-플립플롭(52)은 클럭(CLK)에 동기하여 래치된 제1 시프팅신호(SFT1)를 제2 시프팅신호(SFT2)로 출력할 수 있다. D-플립플롭(52)은 제1 시프팅신호(SFT1)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제2 시프팅신호(SFT2)를 생성할 수 있다. D-플립플롭(52)은 시프팅리셋신호(SFT_RST)가 로직하이레벨로 발생될 때 제2 시프팅신호(SFT2)를 로직로우레벨로 리셋할 수 있다. D-플립플롭(53)은 클럭(CLK)에 동기하여 래치된 제2 시프팅신호(SFT2)를 시프팅리드신호(SFT_RD)로 출력할 수 있다. D-플립플롭(53)은 제2 시프팅신호(SFT2)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 시프팅리드신호(SFT_RD)를 생성할 수 있다. D-플립플롭(53)은 시프팅리셋신호(SFT_RST)가 로직하이레벨로 발생될 때 시프팅리드신호(SFT_RD)를 로직로우레벨로 리셋할 수 있다.
이상 살펴본 바와 같이 구성된 시프팅리드신호생성회로(233)는 리드커맨드(RCMD)를 클럭(CLK)의 한주기 구간만큼 시프팅하여 제1 시프팅신호(SFT1)를 생성할 수 있고, 리드커맨드(RCMD)를 클럭(CLK)의 2주기 구간만큼 시프팅하여 제2 시프팅신호(SFT2)를 생성할 수 있으며, 리드커맨드(RCMD)를 클럭(CLK)의 3주기 구간만큼 시프팅하여 시프팅리드신호(SFT_RD)를 생성할 수 있다.
도 6은 구간선택신호지연회로(251)의 일 실시예에 따른 도면이다. 도 6에 도시된 바와 같이, 구간선택신호지연회로(251)는 제1 내지 제N 구간지연기(61(1)~61(N)) 및 지연구간선택기(63)를 포함할 수 있다.
제1 구간지연기(61(1))는 시프팅리드신호(SFT_RD)를 단위구간만큼 지연시켜 제1 구간신호(PDd1)를 생성할 수 있다. 단위구간은 실시예에 따라서 다양하게 설정될 수 있다. 제2 구간지연기(61(2))는 제1 구간신호(PDd1)를 단위구간만큼 지연시켜 제2 구간신호(PDd2)를 생성할 수 있다. 제N 구간지연기(61(N))는 제N-1 구간신호(PDd(N-1))를 단위구간만큼 지연시켜 제N 구간신호(PDdN)를 생성할 수 있다. 지연구간선택기(63)는 모드레지스터코드(MRC)를 토대로 제1 내지 제N 구간신호(PDd1~PDdN) 중 하나를 지연시프팅리드신호(SFT_RDd)로 선택하여 출력할 수 있다. 지연구간선택기(63)는 모드레지스터코드(MRC)에 대응되는 리드프리차지타임(tRTP)만큼 시프팅리드신호(SFT_RD)를 지연시켜 지연시프팅리드신호(SFT_RDd)를 생성할 수 있다.
도 7 및 도 8은 반도체장치(13)의 동작을 설명하기 위한 타이밍도들이다.
도 7에 도시된 바와 같이, T11 시점에서 리드커맨드(RCMD)가 발생되고, T13 시점에서 오토프리차지플래그(AP_F)가 발생될 때 오토프리차지동작을 수반한 리드동작을 수행하기 위해 오토프리차지커맨드(APCG)가 발생된다. 리드커맨드(RCMD)가 클럭(CLK)에 의해 시프팅되어 제1 시프팅신호(SFT1) 및 제2 시프팅신호(SFT2) 가 순차적으로 발생된다. 제2 시프팅신호(SFT2)가 발생될 때 오토프리차지커맨드(APCG)가 발생되므로, 시프팅리셋신호(SFT_RST)는 발생되지 않는다. 따라서, 제2 시프팅신호(SFT2)가 클럭(CLK)에 의해 시프팅되어 시프팅리드신호(SFT_RD)가 발생된다. 시프팅리드신호(SFT_RD)가 발생되는 T14 시점에서 리드프리차지타임(tRTP)에 대응하는 구간(td)이 경과된 T15 시점에서 지연시프팅리드신호(SFT_RPd)가 발생된다. 지연시프팅리드신호(SFT_RPd)가 발생될 때 어드레스(ADD)에 의해 엑세스되는 뱅크에 대한 오토프리차지동작을 위한 합성프리차지신호(S_BK)가 발생된다.
도 8에 도시된 바와 같이, T21 시점에서 리드커맨드(RCMD)가 발생되고, 오토프리차지플래그(AP_F)가 발생되지 않을 때 오토프리차지커맨드(APCG)가 발생되지 않는다. 리드커맨드(RCMD)를 클럭(CLK)에 의해 시프팅하여 제1 시프팅신호(SFT1) 및 제2 시프팅신호(SFT2)가가 순차적으로 발생된다. 제2 시프팅신호(SFT2)가 발생될 때 오토프리차지커맨드(APCG)가 발생되지 않으므로, 시프팅리셋신호(SFT_RST)가 발생된다. 시프팅리셋신호(SFT_RST)가 발생되면 시프팅리드신호(SFT_RD)가 리셋되어 지연시프팅리드신호(SFT_RPd) 및 합성프리차지신호(S_BK)가 발생되지 않는다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체장치(1)는 리드커맨드(RCMD)를 시프팅하여 생성된 시프팅리드신호(SFT_RD)에 의해 오토프리차지커맨드(APCG)의 발생 여부를 판단하고 오토프리차지커맨드(APCG)가 발생되지 않을 때 바로 지연시프팅리드신호(SFT_RPd)가 리셋시켜 오토프리차지커맨드(APCG)에 의해 합성프리차지신호(S_BK)가 생성되는 동작을 빠르게 차단할 수 있다. 또한, 반도체장치(1)는 시프팅리드신호(SFT_RD)에 의해 오토프리차지커맨드(APCG)가 발생되지 않는 것이 판단될 때 프리차지커맨드에 따른 오토프리차지동작이 오토프리차지커맨드(APCG)와 무관하게 수행될 수 있도록 제어할 수 있다.
본 실시예에 따른 반도체장치(13)는 오토프리차지동작을 수반한 리드동작에서 오토프리차지동작을 제어하지만 실시예에 따라서 오토프리차지동작을 수반한 라이트동작에서 오토프리차지동작을 제어할 수 있도록 구현될 수도 있다.
도 9는 본 발명의 일 실시예에 따른 전자시스템(1000)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 9에 도시된 바와 같이, 전자시스템(1000)은 호스트(1100) 및 반도체시스템(1200)을 포함할 수 있다.
호스트(1100) 및 반도체시스템(1200)은 인터페이스 프로토콜을 사용하여 상호 신호들을 전송할 수 있다. 호스트(1100) 및 반도체시스템(1200) 사이에 사용되는 인터페이스 프로토콜에는 MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), USB(Universal Serial Bus) 등이 있다.
반도체시스템(1200)은 컨트롤러(1300)와 반도체장치들(1400(K:1))을 포함할 수 있다. 컨트롤러(1300)는 반도체장치들(1400(K:1))이 오토프리차지동작을 수반한 리드동작 또는 오토프리차지동작을 수반한 라이트동작을 수행하도록 반도체장치들(1400(K:1))을 제어할 수 있다. 반도체장치들(1400(K:1)) 각각은 오토프리차지커맨드(APCG)가 발생되지 않을 때 바로 오토프리차지커맨드(APCG)에 따른 합성프리차지신호(S_BK)의 생성 동작을 차단할 수 있다.
컨트롤러(1300)는 도 1에 도시된 컨트롤러(11)로 구현될 수 있다. 반도체장치들(1400(K:1)) 각각은 도 1에 도시된 반도체장치(13) 또는 도 2에 도시된 반도체장치(13)로 구현될 수 있다. 실시예에 따라서 반도체장치들(1400(K:1)) 각각은 DRAM(dynamic random access memory), PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나로 구현될 수 있다.
1: 반도체시스템 11: 컨트롤러
13: 반도체장치 200: 커맨드디코더
210: 오토프리차지신호생성회로 230: 시프팅제어회로
250: 합성프리차지신호생성회로 270: 프리차지제어회로
290: 코어영역

Claims (20)

  1. 리드커맨드를 토대로 시프팅신호 및 시프팅리드신호를 생성하고, 상기 시프팅신호 및 오토프리차지커맨드를 토대로 상기 시프팅리드신호의 리셋 여부를 제어하는 시프팅제어회로; 및
    상기 시프팅리드신호 및 어드레스를 토대로 상기 어드레스에 의해 엑세스되는 뱅크에 대한 오토프리차지동작을 위한 합성프리차지신호를 생성하는 합성프리차지신호생성회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 리드커맨드는 커맨드를 디코딩하여 발생되는 반도체장치.
  3. 제 1 항에 있어서, 상기 오토프리차지커맨드는 상기 리드커맨드가 발생되고, 오토프리차지플래그에 의해 발생되는 반도체장치.
  4. 제 1 항에 있어서, 상기 시프팅제어회로는
    상기 리드커맨드를 시프팅하여 상기 시프팅신호 및 상기 시프팅리드신호를 생성하는 시프팅리드신호생성회로를 포함하되, 상기 시프팅신호 및 상기 시프팅리드신호는 시프팅리셋신호가 발생될 때 리셋되는 반도체장치.
  5. 제 1 항에 있어서, 상기 시프팅제어회로는
    상기 시프팅신호를 토대로 상기 오토프리차지커맨드를 래치하여 시프팅리셋신호를 생성하는 시프팅리셋신호생성회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 시프팅리셋신호생성회로는
    상기 오토프리차지커맨드를 래치하여 전치래치신호를 생성하는 전치커맨드래치; 및
    상기 시프팅신호를 토대로 생성된 래치펄스에 동기하여 상기 전치래치신호를 래치하여 래치신호를 생성하는 커맨드래치를 포함하는 반도체장치.
  7. 제 6 항에 있어서, 상기 시프팅리셋신호생성회로는
    상기 래치신호 및 리셋신호를 토대로 상기 전치래치신호를 리셋하기 위한 합성리셋신호를 생성하는 리셋신호합성회로를 더 포함하는 반도체장치.
  8. 제 1 항에 있어서, 상기 합성프리차지신호생성회로는
    모드레지스터코드를 토대로 상기 시프팅리드신호를 지연시켜 지연시프팅리드신호를 생성하는 구간선택지연회로를 포함하는 반도체장치.
  9. 제 8 항에 있어서, 상기 모드레지스터코드는 리드프리차지타임에 대응하는 구간만큼 상기 시프팅리드신호를 지연시키기 위해 모드레지스터셋에 의해 설정되는 반도체장치.
  10. 제 8 항에 있어서, 상기 합성프리차지신호생성회로는
    상기 지연시프팅리드신호 및 상기 어드레스를 토대로 뱅크오토프리차지신호를 생성하는 뱅크오토프리차지신호생성회로; 및
    상기 뱅크오토프리차지신호 및 뱅크프리차지신호를 토대로 상기 합성프리차지신호를 생성하는 프리차지신호합성회로를 더 포함하는 반도체장치.
  11. 제 10 항에 있어서, 상기 뱅크프리차지신호는 상기 어드레스에 의해 엑세스되는 뱅크에 대한 프리차지커맨드가 입력될 때 생성되는 반도체장치.
  12. 리드커맨드를 시프팅하여 시프팅신호 및 시프팅리드신호를 생성하는 시프팅리드신호생성회로;
    상기 시프팅신호를 토대로 오토프리차지커맨드를 래치하여 상기 시프팅리드신호를 리셋하기 위한 시프팅리셋신호를 생성하는 시프팅리셋신호생성회로; 및
    상기 시프팅리드신호 및 어드레스를 토대로 상기 어드레스에 의해 엑세스되는 뱅크에 대한 오토프리차지동작을 위한 합성프리차지신호를 생성하는 합성프리차지신호생성회로를 포함하는 반도체장치.
  13. 제 12 항에 있어서, 상기 리드커맨드는 커맨드를 디코딩하여 발생되는 반도체장치.
  14. 제 12 항에 있어서, 상기 오토프리차지커맨드는 상기 리드커맨드가 발생되고, 오토프리차지플래그에 의해 발생되는 반도체장치.
  15. 제 12 항에 있어서, 상기 시프팅리셋신호생성회로는
    상기 오토프리차지커맨드를 래치하여 전치래치신호를 생성하는 전치커맨드래치; 및
    상기 시프팅신호를 토대로 생성된 래치펄스에 동기하여 상기 전치래치신호를 래치하여 래치신호를 생성하는 커맨드래치를 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 시프팅리셋신호생성회로는
    상기 래치신호 및 리셋신호를 토대로 상기 전치래치신호를 리셋하기 위한 합성리셋신호를 생성하는 리셋신호합성회로를 더 포함하는 반도체장치.
  17. 제 12 항에 있어서, 상기 합성프리차지신호생성회로는
    모드레지스터코드를 토대로 상기 시프팅리드신호를 지연시켜 지연시프팅리드신호를 생성하는 구간선택지연회로를 포함하는 반도체장치.
  18. 제 17 항에 있어서, 상기 모드레지스터코드는 리드프리차지타임에 대응하는 구간만큼 상기 시프팅리드신호를 지연시키기 위해 모드레지스터셋에 의해 설정되는 반도체장치.
  19. 제 17 항에 있어서, 상기 합성프리차지신호생성회로는
    상기 지연시프팅리드신호 및 상기 어드레스를 토대로 뱅크오토프리차지신호를 생성하는 뱅크오토프리차지신호생성회로; 및
    상기 뱅크오토프리차지신호 및 뱅크프리차지신호를 토대로 상기 합성프리차지신호를 생성하는 프리차지신호합성회로를 더 포함하는 반도체장치.
  20. 제 19 항에 있어서, 상기 뱅크프리차지신호는 상기 어드레스에 의해 엑세스되는 뱅크에 대한 프리차지커맨드가 입력될 때 생성되는 반도체장치.
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