KR20170068719A - 반도체장치 및 반도체시스템 - Google Patents

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Abstract

반도체시스템은 커맨드, 테스트어드레스, 어드레스 및 프리차지신호를 출력하는 제1 반도체장치; 및 상기 커맨드의 조합에 따라 리드동작 또는 라이트동작 이후 오토프리차지동작에 진입하고, 상기 테스트어드레스 및 상기 프리차지신호에 응답하여 상기 어드레스에 의해 다수의 뱅크 중 선택된 뱅크의 프리차지동작을 수행하는 제2 반도체장치를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 프리차지동작을 제어하는 반도체장치 및 반도체시스템에 관한 것이다.
반도체장치는 입출력라인을 통해 데이터를 입출력하게 된다. 입출력라인은 리드동작(Read) 또는 라이트동작(Write)에서 감지증폭되고 이후 입력되는 커맨드 입력시점보다 먼저 프리차지(Pre-charge) 되어야 한다. 여기서, 프리차지란 반도체장치에서 데이터 입출력 동작을 좀 더 빠르게 수행하기 위해 입출력라인을 소정의 전압레벨로 구동하는 동작을 의미한다. 또한, 프리차지동작은 외부에서 입력되는 프리차지신호에 의해 수행되는 프리차지동작과 리드동작 또는 라이트동작이 수행된 이후 자동으로 수행되는 오토프리차지동작이 있다.
한편, 반도체장치는 외부장치로부터 데이터와 데이터의 입출력을 제어하기 위한 커맨드 또는 신호를 입력받아 동작하게 되는데, 반도체장치가 리드동작을 위한 커맨드를 인가받은 시점에 바로 데이터를 출력할 수 없다. 즉, 반도체장치 내부에서 데이터를 출력하기 위한 동작이 수행되기 때문에 데이터를 출력하기 위한 대기시간이 필요하다. 그래서, 반도체장치의 스팩 상으로 커맨드 또는 신호가 인가된 후 내부 동작이 수행되기까지의 대기시간을 레이턴시(Latency)라고 규정하고 있다.
예를 들어 반도체장치의 스팩 상으로 규정된 레이턴시로는 카스레이턴시(CL:Cas Latency), 카스라이트레이턴시(CWL:Cas Write Latency) 및 에디티브레이턴시(AL:Additive Latency)등이 있다. 여기서, 카스레이턴시(CL:Cas Latency)는 리드 커맨드가 입력된 후 데이터가 외부로 출력될 때까지의 대기시간을 의미한다. 카스라이트레이턴시(CWL:Cas Write Latency)는 라이트 커맨드가 입력된 후 외부로부터 데이터가 입력되기까지의 대기시간을 의미한다. 에디티브레이턴시(AL:Additive Latency)는 리드동작 및 라이트동작에서 로우어드레스가 입력된 이후 컬럼어드레스가 입력되기까지의 대기시간을 의미한다.
이와 같은 레이턴시는 반도체장치에 구비되는 모드레지스터셋(MRS:Mode Register Set)에 저장되고, 반도체장치가 동작하는 경우 모드레지스터셋(MRS:Mode Register Set)에 저장된 레이턴시 정보에 따라 동작하게 된다.
본 발명은 리드동작 또는 라이트동작 이후 자동으로 수행되는 오토프리차지동작 중 리드동작 또는 라이트동작이 완료되지 않은 뱅크를 제외하고 외부에서 입력되는 프리차지신호에 의해 나머지 뱅크가 프리차지 되도록 제어하는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 커맨드, 테스트어드레스, 어드레스 및 프리차지신호를 출력하는 제1 반도체장치 및 상기 커맨드의 조합에 따라 리드동작 또는 라이트동작 이후 오토프리차지동작에 진입하고, 상기 테스트어드레스 및 상기 프리차지신호에 응답하여 상기 어드레스에 의해 다수의 뱅크 중 선택된 뱅크의 프리차지동작을 수행하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 리드동작 또는 라이트동작 이후 오토프리차지동작에 진입하여 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 오토프리차지신호를 생성하고, 프리차지신호에 응답하여 플래그신호의 조합에 따라 선택적으로 인에이블되는 내부프리차지신호를 생성하는 프리차지제어회로, 상기 오토프리차지동작에서 테스트신호가 인에이블되는 경우 상기 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 상기 플래그신호를 생성하는 플래그신호생성회로 및 다수의 뱅크를 포함하고, 상기 오토프리차지동작에서 상기 내부프리차지신호에 응답하여 선택되는 뱅크가 프리차지되는 내부회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 커맨드의 조합에 따라 리드동작에 진입하는 경우 인에이블되는 리드신호 및 상기 커맨드의 조합에 따라 라이트동작에 진입하는 경우 인에이브되는 라이트신호를 생성하는 리드라이트제어회로, 상기 리드신호 또는 상기 라이트신호 및 테스트신호에 응답하여 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 오토프리차지신호를 생성하고, 상기 프리차지신호에 응답하여 플래그신호의 조합에 따라 선택적으로 인에이블되는 내부프리차지신호를 생성하는 프리차지제어회로, 상기 리드신호 또는 상기 라이트신호에 응답하여 상기 테스트신호가 인에이블되는 경우 상기 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 상기 플래그신호를 생성하는 플래그신호생성회로 및 상기 리드신호 또는 상기 라이트신호에 응답하여 상기 뱅크어드레스에 의해 선택되는 상기 다수의 뱅크를 포함하고, 상기 선택된 뱅크를 통해 상기 리드동작 또는 상기 라이트동작을 수행 이후, 상기 내부프리차지신호에 응답하여 선택되는 뱅크가 프리차지되는 내부회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 리드동작 또는 라이트동작 이후 자동으로 수행되는 오토프리차지동작 중 리드동작 또는 라이트동작이 완료되지 않은 뱅크를 제외하고 외부에서 입력되는 프리차지신호에 의해 나머지 뱅크가 프리차지 되도록 제어할 수 있는 효과가 있다.
또한, 본 발명에 의하면 리드동작 또는 라이트동작 이후 수행되는 오토프리차지동작에서 선택된 뱅크의 리드동작 또는 라이트동작이 완료된 경우 외부에서 입력되는 프리차지신호에 의해 모든 뱅크가 프리차지되도록 제어할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 프리차지제어회로 및 플래그신호생성부의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 프리차지제어회로에 포함된 오토프리차지신호생성부의 구성을 도시한 도면이다.
도 4는 도 2에 도시된 프리차지제어회로에 포함된 지연신호생성부의 구성을 도시한 회로도이다.
도 5는 도 1에 도시된 반도체시스템에 포함된 플래그신호생성회로의 구성을 도시한 회로도이다.
도 6은 본 발명의 일 실시예에 따른 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 1 내지 도 6에 도시된 반도체장치 및 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다. 제2 반도체장치(2)는 리드라이트제어회로(10), 테스트신호생성회로(20), 뱅크어드레스생성회로(30), 프리차지제어회로(40), 플래그신호생성회로(50) 및 내부회로(60)를 포함할 수 있다.
제1 반도체장치(1)는 커맨드(CMD<1:N>), 테스트어드레스(TA), 제1 내지 제3 어드레스(ADD<1:3>) 및 프리차지신호(PCG)를 출력할 수 있다.
리드라이트제어회로(10)는 커맨드(CMD<1:N>)를 디코딩하여 리드신호(RD) 및 라이트신호(WT)를 생성할 수 있다. 리드라이트제어회로(10)는 커맨드(CMD<1:N>)의 조합이 리드동작을 수행하기 위한 조합인 경우 인에이블되는 리드신호(RD)를 생성하고, 커맨드(CMD<1:N>)의 조합이 라이트동작을 수행하기 위한 조합인 경우 인에이블되는 라이트신호(WT)를 생성할 수 있다. 리드라이트제어회로(10)는 커맨드(CMD<1:N>)의 일부 비트를 사용하여 리드동작 시 인에이블되는 리드신호(RD) 및 라이트동작 시 인에이블되는 라이트신호(WT)를 생성할 수 있다. 커맨드(CMD<1:N>)는 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 또한, 커맨드(CMD<1:N>)는 하나의 라인을 통해 연속적으로 전송될 수 있다. 커맨드(CMD<1:N>)의 비트 수는 실시예에 따라 다양하게 설정될 수 있다.
테스트신호생성회로(20)는 테스트어드레스(TA)에 응답하여 인에이블되는 테스트신호(TM)를 생성할 수 있다. 테스트어드레스(TA)는 리드동작 또는 라이트동작 이 수행되고 기 설정된 구간 이후에 프리차지동작을 수행하기 위한 오토프리차지동작에 진입하기 위해 인에이블되는 신호이다. 테스트어드레스(TA)는 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인중 어느 하나를 통해 입력될 수 있다.
뱅크어드레스생성회로(30)는 제1 내지 제3 어드레스(ADD<1:3>)를 디코딩하여 제1 내지 제8 뱅크어드레스(BA<1:8>)를 생성할 수 있다. 제1 내지 제3 어드레스(ADD<1:3>)는 3비트로 설정되어 있지만 실시예에 따라 다양한 비트수로 설정될 수 있다. 또한, 제1 내지 제3 어드레스(ADD<1:3>)는 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다.
프리차지제어회로(40)는 리드신호(RD), 라이트신호(WT) 및 테스트신호(TM)에 응답하여 리드동작 또는 라이트동작 이후 오토프리차지동작에 진입하여 제1 내지 제8 뱅크어드레스(BA<1:8>)의 조합에 따라 선택적으로 인에이블되는 제1 내지 제8 오토프리차지신호(APCG<1:8>)를 생성할 수 있다. 프리차지제어회로(40)는 제1 내지 제8 오토프리차지신호(APCG<1:8>)에 따라 선택적으로 인에이블되는 제1 내지 제8 내부프리차지신호(IPCG<1:8>)를 생성할 수 있다. 프리차지제어회로(40)는 프리차지신호(PCG)에 응답하여 제1 내지 제8 플래그신호(FLAG<1:8>)의 조합에 따라 선택적으로 인에이블되는 제1 내지 제8 내부프리차지신호(IPCG<1:8>)를 생성할 수 있다.
플래그신호생성회로(50) 리드신호(RD), 라이트신호(WT) 및 테스트신호(TM)에 응답하여 오토프리차지동작에서 제1 내지 제8 뱅크어드레스(BA<1:8>)의 조합에 따라 선택적으로 인에이블되는 제1 내지 제8 플래그신호(FLAG<1:8>)를 생성할 수 있다.
내부회로(60)는 제1 내지 제8 뱅크어드레스(BA<1:8>)의 조합에 따라 선택되는 제1 내지 제8 뱅크(미도시)를 포함할 수 있다. 내부회로(60)는 리드신호(RD)에 응답하여 제1 내지 제8 뱅크어드레스(BA<1:8>)의 조합에 따라 선택되는 뱅크에 리드동작을 수행할 수 있다. 내부회로(60)는 라이트신호(WT)에 응답하여 제1 내지 제8 뱅크어드레스(BA<1:8>)의 조합에 따라 선택되는 뱅크에 라이트동작을 수행할 수 있다. 내부회로(60)는 제1 내지 제8 내부프리차지신호(IPCG<1:8>)에 응답하여 선택되는 뱅크가 프리차지될 수 있다. 여기서, 제1 내지 제8 뱅크어드레스(BA<1:8>) 및 제1 내지 제8 내부프리차지신호(IPCG<1:8>)는 제1 내지 제8 뱅크(미도시)에 대응하는 비트로 설정될 수 있다. 예를 들어, 제1 뱅크어드레스(BA<1>) 및 제1 내부프리차지신호(IPCG<1>)가 인에이블되는 경우는 제1 뱅크(미도시)가 선택되어 제1 뱅크(미도시)가 리드동작 또는 라이트동작 및 프리차지동작을 수행함을 의미한다.
도 2를 참고하면, 본 발명의 일 실시예에 따른 프리차지제어회로(40)는 오토프리차지신호생성부(41), 지연신호생성부(42) 및 내부프리차지신호생성부(43)를 포함할 수 있다.
오토프리차지신호생성부(41)는 테스트신호(TM)에 응답하여 리드신호(RD) 또는 라이트신호(WT)가 입력되는 시점으로부터 기 설정된 구간 이후 제1 내지 제8 뱅크어드레스(BA<1:8>)의 조합에 따라 선택적으로 인에이블되는 제1 내지 제8 오토프리차지신호(APCG<1:8>)를 생성할 수 있다.
지연신호생성부(42)는 테스트신호(TM) 및 프리차지신호(PCG)에 응답하여 제1 내지 제8 뱅크어드레스(BA<1:8>)의 조합에 따라 선택적으로 인에이블되는 제1 내지 제8 지연신호(PCGD<1:8>)를 생성할 수 있다.
내부프리차지신호생성부(43)는 제1 내지 제8 오토프리차지신호(APCG<1:8>)가 인에이블되는 경우 인에이블되는 제1 내지 제8 내부프리차지신호(IPCG<1:8>)를 생성할 수 있다. 내부프리차지신호생성부(43)는 제1 내지 제8 플래그신호(FLAG<1:8>) 및 제1 내지 제8 지연신호(PCGD<1:8>)가 인에이블되는 경우 인에이블되는 제1 내지 제8 내부프리차지신호(IPCG<1:8>)를 생성할 수 있다.
플래그신호생성회로(50) 리드신호(RD), 라이트신호(WT) 및 테스트신호(TM)에 응답하여 오토프리차지동작에서 제1 내지 제8 뱅크어드레스(BA<1:8>)의 조합에 따라 선택적으로 인에이블되는 제1 내지 제8 플래그신호(FLAG<1:8>)를 생성할 수 있다. 플래그신호생성회로(50)의 내부구성은 후술하는 도면을 통해 구체적으로 설명한다.
도 3을 참고하면, 오토프리차지신호생성부(41)는 제1 시프트레지스터(411), 제1 논리부(412), 제2 시프트레지스터(413), 제2 논리부(414), 제3 시프트레지스터(415) 및 신호출력부(416)를 포함할 수 있다.
제1 시프트레지스터(411)는 리드신호(RD), 라이트신호(WT), 테스트신호(TM) 및 제1 내지 제8 뱅크어드레스(BA<1:8>)를 제1 지연량으로 지연하여 제1 리드시프팅신호(RS<1>), 제1 라이트시프팅신호(WS<1>), 제1 테스트시프팅신호(TS<1>) 및 제1 내지 제8 시프팅어드레스(SA<1:8>)를 생성할 수 있다. 제1 지연량은 리드동작 및 라이트동작에서 로우어드레스가 입력된 이후 컬럼어드레스가 입력되기까지의 대기시간인 에디티브레이턴시(AL:Additive Latency)에 맞춰 설정되는 지연량으로 설정될 수 있다. 로우어드레스 및 컬럼어드레스는 뱅크에 포함된 메모리셀을 선택하기 위한 어드레스를 의미한다. 제1 시프트레지스터(411)는 다수의 플립플롭(Flip Flop)으로 구현될 수 있다.
제1 논리부(412)는 제1 테스트시프팅신호(TS<1>)에 응답하여 제1 리드시프팅신호(RS<1>)를 반전 버퍼링하여 제2 리드시프팅신호(RS<2>)를 생성할 수 있다. 제1 논리부(412)는 제1 리드시프팅신호(RS<1>)에 응답하여 제1 내지 제8 시프팅어드레스(SA<1:8>)를 버퍼링하여 제1 내지 제8 전치어드레스(PAD<1:8>)를 생성할 수 있다.
제2 시프트레지스터(413)는 제1 라이트시프팅신호(WS<1>), 제1 테스트시프팅신호(TS<1>) 및 제1 내지 제8 시프팅어드레스(SA<1:8>)를 제2 지연량으로 지연하여 제2 라이트시프팅신호(WS<2>), 제2 테스트시프팅신호(TS<2>) 및 제1 내지 제8 지연어드레스(SAD<1:8>)를 생성할 수 있다. 제2 지연량은 라이트 커맨드가 입력된 후 외부로부터 데이터가 입력되기까지의 대기시간인 카스라이트레이턴시(CWL:Cas Write Latency)에 맞춰 설정되는 지연량으로 설정될 수 있다. 제2 시프트레지스터(413)는 다수의 플립플롭(Flip Flop)으로 구현될 수 있다.
제2 논리부(414)는 제2 테스트시프팅신호(TS<2>)에 응답하여 제2 라이트시프팅신호(WS<2>)를 반전 버퍼링하여 제3 라이트시프팅신호(WS<3>)를 생성할 수 있다. 제2 논리부(414)는 제1 내지 제8 전치어드레스(PAD<1:8>)를 제1 내지 제8 내부어드레스(IAD<1:8>)로 전달할 수 있다. 제2 논리부(414)는 제2 라이트시프팅신호(WS<2>)에 응답하여 제1 내지 제8 지연어드레스(SAD<1:8>)를 버퍼링하여 제1 내지 제8 내부어드레스(IAD<1:8>)를 생성할 수 있다.
제3 시프트레지스터(415)는 제2 리드시프팅신호(RS<2>), 제3 라이트시프팅신호(WS<3>)를 제3 지연량으로 지연하여 리드펄스신호(RDP) 및 라이트펄스신호(WTP)를 생성할 수 있다. 제3 시프트레지스터(415)는 제2 리드시프팅신호(RS<2>)에 응답하여 제1 내지 제8 내부어드레스(IAD<1:8>)를 제3 지연량으로 지연하여 제1 내지 제8 리드어드레스(RAD<1:8>)를 생성할 수 있다. 제3 시프트레지스터(415)는 제3 라이트시프팅신호(WS<3>)에 응답하여 제1 내지 제8 내부어드레스(IAD<1:8>)를 제3 지연량으로 지연하여 제1 내지 제8 라이트어드레스(WAD<1:8>)를 생성할 수 있다. 제3 지연량은 리드동작을 위한 커맨드 인가 후 프리차지신호가 인가되기 위한 대기시간인 tRTP(Read To Precharge) 및 리드동작을 위한 커맨드 인가 후 프리차지신호가 인가되기 위한 시간인 tWR(Write Recovery)로 설정될 수 있다. 제3 시프트레지스터(415)는 다수의 플립플롭(Flip Flop)으로 구현될 수 있다.
신호출력부(416)는 리드펄스신호(RDP)에 동기하여 제1 내지 제8 리드어드레스(RAD<1:8>)를 제1 내지 제8 오토프리차지신호(APCG<1:8>)로 출력할 수 있다. 신호출력부(416)는 라이트펄스(WTP)에 동기하여 제1 내지 제8 라이트어드레스(WAD<1:8>)를 제1 내지 제8 오토프리차지신호(APCG<1:8>)로 출력할 수 있다. 리드신호(RD)가 지연되어 생성되는 리드펄스(RDP)의 지연량은 제1 지연량 및 제3 지연량의 합으로 설정될 수 있다. 라이트신호(WT)가 지연되어 생성되는 라이트펄스(WTP)는 제1 지연량, 제2 지연량 및 제3 지연량의 합으로 설정될 수 있다.
도 4를 참고하면, 본 발명의 일 실시예에 따른 지연신호생성부(42)는 구동부(421) 및 지연신호출력부(422)를 포함할 수 있다.
구동부(421)는 테스트신호(TM) 및 제1 내지 제8 뱅크어드레스(BA<1:8>)에 응답하여 프리차지신호(PCG)를 반전 버퍼링하여 제1 내지 제8 반전프리차지신호(PCGB<1:8>)를 생성할 수 있다. 구동부(421)는 하나의 회로로 구현되어 있지만 제1 내지 제8 뱅크어드레스(BA<1:8>)의 비트에 맞게 8개의 구동부로 구현되어 제1 내지 제8 반전프리차지신호(PCGB<1:8>)를 각각 생성하도록 구현되는 것이 바람직하다.
지연신호출력부(422)는 제1 내지 제8 반전프리차지신호(PCGB<1:8>)에 응답하여 선택적으로 인에이블되는 제1 내지 제8 지연신호(PCGD<1:8>)를 생성할 수 있다. 지연신호출력부(422)는 리프레쉬동작에서 순차적으로 인에이블되는 제1 내지 제8 리프레쉬신호(RE<1:8>)에 응답하여 순차적으로 인에이블되는 제1 내지 제8 지연신호(PCGD<1:8>)를 생성할 수 있다. 지연신호출력부(422)는 하나의 회로로 구현되어 있지만 제1 내지 제8 반전프리차지신호(PCGB<1:8>) 또는 제1 내지 제8 리프레쉬신호(RE<1:8>)의 비트에 맞게 8개의 지연신호출력부로 구현되어 제1 내지 제8 지연신호(PCGD<1:8>)를 각각 생성하도록 구현되는 것이 바람직하다.
도 5를 참고하면, 본 발명의 일 실시예에 따른 플래그신호생성회로(50)는 설정신호생성부(51) 및 플래그신호생성부(52)를 포함할 수 있다.
설정신호생성부(51)는 리드신호(RD), 라이트신호(WT) 및 테스트신호(TM)에 응답하여 제1 내지 제8 뱅크어드레스(BA<1:8>)의 조합에 따라 선택적으로 인에이블되는 제1 내지 제8 설정신호(SET<1:8>)를 생성할 수 있다. 설정신호생성부(51)는 리드신호(RD) 또는 라이트신호(WT)가 로직하이레벨로 입력되고 테스트신호(TM)가 로직하이레벨로 입력되는 경우 제1 내지 제8 뱅크어드레스(BA<1:8>)의 조합에 따라 선택적으로 인에이블되는 제1 내지 제8 설정신호(SET<1:8>)를 생성할 수 있다. 설정신호생성부(51)는 하나의 회로로 구현되어 있지만 제1 내지 제8 뱅크어드레스(BA<1:8>)의 비트에 맞게 8개의 설정신호생성부로 구현되어 제1 내지 제8 설정신호(SET<1:8>)를 각각 생성하도록 구현되는 것이 바람직하다.
플래그신호생성부(52)는 제1 내지 제8 설정신호(SET<1:8>)가 인에이블되는 경우 인에이블되고, 리셋신호(RST) 및 제1 내지 제8 오토프리차지신호(APCG<1:8>)가 디스에이블되는 경우 디스에이블되는 제1 내지 제8 플래그신호(FLAG<1:8>)를 생성할 수 있다. 플래그신호생성부(52)는 하나의 회로로 구현되어 있지만 제1 내지 제8 설정신호(SET<1:8>) 및 제1 내지 제8 오토프리차지신호(APCG<1:8>)의 비트에 맞게 8개의 플래그신호생성부로 구현되어 제1 내지 제8 플래그신호(FLAG<1:8>)를 각각 생성하도록 구현되는 것이 바람직하다. 플래그신호생성부(52)는 일반적인 SR 래치회로로 구현될 수 있다.
이와 같이 구성된 반도체시스템의 동작을 도 6을 참고하여 설명하되 리드동작 및 라이트동작 이후 오토프리차지동작에 진입하여 제3 뱅크의 라이트동작 중 프리차지신호가 입력되는 경우를 예를 들어 설명하면 다음과 같다.
T1 시점에 제1 반도체장치(1)는 리드동작에 진입하기 위한 커맨드(CMD<1:N>)를 출력한다.
리드라이트제어회로(10)는 커맨드(CMD<1:N>)를 디코딩하여 로직하이레벨로 인에이블되는 리드신호(RD)를 생성한다.
내부회로(60)는 리드신호(RD)에 응답하여 리드동작을 수행한다.
T2 시점에 제1 반도체장치(1)는 제3 뱅크어드레스(BA<3>)를 생성하기 위한 제1 내지 제3 어드레스(ADD<1:3>)를 출력한다.
뱅크어드레스생성회로(30)는 제1 내지 제3 어드레스(ADD<1:3>)를 디코딩하여 제1 내지 제8 뱅크어드레스(BA<1:8>) 중 제3 뱅크어드레스(BA<3>)를 로직하이레벨로 생성한다.
T3 시점에 제1 반도체장치(1)는 라이트동작 및 오토프리차지동작에 진입하기 위한 커맨드(CMD<1:N>) 및 테스트어드레스(TA)를 출력한다.
리드라이트제어회로(10)는 커맨드(CMD<1:N>)를 디코딩하여 로직하이레벨로 인에이블되는 라이트신호(WT)를 생성한다.
테스트신호생성회로(20)는 테스트어드레스(TA)에 응답하여 로직하이레벨로 인에이블되는 테스트신호(TM)를 생성한다.
내부회로(60)는 라이트신호(WT) 및 제3 뱅크어드레스(BA<3>)를 입력 받아 제3 뱅크(미도시)의 라이트동작이 완료된 이후 프리차지동작을 수행한다. 즉, 제3 뱅크(미도시)는 라이트동작이 완료된 이후 프리차지동작을 수행하는 오토프리차지동작이 수행된다.
T4 시점에 플래그신호생성회로(50)의 설정신호생성부(51)는 T3 시점에 생성되는 로직하이레벨의 라이트신호(WT), 로직하이레벨의 테스트신호(TM) 및 로직하이제3 뱅크어드레스(BA<3>)에 의해 로직하이레벨의 제3 설정신호(SET<3>)를 생성한다.
T5 시점에 플래그신호생성회로(50)의 플래그신호생성부(52)는 T4 시점의 제3 설정신호(SET<3>)에 의해 로직로우레벨의 제3 플래그신호(FLAG<3>)를 생성한다.
T6 시점에 제1 반도체장치(1)는 모든 뱅크의 프리차지동작을 위한 테스트어드레스(TA) 및 프리치자신호(PCG)를 출력한다.
테스트신호생성회로(20)는 테스트어드레스(TA)에 응답하여 로직하이레벨로 인에이블되는 테스트신호(TM)를 생성한다.
지연신호생성부(42)의 구동부(421)는 로직하이레벨의 테스트신호(TM), 로직하이레벨의 제3 뱅크어드레스(BA<3>) 및 로직하이레벨의 프리차지신호(PCG)에 응답하여 로직로우레벨의 제3 반전프리차지신호(PCGB<3>)를 생성한다. 이때, 제1 및 제2 반전프리차지신호(PCGB<1:2>) 및 제4 내지 제8 반전프리차지신호(PCGB<4:8>)는 로직하이레벨로 생성된다.
T7 시점에 지연신호생성부(42)의 지연신호출력부(422)는 로직로우레벨의 제3 반전프리차지신호(PCGB<3>)에 응답하여 로직하이레벨의 제3 지연신호(PCGD<3>)를 생성한다. 이때, 제1 및 제2 지연신호(PCGD<1:2>) 및 제4 내지 제8 지연신호(PCGD<4:8>)는 로직하이레벨로 생성된다.
내부프리차지신호생성부(43)는 제3 지연신호(PCGD<3>)가 로직하이레벨로 입력되지만 제3 플래그신호(FLG<3>)가 로직로우레벨이므로 제3 내부프리차지신호(IPCG<3>)를 로직로우레벨로 생성한다. 이때, 제1 및 제2 내부프리차지신호(IPCG<1:2>) 및 제4 내지 제8 내부프리차지신호(IPCG<4:8>)는 로직하이레벨로 생성된다.
즉, 내부회로(60)의 제3 뱅크(미도시)는 로직로우레벨의 제3 내부프리차지신호(IPCG<3>)를 입력받아 프리차지신호(PCG)에 의한 프리차지동작을 수행하지 않는다. 좀더 구체적으로 내부회로(60)의 제3 뱅크(미도시)는 라이트동작이 수행되고 기 설정된 구간 이후 오토프리차지동작을 수행한다.
내부회로(60)의 제1 및 제2 뱅크(미도시)는 로직하이레벨의 제1 및 제2 내부프리차지신호(IPCG<1:2>)를 입력 받아 프리차지동작을 수행한다. 내부회로(60)의 제4 내지 제8 뱅크(미도시)는 로직하이레벨의 제4 내지 제8 내부프리차지신호(IPCG<4:8>)를 입력 받아 프리차지동작을 수행한다. 즉, 내부회로(60)의 제1 및 제2 뱅크(미도시)와 제4 내지 제8 뱅크(미도시)는 프리차지신호(PCG)에 의해 프리차자동작을 수행한다.
T8 시점에 오토프리차지신호생성부(41)는 T3 라이트동작 이후 제1 지연량(에디티브레이턴시(AL:Additive Latency)), 제2 지연량(카스라이트레이턴시(CWL:Cas Write Latency)) 및 제3 지연량(tWR(Write Recovery))의 합으로 설정되는 대기시간 이후 로직하이레벨의 제3 오토프리차지신호(APCG<3>)를 생성한다.
T9 시점에 플래그신호생성부(43)는 T8 시점의 로직하이레벨의 제3 오토프리차지신호(APCG<3>)에 의해 로직하이레벨의 제3 플래그신호(FLAG<3>)를 생성한다.
이후, 제1 반도체장치(1)에서 프리차지신호(PCG)를 출력하는 경우 내부회로(60)의 제1 내지 제8 뱅크(미도시)는 모두 프리차지동작을 수행할 수 있다.
이와 같이 구성된 본 발명의 일 실시예에 따른 반도체시스템은 리드동작 또는 라이트동작 이후 자동으로 수행되는 오토프리차지동작 중 리드동작 또는 라이트동작이 완료되지 않은 뱅크를 제외하고 외부에서 입력되는 프리차지신호에 의해 나머지 뱅크가 프리차지 되도록 제어할 수 있다. 또한, 리드동작 또는 라이트동작 이후 수행되는 오토프리차지동작에서 선택된 뱅크의 리드동작 또는 라이트동작이 완료된 경우 외부에서 입력되는 프리차지신호에 의해 모든 뱅크가 프리차지되도록 제어할 수 있다.
앞서, 도 1 내지 도 6에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 7을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(2)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(1)를 포함할 수 있다. 도 7에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1. 제1 반도체장치 2. 제2 반도체장치
10. 리드라이트제어회로 20. 테스트신호생성회로
30. 뱅크어드레스생성회로 40. 프리차지제어회로
41. 오토프리차지신호생성부 42. 지연신호생성부
43. 내부프리차지신호생성부 50. 플래그신호생성회로
51. 설정신호생성부 52. 플래그신호생성부
60. 내부회로 411. 제1 시프트레지스터
412. 제1 논리부 413. 제2 시프트레지스터
414. 제2 논리부 415. 제3 시프트레지스터
416. 신호출력부 421. 구동부
422. 지연신호출력부 1000. 전자시스템
1001. 데이터저장부 1002. 메모리컨트롤러
1003. 버퍼메모리 1004. 입출력인터페이스

Claims (26)

  1. 커맨드, 테스트어드레스, 어드레스 및 프리차지신호를 출력하는 제1 반도체장치; 및
    상기 커맨드의 조합에 따라 리드동작 또는 라이트동작 이후 오토프리차지동작에 진입하고, 상기 테스트어드레스 및 상기 프리차지신호에 응답하여 상기 어드레스에 의해 다수의 뱅크 중 선택된 뱅크의 프리차지동작을 수행하는 제2 반도체장치를 포함하는 반도체시스템.
  2. 제 1 항에 있어서, 상기 제2 반도체장치는 상기 오토프리차지동작에서 상기 선택된 뱅크의 상기 리드동작 또는 상기 라이트동작이 완료되는 경우 상기 프리차지신호에 응답하여 상기 다수의 뱅크 모두가 프리차지되는 반도체시스템.
  3. 제 1 항에 있어서, 상기 테스트어드레스는 상기 오토프리차지동작에 진입하기 위해 인에이블되는 신호인 반도체시스템.
  4. 제 1 항에 있어서, 제2 반도체장치는
    리드신호 또는 라이트신호 및 테스트신호에 응답하여 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 오토프리차지신호를 생성하고, 상기 프리차지신호에 응답하여 플래그신호의 조합에 따라 선택적으로 인에이블되는 내부프리차지신호를 생성하는 프리차지제어회로;
    상기 리드신호 또는 상기 라이트신호에 응답하여 상기 테스트신호가 인에이블되는 경우 상기 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 상기 플래그신호를 생성하는 플래그신호생성회로; 및
    상기 리드신호 또는 상기 라이트신호에 응답하여 상기 뱅크어드레스에 의해 선택되는 상기 다수의 뱅크를 포함하고, 상기 선택된 뱅크를 통해 상기 리드동작 또는 라이트동작을 수행하며, 상기 내부프리차지신호에 응답하여 선택되는 뱅크가 프리차지되는 내부회로를 포함하는 반도체시스템.
  5. 제 4 항에 있어서, 상기 프리차지제어회로는
    상기 리드신호 또는 상기 라이트신호가 입력되는 시점으로부터 기 설정된 구간 이후 상기 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 상기 오토프리차지신호를 생성하는 오토프리차지신호생성부;
    상기 테스트신호 및 상기 프리차지신호에 응답하여 상기 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 지연신호를 생성하는 지연신호생성부; 및
    상기 오토프리차지신호가 인에이블되는 경우 인에이블되거나, 상기 플래그신호 및 상기 지연신호가 인에이블되는 경우 인에이블되는 상기 내부프리차지신호를 생성하는 내부프리차지신호생성부를 포함하는 반도체시스템.
  6. 제 5 항에 있어서, 상기 오토프리차지신호생성부는
    상기 리드신호, 상기 라이트신호, 상기 테스트신호 및 상기 뱅크어드레스를 제1 지연량으로 지연하여 제1 리드시프팅신호, 제1 라이트시프팅신호, 제1 테스트시프팅신호 및 시프팅어드레스를 생성하는 제1 시프트레지스터;
    상기 제1 테스트시프팅신호에 응답하여 상기 제1 리드시프팅신호를 반전 버퍼링하여 제2 리드시프팅신호를 생성하고, 상기 제1 리드시프팅신호에 응답하여 상기 시프팅어드레스를 버퍼링하여 전치어드레스를 생성하는 제1 논리부;
    상기 제1 라이트시프팅신호, 상기 제1 테스트시프팅신호 및 상기 시프팅어드레스를 제2 지연량으로 지연하여 제2 라이트시프팅신호, 제2 테스트시프팅신호 및 지연어드레스를 생성하는 제2 시프트레지스터;
    상기 제2 테스트시프팅신호에 응답하여 상기 제2 라이트시프팅신호를 반전 버퍼링하여 제3 라이트시프팅신호를 생성하고, 상기 전치어드레스를 상기 지연어드레스로 전달하거나 상기 전치어드레스에 응답하여 상기 지연어드레스를 버퍼링하여 내부어드레스를 생성하는 제2 논리부;
    상기 제2 리드시프팅신호, 상기 제3 라이트시프팅신호를 제3 지연량으로 지연하여 리드펄스신호 및 라이트펄스신호를 생성하고, 상기 제2 리드시프팅신호에 응답하여 상기 내부어드레스를 상기 제3 지연량으로 지연하여 리드어드레스를 생성하며, 상기 제3 라이트시프팅신호에 응답하여 상기 내부어드레스를 상기 제3 지연량으로 지연하여 라이트어드레스를 생성하는 제3 시프트레지스터; 및
    상기 리드펄스신호에 동기되어 상기 리드어드레스를 상기 오토프리차지신호로 출력하고, 상기 라이트펄스에 동기되어 상기 라이트어드레스를 상기 오토프리치자신호로 출력하는 신호출력부를 포함하는 반도체시스템.
  7. 제 6 항에 있어서, 상기 리드신호가 지연되어 생성되는 상기 리드펄스의 지연량은 상기 제1 지연량 및 상기 제3 지연량의 합으로 설정되고, 상기 라이트신호가 지연되어 생성되는 상기 라이트펄스는 상기 제1 지연량, 상기 제2 지연량 및 상기 제3 지연량의 합으로 설정되는 반도체시스템.
  8. 제 5 항에 있어서, 상기 지연신호생성부는
    상기 테스트신호에 응답하여 상기 뱅크어드레스의 조합에 따라 상기 프리차지신호를 반전 버퍼링하여 반전프리차지신호를 생성하는 구동부; 및
    상기 반전프리차지신호에 응답하여 선택적으로 인에이블되는 지연신호를 생성하거나, 리프레쉬동작에 진입하여 순차적으로 인에이블되는 리프레쉬신호에 응답하여 순차적으로 인에이블되는 상기 지연신호를 생성하는 지연신호출력부를 포함하는 반도체시스템.
  9. 제 4 항에 있어서, 상기 플래그신호생성회로는
    상기 리드신호, 상기 라이트신호 및 상기 테스트신호에 응답하여 상기 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 설정신호를 생성하는 설정신호생성부; 및
    상기 설정신호가 인에이블되는 경우 상기 오토프리차지신호의 조합에 따라 선택적으로 인에이블되고, 리셋신호 및 상기 오토프리차지신호가 디스에이블되는 경우 디스에이블되는 상기 플래그신호를 생성하는 플래그신호생성부를 포함하는 반도체시스템.
  10. 제 4 항에 있어서, 상기 제2 반도체장치는
    상기 커맨드의 조합에 따라 상기 리드동작에 진입하는 경우 인에이블되는 상기 리드신호를 생성하고, 상기 커맨드의 조합에 따라 상기 라이트동작에 진입하는 경우 인에이블되는 상기 라이트신호를 생성하는 리드라이트제어회로;
    상기 테스트어드레스가 입력되는 경우 인에이블되는 상기 테스트신호를 생성하는 테스트신호생성회로; 및
    상기 어드레스를 디코딩하여 상기 뱅크어드레스를 생성하는 뱅크어드레스생성회로를 더 포함하는 반도체시스템.
  11. 리드동작 또는 라이트동작 이후 오토프리차지동작에 진입하여 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 오토프리차지신호를 생성하고, 프리차지신호에 응답하여 플래그신호의 조합에 따라 선택적으로 인에이블되는 내부프리차지신호를 생성하는 프리차지제어회로;
    상기 오토프리차지동작에서 테스트신호가 인에이블되는 경우 상기 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 상기 플래그신호를 생성하는 플래그신호생성회로; 및
    다수의 뱅크를 포함하고, 상기 오토프리차지동작에서 상기 내부프리차지신호에 응답하여 선택되는 뱅크가 프리차지되는 내부회로를 포함하는 반도체장치.
  12. 제 11 항에 있어서, 상기 테스트신호는 상기 오토프리차지동작에 진입하기 위해 인에이블되는 신호인 반도체장치.
  13. 제 11 항에 있어서, 상기 반도체장치는
    상기 오토프리차지동작에서 상기 선택된 뱅크의 프리차지동작이 완료되는 경우 상기 프리차지신호에 응답하여 상기 다수의 뱅크 모두가 프리차지되는 반도체장치.
  14. 제 11 항에 있어서, 상기 프리차지제어회로는
    리드신호 또는 라이트신호가 입력되는 시점으로부터 기 설정된 구간 이후 상기 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 상기 오토프리차지신호를 생성하는 오토프리차지신호생성부;
    상기 테스트신호 및 상기 프리차지신호에 응답하여 상기 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 지연신호를 생성하는 지연신호생성부; 및
    상기 오토프리차지신호가 인에이블되는 경우 인에이블되거나, 상기 플래그신호 및 상기 지연신호가 인에이블되는 경우 인에이블되는 상기 내부프리차지신호를 생성하는 내부프리차지신호생성부를 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 오토프리차지신호생성부는
    상기 리드신호, 상기 라이트신호, 상기 테스트신호 및 상기 뱅크어드레스를 제1 지연량으로 지연하여 제1 리드시프팅신호, 제1 라이트시프팅신호, 제1 테스트시프팅신호 및 시프팅어드레스를 생성하는 제1 시프트레지스터;
    상기 제1 테스트시프팅신호에 응답하여 상기 제1 리드시프팅신호를 반전 버퍼링하여 제2 리드시프팅신호를 생성하고, 상기 제1 리드시프팅신호에 응답하여 상기 시프팅어드레스를 버퍼링하여 전치어드레스를 생성하는 제1 논리부;
    상기 제1 라이트시프팅신호, 상기 제1 테스트시프팅신호 및 상기 시프팅어드레스를 제2 지연량으로 지연하여 제2 라이트시프팅신호, 제2 테스트시프팅신호 및 지연어드레스를 생성하는 제2 시프트레지스터;
    상기 제2 테스트시프팅신호에 응답하여 상기 제2 라이트시프팅신호를 반전 버퍼링하여 제3 라이트시프팅신호를 생성하고, 상기 전치어드레스를 상기 지연어드레스로 전달하거나 상기 전치어드레스에 응답하여 상기 지연어드레스를 버퍼링하여 내부어드레스를 생성하는 제2 논리부;
    상기 제2 리드시프팅신호, 상기 제3 라이트시프팅신호를 제3 지연량으로 지연하여 리드펄스신호 및 라이트펄스신호를 생성하고, 상기 제2 리드시프팅신호에 응답하여 상기 내부어드레스를 상기 제3 지연량으로 지연하여 리드어드레스를 생성하며, 상기 제3 라이트시프팅신호에 응답하여 상기 내부어드레스를 상기 제3 지연량으로 지연하여 라이트어드레스를 생성하는 제3 시프트레지스터; 및
    상기 리드펄스신호에 동기되어 상기 리드어드레스를 상기 오토프리차지신호로 출력하고, 상기 라이트펄스에 동기되어 상기 라이트어드레스를 상기 오토프리치자신호로 출력하는 신호출력부를 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 리드신호가 지연되어 생성되는 상기 리드펄스의 지연량은 상기 제1 지연량 및 상기 제3 지연량의 합으로 설정되고, 상기 라이트신호가 지연되어 생성되는 상기 라이트펄스는 상기 제1 지연량, 상기 제2 지연량 및 상기 제3 지연량의 합으로 설정되는 반도체장치.
  17. 제 14 항에 있어서, 상기 지연신호생성부는
    상기 테스트신호에 응답하여 상기 뱅크어드레스의 조합에 따라 상기 프리차지신호를 반전 버퍼링하여 반전프리차지신호를 생성하는 구동부; 및
    상기 반전프리차지신호에 응답하여 선택적으로 인에이블되는 지연신호를 생성하거나, 리프레쉬동작에 진입하여 순차적으로 인에이블되는 리프레쉬신호에 응답하여 순차적으로 인에이블되는 상기 지연신호를 생성하는 지연신호출력부를 포함하는 반도체장치.
  18. 제 11 항에 있어서, 상기 플래그신호생성회로는
    리드신호, 라이트신호 및 상기 테스트신호에 응답하여 상기 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 설정신호를 생성하는 설정신호생성부; 및
    상기 설정신호가 인에이블되는 경우 상기 오토프리차지신호의 조합에 따라 선택적으로 인에이블되고, 리셋신호 및 상기 오토프리차지신호가 디스에이블되는 경우 디스에이블되는 상기 플래그신호를 생성하는 플래그신호생성부를 포함하는 반도체장치.
  19. 커맨드의 조합에 따라 리드동작에 진입하는 경우 인에이블되는 리드신호 및 상기 커맨드의 조합에 따라 라이트동작에 진입하는 경우 인에이브되는 라이트신호를 생성하는 리드라이트제어회로;
    상기 리드신호 또는 상기 라이트신호 및 테스트신호에 응답하여 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 오토프리차지신호를 생성하고, 상기 프리차지신호에 응답하여 플래그신호의 조합에 따라 선택적으로 인에이블되는 내부프리차지신호를 생성하는 프리차지제어회로;
    상기 리드신호 또는 상기 라이트신호에 응답하여 상기 테스트신호가 인에이블되는 경우 상기 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 상기 플래그신호를 생성하는 플래그신호생성회로; 및
    상기 리드신호 또는 상기 라이트신호에 응답하여 상기 뱅크어드레스에 의해 선택되는 상기 다수의 뱅크를 포함하고, 상기 선택된 뱅크를 통해 상기 리드동작 또는 상기 라이트동작을 수행 이후, 상기 내부프리차지신호에 응답하여 선택되는 뱅크가 프리차지되는 내부회로를 포함하는 반도체장치.
  20. 제 19 항에 있어서, 상기 테스트신호는 상기 오토프리차지동작에 진입하기 위해 인에이블되는 신호인 반도체장치.
  21. 제 19 항에 있어서, 상기 반도체장치는
    오토프리차지동작에서 상기 선택된 뱅크의 프리차지동작이 완료되는 경우 상기 프리차지신호에 응답하여 상기 다수의 뱅크 모두가 프리차지되는 반도체장치.
  22. 제 19 항에 있어서, 상기 프리차지제어회로는
    상기 리드신호 또는 상기 라이트신호가 입력되는 시점으로부터 기 설정된 구간 이후 상기 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 상기 오토프리차지신호를 생성하는 오토프리차지신호생성부;
    상기 테스트신호 및 상기 프리치자신호에 응답하여 상기 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 지연신호를 생성하는 지연신호생성부; 및
    상기 오토프리차지신호가 인에이블되는 경우 인에이블되거나, 상기 플래그신호 및 상기 지연신호가 인에이블되는 경우 인에이블되는 상기 내부프리차지신호를 생성하는 내부프리차지신호생성부를 포함하는 반도체장치.
  23. 제 22 항에 있어서, 상기 오토프리차지신호생성부는
    상기 리드신호, 상기 라이트신호, 상기 테스트신호 및 상기 뱅크어드레스를 제1 지연량으로 지연하여 제1 리드시프팅신호, 제1 라이트시프팅신호, 제1 테스트시프팅신호 및 시프팅어드레스를 생성하는 제1 시프트레지스터;
    상기 제1 테스트시프팅신호에 응답하여 상기 제1 리드시프팅신호를 반전 버퍼링하여 제2 리드시프팅신호를 생성하고, 상기 제1 리드시프팅신호에 응답하여 상기 시프팅어드레스를 버퍼링하여 전치어드레스를 생성하는 제1 논리부;
    상기 제1 라이트시프팅신호, 상기 제1 테스트시프팅신호 및 상기 시프팅어드레스를 제2 지연량으로 지연하여 제2 라이트시프팅신호, 제2 테스트시프팅신호 및 지연어드레스를 생성하는 제2 시프트레지스터;
    상기 제2 테스트시프팅신호에 응답하여 상기 제2 라이트시프팅신호를 반전 버퍼링하여 제3 라이트시프팅신호를 생성하고, 상기 전치어드레스를 상기 지연어드레스로 전달하거나 상기 전치어드레스에 응답하여 상기 지연어드레스를 버퍼링하여 내부어드레스를 생성하는 제2 논리부;
    상기 제2 리드시프팅신호, 상기 제3 라이트시프팅신호를 제3 지연량으로 지연하여 리드펄스신호 및 라이트펄스신호를 생성하고, 상기 제2 리드시프팅신호에 응답하여 상기 내부어드레스를 상기 제3 지연량으로 지연하여 리드어드레스를 생성하며, 상기 제3 라이트시프팅신호에 응답하여 상기 내부어드레스를 상기 제3 지연량으로 지연하여 라이트어드레스를 생성하는 제3 시프트레지스터; 및
    상기 리드펄스신호에 동기되어 상기 리드어드레스를 상기 오토프리차지신호로 출력하고, 상기 라이트펄스에 동기되어 상기 라이트어드레스를 상기 오토프리치자신호로 출력하는 신호출력부를 포함하는 반도체장치.
  24. 제 23 항에 있어서, 상기 리드신호가 지연되어 생성되는 상기 리드펄스의 지연량은 상기 제1 지연량 및 상기 제3 지연량의 합으로 설정되고, 상기 라이트신호가 지연되어 생성되는 상기 라이트펄스는 상기 제1 지연량, 상기 제2 지연량 및 상기 제3 지연량의 합으로 설정되는 반도체장치.
  25. 제 22 항에 있어서, 상기 지연신호생성부는
    상기 테스트신호에 응답하여 상기 뱅크어드레스의 조합에 따라 상기 프리차지신호를 반전 버퍼링하여 반전프리차지신호를 생성하는 구동부; 및
    상기 반전프리차지신호에 응답하여 선택적으로 인에이블되는 지연신호를 생성하거나, 리프레쉬동작에 진입하여 순차적으로 인에이블되는 리프레쉬신호에 응답하여 순차적으로 인에이블되는 상기 지연신호를 생성하는 지연신호출력부를 포함하는 반도체장치.
  26. 제 19 항에 있어서, 상기 플래그신호생성회로는
    상기 리드신호, 상기 라이트신호 및 상기 테스트신호에 응답하여 상기 뱅크어드레스의 조합에 따라 선택적으로 인에이블되는 설정신호를 생성하는 설정신호생성부; 및
    상기 설정신호가 인에이블되는 경우 상기 오토프리차지신호의 조합에 따라 선택적으로 인에이블되고, 리셋신호 및 상기 오토프리차지신호가 디스에이블되는 경우 디스에이블되는 상기 플래그신호를 생성하는 플래그신호생성부를 포함하는 반도체장치.
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