KR100680396B1 - 반도체 메모리 장치의 오토 프리차지 제어 회로 - Google Patents

반도체 메모리 장치의 오토 프리차지 제어 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 오토 프리차지 제어 회로에 관한 것으로서, 퓨즈를 이용하여 라이트 동작시 마지막 데이타의 입력 시점으로부터 오토 프리차지 동작까지의 지연 시간을 제어할 수 있도록 하여 tWR 타이밍 마진을 확보할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 파워업 신호와 퓨즈의 커팅 상태에 따라 오토 프리차지 신호의 지연시간을 제어하기 위한 복수개의 퓨즈신호와 복수개의 퓨즈신호의 동기화 클럭을 제어하기 위한 퓨즈 쉬프팅 신호를 출력하는 퓨즈 옵션부와, 복수개의 퓨즈신호를 디코딩하여 복수개의 퓨즈 지연신호를 출력하는 퓨즈 디코더를 구비하고, 오토 프리차지 발생부는 라이트 동작시 퓨즈 쉬프팅 신호에 따라 오토 프리차지 신호의 동기화 클럭을 제어하고, 복수개의 퓨즈 지연신호에 따라 마지막 데이타의 입력 시점으로부터 오토 프리차지 동작까지의 지연시간을 제어하여, 오토 프리차지 신호의 활성화 시점을 제어한다.

Description

반도체 메모리 장치의 오토 프리차지 제어 회로{Circuit for controlling auto precharge of semiconductor memory device}
도 1은 본 발명에 따른 반도체 메모리 장치의 오토 프리차지 제어 회로에 관한 구성도.
도 2는 도 1의 퓨즈 옵션부에 관한 상세 회로도.
도 3은 도 1의 퓨즈 디코더에 관한 상세 회로도.
도 4는 도 1의 오토 프리차지 발생부에 관한 구성도.
도 5는 도 4의 오토 프리차지 제어부에 관한 구성도.
도 6은 도 5의 프리차지 지연 제어부에 관한 상세 회로도.
도 7은 도 5의 오토 프리차지 타이밍 제어부에 관한 상세 회로도.
도 8은 도 4의 오토 프리차지 제어부에 관한 동작 타이밍도.
도 9는 도 4의 프리차지 구동부에 관한 구성도.
도 10은 도 9의 프리차지 구동 제어부에 관한 상세 회로도.
도 11은 도 9의 오토 프리차지 신호 발생부에 관한 상세 회로도.
도 12 및 도 13은 본 발명에 따른 반도체 메모리 장치의 오토 프리차지 제어 회로에 관한 동작 타이밍도.
도 14는 도 9의 프리차지 구동 제어부에 관한 다른 실시예.
도 15는 도 9의 오토 프리차지 신호 발생부에 관한 다른 실시예.
본 발명은 반도체 메모리 장치의 오토 프리차지 제어 회로에 관한 것으로서, 퓨즈를 이용하여 라이트 동작시 마지막 데이타의 입력 시점으로부터 오토 프리차지 동작까지의 지연 시간을 제어할 수 있도록 하여 tWR 타이밍 마진을 확보할 수 있도록 하는 기술이다.
일반적인 메모리 장치의 동작 성능을 나타내는 스펙 중에서 라이트 회복 시간(Write Recovery Time, tDPL: data-in to precharge command라고도 하며, 이하 tWR)은 메모리 장치의 단위 셀에 데이타를 저장하고 난 뒤 프리차지 동작이 수행되는 시간까지를 말하는 것이다. 즉, tWR은 액티브 되어 있는 뱅크에 저장되는 데이타가 프리차지 명령을 방해받지 않고 충분히 저장될 최소한의 시간을 말한다.
예컨데, 동기식으로 tWR이 조절되는 메모리 장치인 경우 버스트 길이(Burst Length)가 2로 메모리 장치의 MRS(Mode Register Set)에 설정되고 라이트 동작을 수행하는 경우 두번째 데이타가 입력되는 클록의 상승에지로부터 프리차지 명령을 인가하는 클럭의 상승 에지까지의 시간이 tWR이 되는 것이다.
메모리 장치를 개발하는데 있어서, tWR을 조절하는 방법은 라이트 동작을 수행하여 내부 버스트 길이 구간 이후에 일정한 양의 동작클럭수에 맞추어 오토프리차지 동작을 수행하게 하는 동기식 방법과, 라이트 명령에 대한 동작을 수행하고 버스트 길이 구간 이후 일정한 지연시간에 맞추어 오토프리차지 동작을 수행하게 하는 비동기식 방법, 동기식 방법에 비동기식의 방법을 추가한 복합적인 방법 등이 있다. 여기서, 오토 프리차지 동작은 프리차지 명령을 따로 주지 않고 라이트 명령을 수행한 이후에 프리차지 명령을 내부적으로 자동으로 수행하는 동작을 말한다.
이러한 각 방법은 메모리의 동작 주파수 및 사용되는 용도, 또는 PVT(Process, Voltage, Temperature)의 변화에 대하여 각각 적절하게 선택된다. 여기서, 기술 개발 초기 공정변화가 많은 공정상황이나 환경일 경우에는 클럭에 동기시켜 동작시키는 동기식 방법을 tWR을 조절하는 방법을 사용하고, 동작 주파수 대역을 넓게 사용하는 경우에는 비동기식 방식으로 tWR을 조절하는 것이 바람직하다.
그런데, 종래의 회로는 시뮬레이션 결과에만 의존한 체 오토 프리차지 타이밍을 변경하는 것이 용이하지 않기 때문에 tWR 타이밍 마진을 충분히 확보하지 못하게 된다. 따라서, 종래의 오토 프리차지 회로는 상술된 각각의 경우에 맞추어 여러 가지의 설계를 해야하기 때문에 테스트나 리비젼(Revision)에 많은 시간과 노력이 필요하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 퓨즈를 이용하여 라이트 동작시 마지막 데이타의 입력 시점으로부터 오토 프리차지 동작 까지의 지연 시간을 제어함으로써 tWR 타이밍 마진을 용이하게 테스트할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 오토 프리차지 제어 회로는, 파워업 신호와 퓨즈의 커팅 상태에 따라 오토 프리차지 신호의 지연시간을 제어하기 위한 복수개의 퓨즈신호와 복수개의 퓨즈신호의 동기화 클럭을 제어하기 위한 퓨즈 쉬프팅 신호를 출력하는 퓨즈 옵션부; 복수개의 퓨즈신호를 디코딩하여 복수개의 퓨즈 지연신호를 출력하는 퓨즈 디코더; 및 라이트 동작시 퓨즈 쉬프팅 신호에 따라 오토 프리차지 신호의 동기화 클럭을 제어하고, 복수개의 퓨즈 지연신호에 따라 마지막 데이타의 입력 시점으로부터 오토 프리차지 동작까지의 지연시간을 제어하여, 오토 프리차지 신호의 활성화 시점을 제어하는 오토 프리차지 발생부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 반도체 메모리 장치의 오토 프리차지 제어 회로에 관한 구성도이다.
본 발명은 퓨즈박스(100), 퓨즈 옵션부(200,300,500), 퓨즈 디코더(400) 및 오토 프리차지 발생부(600)를 구비한다.
여기서, 퓨즈박스(100)는 퓨즈의 상태에 따라 오토 프리차지 신호의 지연시간 (A)(2n,4n or 6n)을 조절하기 위한 퓨즈신호 IN1,IN2와, 동기화되는 클럭(1CLK or 2CLK)를 변화시키기 위한 퓨즈신호 IN3를 출력한다.
여기서, 퓨즈신호 IN1,IN2,IN3의 조합을 통해 조절할 수 있는 오토 프리차지 신호의 지연시간은 1CLK, 1CLK+(A), 2CLK, 2CLK+(A) 등 총 8가지이다. 그리고, 퓨즈박스(100) 내의 퓨즈들은 전원전압 VDD와 연결되어 커팅되지 않았을 경우 하이 레벨을 갖는다.
그리고, 퓨즈 옵션부(200)는 파워 업신호 PWRUP와 퓨즈신호 IN1에 따라 퓨즈신호 IN1'를 출력한다. 퓨즈 옵션부(300)는 파워 업신호 PWRUP와 퓨즈신호 IN2에 따라 퓨즈신호 IN2'를 출력한다. 퓨즈 디코더(400)는 퓨즈신호 IN1',IN2'를 디코딩하여 퓨즈 지연신호 FUSE_2n,FUSE_4n,FUSE_6n를 출력한다. 퓨즈 옵션부(500)는 파워 업신호 PWRUP와 퓨즈신호 IN3에 따라 퓨즈 쉬프팅신호 FUSE_SHIFT를 출력한다.
또한, 오토 프리차지 발생부(600)는 퓨즈 지연신호 FUSE_2n,FUSE_4n,FUSE_6n, 퓨즈 쉬프팅신호 FUSE_SHIFT, 리셋신호 RESET, 클럭 CLK2, 버스트 종료신호 YBUST_END, 오토 프리차지 동작신호 A10_AP, 버스트 동작 신호 CASP_AP, 라이트 신호 WT, 액티브 신호 ACT_FB의 조합에 따라 오토 프리차지 신호 APCG를 생성한다.
여기서, 리셋신호 RESET는 모든 회로의 노드를 초기화시키기 위한 신호이다. 그리고, 클럭 CLK2는 클럭 CLK을 입력받아 내부적으로 사용할 수 있도록 만든 신호이며, 내부 회로들을 클럭 CLK에 동기화시키는 역할을 수행한다. 버스트 종료신호 YBUST_END는 버스트 동작이 종료되고 오토 프리차지 동작의 시작 시점을 알려주기 위한 신호이다.
오토 프리차지 동작신호 A10_AP는 오토 프리차지 동작 여부를 결정하기 위한 신호이다. 버스트 동작신호 CASP_AP는 라이트나 리드 신호를 입력받아 버스트 동작의 시작 시점을 알리기 위한 버스트 동작신호 CASP의 지연 신호로서, 버스트 동작의 시작 시점부터 회로가 동작할 수 있는 상태로 초기화시키는 역할을 수행한다.
라이트 신호 WT는 라이트 동작과 리드 동작을 구분하기 위한 신호로서, 라이트 동작시에는 하이 레벨을 가지며, 리드 동작시에는 로우 레벨을 가지게 된다. 이에 따라, 라이트 신호 WT는 퓨즈와 관련된 회로의 동작을 라이트 동작시에만 연결시킬 수 있도록 한다. 또한, 액티브 신호 ACT_FB는 뱅크에서 출력되는 액티브 피드백 신호로서, 프리차지 동작이 끝나는 시점에서 동작을 멈추도록 동기화시키는 역할을 수행한다.
도 2는 도 1의 퓨즈 옵션부(200)에 관한 상세 회로도이다. 여기서, 퓨즈 옵션부(200,300,500)의 구성은 모두 동일하므로, 본 발명에서는 퓨즈 옵션부(200)의 구성을 그 실시예로 설명하기로 한다.
퓨즈 옵션부(200)는 복수개의 NMOS트랜지스터 N1~N3와 PMOS트랜지스터 P1을 구비한다. 퓨즈 옵션부(200)는 동작 초기에는 파워 업신호 PWRUP가 하이가 되어 NMOS트랜지스터 N1를 통해 로우 신호를 공급한다.
여기서, 퓨즈박스(100)의 퓨즈가 커팅되지 않았을 경우 퓨즈신호 IN1가 하이가 된다. 이에 따라, NMOS트랜지스터 N3가 턴온되어 퓨즈신호 IN1'가 로우가 된다. 반면에, 퓨즈박스(100)의 퓨즈가 커팅된 경우 퓨즈신호 IN1가 로우가 된다. 이에 따라, PMOS트랜지스터 P1가 턴온되어 퓨즈신호 IN1'가 하이가 된다.
도 3은 도 1의 퓨즈 디코더(400)에 관한 상세 회로도이다.
퓨즈 디코더(400)는 복수개의 인버터 IV1~IV5와 복수개의 낸드게이트 ND1~ND3을 구비한다.
여기서, 낸드게이트 ND1는 퓨즈신호 IN1'와 인버터 IV1에 의해 반전된 퓨즈신호 IN2'를 낸드연산한다. 낸드게이트 ND2는 퓨즈신호 IN2'와 인버터 IV2에 의해 반전된 퓨즈신호 IN1'를 낸드연산한다. 낸드게이트 ND3는 퓨즈신호 IN1',IN2'를 낸드연산한다. 인버터 IV3~IN5는 낸드게이트 ND1~ND3의 출력을 각각 반전하여 퓨즈 지연신호 FUSE_2n,FUSE_4n,FUSE_6n를 출력한다.
즉, 퓨즈신호 IN1에 해당하는 퓨즈(#1퓨즈)가 커팅된 경우 퓨즈 지연신호 FUSE_2n를 선택하고, 퓨즈신호 IN2에 해당하는 퓨즈(#2퓨즈)가 커팅된 경우 퓨즈 지연신호 FUSE_4n를 선택하고, 퓨즈신호 IN1,IN2에 해당하는 퓨즈(#1,#2퓨즈)가 모두 커팅된 경우 퓨즈 지연신호 FUSE_6n가 선택된다.
도 4는 도 1의 오토 프리차지 발생부(600)에 관한 상세 구성도이다.
오토 프리차지 발생부(600)는 오토 프리차지 제어부(610)와 프리차지 구동부(620)를 구비한다.
오토 프리차지 제어부(610)는 리셋신호 RESET, 클럭 CLK2, 버스트 종료신호 YBUST_END, 오토 프리차지 동작신호 A10_AP, 버스트 동작신호 CASP_AP 및 프리 오토 프리차지 신호 PRE_APCGB에 따라 쉬프트 제어신호 NSFT_APCGB, SHIFT_APCGB를 출력한다.
여기서, 쉬프트 제어신호 NSFT_APCGB는 버스트 종료신호 YBUST_END에 동기하 여 마지막 데이타가 입력된 바로 다음 클럭 CLK에 동기화된 신호를 출력(1CLK 지연)하기 위한 신호이고, 쉬프트 제어신호 SHIFT_APCGB는 2클럭 2CLK 지연하여 동기화된 신호를 출력하기 위한 신호이다.
그리고, 프리차지 구동부(620)는 퓨즈 지연신호 FUSE_2n,FUSE_4n,FUSE_6n, 퓨즈 쉬프팅신호 FUSE_SHIFT, 리셋신호 RESET, 오토 프리차지 동작신호 A10_AP, 버스트 동작신호 CASP_AP, 라이트 신호 WT, 액티브 신호 ACT_FB 및 쉬프트 제어신호 NSFT_APCGB, SHIFT_APCGB에 따라 오토 프리차지 신호 APCG와 프리 오토 프리차지 신호 PRE_APCGB를 생성한다.
이러한 구성을 갖는 오토 프리차지 발생부(600)는 퓨즈신호 IN3에 의해 쉬프트 제어신호 NSFT_APCGB, SHIFT_APCGB를 결정하여 베이스 주기로 설정하며, 퓨즈 지연신호 FUSE_2n,FUSE_4n,FUSE_6n의 선택에 따라 오토 프리차지 신호의 지연시간을 선택하게 된다.
도 5는 도 4의 오토 프리차지 제어부(610)에 관한 상세 구성도이다.
오토 프리차지 제어부(610)는 프리차지 지연 제어부(611)와 오토 프리차지 타이밍 제어부(612)를 구비한다.
프리차지 지연 제어부(611)는 리셋신호 RESET, 버스트 종료신호 YBUST_END, 오토 프리차지 동작신호 A10_AP, 버스트 동작신호 CASP_AP 및 프리 오토 프리차지 신호 PRE_APCGB에 따라 쉬프트 제어신호 NSFT_APCGB와 오토 프리차지 검출신호 APCG_DETB를 출력한다.
오토 프리차지 타이밍 제어부(612)는 오토 프리차지 검출신호 APCG_DETB, 쉬 프트 제어신호 NSFT_APCGB, 클럭 CLK2 및 리셋신호 RESET에 따라 쉬프트 제어신호 SHIFT_APCGB를 출력한다.
도 6은 도 5의 프리차지 지연 제어부(611)의 상세 회로도이다.
프리차지 지연 제어부(611)는 복수개의 인버터 IV6~IV11, 복수개의 낸드게이트 ND4~ND7, 복수개의 지연부 D1,D2, 복수개의 PMOS트랜지스터 P2~P4 및 NMOS트랜지스터 N4,N5를 구비한다.
여기서, 낸드게이트 ND4는 인버터 IV6에 의해 반전된 오토 프리차지 동작신호 A10_AP와 버스트 동작신호 CASP_AP를 낸드연산한다. PMOS트랜지스터 P2의 게이트 단자는 낸드게이트 ND4의 출력과 연결되며, NMOS트랜지스터 N5는 게이트 단자를 통해 오토 프리차지 동작신호 A10_AP가 인가된다. PMOS트랜지스터 P3,P4는 인버터 IV7에 의해 반전된 리셋신호 RESET와 낸드게이트 ND6의 출력에 따라 각각 스위칭 동작하여 오토 프리차지 검출신호 APCG_DETB를 출력한다.
그리고, 낸드게이트 ND5는 전원전압 VDD와 프리 오토 프리차지 신호 PRE_APCGB를 낸드연산한다. 지연부 D1는 인버터 IV10의 출력을 일정시간(ODD) 지연하며, 낸드게이트 ND6는 인버터 IV10의 출력과 지연부 D1의 출력을 낸드연산한다. 낸드게이트 ND7는 지연부 D2의 출력과 인버터 IV11에 의해 반전된 버스트 종료신호 YBUST_END를 낸드연산하여 쉬프트 제어신호 NSFT_APCGB를 출력한다.
여기서, 지연부 D1는 인버터 체인의 개수가 홀수개이며 입/출력 신호의 위상이 반대이다. 그리고, 지연부 D2는 인버터 체인의 개수가 짝수개이며 입/출력 신호의 위상이 변하지 않는다.
이러한 구성을 갖는 프리차지 지연 제어부(611)에 관한 동작 과정을 도 8의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 리셋신호 RESET가 활성화될 경우 PMOS트랜지스터 P3가 턴온되어 오토 프리차지 검출신호 APCG_DETB가 하이 레벨로 초기화된다. 그리고, 모드 레지스트 셋트(MRS)에서 설정된 오토 프리차지 동작시 하이 레벨이 되는 오토 프리차지 동작신호 A10_AP가 인가된다. 따라서, 오토 프리차지 동작 신호 A10_AP가 하이가 되면, NMOS트랜지스터 N5가 턴온되어 버스트 동작신호 CASP_AP를 받아들일 수 있는 상태가 된다.
이 상태에서, 버스트 동작신호 CASP_AP가 하이가 되면, 오토 프리차지 검출신호 APCG_DETB가 로우가 된다. 그리고, 오토 프리차지 검출신호 APCG_DETB는 래치 IV8,IV9에 의해 프리 오토 프리차지 신호 PRE_APCGB가 활성화되어 PMOS트랜지스터 P4가 턴온되기 이전까지 그 상태를 유지하게 된다. 그리고, 오토 프리차지 검출신호 APCG_DETB는 프리 오토 프리차지 신호 PRE_APCGB가 활성화되면 하이가 된다.
이후에, 오토 프리차지 동작시 오토 프리차지 검출신호 APCG_DETB가 로우가 되면, 노드 (B)가 하이가 된다. 이때, 버스트 동작의 마지막 카운트의 1클럭 지연신호인 버스트 종료신호 YBUST_END가 낸드게이트 ND7에 입력되면 버스트 종료신호 YBUST_END와 동일한 타이밍에 쉬프트 제어신호 NSFT_APCGB가 생성된다.
도 7은 도 5의 오토 프리차지 타이밍 제어부(612)에 관한 상세 회로도이다.
오토 프리차지 타이밍 제어부(612)는 복수개의 인버터 IV12~IV19, 낸드게이 트 ND8, 복수개의 지연부 D3,D4, 복수개의 PMOS트랜지스터 P5~P7 및 복수개의 NMOS트랜지스터 N6~N9를 구비한다.
여기서, PMOS트랜지스터 P5와 NMOS트랜지스터 N6은 쉬프트 제어신호 NSFT_APCGB의 상태에 따라 선택적으로 스위칭 동작하며, NMOS트랜지스터 N7은 오토 프리차지 검출신호 APCG_DETB의 상태에 따라 선택적으로 턴온된다.
지연부 D3는 클럭 CLK2를 일정시간 지연하며, 전송게이트 T1는 지연부 D3의 출력에 따라 래치 IV12,IV13의 출력을 선택적으로 출력한다. PMOS트랜지스터 P6과 NMOS트랜지스터 N8는 래치 IV15,IV16의 상태에 따라 선택적으로 스위칭 동작하며, NMOS트랜지스터 N9는 지연부 D3의 출력에 따라 선택적으로 턴온된다.
PMOS트랜지스터 P7는 인버터 IV17에 의해 반전된 리셋신호 RESET에 의해 턴온되며, 래치 IV18,IV19는 PMOS트랜지스터 P7의 출력을 래치한다. 낸드게이트 ND8는 래치 IV18,IV19의 출력과 지연부 D4의 출력을 낸드연산하여 쉬프트 제어신호 SHIFT_APCGB를 출력한다.
여기서, 지연부 D3는 인버터 체인의 개수가 짝수개이며 입/출력 신호의 위상이 변하지 않는다. 그리고, 지연부 D4는 인버터 체인의 개수가 홀수개이며 입/출력 신호의 위상이 반대이다.
이러한 구성을 갖는 오토 프리차지 타이밍 제어부(612)에 관한 동작 과정을 도 8의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 오토 프리차지 검출신호 APCG_DETB가 활성화되면 쉬프트 제어신호 NSFT_APCGB가 인에이블된다. 이때, 클럭 CLK2는 쉬프트 제어신호 NSFT_APCGB를 클 럭 CLK에 동기화시켜 다음 클럭 CLK으로 지연시키도록 한다.
그리고, 클럭 CLK2가 로우가 되면 쉬프트 제어신호 NSFT_APCGB가 노드 (C)에 출력되고, 클럭 CLK2가 하이가 되면 노드 (C)의 신호가 노드 (D)로 전달되어 쉬프트 제어신호 NSFT_APCGB의 다음 클럭 CLK에서 쉬프트 제어신호 SHIFT_APCGB가 출력된다. 이때, 지연부 D4의 지연시간에 따라 쉬프트 제어신호 SHIFT_APCGB의 펄스폭이 결정된다.
도 9는 도 1의 프리차지 구동부(620)에 관한 상세 구성도이다.
프리차지 구동부(620)는 프리차지 구동 제어부(621)와 오토 프리차지 신호 발생부(622)를 구비한다.
프리차지 구동 제어부(621)는 퓨즈 지연신호 FUSE_2n,FUSE_4n,FUSE_6n, 퓨즈 쉬프팅신호 FUSE_SHIFT 및 쉬프트 제어신호 NSFT_APCGB, SHIFT_APCGB에 따라 쉬프트 제어신호 SHIFT_APCG2B를 출력한다.
그리고, 오토 프리차지 신호 발생부(622)는 리셋신호 RESET, 오토 프리차지 동작신호 A10_AP, 버스트 동작신호 CASP_AP, 라이트 신호 WT, 액티브 신호 ACT_FB 및 쉬프트 제어신호 NSFT_APCGB, SHIFT_APCG2B에 따라 오토 프리차지 신호 APCG와 프리 오토 프리차지 신호 PRE_APCGB를 생성한다.
도 10은 도 9의 프리차지 구동 제어부(621)에 관한 상세 회로도이다.
프리차지 구동 제어부(621)는 복수개의 인버터 IV20~IV29, 복수개의 낸드게이트 N9~ND12, 노아게이트 NOR1, 복수개의 전송게이트 T2~T6, 및 복수개의 지연부 D5~D7를 구비한다.
여기서, 전송게이트 T2는 인버터 IV20를 통해 반전된 퓨즈 지연신호 FUSE_2n에 따라 지연신호 DLY1를 선택적으로 출력한다. 전송게이트 T3는 인버터 IV23에 의해 반전된 퓨즈 지연신호 FUSE_4n에 따라 출력신호 OUT2를 선택적으로 출력한다. 전송게이트 T4는 인버터 IV25에 의해 반전된 퓨즈 지연신호 FUSE_6n에 따라 출력신호 OUT3를 선택적으로 출력한다.
노아게이트 NOR1는 퓨즈 지연신호 FUSE_2n와 퓨즈 지연신호 FUSE_4n를 노아연산한다. 낸드게이트 ND12는 노아게이트 NOR1의 출력과 인버터 IV25에 의해 반전된 퓨즈 지연신호 FUSE_6n를 낸드연산한다.
낸드게이트 ND9는 쉬프트 제어신호 NSFT_APCGB와 퓨즈 쉬프팅신호 FUSE_SHIFT를 낸드연산한다. 낸드게이트 ND10는 인버터 IV30에 의해 반전된 퓨즈 쉬프팅신호 FUSE_SHIFT와 쉬프트 제어신호 SHIFT_APCGB를 낸드연산한다. 낸드게이트 ND11는 낸드게이트 ND9,ND10의 출력을 낸드연산하여 쉬프트 제어신호 SHIFT_APCGBD를 출력한다.
전송게이트 T5는 낸드게이트 ND12의 출력 상태에 따라 래치 IV27,IV28의 출력을 선택적으로 출력한다. 전송게이트 T6는 T5와 상보적으로 스위칭되며, 낸드게이트 ND12의 출력 상태에 따라 낸드게이트 ND11의 출력을 선택적으로 제어하여 쉬프트 제어신호 SHIFT_APCG2B를 출력한다.
도 11은 도 9의 오토 프리차지 신호 발생부(622)에 관한 상세 회로도이다.
오토 프리차지 신호 발생부(622)는 복수개의 인버터 IV30~IV42, 복수개의 낸드게이트 N13~ND21, 전송게이트 T7, 및 지연부 D8,D9를 구비한다.
여기서, 낸드게이트 ND13는 오토 프리차지 동작신호 A10_AP, 버스트 동작신호 CASP_AP를 낸드연산한다. 지연부 D8는 낸드게이트 ND13의 출력을 일정시간 지연한다.
낸드게이트 ND14는 라이트 신호 WT, 인버터 IV30,IV31에 의해 반전된 접지전압 VSS 레벨을 낸드연산한다. 전송게이트 T7는 지연부 D8의 상태에 따라 인버터 IV32에 의해 반전된 낸드게이트 ND14의 출력을 선택적으로 제어한다. PMOS트랜지스터 P8는 인버터 IV34에 의해 반전된 리셋신호 RESET에 의해 스위칭 동작한다.
낸드게이트 ND15는 쉬프트 제어신호 NSFT_APCGB와 래치 IV35,IV36의 출력을 낸드연산한다. 그리고, 낸드게이트 ND16는 쉬프트 제어신호 SHIFT_APCG2B와 인버터 IV37의 출력을 낸드연산한다. 낸드게이트 ND17는 낸드게이트 ND15,ND16의 출력을 낸드연산하여 프리 오토 프리차지 신호 PRE_APCGB를 출력한다.
또한, 낸드게이트 ND20는 래치 ND18,ND19의 출력과 액티브 신호 ACT_FB를 낸드연산한다. 낸드게이트 ND21는 지연부 D9의 출력과 인버터 IV39의 출력을 낸드연산한다. 인버터 IV40~IV42는 낸드게이트 ND21의 출력을 반전 지연하여 오토 프리차지 신호 APCG를 생성한다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 12 및 도 13의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
본 발명의 오토 프리차지 타이밍의 기준 시간은 퓨즈신호 IN3에 의해 결정된다. 여기서, 퓨즈 쉬프팅신호 FUSE_SHIFT는 퓨즈신호 IN3에 의해 그 레벨이 결정된다. 따라서, 프리차지 구동 제어부(621)는 퓨즈 쉬프팅신호 FUSE_SHIFT의 레벨 에 따라 쉬프트 제어신호 NSFT_APCGB 또는 SHIFT_APCGB 중 하나의 신호를 쉬프트 제어신호 SHIFT_APCGBD로 출력한다.
그리고, 퓨즈신호 IN1,IN2에 의해 검출된 퓨즈 지연신호 FUSE_2n,FUSE_4n,FUSE_6n의 조합에 따라 노드 (E)의 전압 레벨이 결정된다. 이때, 퓨즈 #1,#2가 모두 커팅되지 않은 경우 지연시간이 필요 없게 되어 노드 (E)의 전압 레벨이 로우가 된다.
이후에, 노드 (E)의 전압 레벨이 로우가 되면 전송게이트 T6가 턴온되어 쉬프트 제어신호 SHIFT_APCGBD가 그대로 쉬프트 제어신호 SHIFT_APCG2B로 출력된다. 만약, 노드 (E)의 전압 레벨이 하이가 되면 전송게이트 T5가 턴온되어 노드 (F)의 값이 쉬프트 제어신호 SHIFT_APCG2B로 출력된다.
또한, 프리차지 구동 제어부(621)의 퓨즈 지연신호 FUSE_2n,FUSE_4n,FUSE_6n는 퓨즈 쉬프팅신호 FUSE_SHIFT에 의해 결정된 오토 프리차지의 기본 타이밍에서 지연부 D5~D7의 지연시간 만큼을 각각 지연하여 노드 (F)의 최종 출력을 결정하게 된다. 즉, 오토 프리차지의 기본 클럭을 출력하거나 오토 프리차지의 기본 클럭에서 2n,4n 또는 6n의 지연시간을 더하여 출력한다.
이에 따라, 프리차지 구동 제어부(621)의 최종 출력인 쉬프트 제어신호 SHIFT_APCG2B는 마지막 데이타의 입력 타이밍으로부터 오토 프리차지 신호의 지연시간 (A)(2n,4n or 6n)을 더하여 1CLK, 1CLK+(A), 2CLK, 2CLK+(A)의 값을 가질 수 있다.
한편, 오토 프리차지 신호 발생부(622)는 리셋신호 RESET의 활성화시 PMOS트 랜지스터 P8이 턴온되어 초기화 상태가 된다. 그리고, 오토 프리차지 동작신호 A10_AP와 버스트 동작신호 CASP_AP가 입력되어 오토 프리차지 동작 상태가 되면, 라이트 신호 WT가 노드 (G)에 출력된다.
이때, 라이트 동작시에는 라이트 신호 WT가 하이가 되어 노드 (G)가 하이가 되고, 노드 (H)가 로우가 된다. 따라서, 라이트 동작시에는 쉬프트 제어신호 SHIFT_APCG2B를 프리 오토 프리차지 신호 PRE_APCGB로 출력하고, 리드 동작시에는 쉬프트 제어신호 NSFT_APCGB를 프리 오토 프리차지 신호 PRE_APCGB로 출력한다. 여기서, 쉬프트 제어신호 NSFT_APCGB는 오토 프리차지 제어부(610)에서 생성된 1클럭 신호이다.
즉, 리드 동작시에는 1클럭을 기준으로 오토 프리차지 동작을 수행하게 되고, 라이트 동작시에만 퓨즈에 의해 지연시간이 제어된 쉬프트 제어신호 SHIFT_APCG2B에 따라 오토 프리차지 동작을 수행하게 된다.
액티브 신호 ACT_FB는 뱅크에서 출력된 액티브 신호의 지연신호이다. 따라서, 오토 프리차지 동작이 완료되면 액티브 신호 ACT_FB가 비활성화되어 오토 프리차지 신호 APCG가 비활성화된다. 그리고, 프리 오토 프리차지 신호 PRE_APCGB가 활성화되면 오토 프리차지 신호 APCG가 활성화된다.
도 12 및 도 13의 동작 타이밍도에서 버스트 동작신호 CASP는 버스트 동작을 알리는 신호이고, 버스트 카운트 신호 ICASP는 버스트 동작을 카운팅하는 신호이다. 본 발명에서는 버스트 랭스 4로 동작하는 것을 그 실시예로 설명하였다.
여기서, 쉬프트 제어신호 NSFT_APCGB와 쉬프트 제어신호 SHIFT_APCGB는 마지 막 데이타의 입력을 기준으로 하는 오토 프리차지 타이밍이고, 쉬프트 제어신호 SHIFT_APCGB에 지연시간을 더하여 출력되는 신호가 쉬프트 제어신호 SHIFT_APCG2B이다.
도 12 및 도 13의 동작 타이밍도에서 각 퓨즈의 커팅에 따른 쉬프트 제어신호들의 변화를 알 수 있다. 즉, 도 12의 타이밍도는 퓨즈를 커팅하지 않거나, #1퓨즈 커팅, #2퓨즈 커팅, #3퓨즈 커팅 또는 #1,#2퓨즈의 커팅에 따라 오토 프리차지 신호 APCG의 타이밍이 달라지는 것을 나타낸다. 그리고, 도 13의 타이밍도는 #3퓨즈 커팅, #1,#3퓨즈 커팅, #2,#3퓨즈 커팅 또는 #1~#3퓨즈의 커팅에 따라 오토 프리차지 신호 APCG의 타이밍이 달라지는 것을 나타낸다.
여기서, 프리 오토 프리차지 신호 PRE_APCGB와 오토 프리차지 신호 APCG는 쉬프트 제어신호 SHIFT_APCG2B에 따라 생성된 신호이다. 이러한 오토 프리차지 신호 APCG의 타이밍 변화는 라이트 동작시에만 적용됨을 알 수 있다.
도 14는 도 10의 프리차지 구동 제어부(621)에 관한 다른 실시예이다.
도 14의 프리차지 구동 제어부(621)는 도 10의 프리차지 구동 제어부(621)에 비해 오토 프리차지 동작의 기준 타이밍을 결정하기 위한 퓨즈 쉬프팅신호 FUSE_SHIFT를 제어하는 부분이 삭제되는 것이 상이하다. 이에 따라, 낸드게이트 ND9~ND11과 인버터 IV30의 구성이 생략된다. 그리고, 지연부 D5에 입력되는 신호가 쉬프트 제어신호 SHIFT_APCGB인 것이 상이하다.
도 15는 도 10의 오토 프리차지 신호 발생부(622)에 관한 다른 실시예이다.
도 15의 오토 프리차지 신호 발생부(622)는 도 11의 오토 프리차지 신호 발 생부(622)에 비해 인버터 IV30에 입력되는 신호가 접지전압 VSS가 아니라 퓨즈 쉬프팅신호 FUSE_SHIFT인 것이 상이하다. 이에 따라, 라이트 동작시에 퓨즈 쉬프팅신호 FUSE_SHIFT에 따라 쉬프트 제어신호 NSFT_APCGB를 출력할 수 있게 된다.
따라서, 프리차지 구동 제어부(621)의 최종 출력인 쉬프트 제어신호 SHIFT_APCG2B는 마지막 데이타의 입력 타이밍으로부터 오토 프리차지 신호의 지연시간 (A)(2n,4n or 6n)을 더하여 1CLK, 2CLK, 2CLK+(A)의 값을 가질 수 있다.
이러한 프리차지 구동 제어부(621)와 오토 프리차지 신호 발생부(622)의 구성은 도 10, 도 11의 실시예에 비해 지연시간의 제어폭이 줄어들게 되지만, 지연시간의 운용폭이 크게 필요하지 않은 경우에 적용이 가능하다.
이상에서 설명한 바와 같이, 본 발명은 라이트 동작시 마지막 데이타의 입력 시점으로부터 오토 프리차지 동작 까지의 지연 시간을 유동적으로 제어할 수 있도록 하여 tWR 타이밍 마진을 확보하고 테스트나 리비전 등의 시간을 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 파워업 신호와 퓨즈의 커팅 상태에 따라 오토 프리차지 신호의 지연시간을 제어하기 위한 복수개의 퓨즈신호와 상기 복수개의 퓨즈신호의 동기화 클럭을 제어하기 위한 퓨즈 쉬프팅 신호를 출력하는 퓨즈 옵션부;
    상기 복수개의 퓨즈신호를 디코딩하여 복수개의 퓨즈 지연신호를 출력하는 퓨즈 디코더; 및
    라이트 동작시 상기 퓨즈 쉬프팅 신호에 따라 오토 프리차지 신호의 동기화 클럭을 제어하고, 상기 복수개의 퓨즈 지연신호에 따라 마지막 데이타의 입력 시점으로부터 오토 프리차지 동작까지의 지연시간을 제어하여, 상기 오토 프리차지 신호의 활성화 시점을 제어하는 오토 프리차지 발생부를 구비함을 특징으로 하는 반도체 메모리 장치의 오토 프리차지 제어 회로.
  2. 제 1항에 있어서, 상기 오토 프리차지 발생부는 라이트 신호가 활성화되면 상기 퓨즈 쉬프팅 신호의 상태에 따라 버스트 종료 시점에 동기하여 상기 오토 프리차지 신호를 출력하거나, 마지막 데이타의 입력 시점으로부터 일정 클럭 이후에 상기 오토 프리차지 신호를 출력함을 특징으로 하는 반도체 메모리 장치의 오토 프리차지 제어 회로.
  3. 제 1항에 있어서, 상기 오토 프리차지 발생부는
    오토 프리차지 동작시 프리 오토 프리차지 신호가 활성화될 경우 버스트 종료 시점에 동기하여 제 1쉬프트 제어신호를 출력하고, 상기 제 1쉬프트 제어신호를 일정시간 지연하여 제 2쉬프트 제어신호를 출력하는 오토 프리차지 제어부; 및
    상기 제 1쉬프트 제어신호, 상기 제 2쉬프트 제어신호 및 상기 퓨즈 쉬프팅 신호를 조합하여 상기 복수개의 퓨즈 지연신호 중 어느 하나를 선택하여 상기 오토 프리차지 신호 및 상기 프리 오토 프리차지 신호를 출력하는 프리차지 구동부를 구비함을 특징으로 하는 반도체 메모리 장치의 오토 프리차지 제어 회로.
  4. 제 3항에 있어서, 상기 오토 프리차지 제어부는
    오토 프리차지 동작신호, 버스트 동작신호, 버스트 종료신호, 리셋신호 및 상기 프리 오토 프리차지 신호를 논리조합하여 상기 제 1쉬프트 제어신호와 오토 프리차지 검출신호를 출력하는 프리차지 지연 제어부; 및
    상기 오토 프리차지 검출신호, 상기 제 1쉬프트 제어신호, 클럭 및 상기 리셋신호를 조합하여 상기 제 2쉬프트 제어신호를 출력하는 오토 프리차지 타이밍 제어부를 구비함을 특징으로 하는 반도체 메모리 장치의 오토 프리차지 제어 회로.
  5. 제 4항에 있어서, 상기 프리차지 지연 제어부는
    상기 리셋신호의 활성화시 상기 오토 프리차지 검출신호를 하이 레벨로 초기화시키는 리셋 구동부;
    상기 오토 프리차지 동작신호의 활성화시 상기 버스트 동작신호에 따라 상기 오토 프리차지 검출신호를 제어하는 제 1구동부;
    상기 프리 오토 프리차지 신호의 지연시간 동안 상기 오토 프리차지 검출신호를 래치하는 제 1래치부;
    상기 제 1래치부의 출력을 지연하는 제 1지연부; 및
    상기 제 1지연부의 출력과 상기 버스트 종료신호를 논리연산하여 상기 제 1쉬프트 제어신호를 출력하는 제 1논리연산부를 구비함을 특징으로 하는 반도체 메모리 장치의 오토 프리차지 제어 회로.
  6. 제 4항에 있어서, 상기 오토 프리차지 타이밍 제어부는
    상기 오토 프리차지 검출신호의 활성화시 상기 제 1쉬프트 제어신호에 따라 선택적으로 구동되는 제 2구동부;
    상기 클럭에 동기하여 상기 제 2구동부의 출력을 일정시간 지연하는 제 3구동부; 및
    상기 제 3구동부의 출력을 일정시간 지연하여 상기 클럭의 다음 클럭에 동기하여 상기 제 2쉬프트 제어신호를 출력하는 제 4구동부를 구비함을 특징으로 하는 반도체 메모리 장치의 오토 프리차지 제어 회로.
  7. 제 3항에 있어서, 프리차지 구동부는
    상기 퓨즈 쉬프팅 신호의 상태에 따라 상기 오토 프리차지 신호의 기본 클럭을 출력하거나, 상기 기본 클럭에 상기 복수개의 퓨즈 지연신호에 의해 설정된 지 연시간을 더하여 출력함을 특징으로 하는 반도체 메모리 장치의 오토 프리차지 제어 회로.
  8. 제 3항에 있어서, 상기 프리차지 구동부는
    상기 복수개의 퓨즈 지연신호, 상기 퓨즈 쉬프팅신호, 상기 제 1쉬프트 제어신호 및 상기 제 2쉬프트 제어신호를 조합하여 제 3쉬프트 제어신호를 출력하는 프리차지 구동 제어부; 및
    리셋신호, 오토 프리차지 동작신호, 버스트 동작신호, 라이트 신호, 액티브 신호, 상기 제 1쉬프트 제어신호 및 상기 제 2쉬프트 제어신호를 조합하여 상기 오토 프리차지 신호와 상기 프리 오토 프리차지 신호를 출력하는 오토 프리차지 신호 발생부를 구비함을 특징으로 하는 반도체 메모리 장치의 오토 프리차지 제어 회로.
  9. 제 8항에 있어서, 상기 프리차지 구동 제어부는
    상기 퓨즈 쉬프팅신호의 레벨에 따라 상기 제 1쉬프트 제어신호 또는 상기 제 2쉬프트 제어신호 중 하나의 신호를 제 4쉬프트 제어신호로 출력하는 제 2논리연산부;
    상기 제 4쉬프트 제어신호를 서로 다른 지연시간으로 지연하여 복수개의 지연신호를 출력하는 제 2지연부;
    상기 복수개의 퓨즈 지연신호의 상태에 따라 상기 복수개의 지연신호 중 하나를 선택하는 제 1전송게이트부; 및
    상기 복수개의 퓨즈 지연신호의 논리조합 결과에 따라 상기 제 4쉬프트 제어신호 또는 상기 전송게이트부의 출력을 상기 제 3쉬프트 제어신호로 출력하는 제 2전송게이트부를 구비함을 특징으로 하는 반도체 메모리 장치의 오토 프리차지 제어 회로.
  10. 제 8항에 있어서, 상기 오토 프리차지 신호 발생부는
    상기 오토 프리차지 동작신호와 상기 버스트 동작신호가 활성화될 경우 상기 라이트 신호를 출력하는 제 3논리연산부;
    상기 제 3논리연산부의 출력에 따라 라이트 동작시 상기 제 3쉬프트 제어신호를 상기 프리 오토 프리차지 신호로 출력하고, 리드 동작시 상기 제 1쉬프트 제어신호를 상기 프리 오토 프리차지 신호로 출력하는 제 4논리연산부; 및
    상기 오토 프리차지 동작의 완료시 상기 프리 오토 프리차지 신호를 일정시간 지연하여 상기 오토 프리차지 신호를 출력하는 제 5논리연산부를 구비함을 특징으로 하는 반도체 메모리 장치의 오토 프리차지 제어 회로.
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