JP3390054B2

JP3390054B2 - 多相出力発振器

Info

Publication number: JP3390054B2
Application number: JP20411693A
Authority: JP
Inventors: ヨハネスユリアーナボーデウィンスアルノルダス; ペトラスマリアファンラメーレンヨハネス
Original assignee: Koninklijke Philips NV; Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1992-08-20
Filing date: 1993-08-18
Publication date: 2003-03-24
Anticipated expiration: 2018-03-24
Also published as: JPH06188634A; DE69315010D1; US5592126A; DE69315010T2

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は多相出力発振器（multiphase out
put oscillator）に関連し、すなわち、全振動周期の分
数値だけ互いに遅延したいくつかの振動信号を発生する
発振器に関連する。

【０００２】

【背景技術】いくつかの発振信号を発生する発振器の一
例はリング発振器であり、該発振器はＮ個のインバータ
の縦続接続を含んでいる（ここでＮは奇数である）。動
作中、リング発振器内の各インバータの出力の信号は高
から低に変化し、低から高に戻るよう周期的に変化す
る。縦続接続内の連続するインバータの出力の信号は18
0 度＋全振動周期のＮ分の一の角度だけ互いに遅延して
いる。

【０００３】リング発振器を発振させるためにはＮは奇
数でなければならないから、リング発振器は周期の偶数
の分の一だけ互いに遅延された信号のペアーを直接生成
しないという欠点を有している。例えば、リング発振器
は90度位相のずれた信号を生成しない。さらに、発振器
の発振周波数は発振器内のインバータの数Ｎに逆比例し
て減少する。最大周波数は３個のインバータからなる発
振器で達成される。もっと多くのインバータの使用は低
い周波数を意味している。従って、リング発振器の最大
達成周波数は位相差として要求される全周期の分数値に
比例して減少する。

【０００４】

【発明の開示】なかんずく、本発明の目的は、最大達成
発振周波数が位相差として要求される全周期の分数値に
比例して減少しない発振器を与えることである。

【０００５】本発明の多相出力発振器は、ルーブを構成
するように直列に結合された複数の発振器回路を具え、
各発振器回路はループ内の後段の発振器回路への結合手
段を具え、該結合手段が当該発振器回路の位相とループ
内の後段の発振器回路の位相との差に依存して後段の発
振器回路の発振信号の周波数及び／又は位相の調整を与
えるように構成されていることを特徴とする。動作中、
どの発振器回路も自由に振動しないで、ループ内の各発
振器はその後段の発振器の位相を調整する。従って、各
発振器回路は他のすべての発振器回路に間接的に影響を
及ぼし、最終的にはそれ自身も影響を受ける。多相出力
発振器は全体として集合モード（collective mode ）で
発振し、すべての発振器回路が同じ周波数で発振する。
ループに沿って連続する発振器回路は全振動周期の分数
値だけ互いに遅延して発振する。これらの分数値の合計
は整数倍の周期、好ましくは１周期になる。振動の周波
数はこれらの分数値とほぼ無関係であり、かつほぼ各発
振器回路の最大達成周波数にすることができる。

【０００６】本発明による発振器の一実施例では、ルー
プ内のすべての発振器回路を互いにほぼ同一にし、かつ
すべての結合手段を互いにほぼ同一にする。このように
すると、ループは、１つの発振器回路について見ると、
その発振器回路の外見は他の任意の発振器回路に対して
同じであるという意味で対称になる。動作中、この対称
性の結果として、もしＭ個の発振器回路が存在するな
ら、連続する発振器回路は全周期のＭ分の一に相当する
位相差で発振する。この分数値（１／Ｍ）は発振器回路
の個数Ｍの選択により任意に選択できる。これを達成す
るためには、これらの発振器回路および結合手段は、そ
れらが同じ構造を有し、かつほぼ同じ物理的パラメータ
を有する構成要素を含むという意味で互いにほぼ同一で
なければならない。パラメータの相対公差は最大許容位
相エラーに対応する。

【０００７】本発明による発振器の一実施例では、各発
振器回路が縦続接続されたインバータを含むリング発振
器を具え、各結合手段が、上記のリング発振器内のタッ
プ点に結合された入力と、後段の発振器回路内のリング
発振器の縦続接続されたインバータのうちの一つの特定
のインバータの出力に接続された出力とを有する論理ゲ
ートを具えるものとする。このようにすると、多相出力
発振器をディジタル回路の一部分として実現することが
可能になる。論理ゲートの出力とインバータの出力の接
続は論理ゲートによって後段の発振器回路の振動の位相
を特定の発振器回路とその後段の発振器回路の間の位相
差に依存して調整することを可能にする。インバータ自
身は、例えば発振器をエネーブルするために使用できる
他の入力を有する例えばＮＡＮＤ回路のようなさらに複
雑な論理機能の実現し得る回路によって実現することが
できること勿論である。

【０００８】本発明による発振器の別の一実施例では、
論理ゲートの駆動強度はインバータの特定のものの駆動
強度より弱くする。論理ゲートとインバータの適当な相
対強度は、発振器回路の発振が論理ゲートにより調整さ
れるが、しかしそれにより発振が無効にされないことを
保証している。各リング発振器はそれ自身の縦続接続イ
ンバータを介するフィードバックにより発振し、他のリ
ング発振器からの位相あるいは周波数調整を伴うのみで
ある。

【０００９】本発明による発振器の一実施例では、縦続
接続インバータおよび論理ゲートは共通の調整可能な電
圧電源を有している。調整可能な電源電圧は例えば振動
の周波数の調整に使用できる。しかし、同時に、それは
インバータの駆動強度に影響する。論理ゲートへの電源
電圧の調整により、上記の無効は防止することもでき
る。

【００１０】本発明による発振器の一実施例では、各リ
ング発振器が複数のインバータから構成され、該インタ
ーネットの数がループ中の発振器回路の数からせいぜい
１つだけ異なり、リング発振器の上記のタップ点は、ル
ープ内の前段の発振器回路からの結合手段を構成する論
理ゲートの出力が接続される当該リング発振器を構成す
るインバータのうちの１つのインバータの出力から１つ
のインバータだけ離れて位置する構成にする。このよう
にすると、リング発振器の連続するインバータ間で生起
するような正しい位相シフトがアプリオリに与えられ
る、即ちたとえループが閉じていなくても与えられる。
従って、閉じたループは位相シフトを振動の全周期の予
定の分数値（ループ内の発振器回路の数の逆数）に容易
に補正する。

【００１１】ある環境の下では、振動のいくつかのモー
ドが可能である。各モードにおいて、連続する発振器回
路の間の位相差の和は360 度あるいは360 度の倍数にな
らなければならない。振動の基本モードが可能であると
仮定する。この場合、他のモードもまた可能であり、他
のモードでは連続する発振器回路の間の各位相差は基本
モードの対応位相差と相違し、かつ360 度の他の倍数ま
で可能である。そのような他のモードは、発振器回路間
の所要の位相差を与えないので不所望である。

【００１２】本発明による発振器の一実施例では、ルー
プを構成するように直列に結合された前記複数の発振器
回路の第１の発振器回路から、ループ内のＮ番目の発振
器回路、すなわちループに沿ったＮ個の連続位置だけ離
れて位置する発振器回路への交差結合手段を具え（ここ
でＮは１より大きい）、該交差結合手段は振動の特定モ
ードを選択的に不安定にするように構成する。このよう
にすると、振動の不所望モードが持続的に生起するのを
阻止することができる。所望なら、いくつかの所望され
ないモードを阻止するために第１発振器回路から他のい
くつかの発振器回路への交差結合手段を設けることがで
きる。

【００１３】本発明による発振器の一実施例では、各発
振器回路がループ中のそのＮ番目の後続の発振器回路へ
の交差結合手段を有するものとする。このようにする
と、回転対称を有する発振器が達成され、この発振器
は、上述したように、連続する発振器回路の振動間に全
周期の整数分の一（１／Ｍ）の遅延を与える。

【００１４】本発明による発振器の一実施例では、各発
振器回路が縦続接続インバータを具えるリング発振器を
具え、公差結合手段が追加の論理ゲートを具え、該追加
の論理ゲートは前記リング発振器に結合された入力と、
Ｎ番目の後続の発振器回路の特定の１つのインバータの
出力に接続された出力を有するものとする。このように
すると、多相出力発振器をディジタル回路の一部分とし
て実現することが可能になる。

【００１５】特に、本発明による発振器の一実施例で
は、偶数の発振器回路が存在し、Ｎはこの偶数の半分で
あり、各発振器回路は縦続接続されたインバータを含む
リング発振器を具え、前記交差結合手段は、上記のリン
グ発振器に結合された入力と、Ｎ番目の発振器回路の縦
続接続されたインバータのうちの一つの特定のインバー
タの出力に接続された出力とを有する反転論理ゲートを
具えるものとする。ループの半分だけ離間した２つの発
振器回路は、連続する発振器回路間の位相増分がほぼ同
一であるモード間に最大の位相コントラストを与えると
ともにループの一回りで360 度になる。対向する発振器
回路回路の間に交差結合手段を設けることにより、この
ようなほぼ同一の振動モードを不安定にすることができ
る。

【００１６】本発明による発振器の一実施例では、追加
論理ゲートの駆動強度はインバータの特定のものの駆動
強度より弱くする。ゲートの相対強度は、振動をまった
く中断することなく不所望のモードを不安定にすること
を保証する。本発明による発振器の別の実施例では、交
差結合手段が逆並列接続の２つの付加論理ゲートを具え
るものとする。このようにすると、不安定化を強くする
ことができる。

【００１７】ループが偶数の発振器回路から構成される
場合、発振器回路が互いに遅延される発振周期の分数値
は偶数の逆数になる。これは個々のリング発振器内部の
信号に対して不可能である。１つの実施例ではこの偶数
は４である。それ故、発振器回路は互いに90度の位相差
で発振できる。このことは多くの回路応用で望ましいも
のである。

【００１８】各発振器回路がリング発振器を具え、この
リング発振器は３つのインバータの縦続接続からなるこ
とが好ましい。３という数はリング発振器に要求された
インバータの最小数であり、かつ最高達成発振周波数を
与える。

【００１９】図面を使用して本発明とその利点を説明す
る。

【００２０】

【実施例】発振器回路のループ図１は６つの発振器回路11, 12, 13, 14, 15, 16を含む
発振器を示している。発振器回路11, 12, 13, 14, 15,
16はループを構成している。各発振器回路11,12, 13, 1
4, 15, 16は１つの出力を有し、その出力はループ内の
後段の発振器回路の入力に接続されている。

【００２１】各発振器回路11, 12, 13, 14, 15, 16は例
えば位相ロックループとすることができ、動作中、その
出力に例えばcos（ωｔ＋Φ）の形の振動信号を発生す
る。位相ロックループの場合には、位相ロックループの
入力に受信される信号の位相と位相ロックループの出力
に発生される振動信号の位相との間にある位相関係が存
在する。図１に示されたループの場合には、ｊ番目の発
振器回路11, 12, 13,14, 15, 16の振動cos（ωｔ＋Φ_j
）の位相Φ_j とその後段の発振器回路の振動信号cos
（ωｔ＋Φ_j+1 ）の位相Φ_j+1 との間の位相関係は以
下のように書くことができる。

【数１】位相変化速度ｄΦ_j+1 ／ｄｔはｊ＋１番目の発振器回
路の瞬時周波数である。関数「ｆ」は、その偏角が360
度増大すると繰り返す周期関数であり、その正確な形状
は位相ロックループの設計に依存する。位相オフセット
Δは、多くの場合発振器回路11, 12, 13, 14, 15, 16の
設計において関数「ｆ」の形とは独立に調整できるとい
う理由で導入されている。

【００２２】本発明によると、循環的に接続されたＭ個
の連続する発振器回路11, 12, 13,14, 15, 16（図１で
はＭ＝６）はループを形成している。それ故、発振器回
路11, 12, 13, 14, 15, 16のいずれも個別に自由発振
（free runnning ）しないで、すべての発振器回路はル
ープ内の前段の発振器回路から入力を受信する。ループ
内のすべての発振器回路は集合発振（collective oscil
lation）を示し、ループに沿って連続する発振器回路1
1, 12, 13, 14, 15, 16間の位相差の和は360 度あるい
はその整数倍になる。

【００２３】これは数学的に以下のように形式化され
る。数列Φ_j（j=0....M-1）はマイナス無限大からプラ
ス無限大にわたるｊ個の数列の一部分として考えること
ができる。この場合、Ｍ個の発振器回路11, 12, 13, 1
4, 15, 16のループに対して、Φ_j+M とΦ_j はともに
同じｊ番目の発振器回路の位相を記述するが、それらは
360 度あるいはその整数倍だけ異なる。特に

【数２】であり、ここでｎは任意の整数である。式（１）と組合
せると、可能な発振（振動）状態は以下の通りである。

【数３】時間ｔに比例する項は発振（振動）周波数のシフトを表
している。すべての発振器回路11, 12, 13, 14, 15, 16
は同じ周波数を有している。ｊに比例する項はループ中
の連続する発振器回路の間の位相差を記述している。式
（３）によると、これらの発振器回路は全振動周期ある
いはその倍数のＭ分の一だけ互いに離間した固定位相で
発振することが観察される。発振器回路11, 12, 13, 1
4, 15, 16の適当な数Ｍの使用により任意の位相差を実
現することができる。この位相間隔は式（１）により規
定される位相オフセットΔとは無関係である。

【００２４】ｎのすべての値が発振の安定状態に対応す
るわけではない。安定な状態のためには、式（３）の解
からの偏差を時間的に消去すべきである。このための条
件は関数ｆの導関数が負、すなわち

【数４】である。

【００２５】もしこの導関数が負でないなら、発振の状
態は安定ではなく、かつ実際には生起しないであろう。
関数ｆは位相に依存するため、周期関数であり、その導
関数が負になる少なくとも１つの偏角ｘが常に存在す
る。結合の位相オフセットΔの調整により、この偏角は
ｎの所望の値に対応させることができる。この結合は、
結合関数ｆの導関数が負になる偏角ｘの範囲が十分小さ
くなり、式（４）に従ってｎの１つの値のみがその範囲
内入るように設計するのが好ましい。

【００２６】上の記述では、発振器回路11, 12, 13, 1
4, 15, 16は同一であると仮定された。例えば、それら
は同一の基本周波数ω、結合関数ｆおよびオフセットΔ
を有している。これは必要ではない。基本周波数ωの差
は位相分布に影響を与えない。結合関数ｆとオフセット
Δの差は種々の発振器回路11, 12, 13, 14, 15, 16の振
動位相の間隔を不等にする。その結果として、この場合
の間隔は、固定されているものの、一般に全周期の整数
の分の一にならない。

【００２７】リング発振器のループ図２は論理インバータゲートを使用して具体化された本
発明による発振器の一実施例を示している。このような
ゲートはディジタル集積回路での発明の実現に特に適し
ている。

【００２８】図２において、発振器は４個の発振器回路
200, 210, 220, 230を具えている。各発振器回路はリン
グ発振器構成の３個のインバータ（201, 202, 203 ），
（211, 212, 213 ），（221, 222, 223 ），（231, 23
2, 233 ）を含んでいる。

【００２９】発振器回路200, 210, 220, 230はループを
形成し、各発振器回路200, 210, 220, 230は図２に別の
インバータとして示された論理ゲート205, 215, 225, 2
35を介してその後段の発振器回路に結合されている。各
論理ゲートの205, 215, 225,235の入力は各発振器回路2
00, 210, 220, 230内のリングから口出しタップされて
いる。各論理ゲート205, 215, 225, 235の出力は各発振
器回路200, 210, 220,230の後段の発振器回路内の１つ
のインバータの出力に接続されている。入力のためのタ
ップ点207, 217, 227, 237と出力のための接続点206, 2
16, 226, 236は各発振器回路内の同じインバータ201, 2
11, 221, 23の出力と入力にある。

【００３０】各振動回路で生起する信号は図３に示され
ている。この図面は２進信号の多数の理想化されたトレ
ースを示している。高レベルと低レベルの間の遷移は、
実際には瞬時的でないが、タイミング関係を強調するた
めに瞬時的であるとして描かれている。

【００３１】第１トレース31は１つの発振器回路200 の
第１インバータ201 の出力を示している。第２および第
３トレース32, 33はこの１つの発振器回路200の第２お
よび第３インバータ202, 203の出力をそれぞれ示してい
る。リング中のインバータの数が奇数であるから、リン
グ中の連続するインバータの出力に発生する交互の高レ
ベル及び低レベルが論理的に一致することは不可能であ
る。その代わりに、各インバータは周期的な高から低へ
の遷移及びその逆の遷移を生成する。リング中のインバ
ータの出力における各遷移はリング中の次のインバータ
の出力における遷移をある遅延の後で生起する。このよ
うな６つの遷移後に、これらのインバータの出力のトレ
ースの組合せが繰り返す。従って振動の周期は６遅延時
間である。

【００３２】遅延時間を生ずるメカニズムは図４を使用
して例示されている。この図面はインバータ40と、別の
インバータ42として実現された論理ゲートを示してい
る。別のインバータ42については後述する。インバータ
40はＰＭＯＳトランジスタ43とＮＭＯＳトランジスタ44
を含んでいる。これらのトランジスタ43, 44のチャネル
は第１電源端子Ｖr と第２電源端子Ｖ_SSの間に直列に接
続されている。トランジスタ43, 44のゲートは相互接続
されてインバータ40の入力ＩＮ1 を形成している。トラ
ンジスタ43, 44のチャネル間のノード48はインバータ40
の出力48を形成している。出力48はキャパシタ49で負荷
されている。このキャパシタ49は寄生容量であってもよ
く、あるいは意図的に設けてもよい。

【００３３】動作中、遷移（例えば高電圧から低電圧）
がインバータ40の入力ＩＮ1 で生起するものと仮定し、
出力電圧を考察する。最初、出力は低い電圧である。遷
移後に、ＰＭＯＳトランジスタはキャパシタ49の充電を
開始し、出力電圧を上昇させる。出力における低から高
への遷移に対するインバータ40の遅延時間は出力電圧が
高レベルに達するのに必要な時間に対応する。この遅延
時間は、キャパシタ49のキャパシタンス値、ＰＭＯＳト
ランジスタ43の駆動強度および電源電圧Ｖr に依存して
いる。同様に、インバータの高から低への出力遅延はＮ
ＭＯＳトランジスタ44の駆動強度に依存している。ＣＭ
ＯＳ集積回路においては、トランジスタ43, 44の駆動強
度はＷ／Ｌ比、すなわちソース及びドレインの幅とそれ
らの間の距離（ゲート長）の比を変えることにより調整
できる。同様に、電源電圧Ｖr あるいはキャパシタ49の
キャパシタンス値を振動周波数の調整のために調整する
こともできる。

【００３４】図２は発振器回路200, 210, 220, 230を結
合する論理ゲート205, 215, 225, 235も示している。論
理ゲート205, 215, 225, 235の出力は発振器回路200, 2
10,220, 230の各インバータ203, 213, 223, 233の出力
に接続されている。トランジスタレベルでは、これは図
４に示された状態に対応している。図４には別のインバ
ータ42として実現された１つの論理ゲートが示され、そ
の出力がインバータ40の出力に接続されている。別のイ
ンバータ42の構成（ＰＭＯＳ45とＮＭＯＳ46）はインバ
ータ40のものと類似しているが、別のインバータ42は弱
い駆動強度を有している。これはインバータ40のトラン
ジスタ43, 44よりも小さいＷ／Ｌ比（例えばそれらのＷ
／Ｌの半分あるいは１／４もしくはそれ以下）を有する
トランジスタ45, 46を持つ別のインバータ42を備えるこ
とにより達成できる。

【００３５】動作中、インバータ40は駆動強度が強いか
ら、互いに接続された２つのインバータ40, 42の出力レ
ベルを決定する（インバータ40が別のインバータ42を支
配する）。しかし、別のインバータ42は出力レベルに達
する遅延時間を増大もしくは減少できる。別のインバー
タ42の入力ＩＮ2 における入力信号が、インバータ40の
入力信号の高から低への遷移時に低レベルにある場合、
これはキャパシタ49の充電を加速し、遅延時間を減少す
る。入力ＩＮ2 が入力ＩＮ1の高から低への遷移時に高
レベルにある場合、これは充電を減速し、遅延時間を増
大する。別のインバータ42それ自身の入力ＩＮ2 が充電
期間中に遷移を受信する場合、充電は入力ＩＮ2 の遷移
前では減速され、入力ＩＮ2 の遷移後では加速される
（あるいはその逆になる）。遅延時間の総合効果は入力
ＩＮ1 とＩＮ2 の遷移の間の時間遅れに比例して変化す
る。換言すれば、入力ＩＮ1 ，ＩＮ2 における信号の相
対位相はインバータ40の遅延時間に連続的に影響を与え
る。

【００３６】遅延時間の増大あるいは減少はリング発振
器が全周期を完了するまでに必要な時間の増大あるいは
減少をそれぞれ意味する。これは振動の位相の変化に対
応している。従って、リング発振器の位相の変化と、こ
の発振器と後段の発振器との間の位相差との間に１つの
関係が存在する。この関係は式（１）で使用されている
ような関数「ｆ」を生じる。

【００３７】図４の出力接続インバータの出力に対する
「ｆ」対位相差の理想的グラフが図５に示されている。
図２と図３に関して、以下の仮定が適用される。 − 発振器回路200 のインバータ201, 202, 203 の出力
信号がトレース31, 32,33に示されたようになってい
る。 − その出力が発振器回路200 の第３インバータ203 の
出力に結合されている論理ゲート205 の入力信号は図３
に示されたトレース34で示されている。 − 図５の水平座標はトレース31, 34の遷移36, 37の間
の時間間隔35に対応している。零位相差はそれらの入力
が論理ゲート205, 235に接続されているインバータ201,
232が正確に同相である状態に対応している。

【００３８】式（３）のｎの種々の値に対応する位相差
は図５に矢印で示されている。ｎ＝１のケースのみが式
（４）による安定な解に対応することに注意されたい。
従って、理想的な場合には、発振器回路200, 210, 220,
230は互いに90度の位相間隔で振動する。

【００３９】安定振動に対応するｎの値は結合により、
特にΔの値の調整により選ぶことができる。図２におい
て、論理ゲート205, 215, 225, 235の入力は各発振器回
路200, 210, 220, 230内の各インバータ201, 211, 221,
231の出力のノード237, 207, 217, 227にそれぞれ接続
されている。論理ゲート205, 215, 225, 235（ここで実
際にはＣＭＯＳインバータである）の出力は各発振器回
路200, 210, 220, 230内の各インバータ201, 211, 221,
231の入力のノード206, 216, 226, 236にそれぞれ接続
されている。

【００４０】各発振器回路200, 210, 220, 230には３つ
のインバータが存在するから、発振器回路200, 210, 22
0, 230への結合入力とそれからの結合出力の間に、反転
を別にして、約120 度の位相差が存在する。論理ゲート
205, 215, 225, 235が反転作用を有するから、このこと
は、もし発振器回路200, 210, 220, 230のループが閉じ
ていなければ、（論理ゲート205, 215, 225, 235の入力
が口出しタップされる点237, 207, 217, 227における）
振動の位相は連続する発振器回路のペア(200,210)，(21
0, 220)，(220, 230)，(230, 200) の間で120 度相違す
る。この位相差は図５で「ｆ」の負の傾斜の領域が生起
する位置を決定する。

【００４１】論理ゲート205, 215, 225, 235がリング発
振器に接続されている点（237, 206），（207, 216），
（217, 226），（227, 236）は、本発明を損なうことな
く図２に示された位置から変えることができる。例え
ば、論理ゲート205, 215, 225,235の入力と出力を２イ
ンバータだけ離間させると（例えば（237, 208），（20
7, 218），（217, 228），（227, 238）で）、入力と出
力の間の位相差は240 度になる。これは120 度のΔの増
大に相当する。従って、この場合、ｎ＝３は安定な振動
状態を生じる。

【００４２】３以上の（すなわち５，７等の）インバー
タがリング発振器200, 210, 220, 230に使用される場
合、入力と出力結合の間のゲートの数に対しもっと多く
の選択が可能となる。発振器回路200, 210, 220, 230中
にＬ個のインバータおよびループ中にＭ個の発振器回路
200, 210, 220, 230が存在すると仮定する。この場合に
は、１ができる限りＬ／Ｍに近ければ、入力と出力結合
を１インバータだけ離間させると、ｎ＝１の振動は安定
になる。

【００４３】図２に示されたような論理ゲート205, 21
5, 225, 235による結合以外に、本発明による発振器に
おけるこの結合は他の多くの方法で実現することができ
ること勿論である。一例として、図６は各結合が（イン
バータとして実現された）２つの論理ゲート（205,6
0），（215,61），（225,62），（235,63）からなる他
の例を示している。この例は、個々の論理ゲートの駆動
強度が同じに保たれていても、発振器回路200, 210, 22
0, 230間の強い結合を与える。（他方、図２と図６の間
の独立な差は、各発振器回路200, 210, 220, 230内のイ
ンバータ202, 212, 222, 232がＮＡＮＤゲート64, 65,
66, 67により置換されていることである。）

【００４４】図６において、各結合の２つの論理ゲート
（205,60），（215,61），（225,62），（235,63）は以
下の理由でコヒーレントな結合を与える。１つの発振器
回路（例えば230 ）の任意のノードからその後段の発振
器回路200 に２つの信号パスが存在する。例えば、第１
の論理ゲート60がその入力を受信するノード236 から、
第２の論理ゲート205 がその出力を供給するノード206
に、２つのパス（60,208,203）と（232,237,205 ）が存
在する。双方のパスに沿う伝搬遅延は等しく、すなわ
ち、一方のパス内の１つの論理ゲート60の伝搬遅延とリ
ング発振器200 の部分203 の伝搬遅延の和は他方のパス
の対応する伝播遅延の和に等しい。伝搬遅延が等しいた
めに、結合はコヒーレントである、すなわち双方の論理
ゲート60,205は発振器回路230 と同じ位相関係で後段の
発振器回路200 を個別に駆動する。

【００４５】本発明から逸脱することなく、リング発振
器は３より大きい奇数のインバータを含むことができ
る。図６に示された他の特徴は、各発振器回路200, 21
0, 220,230内の１つのインバータ202, 212, 222, 23が
ＮＡＮＤゲート64, 65, 66, 67により置換されることで
ある。すべてのＮＡＮＤゲート64, 65, 66, 67の第１入
力はリング発振器の一部分であり、ＮＡＮＤゲート64,
65, 66, 67の第２入力はエネーブル入力68に接続され、
それは発振器のストップとスタートに使用される。任意
のインバータ201, 202, 203, 211, 212, 213, 221, 22
2, 223, 231, 232,233の代わりに多入力（例えばＮＡＮ
Ｄ，ＮＯＲ）ゲートを使用でき、余分の入力は例えば振
動をディセーブルするか、あるいは発振器回路に特定の
初期状態を設定する入力として使用する。任意の数の非
反転回路をリングに含めることもできる。しかし、３つ
のインバータ201, 202, 203 のみの使用は最大可能な発
振周波数を与える。

【００４６】発振器回路200, 210, 220, 230間の等しい
間隔の位相間隔を保証するために、発振器は回転対称に
構成するのが好ましい。このことは発振器回路200, 21
0, 220, 230が互いに同一であり、かつ論理ゲート205,
215, 225, 235が互いに同一であることを意味してい
る。また発振器からの、あるいは発振器内の任意の別の
結合もその回転対称を維持するようループに沿ってＭ回
同一に繰り返す必要がある。

【００４７】図11は発振器回路間の結合を連続する発振
器回路の各後続ペアーの間で論理ゲートを共有すること
により達成した発振器の別の実施例を示している。

【００４８】図11において、発振器は４個の発振器回路
300, 310, 320, 330を具えている。各発振器回路は次の
発振器回路の１つのインバータを介する結合により完成
されるリング発振器形態で２つのインバータ（301, 30
2），（311, 312），（321, 322），（331, 332）を具
えている。このようにして発振器回路はループを形成
し、各発振器回路はその後段の発振器回路に結合され
る。

【００４９】本発明から逸脱することなく、それぞれそ
の後段の発振器回路とインバータを共用する４個以上の
発振器回路300, 310, 320, 330が図11のような発振器の
構築に使用でき、２つ以上のインバータを発振器回路毎
に使用でき、かつ１つ以上のインバータを共用できる。

【００５０】対称な信号を得るために、各発振器回路30
0, 310, 320, 330の等価インバータが同じ寸法であるこ
と、すなわちインバータ301, 311, 321, 331が相互に同
じ寸法を有すべきであり、かつインバータ302, 312, 32
2, 332が相互に同じ寸法を有すべきであることが望まし
い。これらの２つの寸法はすべての電源条件の下で信頼
性のある振動を保証するために互いに関して変化でき
る。このことは信号の対称性あるいはそれらの直交関係
に影響しない。

【００５１】振動のモード本発明による発振器の式（３）で述べたように、発振器
回路11, 12, 13, 14,15, 16の振動間にいくつかの異な
る位相関係が存在し得る。異なる位相関係は式（４）を
満足する式（３）の「ｎ」の異なる整数値に対応してい
る。「ｎ」の異なる値に対する振動は異なるモードの振
動と呼ぶ。

【００５２】２モード以上の可能な振動の存在は望まし
くないであろう。それは例えば位相関係を予知できなく
するか、あるいは所望されない位相関係を生じるからで
ある。例えば４個の発振器回路を持つ発振器（Ｍ＝４）
において、モードｎ＝２は180 度であって90度ではない
間隔の振動を与え、これは望ましくない。一般に、所望
されないモードは意図された基本モードに隣接するｎ値
（ｎ＝１が意図される場合にｎ＝２モード）を有してい
る。

【００５３】図２に示された発振器に対して、理想化さ
れた図５によると、そのような振動モードは不可能であ
る。しかし実際には、理想からの偏差により、それはあ
る環境の下で生起しよう。

【００５４】所望されない振動モードは、各発振器回路
から後段の発振器回路への結合に加えて、各発振器回路
からループ内のずっと後の（直接隣接しない）発振器回
路への交差結合を追加することにより防止することがで
きる。これは展開式（５）で有効となる。

【数５】関数ｇはループ内のｊ＋１番の発振器回路よりＮ段だけ
前のｊ＋１−Ｎ番の発振器回路から受信される結合の影
響を表している。可能な振動状態は式（６）であり、

【数６】この場合にも以下の関係、

【数７】を満足するモードのみが安定である。

【００５５】不所望のモードに対してこの式を選択的に
正にする項「ｇ」を生成する追加の交差結合を設けるこ
とにより不所望のモードは回避されよう。これはＮの選
択および／または適切な結合関数「ｇ」となる交差結合
のタイプの選択により達成されよう。多くの場合、連続
する発振器回路間の結合ほど強い交差結合にする必要は
ないであろう。それは式（７）の項「ｆ」は所望のモー
ドに対してより不所望のモードに対してあまり負になら
ないからである。弱い交差結合は他のモードが交差結合
により安定にされる危険性を低減するので有利である。

【００５６】交差結合の接続点として適正なタップ点の
ペアーを選別するために、以下のステップが非常に有効
である。 − ループ中の異なる発振器回路の２つのタップを考察
する。 − 所望のモードにおいてこれらのタップ点における２
つの信号間の第１の位相差を決定する。 − 不所望のモードにおいてこれらのタップ点における
２つの信号間での第２の位相差を決定する。

【００５７】2つのタップ点における第１と第２の位相
差の間の差が約180 度である場合、交差結合を与えるの
に非常に適しているのはその２タップ点である。この交
差結合は不所望モードの安定性を妨げるよう配設する必
要がある。すなわち、対応する関数ｇの導関数を不所望
モードに対して正にする必要がある。このようにすれ
ば、この交差結合は所望のモードを自動的に支持し、関
数ｇの導関数は所望のモードに対しては負である。

【００５８】例えば、所望および不所望のモードがｎの
隣接値（ｎとｎ＋１）を有するものと仮定する。この場
合、第１と第２の位相差の間の差は信号が発振器からル
ープに沿ってタップで引き出す毎に360 ／Ｍだけ増大す
る。偶数の発振器回路を持つループを含む発振器におい
て、ループの中途でこの差は180 度である。従って、交
差結合はループの中途にある発振器回路間に設けられ
る。この交差結合は不所望のモードを妨げるべきであ
る。それは所望のモードを自動的に支持する。

【００５９】この一例は図７に示されている。この図面
は図６と大いに類似しているが、交差結合70, 71, 72,
73が互いにループの中間にある発振器回路200, 210, 22
0, 230間にそれぞれ設けられている点が相違するのみで
ある。

【００６０】動作中、これらの交差結合インバータはモ
ードｎ＝２を不安定にし、このモードではループの対向
辺に位置する発振器回路200, 210, 220, 230は互いに同
相で振動する。交差結合はモードｎ＝１を支持し、この
モードでは対向辺は180 度位相が外れている。

【００６１】不所望モードを防ぐためには、発振器回路
200, 210, 220, 230の単一ペアーの間にのみ交差結合を
設ければ十分である。しかし、90度の位相間隔を保証す
る発振器の対称性を維持するために、交差結合はループ
のすべての位置、すなわち各ｊ番目の位置からｊ＋Ｎ番
目に同様に設けるのが好ましい。

【００６２】インタフェース本発明による発振器が適用
される場合、他の回路への種々のインタフェース接続が
要求されよう。例えば、発振周波数を調整する入力回路
と、生成された振動信号を出力する出力回路とが必要で
あろう。

【００６３】図８は発振器に適用するインタフェース回
路を示している。発振器80それ自体は単一ブロックとし
て示されている。インタフェース回路は電源回路81を含
み、それは発振器80に含まれたすべてのインバータ201,
202, 203, 211, 212, 213,221, 222, 223, 231, 232,
233, 205, 215, 225, 235等を給電するために結合され
た１つの出力を有している。タップ点207, 217, 227, 2
37は４個のバッファ821, 822, 823, 824に接続されてい
る。１つのバッファ821 の内部構造が示されている。そ
れは第１ＮＭＯＳトランジスタ83と第２ＮＭＯＳトラン
ジスタ85および負荷回路87の連続チャネルの直列接続を
含んでいる。この直列配列は電源端子89とアースの間に
接続されている。負荷87と第２トランジスタ85のチャネ
ルの間のノード891 はバッファ821 の出力である。出力
892, 893, 894 を有する他のバッファ822, 823, 824 は
詳細には示されていないが、発振器80が非対称に負荷さ
れないように、それらの構造及び接続は図示のバッファ
821に類似する。

【００６４】第１ＮＭＯＳトランジスタ83のゲートは発
振器80のタップ点207 に接続されている。第２ＮＭＯＳ
トランジスタ85のゲートは電源回路81に接続されてい
る。

【００６５】これまで説明されたように、動作中、発振
器80は正確に規定された位相関係を持ついくつかの信号
を生成しよう。これらの信号の周波数は位相関係に影響
することなく調整できる。そのような周波数調整は、電
源回路81の出力からリング発振器のインバータ201, 20
2, 203, 211, 212, 213, 221, 222, 223, 231, 232, 23
3に供給される電圧Ｖr を変化させることにより与えら
る。電源電圧Ｖr の変化はすべてのインバータの駆動強
度に影響し、それにより遅延時間、従って発振周波数に
影響を与える。電源電圧Ｖr の調整は、この調整によっ
て、発振器回路の任意のインバータの駆動強度が論理ゲ
ート205, 215, 225, 235の駆動強度以下に落ちるという
危険性を必然的に伴うであろう。このことを回避するた
めに、これらの論理ゲート205, 215, 225, 235に供給さ
れる電圧は発振器回路の他のインバータに供給される電
圧Ｖr とともに変化するものとするのが好ましい。

【００６６】或はまた、周波数はリング発振器のインバ
ータ201, 202, 203 間にパストランジスタのチャネルを
含め、これらのパストランジスタのゲートの電圧を変化
させることにより変化させることもできる。

【００６７】バッファ821, 822, 823, 824は振動信号を
外部電源電圧Ｖs （調整可能な電源電圧Ｖr にではな
い）に関して規定された電圧スイングを持つディジタル
信号に変換する作用をなす。これはバッファ821 の第１
トランジスタ83の使用により達成される。

【００６８】電源電圧Ｖs は変動を受けるであろう。容
量性効果を通して、これらの変動が発振器80の振動信号
の周波数もしくは位相に影響することを防ぐために、第
２ＮＭＯＳトランジスタ85が備えられている。第２トラ
ンジスタ85は第１トランジスタ83と縦続配列になってい
る。第２トランジスタ85はそのゲートが電源回路81の出
力に接続され、かつ発振器80のインバータと同じ電圧Ｖ
r が供給されている。このようにすると、第１トランジ
スタ83のドレインの電圧は外部電源電圧Ｖs の変動とは
無関係になる。従ってそのような変動はバッファを介し
て発振器80に影響を及ぼし得ない。

【００６９】バッファ821, 822, 823, 824が各発振器回
路200, 210, 220, 230に同様に設けられていることに注
意すべきである。これはその出力であっても回路の回転
対称を維持し、かつそれにより90度位相シフトの精度を
保証するために行われている。３以外の多数の発振器回
路を持つ発振器に対して、対称性を維持するために好ま
しくは各発振器回路にバッファを同一に設けるべきであ
る。

【００７０】バッファ821, 822, 823, 824の出力におけ
る信号は更に種々に処理することができる。後処理を行
う１つの回路が図９に示されている。

【００７１】図９の回路は直列になった３つのステージ
を含んでいる。第１ステージは４つの２入力ＮＡＮＤゲ
ート911, 912, 913, 914を含むパルス形成回路910 であ
る。第２ステージは２つのセット／リセットフリップフ
ロップ921, 922を含む50％デューテイサイクル回復回路
920 である。第３ステージは３つのＮＡＮＤゲート931,
932, 933 を含む周波数２倍化回路930 である。

【００７２】パルス形成回路910 のＮＡＮＤゲート911,
912, 913, 914はそれぞれ一対のバッファ（821, 82
2），（822, 823），（823, 824），（824, 821）の出
力891, 892, 893, 894から信号を受信する。振動の連続
する隣接位相を表す信号は各ペアー（821, 822），（82
2, 823），（823, 824），（824, 821）に供給される。
このようにして、パルス（パルス＝低信号）の４つの位
相はナンドゲート911, 912, 913, 914の４つの出力に形
成される。180 度位相が外れているパルスはオーバーラ
ップしない。

【００７３】50％デューテイサイクル回復回路920 の第
１および第２セット／リセットフリップフロップ921, 9
22はセットあるいはリセット入力の低信号によりそれぞ
れセットあるいはリセットされる。これらのフリップフ
ロップ921, 922は例えば交差結合ＮＡＮＤゲートであっ
てもよい。

【００７４】50％デューテイサイクル回復回路920 の第
１セット／リセットフリップフロップ921 は180 度位相
が外れている各パルスをそのセットあるいはリセット入
力で受信する。第２セット／リセットフリップフロップ
922 は第１フリップフロップ921 で受信されたものから
90度位相が外れているパルスを受信する。双方のフリッ
プフロップ921, 922は50％デューテイサイクルの信号を
形成するが、これらの信号は互いに90度位相が外れてい
る。

【００７５】１つのフリップフロップ921 からの50％デ
ューテイサイクル信号および他のフリップフロップ922
からの信号の反転信号は周波数２倍化回路930 のナンド
ゲート931 の入力に供給される。それに応じて、このＮ
ＡＮＤゲートは25％デューテイサイクル信号を形成す
る。第１ＮＡＮＤゲート931 における信号の反転信号を
受信する同様な第２ＮＡＮＤゲート932 は第２の25％デ
ューテイサイクル信号を形成する。この第２信号は第１
信号とは90度位相が外れている。第１および第２信号は
否定論理積演算されて２倍化周波数信号を形成する。

【００７６】ＮＡＮＤゲート911, 912, 913, 914の機能
はバッファ回路821, 822, 823, 824と組合せることがで
きる。この目的の適応バッファ回路が図10に示されてい
る。

【００７７】図10は図８に示されたものに類似する２つ
の直列回路を示している。各直列回路は第１ＮＭＯＳト
ランジスタ82, 83と第２ＮＭＯＳトランジスタ84, 85を
具えている。しかし、ここでは負荷87は第１および第２
直列回路のそれぞれの第２トランジスタ84, 85のドレイ
ンに接続されたドレインを持つ２つのＰＭＯＳトランジ
スタ1011, 1012を具える電流ミラーの形で実現されてい
る。第１トランジスタ82, 83のゲートには連続した隣接
位相を有する発振器80からの振動信号が供給される。２
つの位相のうち進み位相のものは出力を含む直列回路へ
の入力である。遅れ位相は電流ミラーを介して進み位相
よりも大きい駆動強度を与える。

【００７８】バッファ回路821, 822, 823, 824とＮＡＮ
Ｄゲート911, 912, 913, 914の組合せと同様に、適応バ
ッファ回路は50％デューテイサイクル回路930 の供給に
使用できる50％より小さいデューテイサイクルのパルス
を形成しよう。

【００７９】図９の回路910, 920, 930 は90度位相シフ
トした信号を生成する発振器に使用することを示してい
る。この場合、４つのＮＡＮＤゲート911, 912, 913, 9
14と２つのフリップフロップ921, 922が使用されてい
る。もちろん、もっと多数の異なる位相が使用される場
合、他の組合せを使用することができる。例えばフリッ
プフロップに異なる位相ペアーを供給することにより、
50％デューテイサイクル信号の代わりに正確に33.3％，
25％，20％等のデューテイサイクル信号を正確に関連し
た位相で出力させることができる。異なる位相のそのよ
うな信号の完全な組は３，４，５あるいはもっと高い周
波数逓倍を発生するために組合せることができる。

【図面の簡単な説明】

【図１】図１は本発明による発振器の略図を示してい
る。

【図２】図２は論理インバータゲートを使用する本発
明による発振器の一実施例を示している。

【図３】図３はリング発振器で生起する多数の信号の
タイミング関係を示している。

【図４】図４は出力が相互接続された２つのインバー
タのトランジスタレベルの構成図を示している。

【図５】図５は位相引き込み対位相差のグラフを示し
ている。

【図６】図６は本発明による発振器の別の実施例を示
している。

【図７】図７は交差結合を具える本発明のよる発振器
の一実施例を示している。

【図８】図８は本発明による発振器の出力回路を示し
ている。

【図９】図９は発振器信号の後処理用回路を示してい
る。

【図１０】図１０は本発明による発振器の別の出力回
路を示している。

【図１１】図１１は本発明による発振器の別の実施例
を示している。

【符号の説明】

11 発振器回路 12 発振器回路 13 発振器回路 14 発振器回路 15 発振器回路 16 発振器回路 31 トレース 32 トレース 33 トレース 34 トレース 35 時間間隔 36 遷移 37 遷移 40 インバータ 42 （別の）インバータ 43 ＰＭＯＳトランジスタ 44 ＮＭＯＳトランジスタ 45 ＰＭＯＳトランジスタ 46 ＮＭＯＳトランジスタ 48 出力 49 キャパシタ 60 論理ゲート 61 論理ゲート 62 論理ゲート 63 論理ゲート 64 ナンドゲート 65 ナンドゲート 66 ナンドゲート 67 ナンドゲート 68 エネーブル入力 70 交差結合 71 交差結合 72 交差結合 73 交差結合 80 発振器 81 電源回路 82 ＮＭＯＳトランジスタ 83 ＮＭＯＳトランジスタ 84 ＮＭＯＳトランジスタ 85 ＮＭＯＳトランジスタ 87 負荷回路 89 電源端子 200 発振器回路 201 インバータ 202 インバータ 203 インバータ 205 論理ゲート 206 接続点あるいはノード 207 タップ点あるいはノード 208 パス 210 発振器回路 211 インバータ 212 インバータ 213 インバータ 215 論理ゲート 216 接続点あるいはノード 217 タップ点あるいはノード 218 パス 220 発振器回路 221 インバータ 222 インバータ 223 インバータ 225 論理ゲート 226 接続点あるいはノード 227 タップ点あるいはノード 228 パス 230 発振器回路 231 インバータ 232 インバータ 233 インバータ 235 論理ゲート 236 接続点あるいはノード 237 タップ点あるいはノード 238 パス 300 発振器回路 301 インバータ 302 インバータ 310 発振器回路 311 インバータ 312 インバータ 320 発振器回路 321 インバータ 322 インバータ 330 発振器回路 331 インバータ 332 インバータ 821 バッファ 822 バッファ 823 バッファ 824 バッファ 891 出力あるいはノード 892 出力 893 出力 894 出力 910 パルス形成回路 911 ナンドゲート 912 ナンドゲート 913 ナンドゲート 914 ナンドゲート 920 デューテイサイクル回復回路 921 フリップフロップ 922 フリップフロップ 930 周波数２倍化回路 931 ナンドゲート 932 ナンドゲート 933 ナンドゲート 1011 ＰＭＯＳトランジスタ 1012 ＰＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者アルノルダスヨハネスユリアーナボーデウィンスオランダ国 5621 ベーアーアインドーフェンフルーネヴァウツウェッハ１ (72)発明者ヨハネスペトラスマリアファンラメーレンオランダ国 6534 アーエーニイメヘンヘルストウェッハ２ (56)参考文献特開平１−254012（ＪＰ，Ａ) 特開昭64−32515（ＪＰ，Ａ) 特開平２−53304（ＪＰ，Ａ) 実開昭62−158937（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03B 1/00 - 29/00 H03K 3/00 - 3/36 H03L 7/22

Claims

(57)【特許請求の範囲】

【請求項１】ループを構成するように直列に結合され
た複数の発振器回路を具え、各発振器回路はループ内の
その後段の発振器回路への結合手段を有し、該結合手段
が当該発振器回路の発振信号の位相とその後段の発振器
回路の発振信号の位相との差に依存して後段の発振器回
路の発振信号の周波数及び／又は位相の調整を与えるよ
うに構成され、且つ各発振器回路は縦続接続されたイン
バータを含むリング発振器を具え、前記結合手段が、当
該発振器回路の発振信号の位相とその後段の発振器回路
の発振信号の位相との差に依存して後段の発振器回路の
発振信号の周波数及び／又は位相を調整するために、前
記リング発振器内のタップ点に結合された入力と、前記
後段の発振器回路内のリング発振器の縦続接続されたイ
ンバータのうちの特定のインバータの出力に接続された
出力とを有する論理ゲートを具えていることを特徴とす
る発振器。
【請求項２】ループ中のすべての発振器回路が互いに
ほぼ同一であり、かつすべての結合手段が互いにほぼ同
一である請求項１に記載の発振器。
【請求項３】前記論理ゲートの駆動強度が前記特定の
インバータの駆動強度より弱い請求項１に記載の発振
器。
【請求項４】ループを構成するように直列に結合され
た複数の発振器回路を具え、各発振器回路はループ内の
その後段の発振器回路への結合手段を有し、該結合手段
が当該発振器回路の発振信号の位相とその後段の発振器
回路の発振信号の位相との差に依存して後段の発振器回
路の発振信号の周波数及び／又は位相の調整を与えるよ
うに構成され、且つ各発振器回路は縦続接続されたイン
バータを含むリング発振器を具え、各結合手段が当該発
振器回路及びその後段の発振器回路のリング発振器を構
成するインバータを共用することにより構成されている
ことを特徴とする発振器。
【請求項５】各リング発振器が複数のインバータから
構成され、該インバータの数がループ中の発振器回路の
数からせいぜい１つだけ異なり、リング発振器の前記タ
ップ点は、ループ内の前段の発振器回路からの結合手段
を構成する論理ゲートの出力が接続される当該リング発
振器を構成するインバータのうちの１つのインバータの
出力から１つのインバータだけ離れて位置する請求項１
に記載の発振器。
【請求項６】ループを構成するように直列に結合され
た前記複数の発振器回路の第１の発振器回路から、ルー
プ内のＮ番目の後続の発振器回路、すなわちループに沿
ったＮ個の連続位置だけ離れて位置する発振器回路への
交差結合手段を具え（ここでＮは１より大きい）、該交
差結合手段は振動の特定モードを選択的に不安定にする
ように構成されている請求項１から５のいずれか１つに
記載の発振器。
【請求項７】各発振器回路がループ中のＮ番目の後続
の発振器回路への交差結合手段を有する請求項６に記載
の発振器。
【請求項８】偶数の発振器回路が存在し、Ｎはこの偶
数の１／２であり、各発振器回路は縦続接続されたイン
バータを含むリング発振器を具え、前記交差結合手段
は、上記のリング発振器に結合された入力と、Ｎ番目の
発振器回路の縦続接続されたインバータのうちの一つの
特定のインバータの出力に接続された出力とを有する反
転論理ゲートを具える請求項６あるいは７に記載の発振
器。
【請求項９】前記交差結合手段が前記反転論理ゲート
と逆並列接続された反転論理ゲートを更に具える請求項
８に記載の発振器。