JP2003091331A - 補間回路とｄｌｌ回路及び半導体集積回路 - Google Patents

補間回路とｄｌｌ回路及び半導体集積回路

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Abstract

(57)【要約】 【課題】回路規模、動作電流の縮減を図り、高い精度の
補間を可能とする補間回路とＤＬＬの提供。 【解決手段】入力される第１及び第２の信号FINO，FINE
の位相差を、設定された内分比で内分した値に対応する
遅延時間の出力信号を出力する補間回路において、第１
及び第２の信号を入力し所定の論理演算結果を出力する
論理回路OR１と、出力端子OUTに接続するノードN1と電
源VDD間に挿入され、論理回路OR１の出力信号でオン及
びオフが制御されるスイッチ素子MP4を備え、電流源MN2
と、第１の信号によりオン及びオフが制御されるスイッ
チ素子MN4よりなる直列回路と、電流源MN3と、第２の信
号によりオン及びオフが制御されるスイッチ素子MN5か
らなる直列回路とが、ノードOUTと電源VSS間に並列接続
された波形合成部１と、内分比を規定する制御信号SEL0
〜SEL2に基づき、電流パスのスイッチがオン、オフさ
れ、電流値の合計である第１、第２の電流値I1，I2が、
電流源MN2,MN3にそれぞれ流れるように制御するバイア
ス制御部２を備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、入力クロックに同
期したクロック信号を出力するＤＬＬ（遅延ロックルー
プ）を備えた半導体集積回路関し、特に、位相の調整を
行う補間回路、及び、該補間回路を有するＤＬＬ、並び
に、ＤＬＬを備えたＤＤＲ−ＳＤＲＡＭ等の半導体集積
回路に関する。
【０００２】
【従来の技術】ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏ
ｐ；遅延ロックループ）は、基準クロックを入力し、遅
延時間の異なるクロック信号を出力する複数のタップを
有する遅延回路と、遅延回路のタップを選択して二つの
クロック信号を選択するスイッチと、二つのクロック信
号の位相差を内分した位相の信号を出力する補間回路
と、補間回路の出力信号と基準クロックとの位相差を検
出する位相検知器と、位相検知器の出力（ＵＰ／ＤＮ）
に基づき、アップカウント、ダウンカウントするカウン
タと、を備え、基準クロックに同期した出力クロックを
得るものである。本発明の説明に用いられる図３を参照
して、ＤＬＬの基本構成について説明しておく。図３の
遅延回路１０は、信号を入力し、互いに異なる遅延時間
の複数のタップのうち選択されたタップより、入力した
信号を遅延させた信号を出力する遅延回路（「ディレイ
ライン」ともいう）であり、マルチプレクサ２０ｏは、
遅延回路１０の奇数番目のタップから出力される奇位相
信号の一つを選択して出力するスイッチであり、マルチ
プレクサ２０ｅは、遅延回路１０の偶数番目のタップか
ら出力される偶位相信号の一つを選択して出力するスイ
ッチである。マルチプレクサ２０ｏ、２０ｅから出力さ
れる奇位相信号（ｏｄｄ）と偶位相信号（ｅｖｅｎ）を
入力とする微調遅延回路３０は補間回路である。位相検
知器５０は微調遅延回路３０(補間回路)の出力信号と基
準クロックとの位相差を検出し、マルチプレクサ２０
ｏ、２０ｅは、カウンタ４０の出力に基づき、遅延回路
１０の偶数番目のタップと、遅延回路の奇数番目のタッ
プをそれぞれ選択する。また微調遅延回路３０(補間回
路)はカウンタ４０の出力に基づき、入力信号の位相差
を内分する比率を変える。
【０００３】ＤＬＬは、電圧制御発振器を備えたＰＬＬ
（位相同期ループ）回路と比べて、基準クロックが入力
されない場合、出力クロックは出力されず、動作を停止
するため、低消費電力化に適している。
【０００４】図１２は、特開２００１−５６７２３号公
報に開示されている補間回路の構成を示す図である。上
記特開２００１−５６７２３号公報には、ＤＤＲ（Ｄｏ
ｕｂｌｅ Ｄａｔａ Ｒａｔｅ）−ＳＤＲＡＭ（ｓｙｎ
ｃｈｒｏｎｏｕｓ ＤＲＡＭ）に用いられるＤＬＬの補
間回路が開示されている。図１２を参照すると、内部ク
ロックＡＣＬＫ、ＢＣＬＫ（あるいは、／ＡＣＬＫ、／
ＢＣＬＫ）、カウンタからのカウンタ信号ＣＮＴ３−Ｃ
ＮＴ０を受け、内部クロックＡＣＬＫ、ＢＣＬＫ（ある
いは、／ＡＣＬＫ、／ＢＣＬＫ）の間に位相を有する内
部クロック信号ＡＢＣＬＫ（あるいは、／ＡＢＣＬＫ）
を出力する。バッファ回路は、補間回路から出力される
内部クロック信号ＡＢＣＬＫ（あるいは、／ＡＢＣＬ
Ｋ）の信号波形を整え、内部クロック信号ＣＬＫ１（あ
るいは、／ＣＬＫ１）を出力する。補間回路は、内部ク
ロック信号ＡＣＬＫを受けるスイッチ回路７４ａ、７４
ｂ、７４ｃ、７４ｄと、内部クロック信号ＢＣＬＫを受
けるスイッチ回路７６ａ、７６ｂ、７６ｃ、７６ｄと、
４つのインバータ７８と、抵抗Ｒ２、Ｒ３を備え、各ス
イッチは、クロックドインバータとこのクロックドイン
バータのｐＭＯＳトランジスタに接続されたインバータ
とで構成されている。スイッチ回路７４ａ、７４ｂ、７
４ｃ、７４ｄの制御端子にはそれぞれインバータ７８を
介してカウンタ信号ＣＮＴ０−ＣＮＴ３が供給される。
各スイッチ回路のクロックドインバータの数字は、クロ
ックドインバータのゲート幅の比率を表し、スイッチ回
路７４ａ、７４ｂ、７４ｃ、７４ｄのクロックドインバ
ータのオン抵抗は、順次２分の１となっており、カウン
タ信号ＣＮＴ０−ＣＮＴ３の重み付けに応じて変化する
可変抵抗が形成される。抵抗Ｒ２、Ｒ３には、内部クロ
ック信号ＡＣＬＫの遷移エッジと、内部クロック信号Ｂ
ＣＬＫの遷移エッジとの間に遷移エッジを有する位相の
内部クロック信号ＡＢＣＬＫが形成される。バッファ回
路は、ＶＤＤ、ＶＳＳ間に直列に接続された抵抗Ｒ４、
Ｒ５と、抵抗Ｒ４、Ｒ５の分圧電位と内部クロック信号
ＢＣＬＫとを受ける差動増幅回路８０ａと、差動増幅回
路８０ａの出力を受け内部クロックＣＬＫ１を出力する
インバータ８０ｂを備えている。カウンタ信号ＣＮＴ０
−ＣＮＴ３の重み付けに応じた位相の内部クロック信号
ＡＢＣＬＫが生成される。別の補間回路として、上記特
開２００１−５６７２３号公報には、図１４に示すよう
な構成も開示されている。
【０００５】図１４を参照すると、定電流源１６８ａ
と、定電流源１６８ａから供給される電流を引き抜くゲ
ート幅の異なる４つのｐＭＯＳ１６８ｂ、１６８ｃ、１
６８ｄ、１６８ｅと、各トランジスタのソース側に直列
に接続された４つのｎＭＯＳｆを２組備え、出力を互い
に接続した２つの差動増幅回路１６８ｇ、１６８ｈを備
えている。カウンタ信号ＣＮＴ０−ＣＮＴ３の重み付け
に応じてノードｖ１、ｖ２の電圧が変化し、差動増幅回
路１６８ｇ、１６８ｈの増幅能力が変化することで、内
部クロックＡＣＬＫ、ＢＣＬＫ（あるいは、／ＡＣＬ
Ｋ、／ＢＣＬＫ）の間に位相を有する内部クロック信号
ＣＬＫ１（あるいは、／ＣＬＫ１）が出力される。
【０００６】上記特開２００１−５６７２３号公報にお
いて、図１２に示した補間回路に供給されるクロックＡ
ＣＬＫ、／ＡＣＬＫ、ＢＣＬＫ、／ＢＣＬＫは、図１５
に示すように、シフトレジスタ１０６０、１０６４によ
り、スイッチ回路で選択している。図１５は、ＡＣＬ
Ｋ、ＢＣＬＫを生成するクロック遅延生成部の構成を示
す図であり、遅延回路１０５４と、遅延段活性回路１０
５６と、第１スイッチ回路１０５８と、第１シフトレジ
スタ１０６０と、第２スイッチ回路１０６２と、第２シ
フトレジスタ１０６４とを備えている。
【０００７】遅延回路のタップを選択するスイッチを選
択するタップ制御信号を生成する回路をシフトレジスタ
で構成した場合、後に詳細に説明するように、ロックに
要するサイクルが増大する。
【０００８】動作周波数が２倍のＤＤＲ（Ｄｏｕｂｌｅ
Ｄａｔａ Ｒａｔｅ）−ＩＩ（ＤＤＲ ＳＤＲＡＭの
高速仕様）では、出力タイミング精度を上げる必要があ
る。ＤＤＲ−II−ＳＤＲＡＭでは２００〜３００ＭＨｚ
（４００〜６００Ｍｂｐｓ）と高速になる。
【０００９】遅延回路のタップを選択するタップ制御信
号を生成するシフトレジスタにおいて、ラフ（粗調整
の）初期値設定のステップは、最大でも、遅延素子１段
（図３の遅延素子１０１等）である。
【００１０】ロック時間を短縮するには、遅延回路のタ
ップ（ディレイライン）の初期値を中央値に設定する必
要があるが、最小のクロックサイクルでロックするとは
限らない。すなわち、ディレイラインを伝搬する信号の
時間が不必要に長くなり、これに比例して、出力タイミ
ングのばらつきや、消費電流が増大する。
【００１１】例えばシフトレジスタで遅延回路のタップ
を選択する制御を行う構成では、遅延素子の台数（図１
５のＤ０１、Ｄ０２等）を１２８段とし、シフトレジス
タの初期値を中点とし、ロック点が、初段又は最終段
（１２８段）にあるとき、ロック点に対応するタップの
選択に、６４回の位相比較を要し、さらに、補間回路で
の位相調整用のサイクルを要する。
【００１２】クロックサイクル数と、最小動作周波数の
規定をみたすためには、遅延素子の段数は増やせず、一
台あたりの伝搬時間、すなわち、補間される２信号の間
隔（補間回路に入力される二つの信号の位相差）は短く
できない。
【００１３】さらに、図１２に示した補間回路におい
て、電流駆動能力の異なるインバータの出力を、ショー
トして、制御しているため、線形動作する範囲がせまい
ため、設定分解能を上げようとしても、精度は向上しな
い。
【００１４】一方、図１４に示した回路においては、内
部クロック信号ＡＣＬＫ、／ＡＣＬＫの逆相信号を差動
増幅回路に供給しており、逆相信号が互いに同一タイミ
ングで差動増幅回路に入力される必要がある。内部クロ
ック信号／ＡＣＬＫを、ＡＣＬＫをインバータで反転し
て生成した場合、インバータの伝搬遅延時間により、補
間が正しく行われない。
【００１５】そして、遅延回路を構成する遅延素子を、
互いに逆相の信号を遅延させるための一対の遅延回路が
必要とされ、面積、動作電流とも２倍となり、誤差要因
ともなる。
【００１６】また遅延回路の遅延素子を、差動増幅回路
で構成した場合、スタンバイ電流が増大する。
【００１７】
【発明が解決しようとする課題】したがって、本発明が
解決しようとする課題は、回路規模、動作電流の縮減を
図り、高い精度の補間を実現する補間回路とＤＬＬ並び
に半導体集積回路を提供することにある。
【００１８】
【課題を解決するための手段】前記課題を解決する手段
を提供する本発明に係る補間回路は、その一つのアスペ
クト（側面）において、第１の信号と第２の信号とを入
力し、前記第１の信号と前記第２の信号の位相差を予め
設定された内分比で分割した値に対応する位相の出力信
号を生成して出力する補間回路であって、前記出力信号
が出力される出力端子に接続するノードと第１の電源間
に挿入されている第１のスイッチ素子と、前記第１の信
号と前記第２の信号がともに第１の論理値のときに前記
第１のスイッチ素子をオン状態とする手段と、第１の定
電流源と、前記第１の信号が第２の論理値のときにオン
状態とされる第２のスイッチ素子とが直列形態に接続さ
れている第１の直列回路と、第２の定電流源と、前記第
２の信号が第２の論理値のときにオン状態とされる第３
のスイッチ素子とが直列形態に接続されている第２の直
列回路と、を備え、前記第１の直列回路と前記第２の直
列回路とが、前記出力端子に接続するノードと第２の電
源間に、互いに並列形態に接続されている波形合成部
と、前記波形合成部の前記第１電流源と前記第２の電流
源にそれぞれ流れる電流値を、前記内分比に対応した値
に設定するバイアス制御部と、を備えている。
【００１９】本発明に係る補間回路において、前記バイ
アス制御部は、定電流源と、前記定電流源に一端が共通
に接続され、前記制御信号が制御端子に入力されてオン
及びオフされるスイッチ素子と、前記制御信号の反転信
号が制御端子に入力されて、オン及びオフされるスイッ
チ素子からなるスイッチ素子対からなる回路を複数組備
え、前記複数組の回路のスイッチ素子対のうち、前記制
御信号が制御端子に入力されるスイッチ素子群に流れる
電流の合計が、前記第１の電流値とされ、前記第１の電
流値と等しい電流値が、前記第１の電流源に流れるよう
にし、前記制御信号の反転信号が制御端子に入力される
スイッチ素子群に流れる電流の合計が前記第２の電流値
とされ、前記第２の電流値と等しい電流値が、前記第２
の電流源に流れるように制御する手段を備えた構成とさ
れている。
【００２０】本発明の別のアスペクトにおいて、補間回
路は、第１の入力端子と第２の入力端子より第１の信号
と第２の信号とを入力し、前記第１の信号と前記第２の
信号の位相差を、制御信号入力端子より入力される制御
信号により設定される内分比で分割した値に対応する位
相の出力信号を生成して出力端子から出力する補間回路
であって、前記第１の信号と前記第２の信号とを入力し
前記第１及び第２の信号の所定の論理演算結果を出力す
る論理回路と、前記出力端子に接続するノードと、第１
の電源との間に挿入され、前記論理回路の出力信号が制
御端子に入力されてオン及びオフが制御される第１のト
ランジスタと、第１の電流源トランジスタと、前記第１
の信号が制御端子に入力されてオン及びオフが制御され
る第２のトランジスタと、が直列形態に接続されてなる
第１の直列回路と、第２の電流源トランジスタと、前記
第２の信号が制御端子に入力されてオン及びオフが制御
される第３のトランジスタとが直列形態に接続されてな
る第２の直列回路と、を備え、前記第１の直列回路と前
記第２の直列回路とが、前記ノードと前記第２の電源と
の間に、並列形態に接続されてなる波形合成部と、前記
内分比の比率を規定する制御信号に基づき、前記内分比
に応じた電流値が前記波形合成部の前記第１の電流源と
前記第２の電流源にそれぞれ流れるように制御するバイ
アス制御部を備え、前記バイアス制御部は、前記第１電
源に接続される定電流源トランジスタと、前記定電流源
トランジスタと、前記第１の定電流源トランジスタの制
御端子に接続される第１のノードとの間に接続され、前
記内分比を規定する制御信号が制御端子に入力されてオ
ン及びオフされる第１のスイッチトランジスタと、前記
定電流源トランジスタと、前記第２の定電流源トランジ
スタの制御端子に接続される第２のノードとの間に接続
され、内分比を規定する前記制御信号の反転信号が制御
端子に入力されてオン及びオフされる第２のスイッチト
ランジスタと、からなる回路を複数組備え、前記複数組
の回路の前記第１のスイッチトランジスタ群と前記第１
のノードとの接続点は、ダイオード接続された第４のト
ランジスタに接続され、ダイオード接続された前記第４
のトランジスタの制御端子は、前記第１の定電流源トラ
ンジスタの制御端子に共通接続され、前記複数組の回路
の前記第２のスイッチトランジスタ群と前記第２のノー
ドとの接続点は、ダイオード接続された第５のトランジ
スタに接続され、ダイオード接続された第５のトランジ
スタの制御端子は、前記第２の定電流源トランジスタの
制御端子に共通接続されている。
【００２１】本発明のさらに別のアスペクトにおいて、
ＤＬＬ回路は、入力される基準信号を入力して遅延さ
せ、複数のタップからそれぞれ異なる遅延時間の信号を
出力する遅延回路と、前記遅延回路の偶数番目のタップ
と、前記遅延回路の奇数番目のタップからの信号を選択
して出力する第１のマルチプレクサ及び第２のマルチプ
レクサと、前記第１のマルチプレクサ及び第２のマルチ
プレクサからの出力を第１の信号、及び第２の信号とし
て入力し、遅延時間を微調整した信号を出力する微調遅
延回路と、前記微調遅延回路の出力信号と前記基準信号
とを入力とし位相差を検知する位相検知器と、前記位相
検知器の出力に基づきカウント値を可変させるカウンタ
と、を備え、前記第１のマルチプレクサ及び前記第２の
マルチプレクサは、前記カウンタの出力に基づき、前記
遅延回路の偶数番目のタップと、前記遅延回路の奇数番
目のタップをそれぞれ選択する構成とされ、前記微調遅
延回路は、上記した本発明に係る補間回路よりなる。
【００２２】本発明の別のアスペクトにおいて、ＤＬＬ
回路は、入力信号を入力する入力バッファ回路と、前記
入力バッファ回路の出力を入力して遅延させ、複数のタ
ップからそれぞれ異なる遅延時間の信号を出力する遅延
回路と、前記遅延回路の偶数番目のタップと、前記遅延
回路の奇数番目のタップからの信号を選択して出力する
第１のマルチプレクサ及び第２のマルチプレクサと、前
記第１のマルチプレクサ及び前記第２のマルチプレクサ
からの出力を第１の信号及び第２の信号として入力し、
遅延時間を微調整して出力する微調遅延回路と、入力さ
れるデータを、前記微調遅延回路の出力を切替信号とし
て、選択出力する第３のマルチプレクサと、前記第３の
マルチプレクサの出力を入力して出力データとして出力
する出力バッファと、前記微調遅延回路の出力を入力し
前記第３のマルチプレクサの遅延時間と等価の遅延時間
の第４のマルチプレクサと、前記第４のマルチプレクサ
の出力を入力し、前記出力バッファの遅延時間と等価の
ダミーの第１のバッファ回路と、前記第１のバッファ出
力を入力し、前記入力バッファの遅延時間と等価のダミ
ーの第２のバッファ回路と、前記第２のバッファ回路の
出力信号と前記入力信号とを入力として位相差を検知す
る位相検知器と、前記位相検知器の出力に基づきカウン
ト値を可変させるカウンタと、を備え、前記第１のマル
チプレクサ及び前記第２のマルチプレクサは、前記カウ
ンタの出力に基づき、前記遅延回路の偶数番目のタップ
と、前記遅延回路の奇数番目のタップをそれぞれ選択す
る構成とされ、前記微調遅延回路が、上記した本発明に
係る補間回路よりなる。
【００２３】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて添付図面を参照して以下に説明する。本発明は、そ
の好ましい一実施の形態において、図１を参照すると、
入力される第１及び第２の信号の位相差を、設定された
内分比で内分した値で規定される位相の出力信号を出力
する補間回路において、出力端子(ＯＵＴ)に接続するノ
ード（Ｎ１）の充電パスに挿入されている第１のスイッ
チ素子（ＭＰ１）と、第１の信号（ＦＩＮＯ）と第２の
信号（ＦＩＮＥ）がともに第１の論理値のとき第１のス
イッチ素子（ＭＰ１）をオンして、ノード(Ｎ１)を充電
する手段と、第１の信号（ＦＩＮＯ）と第２の信号（Ｆ
ＩＮＥ）のそれぞれに対応して設けられ、ノード(Ｎ１)
に接続する第１の放電パスと第２の放電パスとを備え、
第１の放電パスには、第１の電流源（ＭＮ２）と、第１
の信号（ＦＩＮＯ）に基づきオン及びオフが制御される
第２のスイッチ素子（ＭＮ４）と、が直列形態に挿入さ
れており、第２の放電パスには、第２の電流源（ＭＮ
３）と、第２の信号（ＦＩＮＥ）に基づきオン及びオフ
が制御される第３のスイッチ素子（ＭＮ５）と、が直列
形態に挿入されており、第１の信号（ＦＩＮＯ）と第２
の信号（ＦＩＮＥ）の少なくとも一つが第２の論理値の
とき、第２のスイッチ素子（ＭＮ４）及び第３のスイッ
チ素子（ＭＮ５）の少なくとも一つがオンし、出力端子
に接続するノード（Ｎ１）を放電する波形合成部（１）
を備えている。より詳細には、波形合成部（１）は、第
１及び第２の信号（ＦＩＮＯ、ＦＩＮＥ）を入力し、こ
れらの信号の論理和演算結果を出力する論理回路（ＯＲ
１）と、出力端子（ＯＵＴ）に接続するノード（Ｎ１）
と、第１の電源（ＶＤＤ）との間に挿入され、論理回路
（ＯＲ１）の出力信号が制御端子に入力されてオン及び
オフが制御される第１のスイッチ素子（ＭＰ１）と、第
１の定電流源（ＭＮ２）と、第１の信号（ＦＩＮＯ）が
制御端子に入力されてオン及びオフが制御される第２の
スイッチ素子（ＭＮ４）とからなる第１の直列回路と、
第２の定電流源（ＭＮ３）と、第２の信号（ＦＩＮＥ）
が制御端子に入力されてオン及びオフが制御される第３
のスイッチ素子（ＭＮ５）とからなる第２の直列回路
と、を備え、第１の直列回路と第２の直列回路とが、ノ
ード（Ｎ１）と第２の電源（ＶＳＳ）との間に並列形態
に接続されて構成される。
【００２４】波形合成部（１）の第１の定電流源（ＭＮ
２）と第２の定電流源（ＭＮ３）とのバイアスを制御す
るバイアス制御部（２）は、内分比を規定する制御信号
（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）に基づき、該制御信
号とその反転信号により、二組の電流パスのスイッチ
（ＭＰ２１、ＭＰ２３、ＭＰ２５と、ＭＰ２２、ＭＰ２
４、ＭＰ２６）がオン、オフされ、電流値の比が内分比
に対応した第１の電流（Ｉ１）と第２の電流（Ｉ２）を
生成し、第１の電流（Ｉ１）と第２の電流（Ｉ２）のそ
れぞれの電流値に対応した電流が、第１の定電流源（Ｍ
Ｎ２）と第２の定電流源（ＭＮ３）にそれぞれ流れるよ
うに制御する。
【００２５】本発明の実施の形態において、補間回路
は、さらに、第１の定電流源（ＭＮ２）と第２のスイッ
チ素子（ＭＮ４）との接続点ノードを、予備放電又は予
備充電する第１のプリチャージ回路（ＰＲ１）を備え、
第２の定電流源（ＭＮ３）と第３のスイッチ素子（ＭＮ
４）の接続点ノードを、予備放電又は予備充電する第２
のプリチャージ回路（ＰＲ２）を備えている。第１のプ
リチャージ回路（ＰＲ１）は、第１の電源（ＶＤＤ）
と、第１の定電流源（ＭＮ２）と第２のスイッチ素子
（ＭＮ４）との接続点ノードとの間に挿入され、論理回
路（ＯＲ１）の出力が制御端子に入力されてオン及びオ
フが制御される第４のスイッチ素子（ＭＰ２）からな
る。第２のプリチャージ回路（ＰＲ２）は、第１の電源
（ＶＤＤ）と、第２の定電流源（ＭＮ３）と第３のスイ
ッチ素子（ＭＮ５）の接続点ノードとの間に挿入され、
論理回路（ＯＲ１）の出力が制御端子に入力されてオン
及びオフが制御される第５のスイッチ素子（ＭＰ３）か
らなる。
【００２６】本発明の実施の形態において、バイアス制
御部（２）は、好ましくは、定電流源（Ｉj、ただし、
ｊ＝１，２，３）と、定電流源（Ｉj）に一端が共通に
接続され、内分比を規定する制御信号（ＳＥＬj-1、た
だし、ｊ＝１，２，３）が制御端子に入力されてオン及
びオフされるスイッチ素子(ＭＰ22j-1、ただし、ｊ＝
１，２，３)と、前記制御信号の反転信号がそれぞれ制
御端子に入力されて、オン及びオフされるスイッチ素子
(ＭＰ22j、ただし、ｊ＝１，２，３)からなるスイッチ
対からなる回路を複数組備えている。制御信号（ＳＥＬ
０、ＳＥＬ１、ＳＥＬ２）が制御端子に入力されるスイ
ッチ素子群（ＭＰ２１、ＭＰ２３、ＭＰ２５）に流れる
電流の合計の電流と等しい電流（第１の電流値Ｉ１）
が、第１の定電流源（ＭＮ２）に流れるようにし、制御
信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）をインバータ
（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）で反転した反転信号
が制御端子に入力されるスイッチ素子群（ＭＰ２２、Ｍ
Ｐ２４、ＭＰ２６）に流れる電流の合計の電流と等しい
電流（第２の電流値Ｉ２）が、第２の定電流源（ＭＮ
３）に流すように制御する構成とされている。
【００２７】より詳細には、制御信号（ＳＥＬ０、ＳＥ
Ｌ１、ＳＥＬ２）が制御端子に入力される前記第１のス
イッチ素子群（ＭＰ２１、ＭＰ２３、ＭＰ２５）に流れ
る電流の合計である第１の電流値Ｉ1は、ダイオード接
続された第１のトランジスタ（ＭＮ１１）に流れ込み、
第１のトランジスタ（ＭＮ１１）の制御端子は、第１の
電流源を構成するトランジスタ（ＭＮ２）の制御端子に
接続されており、制御信号（ＳＥＬ０、ＳＥＬ１、ＳＥ
Ｌ２）をインバータ（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）
で反転した反転信号が制御端子に入力される第２のスイ
ッチ素子群（ＭＰ２２、ＭＰ２４、ＭＰ２６）に流れる
電流の合計である第２の電流値Ｉ２は、ダイオード接続
された第２のトランジスタ（ＭＮ１２）に流れ込み、第
２のトランジスタ（ＭＮ１２）の制御端子は、前記第２
の電流源を構成するトランジスタ（ＭＮ３）の制御端子
に接続されている。
【００２８】バイアス制御部の定電流源（Ｉ１、Ｉ２、
Ｉ３）の電流値は、１：２：４等と重み付けされる。例
えば制御信号（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）の値に
より、第１、第２の電流値の比は、０：７、１：６、
２：５、３：４、４：３、５：２、６：１、７：０と設
定される。
【００２９】本発明に係るＤＬＬ（遅延ロックループ）
回路は、その好ましい実施の形態において、図３を参照
すると、入力信号を入力して遅延させ、複数のタップか
らそれぞれ異なる遅延時間の信号を出力する遅延回路
（１０）と、遅延回路（１０）の奇数番目のタップと、
遅延回路（１０）の偶数番目のタップからの信号を選択
して出力するマルチプレクサ（２０ｏ、２０ｅ）と、マ
ルチプレクサ（２０ｏ、２０ｅ）からの出力を第１、第
２の信号として入力し、遅延時間を微調整する微調遅延
回路（３０）を備え、微調遅延回路（３０）の出力信号
と前記入力信号とを入力とし位相の遅れ、進みを検出す
る位相検知器（５０）と、位相検知器（５０）の出力に
基づき、アップ、ダウンカウントするカウンタ（４０）
と、を備え、マルチプレクサは、カウンタ（４０）の出
力に基づき、前記遅延回路の偶数番目のタップと、前記
遅延回路の奇数番目のタップをそれぞれ選択するＤＬＬ
回路の微調遅延回路（３０）を、上記補間回路で構成し
たものである。カウンタ（４０）からの出力に基づき、
遅延回路（１０）から奇位相、偶位相の信号を選択する
マルチプレクサ（２０ｏ，２０ｅ）において、タップを
選択するタップ切替信号は、グレイコードとされ、同時
には、一つのビットのみが遷移するため、ハザードの発
生が回避される。微調遅延回路（３０）に入力される二
つの信号の位相差を内分する制御信号も、カウンタ（４
０）から供給される。カウンタ（４０）のカウントアッ
プ、カウントダウンのステップを可変させる手段（６
０）を備えている。
【００３０】本発明に係るＤＬＬ回路は、その好ましい
実施の形態において、図４を参照すると、入力信号を入
力する入力バッファ（８０）と、入力バッファ（８０）
の出力を入力して遅延させ、複数のタップからそれぞれ
異なる遅延時間の信号を出力する遅延回路（１０）と、
遅延回路（１０）の奇数番目のタップの一つと、遅延回
路（１０）の偶数番目のタップの一つとを選択して、奇
位相の信号と偶位相の信号とをそれぞれ出力する第１、
第２のマルチプレクサ（２０ｏ、２０ｅ）と、第１、第
２のマルチプレクサ（２０ｏ、２０ｅ）からそれぞれ出
力される奇位相の信号と偶位相の信号とを、第１の信号
及び第２の信号として入力し、遅延時間を微調整した信
号を出力する微調遅延回路（３０）と、入力されるデー
タを、微調遅延回路（３０）の出力を切替信号として、
選択出力する第３のマルチプレクサ（７０）と、第３の
マルチプレクサ（７０）の出力を入力して出力データと
して出力する出力バッファ（９０）と、微調遅延回路
（３０）の出力を入力し第３のマルチプレクサの遅延時
間と等価の遅延時間の第４のマルチプレクサ（７１）
と、第４のマルチプレクサ（７１）の出力を入力し、出
力バッファ（９０）の遅延時間と等価のダミーの第１の
バッファ（９１）と、第１のバッファの出力を入力し、
前記入力バッファ（８０）の遅延時間と等価のダミーの
第２のバッファ（８１）と、第２のバッファ（８１）の
出力信号と入力バッファ（８０）の出力信号とを入力と
し、これらの信号の位相差を検知する位相検知器（５
０）と、位相検知器（５０）の出力に基づきカウント値
を可変させるカウンタ（４０）と、を備えている。第
１、第２のマルチプレクサ（２０ｏ、２０ｅ）は、カウ
ンタ（４０）の出力に基づき、遅延回路（１０）の偶数
番目のタップと、遅延回路（１０）の奇数番目のタップ
をそれぞれ選択し、微調遅延回路（３０）は、上記した
本発明に係る補間回路よりなる。
【００３１】本発明に係るＤＬＬ回路は、その好ましい
実施の形態において、カウンタ（４０）より第１、第２
のマルチプレクサ（２０ｏ、２０ｅ）に入力され、前記
遅延回路（１０）のタップを切替えるための制御信号の
コードが、グレイコードからなる。カウンタ（４０）
は、カウント値として、グレイコード（Ｇｒｅｙ ｃｏ
ｄｅ）を出力する構成とされる。
【００３２】本発明に係るＤＬＬ回路は、その好ましい
実施の形態において、遅延回路（１０）が、図６を参照
すると、粗調整用の遅延回路よりなり、前記奇数番目、
偶数番目のタップを選択する第１、第２のマルチプレク
サ（２０ｏ、２０ｅ）が、それぞれ、連続する複数のタ
ップの所定の個数の信号の一つを選択する、１段目の複
数のマルチプレクサ（１０５、１０６）と、１段目の複
数の前記マルチプレクサの出力の一つを選択する２段目
のマルチプレクサ（１０７、１０８）を備え、２段目の
マルチプレクサから出力される奇位相、偶位相の信号
が、微調整用の補間回路に入力される。
【００３３】上記した、本発明に係る補間回路、並びに
該補間回路を具備したＤＬＬ回路は、リニアリティに優
れ、高い補間精度を実現するとともに、低消費電力化を
実現しており、ＤＤＲ−ＳＤＲＡＭ等の半導体記憶装置
のほか、クロック同期型の半導体集積回路装置に実施し
て、好適とされる。
【００３４】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。図１は、本発明の一実施例の補間
回路の構成を示す図である。
【００３５】図１を参照すると、本発明の一実施例をな
す補間回路は、波形合成部１と、バイアス制御部２を備
えている。波形合成部１は、入力される第１及び第２の
信号の位相差を、設定された内分比で内分した値で規定
される位相の出力信号を出力する補間回路において、第
１及び第２の信号ＦＩＮＯ、ＦＩＮＥを入力しこれらの
信号の論理和（ＯＲ）演算結果を出力する論理和回路Ｏ
Ｒ１と、出力端子ＯＵＴに接続するノードＮ１と、電源
ＶＤＤとの間に挿入され、論理和回路ＯＲ１の出力信号
がゲート端子に入力されてオン及びオフが制御されるＰ
チャネルＭＯＳトランジスタＭＰ１を備えている。さら
に、波形合成部１は、第１の定電流源をなすＮチャネル
ＭＯＳトランジスタＭＮ２と、第１の信号ＦＩＮＯがゲ
ート端子に入力されてオン及びオフが制御されるＮチャ
ネルＭＯＳトランジスタＭＮ４とが直列形態に接続され
た第１の直列回路と、第２の定電流源をなすＮチャネル
ＭＯＳトランジスタＭＮ３と、第２の信号ＦＩＮＥがゲ
ート端子に入力されてオン及びオフが制御されるＮチャ
ネルＭＯＳトランジスタＭＮ５とが直列形態に接続され
た第２の直列回路とを備え、第１、第２の直列回路は、
ノードＮ１と電源ＶＳＳ間に、並列に接続されている。
【００３６】バイアス制御部２は、内分比を規定する制
御信号（ＳＥＬ０〜ＳＥＬ２）に基づき、内分比に対応
した電流値が、波形合成部１の第１及び第２の定電流源
トランジスタＭＮ２、ＭＮ３にそれぞれ流れるように制
御する。
【００３７】ＮチャネルＭＯＳトランジスタＭＮ２とＮ
チャネルＭＯＳトランジスタＭＮ４との接続点ノード
を、予備放電又は予備充電する第１のプリチャージ回路
ＰＲ１と、ＮチャネルＭＯＳトランジスタＭＮ３とＮチ
ャネルＭＯＳトランジスタＭＮ５の接続点ノードを、予
備放電又は予備充電する第２のプリチャージ回路ＰＲ２
を備えている。
【００３８】バイアス制御部２は、電源ＶＤＤに一端が
接続される定電流源Ｉj（ただし、ｊ＝１，２，３）
と、定電流源Ｉjの他端にソース端子が共通に接続さ
れ、内分比を規定する制御信号ＳＥＬj-1（ただし、ｊ
＝１，２，３）がゲート端子に入力されてオン及びオフ
されるＰチャネルＭＯＳトランジスタＭＰ22j-1と、制
御信号ＳＥＬj-1（ただし、ｊ＝１，２，３）をインバ
ータＩＮＶｊで反転した信号がそれぞれゲート端子に入
力されて、オン及びオフされるＰチャネルＭＯＳトラン
ジスタＭＰ22j（ただし、ｊ＝１，２，３）からなるト
ランジスタ対からなる回路を複数組備えている。
【００３９】制御信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２が
ゲート端子に入力されるＰチャネルＭＯＳトランジスタ
群ＭＰ２１、ＭＰ２３、ＭＰ２５のドレイン端子は共通
接続され、ＮチャネルＭＯＳトランジスタＭＮ１１のド
レイン端子に接続され、ＮチャネルＭＯＳトランジスタ
ＭＮ１１のゲート端子はそのドレイン端子に接続される
とともに（トランジスタＭＮ１１はダイオード接続され
ている）、ＮチャネルＭＯＳトランジスタＭＮ２のゲー
ト端子に接続され、ＮチャネルＭＯＳトランジスタＭＮ
１１のソース端子は電源ＶＳＳと接続されている。Ｎチ
ャネルＭＯＳトランジスタＭＮ１１は、ＰチャネルＭＯ
Ｓトランジスタ群ＭＰ２１,ＭＰ２３、ＭＰ２５に流れ
る電流の合計の電流と等しい電流を、第１の定電流源ト
ランジスタＭＮ２に流れるように制御する。
【００４０】制御信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２を
それぞれインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３で反
転した信号がゲート端子に入力されるＰチャネルＭＯＳ
トランジスタ群ＭＰ２２、ＭＰ２４、ＭＰ２６のドレイ
ン端子は共通接続され、ＮチャネルＭＯＳトランジスタ
ＭＮ１２のドレイン端子に接続され、ＮチャネルＭＯＳ
トランジスタＭＮ１２のゲート端子はそのドレイン端子
に接続されるとともに（トランジスタＭＮ１２はダイオ
ード接続されている）、ＮチャネルＭＯＳトランジスタ
ＭＮ３のゲート端子に接続され、ＮチャネルＭＯＳトラ
ンジスタＭＮ１２のソース端子は電源ＶＳＳと接続され
ている。ＮチャネルＭＯＳトランジスタＭＮ１２は、Ｐ
チャネルＭＯＳトランジスタ群ＭＰ２２、ＭＰ２４、Ｍ
Ｐ２６に流れる電流の合計の電流と等しい電流を、第２
の定電流源トランジスタＭＮ３に流れるように制御す
る。
【００４１】次に、図１に示した本発明の一実施例の補
間回路の動作原理について説明する。波形合成部１に入
力される２つの入力信号ＦＩＮＯ、ＦＩＮＥがＬｏｗレ
ベルのとき、論理和回路ＯＲ１の出力はＬｏｗレベルと
なり、ＰチャネルＭＯＳトランジスタＭＰ１は導通（オ
ン）し、ノードＮ１を電源電位ＶＤＤに充電する。ノー
ドＮ１の容量Ｃとすると、ノードＮ１に蓄積される電荷
Ｑは、 Ｑ＝Ｃ×ＶDD となる。このとき、ノードＮ１の電位はＨｉｇｈレベル
とされる。また第１、第２のプリチャージ回路ＰＲ１、
ＰＲ２により、ＮチャネルＭＯＳトランジスタＭＮ２と
ＭＮ４の接続点ノード、ＮチャネルＭＯＳトランジスタ
ＭＮ３とＭＮ５の接続点ノードも、プリチャージされ
る。
【００４２】この状態から、ノードＮ１の電位が変化し
て、論理閾値電圧ＶＴ以下になり、Ｌｏｗレベルとなる
までの電圧変位をＶ（＝ＶＤＤ−ＶＴ）とすると、ノー
ドＮ１がＨｉｇｈからＬｏｗレベルになるまでに放電す
べき電荷量は、Ｃ×Ｖとなる。
【００４３】奇位相の信号ＦＩＮＯ、偶位相の信号ＦＩ
ＮＥの立ち上がりエッジの位相差をＴとする。
【００４４】信号ＦＩＮＯがＬｏｗレベルからＨｉｇｈ
レベルに立ち上がると、論理和回路ＯＲ１の出力がＨｉ
ｇｈレベルとなり、ＰチャネルＭＯＳトランジスタＭＰ
１が非導通となり、トランジスタＭＮ４が導通し、定電
流源トランジスタＭＮ２の電流Ｉ１’でノードＮ１の電
荷を、時間Ｔの間、放電する。この間に、放電された電
荷は、Ｉ１’×Ｔであり、ノードＮ１の残留電荷Ｑ’
は、 Ｑ’＝Ｃ×ＶDD -Ｉ１’×Ｔ である。
【００４５】続いて、信号ＦＩＮＥがＬｏｗレベルから
Ｈｉｇｈレベルに立ち上がると、論理和回路ＯＲ１の出
力はＨｉｇｈレベルに保持され、トランジスタＭＮ５が
導通し、定電流源トランジスタＭＮ２の電流Ｉ１’と、
定電流源トランジスタＭＮ３の電流Ｉ２’の和で、ノー
ドＮ１の電荷Ｑ’を放電する。
【００４６】ノードＮ１の電位Ｖが、論理閾値電圧ＶＴ
以下になると、Ｌｏｗレベルとなり、出力端子ＯＵＴ
は、等価的に信号ＦＩＮＯとＦＩＮＥの否定論理和（Ｎ
ＯＲ）を出力する。
【００４７】よって、入力信号ＦＩＮＯの立ち上がりか
ら、出力端子ＯＵＴの出力信号の立ち下がりの位相差Ｐ
Ｈを時間で表すと、 ＰＨ＝T +(C×V - I1'×T)/(I1'+I2') ＝C×V/(I1'+I2')＋T×{1-I1'/(I1'+I2')｝ ＝C×V/(I1'+I2')＋T×I1'/(I1'+I2') となる。
【００４８】ここで、Ｃ×Ｖ／（Ｉ１’+Ｉ２’）は、
入力信号ＦＩＮＯ、ＦＩＮＥが同時に立ち上がったとき
の入力信号と出力信号の位相差を表しており、Ｉ１’+
Ｉ２’は、一定値であることから、上式のＣ×Ｖ／（Ｉ
１’+Ｉ２’）は、定数項である。
【００４９】Ｔ×Ｉ２’／（Ｉ１’+Ｉ２’）は、Ｉ
１’：Ｉ２’＝（１−ｘ）：ｘとすると、信号ＦＩＮ
Ｏ、ＦＩＮＥの位相差Ｔを、（１−ｘ）：ｘで内分した
値ｘＴとなる。
【００５０】電流Ｉ１’とＩ２’の比は、バイアス制御
部２に入力される制御信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ
２の値により決定される。
【００５１】電流源Ｉ１、Ｉ２、Ｉ３の電流値は、例え
ば１：２：４と重み付けされている。ＰチャネルＭＯＳ
トランジスタＭＰ２１、２２の電流駆動能力、Ｐチャネ
ルＭＯＳトランジスタＭＰ２３、２４の電流駆動能力、
ＰチャネルＭＯＳトランジスタＭＰ２５、２６の電流駆
動能力の比は、１：２：４に設定される。
【００５２】例えば（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）
＝（Ｌ、Ｌ、Ｌ）のとき、ＰチャネルＭＯＳトランジス
タＭＰ２１、ＭＰ２３、ＭＰ２５がオンし、Ｐチャネル
ＭＯＳトランジスタＭＰ２２、ＭＰ２４、ＭＰ２６はオ
フし、トランジスタＭＮ１１に流れる電流Ｉ１は、 I1 =（１＋２＋４）I0＝７I0、 トランジスタＭＮ１２に流れる電流Ｉ２は、 I2 = ０ となる。
【００５３】（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）＝
（Ｈ、Ｌ、Ｌ）のとき、ＰチャネルＭＯＳトランジスタ
ＭＰ２２、ＭＰ２３，ＭＰ２５がオンし、ＰチャネルＭ
ＯＳトランジスタＭＰ２１，ＭＰ２４，ＭＰ２６はオフ
し、 I1 =（２＋４）I0＝６I0、I2 = I0 となる。
【００５４】（ＳＥＬ０、ＳＥＬ１、ＳＥＬ２）＝
（Ｈ、Ｈ、Ｌ）のとき、ＰチャネルＭＯＳトランジスタ
ＭＰ２２、ＭＰ２４，ＭＰ２５がオンし、ＰチャネルＭ
ＯＳトランジスタＭＰ２１，ＭＰ２３，ＭＰ２６はオフ
し、 I1 =４I0、I2 =（１＋２）I0=３I0 となる。
【００５５】他の組み合わせも同様とされ、電流７Ｉ０
を、３ビット制御信号（ＳＥＬ０，ＳＥＬ１，ＳＥＬ
２）に応じて、０：７、１：６、２：５、３：４、４：
３、５：２、６：１、７：０の比に対応する電流値Ｉ
１、Ｉ２が、ダイオード接続されたＮチャネルＭＯＳト
ランジスタＭＮ１１、ＭＮ１２に流れ、ダイオード接続
されたＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１
２のゲートは、ＮチャネルＭＯＳトランジスタＭＮ２、
ＭＮ３のゲートにそれぞれ接続され、電流値Ｉ１、Ｉ２
に対応する電流Ｉ１’，Ｉ２’が、ＮチャネルＭＯＳト
ランジスタＭＮ２、ＭＮ３に流れる。
【００５６】これにより、波形合成部１に入力される互
いに位相の異なる信号ＦＩＮＯとＦＩＮＥの位相差を、
３ビット制御信号（ＳＥＬ０，ＳＥＬ１，ＳＥＬ２）に
応じた比率で、内分した値で規定される位相を有する出
力信号が、出力端子ＯＵＴから出力される。なお、出力
端子ＯＵＴに、波形整形用のインバータ、もしくは、ボ
ルテージフォロワあるいはインバータ２段の正転バッフ
ァを設けてもよいことは勿論である。
【００５７】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例の構成を示す図で
あり、パワーダウン制御を行い、低消費電力化を図った
補間回路の構成を示す図である。この実施例は、図１に
示した構成に、スタンバイ制御機能が付加されており、
パワーダウン制御信号ＰＷＤＮがＨｉｇｈレベルのとき
バイアス制御部２は動作を停止し（消費電流は流れな
い）、パワーダウン制御信号ＰＷＤＮがＬｏｗレベルの
ときに、バイアス制御部２が活性化される構成とされ
る。
【００５８】図２を参照すると、波形合成部１は、第１
及び第２の信号ＦＩＮＯ、ＦＩＮＥをそれぞれ入力して
反転出力するインバータＩＮＶ５、ＩＮＶ６と、インバ
ータＩＮＶ５、ＩＮＶ６の出力信号をそれぞれ入力して
反転出力するインバータＩＮＶ７、ＩＮＶ８と、インバ
ータＩＮＶ５、ＩＮＶ６の出力信号を入力しこれらの信
号の否定論理積演算結果を出力する否定論理積回路ＮＡ
ＮＤ１と、出力端子ＯＵＴに接続するノードＮ１と、電
源ＶＤＤとの間に挿入され、ＮＡＮＤ１の出力信号がゲ
ート端子に入力されてオン及びオフが制御されるＰチャ
ネルＭＯＳトランジスタＭＰ１を備えている。
【００５９】さらにノードＮ１にドレイン端子が接続さ
れており第１の定電流源をなすＮチャネルＭＯＳトラン
ジスタＭＮ２と、ＮチャネルＭＯＳトランジスタＭＮ２
のソース端子にドレイン端子が接続され、電源ＶＳＳに
ソース端子が接続され、インバータＩＮＶ７の出力信号
がゲート端子に入力されてオン及びオフが制御されるＮ
チャネルＭＯＳトランジスタＭＮ４と、ノードＮ１にド
レイン端子が接続されており第２の定電流源をなすＮチ
ャネルＭＯＳトランジスタＭＮ３と、ＮチャネルＭＯＳ
トランジスタＭＮ３のソース端子にドレイン端子が接続
され、電源ＶＳＳにソース端子が接続され、インバータ
ＩＮＶ８の出力信号がゲート端子に入力されてオン及び
オフが制御されるＮチャネルＭＯＳトランジスタＭＮ５
と、を備えている。
【００６０】さらに、ソース端子が電源ＶＤＤに接続さ
れ、ゲート端子がＮＡＮＤ１の出力端に接続され、ドレ
イン端子が、ＮチャネルＭＯＳトランジスタＭＮ２のソ
ース端子とＮチャネルＭＯＳトランジスタＭＮ４のドレ
イン端子との接続点ノードに接続されているＰチャネル
ＭＯＳトランジスタＭＰ２と、ソース端子が電源ＶＤＤ
に接続され、ゲート端子がＮＡＮＤ１の出力端が接続さ
れ、ドレイン端子が、ＮチャネルＭＯＳトランジスタＭ
Ｎ３のソース端子とＮチャネルＭＯＳトランジスタＭＮ
５のドレイン端子との接続点ノードに接続されているＰ
チャネルＭＯＳトランジスタＭＰ３とは、それぞれ第１
のプリチャージ回路と、第２のプリチャージ回路を構成
している。
【００６１】バイアス制御部２は、電源ＶＤＤにソース
端子が接続され、パワーダウン制御信号ＰＷＤＮがゲー
ト端子に接続されている、ＰチャネルＭＯＳトランジス
タＭＰ１１、ＭＰ１２、ＭＰ１３を備えている。
【００６２】ＰチャネルＭＯＳトランジスタＭＰ１１の
ドレイン端子にソース端子が共通に接続され、内分比を
規定する制御信号ＳＥＬ０がゲート端子に入力されてオ
ン及びオフされるＰチャネルＭＯＳトランジスタＭＰ２
１と、制御信号ＳＥＬ０をインバータＩＮＶ１で反転し
た信号がゲート端子に入力されて、オン及びオフされる
ＰチャネルＭＯＳトランジスタＭＰ２２と、Ｐチャネル
ＭＯＳトランジスタＭＰ１２のドレイン端子にソース端
子が共通に接続され、内分比を規定する制御信号ＳＥＬ
１がゲート端子に入力されてオン及びオフされるＰチャ
ネルＭＯＳトランジスタＭＰ２３と、制御信号ＳＥＬ１
をインバータＩＮＶ２で反転した信号がゲート端子に入
力されて、オン及びオフされるＰチャネルＭＯＳトラン
ジスタＭＰ２４と、ＰチャネルＭＯＳトランジスタＭＰ
１３のドレイン端子にソース端子が共通に接続され、内
分比を規定する制御信号ＳＥＬ２がゲート端子に入力さ
れてオン及びオフされるＰチャネルＭＯＳトランジスタ
ＭＰ２５と、制御信号ＳＥＬ１をインバータＩＮＶ３で
反転した信号がゲート端子に入力されて、オン及びオフ
されるＰチャネルＭＯＳトランジスタＭＰ２６と、を備
えている。
【００６３】ＰチャネルＭＯＳトランジスタ群ＭＰ２
１、ＭＰ２３、ＭＰ２５のドレイン端子は共通接続され
て、ＮチャネルＭＯＳトランジスタＭＮ１１のドレイン
端子に接続され、ＮチャネルＭＯＳトランジスタＭＮ１
１のゲート端子はそのドレイン端子に接続されるととも
に、ＮチャネルＭＯＳトランジスタＭＮ２のゲート端子
に接続されている。図２では、ＮチャネルＭＯＳトラン
ジスタＭＮ１１のドレイン端子とＮチャネルＭＯＳトラ
ンジスタＭＮ２のゲート端子の接続点ノードを、バイア
スノード「ＢＩＡＳＯ」で表している。
【００６４】ＮチャネルＭＯＳトランジスタＭＮ１１の
ソース端子は、パワーダウン制御信号ＰＷＤＮをインバ
ータＩＮＶ４で反転した信号がゲート端子に入力される
ＮチャネルＭＯＳトランジスタＭＮ１３のドレインに接
続されており、ＮチャネルＭＯＳトランジスタＭＮ１３
のソース端子は電源ＶＳＳと接続されている。パワーダ
ウン制御信号ＰＷＤＮがＬｏｗレベルのとき、Ｎチャネ
ルＭＯＳトランジスタＭＮ１３はオンし、ＮチャネルＭ
ＯＳトランジスタＭＮ１１は、ＰチャネルＭＯＳトラン
ジスタ群ＭＰ２１、ＭＰ２３、ＭＰ２５にそれぞれ流れ
る電流の合計の電流Ｉ１に比例するか等しい電流が、第
１の定電流源トランジスタＭＮ２に流れるように制御す
る。
【００６５】ＰチャネルＭＯＳトランジスタ群ＭＰ２
２、ＭＰ２４、ＭＰ２６のドレインは共通接続されて、
ＮチャネルＭＯＳトランジスタＭＮ１２のドレイン端子
に接続され、ＮチャネルＭＯＳトランジスタＭＮ１２の
ゲート端子はそのドレイン端子に接続され、Ｎチャネル
ＭＯＳトランジスタＭＮ３のゲート端子に接続されてい
る。図２では、ＮチャネルＭＯＳトランジスタＭＮ１２
のドレイン端子とＮチャネルＭＯＳトランジスタＭＮ３
のゲート端子の接続点ノードをバイアスノード「ＢＩＡ
ＳＥ」で表している。ＮチャネルＭＯＳトランジスタＭ
Ｎ１２のソース端子は、パワーダウン制御信号ＰＷＤＮ
をインバータＩＮＶ４で反転した信号がゲート端子に入
力されるＮチャネルＭＯＳトランジスタＭＮ１４のドレ
イン端子に接続されており、ＮチャネルＭＯＳトランジ
スタＭＮ１４のソース端子は電源ＶＳＳと接続されてい
る。パワーダウン制御信号ＰＷＤＮがＬｏｗレベルのと
き、ＮチャネルＭＯＳトランジスタＭＮ１４はオンし、
ＮチャネルＭＯＳトランジスタＭＮ１２は、Ｐチャネル
ＭＯＳトランジスタ群ＭＰ２２、ＭＰ２４、ＭＰ２６に
それぞれ流れる電流の合計の電流Ｉ２と比例するか等し
い電流が、第２の定電流源トランジスタＭＮ３に流れる
ように制御する。
【００６６】さらに、ＮチャネルＭＯＳトランジスタＭ
Ｎ２のゲート端子にドレイン端子が接続され、電源ＶＤ
Ｄにソース端子が接続され、ゲート端子がインバータＩ
ＮＶ４の出力端が接続されているＰチャネルＭＯＳトラ
ンジスタＭＰ２７と、ＮチャネルＭＯＳトランジスタＭ
Ｎ３のゲートにドレイン端子が接続され、電源ＶＳＳに
ソース端子が接続され、ゲート端子にパワーダウン制御
信号ＰＷＤＮが接続されているＮチャネルＭＯＳトラン
ジスタＭＮ１５と、を備えている。
【００６７】パワーダウン制御信号ＰＷＤＮがＬｏｗレ
ベルのとき（バイアス制御部２は動作状態）、Ｐチャネ
ルＭＯＳトランジスタＭＰ２７と、ＮチャネルＭＯＳト
ランジスタＭＮ１５は、ともにオフ状態とされる。
【００６８】パワーダウン制御信号ＰＷＤＮがＨｉｇｈ
レベルのとき（バイアス制御部２は停止状態），Ｐチャ
ネルＭＯＳトランジスタＭＰ２７と、ＮチャネルＭＯＳ
トランジスタＭＮ１５はオン状態とされ、ＮチャネルＭ
ＯＳトランジスタＭＮ２、３のゲートバイアス電圧をそ
れぞれ供給する。
【００６９】ＰチャネルＭＯＳトランジスタＭＰ１１、
ＭＰ１２、ＭＰ１３は、パワーダウン制御信号ＰＷＤＮ
がＬｏｗレベルのとき定電流源として作用し、それぞれ
のゲート幅（Ｗ）／ゲート長（Ｌ）が、２／０．８、４
／０．８、８／０．８（単位はｕｍ）であることから、
ドレイン電流（Ｗ／Ｌに比例）は、２：４：８となる。
ＰチャネルＭＯＳトランジスタＭＰ２１、ＭＰ２２と、
ＰチャネルＭＯＳトランジスタＭＰ２３、ＭＰ２４と、
ＰチャネルＭＯＳトランジスタＭＰ２５、ＭＰ２６との
電流駆動能力の比は、５：１０：２０とされ、１：２：
４とされる。
【００７０】パワーダウン制御信号ＰＷＤＮがＨｉｇｈ
レベルのとき、ＰチャネルＭＯＳトランジスタＭＰ１
１、ＭＰ１２、ＭＰ１３はオフ状態、ＮチャネルＭＯＳ
トランジスタＭＮ１３、１４もオフ状態とされ、電流パ
スが遮断され、バイアス制御部２は停止されスタンバイ
状態となる。このとき、ＰチャネルＭＯＳトランジスタ
ＭＰ２７と、ＮチャネルＭＯＳトランジスタＭＮ１５は
オン状態とされ、ＮチャネルＭＯＳトランジスタＭＮ
２、３のゲートバイアス電圧をそれぞれ供給する。
【００７１】パワーダウン制御信号ＰＷＤＮがＬｏｗレ
ベルのとき、ＰチャネルＭＯＳトランジスタＭＰ１１、
ＭＰ１２、ＭＰ１３はオン状態、ＮチャネルＭＯＳトラ
ンジスタＭＮ１３、１４もオン状態とされ、Ｐチャネル
ＭＯＳトランジスタＭＰ２７と、ＮチャネルＭＯＳトラ
ンジスタＭＮ１５は、ともにオフ状態とされる。
【００７２】一方、パワーダウン制御信号ＰＷＤＮがＬ
ｏｗレベルのとき、バイアス制御部２は、図１を参照し
て説明した通りの動作を行い、波形合成部１に入力され
る互いに位相の異なる信号ＦＩＮＯとＦＩＮＥの位相差
を、３ビット制御信号（ＳＥＬ０，ＳＥＬ１，ＳＥＬ
２）の値に応じた比率で、内分した値で規定される位相
を有する出力信号が出力端子ＯＵＴから出力される。な
お、出力端子ＯＵＴに波形成型用のインバータもしく
は、正転バッファを設けてもよいことは勿論である。
【００７３】なお、図２において、ＰチャネルＭＯＳト
ランジスタＭＰ１１〜ＭＰ１３の数、制御信号ＳＥＬ０
−ＳＥＬ２の本数は、あくまで説明を簡単とするため、
３つ（３本）の構成を示したものであり、本発明は、か
かる構成のみに限定されるものでないことは勿論であ
る。
【００７４】また、波形合成部１において、ノードＮ１
と、電源ＶＳＳ間に挿入される直列回路をなすＮチャネ
ルＭＯＳトランジスタＭＮ２、ＭＮ４と、直列回路をな
すＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ５は、そ
の接続の順番を逆としてもよい。すなわち、ノードＮ１
側から、ＮチャネルＭＯＳトランジスタＭＮ４、ＭＮ２
の直列接続構成、ＮチャネルＭＯＳトランジスタＭＮ
５、ＭＮ３の直列接続構成としてもよいことは勿論であ
る。
【００７５】次に、本発明の第３の実施例として、図
１、図２を参照して説明した本発明に係る補間回路を、
微調遅延回路（ＦＤＬ；Fine Delay Line）に用いた
ＤＬＬの構成について説明する。図３は、本発明の第３
の実施例の構成を示す図である。図３を参照すると、こ
のＤＬＬは、複数の遅延素子１０１〜１０２ｎを縦続形
態に接続して構成され、入力信号を入力して遅延させ、
各タップからそれぞれ異なる遅延時間の信号を出力する
遅延回路１０（ＣＤＬ；Coarce Delay Line）と、遅
延回路１０の奇数番目のタップの信号ｏｄｄを選択して
出力するマルチプレクサ２０ｏと，遅延回路１０の偶数
番目のタップからの信号ｅｖｅｎを選択して出力するマ
ルチプレクサ２０ｅと、マルチプレクサ２０ｏ、２０ｅ
からの出力（ｏｄｄ、ｅｖｅｎ）を第１、第２の信号と
して入力し、遅延時間を微調整する微調遅延回路３０を
備え、微調遅延回路３０の出力信号と前記入力信号とを
入力とし位相の遅れ、進みを検出する位相検知器５０
と、位相検知器５０の出力に基づきアップ、ダウンカウ
ントするカウンタ４０と、を備え、マルチプレクサ２０
ｏ、２０ｅは、カウンタ４０の出力に基づき、遅延回路
１０の奇数番目のタップと偶数番目のタップをそれぞれ
選択する。微調遅延回路３０は、図１、図２を参照して
説明した上記実施例に係る補間回路で構成され、内分比
を設定する信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２はカウン
タ４０のカウント値の下位３ビットが供給され、電流値
を切り替え、定電流源のバイアスを供給し、ノードＯＵ
Ｔを引き抜く速度の調整が行われ、出力信号の位相の微
調整が行われる。
【００７６】カウンタ４０から、マルチプレクサ２０
ｏ、２０ｅに供給される、制御信号は、カウンタ４０の
上位ビット側（下位３ビットを除く）とされる。
【００７７】マルチプレクサ２０ｏ、２０ｅにおいて、
遅延回路１０のタップを選択する制御信号のコードは、
図９（ａ）に示すように、グレイコードが供給される。
カウンタ４０は、グレイコードを出力するカウンタとし
て構成される。
【００７８】グレイコードは、例えば０００…、１００
…、１１０…、０１０…、０１１…，１１１…、１０１
…、００１…、という具合に、同時に１ビットしかかわ
らないため、ハザードは生じない。
【００７９】図９（ｂ）は、２進コードから（２進カウ
ンタの出力）、グレイコードを生成する回路の一例を示
しており、隣接するビット信号の排他的論理和（ＥＸＯ
Ｒ）回路を備え、排他的論理和（ＥＸＯＲ）回路の出力
をＤ型フリップフロップを備えている。
【００８０】これに対して、バイナリコード（２進コー
ド）の場合、０００…、１００…、０１０…、１１０
…、００１…，１０１…、０１１…、１１１…と変化
し、図１０に示すように、同時に２ビットが変化するた
め、図１０（ｂ）に示すような回路の出力ＡＮＮＮにグ
リッチ（ハザード）が生じる。信号ＡＮＮＮは、Ｂ０、
Ｂ１、Ｂ２が全てＬｏｗレベルのときＨｉｇｈレベルを
出力する論理回路の出力信号であり、Ｄ型フリップフロ
ップに入力されるクロックＣＫの立ち上がりエッジで、
Ｂ０がＨｉｇｈレベルからＬｏｗレベルへ遷移し、Ｂ１
がＬｏｗレベルからＨｉｇｈレベルへ遷移する場合の遅
延により、グリッチが生じる。
【００８１】再び図３を参照して、遅延ステップ制御回
路６０は、カウンタ４０のカウントステップを可変に設
定するための制御回路である。位相検知器５０の位相の
進み、遅れを示す信号を入力して、カウントアップ及び
ダウンするカウンタ４０では、遅延ステップ制御回路６
０で設定されるステップ分、カウント値をアップ、ある
いはダウンする。遅延ステップ制御回路６０で行うカウ
ントステップの制御として、例えば遅延回路１０の遅延
素子の段数が１２８段の場合、初期設定では、カウント
ステップを、例えば遅延回路１０の遅延素子の８段分を
単位とし、順次、遅延素子１段分、精度を上げていく。
微調遅延回路３０をなす補間回路の内分比の比率は、１
ステップ単位とし、ロック制御を行う。すなわち、図３
の微調遅延回路３０をなす補間回路（図１、図２参照）
では、マルチプレクサ２０ｏ、２０ｅで選択された遅延
回路１０の偶数、奇数番目のタップの遅延出力を入力
し、カウンタ４０のカウント値の第１乃至第３ビット
（値０〜７；図１、図２のＳＥＬ０〜ＳＥＬ２）に基づ
き、１ステップ単位での位相の補間が行われ、例えば値
０から順に（最大７まで）、基準クロックと、微調遅延
回路３０から出力されるクロック（このクロックを「内
部クロック」ともいう）との位相比較が行われる。
【００８２】かかる構成の本実施例においては、図１５
等に示したシフトレジスタ構成の場合（比較例）と較べ
て、ロックまでの時間を短縮する。以下に説明する。な
お、遅延回路１０の遅延素子の段数を１２８段とする。
【００８３】遅延回路１０のタップを選択する信号をシ
フトレジスタで構成した比較例において、その初期値を
中点に設定した場合、ロック時間は短縮するが、ＤＬＬ
のサイクル遅延が、増大する場合がある。このため、ク
ロックが遅延回路を伝搬する間のノイズ等による遅延時
間の変動（伝搬時間に比例する）が問題となる。図１３
は、比較例のロック動作とサイクル遅延を説明するため
の図である。
【００８４】図１３に示すように、サイクル遅延は１サ
イクルで同期設定できるが、例えば位相検知器（図３の
５０）において、内部ＣＬＫ（図３の微調遅延回路３０
の出力）で、入力ＣＬＫ（図３の基準クロックに対応）
のＬｏｗレベルをラッチすると、内部ＣＬＫ（ロック
後）のサイクル遅延が２サイクルとなる場合がある。
【００８５】一方、図５に示すように、本実施例のカウ
ンタ４０の初期値を０にすると、ロック時間は長くなる
が、サイクル遅延は必ず最小（１サイクル）となる。こ
のため、遅延回路１０伝搬中のノイズ等による遅延時間
の変動（伝搬時間に比例する）は、最小に抑えることが
できる。図１３は、本実施例におけるロック動作とサイ
クル遅延を説明するための図であり、図５において、入
力ＣＬＫは、図３の基準クロック、内部ＣＬＫは、図３
の微調遅延回路３０の出力に対応する。
【００８６】そして、比較例のように、タップの選択信
号を出力する回路を、カウンタ４０の代わりに、シフト
レジスタで構成し（図１５参照）、その初期値を中点の
６４とした場合、ロック点が、０又は１２８のとき、最
悪（worst case）で、６４＋７＝７１回、位相検知器
５０での位相比較が行われて、ロックする。この「６４
＋７」のうち「＋７」は、微調遅延回路３０をなす補間
回路（図１、図２参照）での位相合わせに要する位相比
較の回数である。すなわち補間回路（図１、図２参照）
の補間に、最悪で７ステップを要するものとする。
【００８７】また、タップの選択信号を出力する回路を
シフトレジスタで構成した比較例において、最小のサイ
クル遅延で同期するために、シフトレジスタの初期値を
０とした場合、ロック点が１２８のとき、最悪（worst
case）で、１２８＋７＝１３５回、位相検知器５０で
位相比較が行われて、ロックする。
【００８８】これに対して、上記した実施例において
は、カウンタ４０の初期値を０とし、ロック点が例えば
１２１の場合、最悪で、 １２８／８＋７／１＋７ ＝１６＋７＋７ ＝３０回 位相検知器５０で位相比較が行われて、ロックする。こ
の回数において、「１２８／８」の「８」は、遅延素子
８台単位のタップ切替動作であり、このタップの切替の
遅延素子の台数の単位は、遅延ステップ制御回路６０
（図３参照）からカウンタ４０に設定される。位相検知
器５０からの出力を受けて、カウンタ４０は、８ステッ
プ、カウントアップ（ダウン）する。また上記回数にお
いて、「７／１」の「１」は、遅延回路１０の遅延素子
１台単位のタップ切替動作に対応する。すなわち、遅延
素子８段単位に、８回カウントアップして１２８段にま
で達し、そのあと遅延素子１段単位にカウントダウンし
て、１２１に達する。そして、上記回数の「＋７」は、
微調遅延回路３０をなす補間回路（図１、図２参照）で
の位相合わせに要する位相比較の回数である。すなわち
補間回路（図１、図２参照）の補間に、最悪で７ステッ
プを要するものとする。
【００８９】ＤＬＬでは、位相検知器５０で位相検知し
てカウンタ４０の値を変えてから、その遅延時間による
クロックが遅延回路１０を出力されるまでの時間（この
時間を「レスポンス」ともいう）は１０ｎｓ近く要す
る。クロックサイクル３．３ｎｓのＤＤＲ−ＩＩ−ＳＤ
ＲＡＭでは、レスポンスが３サイクルであり、そのマー
ジンを２サイクルとすると、ロック時間は、シフトレジ
スタを用いた構成（比較例）では、７１回×５＝３５５
サイクルとなり、仕様値２００サイクルを満たさない。
これに対して、本発明によれば、３０回×５＝１５０サ
イクルとなり、仕様を満たしている。
【００９０】さらに、本実施例のＤＬＬにおいては、カ
ウンタ４０から出力されるタップ切替信号を、グレイコ
ードとしたことで、タップ切替時に、ハザードは生じ
ず、安定動作を実現し、信頼性を向上させる。
【００９１】次に、本発明の第４の実施例について説明
する。図４は、ＤＤＲ−ＳＤＲＡＭに用いられるＤＬＬ
の構成を示す図である。図４を参照すると、入力信号を
入力する入力バッファ８０と、入力バッファ８０の出力
を遅延させ、複数のタップからそれぞれ異なる遅延時間
の信号を出力する遅延回路１０と、遅延回路１０の奇数
番目のタップの信号ｏｄｄを選択して出力するマルチプ
レクサ２０ｏと，遅延回路１０の偶数番目のタップから
の信号ｅｖｅｎを選択して出力するマルチプレクサ２０
ｅと、マルチプレクサ２０ｏ、２０ｅからの出力（ｏｄ
ｄ、ｅｖｅｎ）を第１、第２の信号として入力し、遅延
時間を微調整する微調遅延回路３０を備え、微調遅延回
路３０の出力信号（エッジ）に基づき、読み出しデータ
（不図示のメモリセルアレイからの読み出しデータ）を
選択するマルチプレクサ７０と、マルチプレクサ７０の
出力を入力しＤＱｊとして出力する出力バッファ９０と
を備え、微調遅延回路３０の出力信号を入力し、マルチ
プレクサ７０の遅延時間分遅延させるダミーのマルチプ
レクサ７１と、出力バッファ９０、入力バッファ８０と
等しい遅延時間のダミーバッファ９１、８１を備え、入
力バッファ８０の出力クロックと、ダミーバッファ８１
の出力信号とを入力とし位相の遅れ、進みを検出する位
相検知器５０と、位相検知器５０の出力に基づきアッ
プ、ダウンカウントするカウンタ４０と、を備え、マル
チプレクサ２０ｏ、２０ｅは、カウンタ４０の出力に基
づき、遅延回路１０の奇数番目のタップと偶数番目のタ
ップをそれぞれ選択する。微調遅延回路３０が、上記補
間回路で構成され、内分比を設定する信号ＳＥＬ０、Ｓ
ＥＬ１、ＳＥＬ２はカウンタ４０のカウント値の下位３
ビットが供給され、電流値を切り替え、定電流源のバイ
アスを供給し、ノードＯＵＴを引き抜く速度の調整が行
われ、出力信号の位相の微調整が行われる。
【００９２】この実施例でも、前記第３の実施例と同様
にして、カウンタ４０から、マルチプレクサ２０ｏ、２
０ｅに供給される制御信号は、カウンタ４０の上位ビッ
ト（下位３ビットを除く）とされる。また、マルチプレ
クサ２０ｏ、２０ｅにおいて、遅延回路１０のタップを
選択する制御信号のコードは、グレイコード（Ｇｒｅｙ
ｃｏｄｅ）が供給される。カウンタは、グレイコード
カウンタとして構成される。本実施例のＤＬＬにおいて
は、カウンタ４０から出力されるタップ切替信号を、グ
レイコードとしたことで、タップ切替時に、ハザードは
生じない。本実施例において、図３の遅延ステップ制御
回路６０を備えた構成としてもよいことは勿論である。
【００９３】図６は、図３、図４に示したＤＬＬの構成
において、粗調遅延回路（ＣＤＬ；Coarce Delay Lin
e）と、粗調遅延回路の出力から奇位相信号と偶位相信
号を選択出力するマルチプレクサ（ＭＵＸ）と、微調遅
延回路（ＦＤＬ：Fine DelayLine）の接続構成の一例を
示す図である。図３、図４に示した遅延回路１０は、粗
調遅延回路（ＣＤＬ）１０１〜１０４に対応しており、
微調遅延回路３０は、ＦＤＬ（Fine Delay Line）１１
０に対応しており、図１、図２を参照して説明した補間
回路である。
【００９４】図６を参照すると、ＣＤＬ１０１は、第０
番目奇位相ＣＯＵＴＯ０、第０番目偶数位相ＣＯＵＴＥ
0の信号を出力し、ＣＤＬ１０２は、ＣＤＬ１０１の出
力を入力し、第１番目奇位相ＣＯＵＴＯ１、第１番目偶
数位相ＣＯＵＴＥ１の信号を出力し、ＣＤＬ１０３は、
ＣＤＬ１０２の出力を入力し、第２番目奇位相ＣＯＵＴ
Ｏ２、第２番目偶数位相ＣＯＵＴＥ２の信号を出力し、
ＣＤＬ１０４は、ＣＤＬ１０３の出力を入力し、第３番
目奇位相ＣＯＵＴＯ３、第１番目偶数位相ＣＯＵＴＥ３
の信号を出力し、第０乃至第３の奇位相ＣＯＵＴＯ０〜
３は、マルチプレクサ１０５に入力され、カウンタの出
力である選択信号によりその一つが選択され、第０乃至
第３の偶相ＣＯＵＴＥ０〜３は、マルチプレクサ１０６
に入力され、カウンタの出力である選択信号によりその
一つが選択され、マルチプレクサ１０５，マルチプレク
サ１０６の出力は、それぞれ、次の段のマルチプレクサ
１０７，マルチプレクサ１０８に入力され、マルチプレ
クサ１０７，マルチプレクサ１０８の出力が補間回路１
１０に入力される。
【００９５】図７は、図６の粗調遅延回路（ＣＤＬｊ）
一段の構成を示す図である。入力信号ＣＤＬｊを入力と
するインバータ２１１の後段に、２段一組のインバータ
対が７組直列接続され、最後尾にインバータ２２６が接
続されて出力端子に接続されＣＤＬｊ＋１が出力され、
８段の遅延段を構成している。
【００９６】入力信号ＣＤＬｊを入力とするインバータ
２１１の後段には、トライステートインバータ（クロッ
クドインバータ）３１１が接続され、トライステートイ
ンバータ３１１の出力ノードには、遅延段を構成するイ
ンバータ対の偶数番目の組（２１４と２１５、２１８と
２１９、２２２と２２３）の出力が、トライステートイ
ンバータ３１３、３１５、３１７を介して接続されてお
り、バッファ２２７に入力に接続され、バッファ２２７
の出力が奇数位相出力端子ＣＯＵＴＯｊに接続されてお
り、遅延段の第1組を構成するインバータ対２１２、２
１３の出力がトライステートインバータ３１２に接続さ
れ、トライステートインバータ３１２の出力には、遅延
段を構成するインバータ対の奇数番目の組（２１６と２
１７、２２０と２２１、２２４と２２５）の出力が、ト
ライステートインバータ３１４、３１６、３１８を介し
て接続されてており、バッファ２２８に入力に接続さ
れ、バッファ２２８の出力が奇数位相出力端子ＣＯＵＴ
Ｅｊに接続されている。
【００９７】トライステートインバータの出力イネーブ
ルを制御する制御信号ＳＥＬＯ４Ｎ５Ｎ〜ＳＥＬＥ４Ｎ
５Ｔのうち、トライステートインバータ３１１、３１
３、３１５、３１７の一つ、トライステートインバータ
３１２、３１４、３１６、３１８の一つを選択される。
【００９８】図８は、図６のマルチプレクサ（ＭＵＸ）
の構成及びその接続関係を示す図である。図８を参照す
ると、マルチプレクサ１０５ａでは、２ビットの選択信
号ＳＥＬＯ６、ＳＥＬＯ７で、０番目から３番目の奇位
相信号ＣＯＵＴＯ０、ＣＯＵＴＯ１、ＣＯＵＴＯ２、Ｃ
ＯＵＴＯ３の一つが選択される。
【００９９】マルチプレクサ１０５ｂでは、２ビットの
選択信号ＳＥＬＯ６、ＳＥＬＯ７で、７番目から４番目
の奇位相信号ＣＯＵＴＯ７、ＣＯＵＴＯ６、ＣＯＵＴＯ
５、ＣＯＵＴＯ４の一つが選択される。
【０１００】マルチプレクサ１０５ｃでは、２ビットの
選択信号ＳＥＬＯ６、ＳＥＬＯ７で、８番目から１１番
目の奇位相信号ＣＯＵＴＯ８、ＣＯＵＴＯ９、ＣＯＵＴ
Ｏ１０、ＣＯＵＴＯ１１の一つが選択される。
【０１０１】マルチプレクサ１０５ｄでは、２ビットの
選択信号ＳＥＬＯ６、ＳＥＬＯ７で、１５番目から１２
番目の奇位相信号ＣＯＵＴＯ１５、ＣＯＵＴＯ１４、Ｃ
ＯＵＴＯ１３、ＣＯＵＴＯ１２の一つが選択される。
【０１０２】マルチプレクサ１０７では、２ビットの選
択信号ＳＥＬＯ８、ＳＥＬＯ９で、４つのマルチプレク
サ１０５ａ、１０５ｂ、１０５ｃ、１０５ｄの出力の一
つが選択される。
【０１０３】なお、選択信号ＳＥＬＯ６、ＳＥＬＯ７の
コードは、グレイコードであるため、マルチプレクサ１
０５ｂとマルチプレクサ１０５ｄの入力信号の順番（配
列）は、逆順とされている。
【０１０４】図１１は、図２に示した補間回路の特性
（リニアリティ）を解析した結果を示す図である。図１
１において、黒丸、白丸、黒四角、白抜き四角は、トラ
ンジスタのサイズをパラメータとして、＃０〜＃７（図
２の制御信号ＳＥＬ０〜ＳＥＬ２で決定される）の各コ
ードでの遅延時間の変化を示している。図１１におい
て、破線で示す直線が、理想値である。図１１からも、
この実施例の補間回路によれば、出力信号の遅延時間が
線形であり、コード＃７で理想値と一致している。
【０１０５】以上、本発明を、上記実施例に即して説明
したが、本発明は、上記実施例の構成にのみ限定される
ものでなく、特許請求の範囲の請求項の発明の範囲で、
当業者であれば、なし得るであろう各種、変形、修正を
含むことであることは勿論である。
【０１０６】
【発明の効果】以上説明したように、本発明に係る補間
回路によれば、出力信号が出力される出力端子に接続す
るノードと第１の電源間に挿入されている第１のスイッ
チと、第１の信号と第２の信号がともに第１の論理値の
ときに前記第１のスイッチをオン状態とする手段と、第
１の定電流源と、前記第１の信号が第２の論理値のとき
にオン状態とされる第２のスイッチとが直列形態に接続
されている第１の直列回路と、第２の定電流源と、前記
第２の信号が第２の論理値のときにオン状態とされる第
３のスイッチとが直列形態に接続されている第２の直列
回路と、を備え、前記第１の直列回路と前記第２の直列
回路とが、前記出力端子に接続するノードと第２の電源
間に、互いに並列形態に接続されている波形合成部と、
前記波形合成部の前記第１電流源と前記第２の電流源に
それぞれ流れる電流値を、前記内分比に対応した値に設
定するバイアス制御部と、を備えたことにより、消費電
流の低減を図りながら、高精度の補間を実現することが
できる。
【０１０７】また本発明に係るＤＬＬによれば、タップ
切替信号としてクレーコードを用いたことにより、遅延
回路の出力タップ切替時のハザードは生じない。このた
め、信頼性、安定動作を実現することができる。
【０１０８】さらに、本発明に係るＤＬＬによれば、カ
ウンタの出力により、遅延回路（ディレイライン）のタ
ップを切替える構成としたことにより、シフトレジスタ
構成の場合と比べて、初期値設定を最小のサイクルで設
定することができ、ロックに要するサイクルを縮減す
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第２の実施例の構成を示す図である。
【図３】本発明の第３の実施例の構成を示す図である。
【図４】本発明の第４の実施例の構成を示す図である。
【図５】本発明の実施例のＤＬＬ回路の動作を説明する
ための図である。
【図６】本発明の一実施例の粗調遅延回路（ＣＤＬ）と
マルチプレクサ（ＭＵＸ）と微調遅延回路（ＦＤＬ）の
接続構成を示す図である。
【図７】本発明の一実施例の粗調遅延回路（ＣＤＬ）の
構成を示す図である。
【図８】本発明の一実施例のマルチプレクサ（ＭＵＸ）
の構成を示す図である。
【図９】（ａ）はグレイコードを説明するための図、
（ｂ）はグレイコード生成回路の一例を示す図である。
【図１０】（ａ）はバイナリコードにおけるハザードの
発生を説明するための図、（ｂ）はバイナリコードによ
ってタップ切替信号を生成する回路の構成を示す図であ
る。
【図１１】本発明の一実施例の補間回路の特性を説明す
るための図である。
【図１２】従来の補間回路の構成（特開２００１−５６
７２３号公報）を示す図である。
【図１３】シフトレジスタを用いた構成のロック動作を
説明するための図である。
【図１４】従来の補間回路の別の構成（特開２００１−
５６７２３号公報）を示す図である。
【図１５】シフトレジスタを用いたクロック遅延回路の
構成を示す図である。
【符号の説明】
１ 波形合成部 ２ バイアス制御部 １０ 遅延回路 １０１〜１０２ｎ 遅延素子 ２０ｏ、２０ｅ マルチプレクサ ３０ 微調遅延回路 ４０ カウンタ ５０ 位相検知器（ＰＤ） ６０ 遅延ステップ制御回路 ７０ マルチプレクサ（ＭＵＸ） ７１ ダミーのマルチプレクサ ７４ａ〜７４ｄ、７６ａ〜７６ｄ クロックドインバー
タ ７８ インバータ ８０ 入力バッファ ８０ａ 差動増幅器 ８０ｂ インバータ ８１ 入力バッファのダミーバッファ ９０ 出力バッファ ９１ 出力バッファのダミーバッファ １０１〜１０４ 粗調遅延回路（ＣＤＬ） １０５、１０６、１０７，１０８ マルチプレクサ（Ｍ
ＵＸ） １１０ 微調遅延回路（ＦＤＬ） １６８ 補間回路 １６８ａ 定電流源 １６８ｂ〜１６８ｅ ｐＭＯＳ １６８ｇ、１６８ｈ 差動増幅回路 ２１１〜２２６ インバータ ２２７、２２８ バッファ ３１１〜３１８ トライステートインバータ １０３６ 遅延クロック生成部 １０５４ 遅延回路 １０５６ 遅延段活性回路 １０５８ 第１スイッチ回路 １０６０ 第１シフトレジスタ １０６２ 第２スイッチ回路 １０６４ 第２シフトレジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３５４Ｃ Ｆターム(参考） 5B079 CC02 CC14 DD06 DD13 5J001 AA04 BB00 BB09 BB10 BB12 BB22 BB25 CC00 DD09 5J106 AA04 CC21 CC58 CC59 DD10 DD17 GG10 HH02 KK11 KK12 LL00 5M024 AA04 AA51 BB30 BB34 DD83 GG02 HH09 JJ03 JJ38 PP01 PP02 PP03 PP07 PP10

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】第１の信号と第２の信号とを入力し、前記
    第１の信号と前記第２の信号の位相差を予め設定された
    内分比で分割した値に対応する位相の出力信号を生成し
    て出力する補間回路であって、 前記出力信号が出力される出力端子に接続するノードと
    第１の電源間に挿入されている第１のスイッチ素子と、 前記第１の信号と前記第２の信号がともに第１の論理値
    のときに前記第１のスイッチ素子をオン状態とする手段
    と、 第１の定電流源と、前記第１の信号が第２の論理値のと
    きにオン状態とされる第２のスイッチ素子とが直列形態
    に接続されている第１の直列回路と、 第２の定電流源と、前記第２の信号が第２の論理値のと
    きにオン状態とされる第３のスイッチ素子とが直列形態
    に接続されている第２の直列回路と、 を備え、 前記第１の直列回路と前記第２の直列回路とが、前記出
    力端子に接続するノードと第２の電源間に、互いに並列
    形態に接続されている波形合成部と、 前記波形合成部の前記第１電流源と前記第２の電流源に
    それぞれ流れる電流値を、前記内分比に対応した値に設
    定するバイアス制御部と、 を備えている、ことを特徴とする補間回路。
  2. 【請求項２】第１の信号と第２の信号とを入力し、前記
    第１の信号と前記第２の信号の位相差を、入力される制
    御信号により設定される内分比で分割した値に対応する
    位相の出力信号を生成して出力する補間回路であって、 前記出力信号が出力される出力端子に接続するノードと
    第１の電源間に挿入されている第１のスイッチ素子と、 前記第１の信号と前記第２の信号がともに第１の論理値
    のときに前記第１のスイッチ素子をオン状態とする手段
    と、 第１の定電流源と、前記第１の信号が第２の論理値のと
    きにオン状態とされる第２のスイッチ素子とが直列形態
    に接続されている第１の直列回路と、 第２の定電流源と、前記第２の信号が第２の論理値のと
    きにオン状態とされる第３のスイッチ素子とが直列形態
    に接続されている第２の直列回路と、 を備え、 前記第１の直列回路と前記第２の直列回路とが、前記出
    力端子に接続するノードと第２の電源間に、互いに並列
    形態に接続されている波形合成部と、 前記制御信号に基づき、電流値の比が前記内分比に対応
    した第１の電流と第２電流を生成する手段と、前記第１
    の電流と前記第２の電流の電流値に対応する電流が、前
    記波形合成部の前記第１電流源と前記第２の電流源にそ
    れぞれ流れるように制御する手段と、を備えたバイアス
    制御部と、 を備えている、ことを特徴とする補間回路。
  3. 【請求項３】第１の信号と第２の信号とを入力し、前記
    第１の信号と前記第２の信号の位相差を、入力される制
    御信号により設定される内分比で分割した値に対応する
    位相の出力信号を生成して出力する補間回路であって、 前記出力信号が出力される出力端子に接続するノードの
    充電パスに挿入されている第１のスイッチ素子と、 前記第１の信号と前記第２の信号がともに第１の論理値
    のとき、前記第１のスイッチ素子をオンして、前記出力
    端子に接続するノードを充電する手段と、 を備え、 前記第１の信号と前記第２の信号のそれぞれに対応して
    設けられ、前記出力端子に接続するノードに接続する第
    １の放電パスと第２の放電パスとを備え、 前記第１の放電パスには、第１の電流源と、前記第１の
    信号に基づきオン及びオフが制御される第２のスイッチ
    素子と、が直列形態に挿入されており、 前記第２の放電パスには、第２の電流源と、前記第２の
    信号に基づきオン及びオフが制御される第３のスイッチ
    素子と、が直列形態に挿入されており、 前記第１の信号と前記第２の信号の少なくとも一つが第
    ２の論理値のとき、前記第２のスイッチ素子及び前記第
    ３のスイッチ素子の少なくとも一つがオンし、前記出力
    端子に接続するノードを放電する波形合成部と、 前記波形合成部の前記第１電流源と前記第２の電流源の
    バイアスを制御するバイアス制御部であって、前記制御
    信号に基づき、二組の電流パスに挿入されたスイッチが
    オン及びオフされ、電流値の比が前記内分比に対応した
    第１の電流と第２電流を生成する手段と、前記第１の電
    流と前記第２の電流の電流値に対応する電流が、前記波
    形合成部の前記第１電流源と前記第２の電流源にそれぞ
    れ流れるように制御する手段と、を備えたバイアス制御
    部と、 を備えている、ことを特徴とする補間回路。
  4. 【請求項４】第１の信号と第２の信号とを入力し、前記
    第１の信号と前記第２の信号の位相差を、入力される制
    御信号により設定される内分比で分割した値に対応する
    位相の出力信号を生成して出力する補間回路であって、 前記第１の信号と前記第２の信号を入力し、前記第１の
    信号と前記第２の信号の所定の論理演算結果を出力する
    論理回路と、 前記出力信号が出力される出力端子に接続するノード
    と、第１の電源との間に挿入され、前記論理回路の出力
    信号が制御端子に入力されてオン及びオフが制御される
    第１のスイッチ素子と、 第１の電流源と、前記第１の信号が制御端子に入力され
    てオン及びオフが制御される第２のスイッチ素子とが直
    列形態に接続されてなる第１の直列回路と、 第２の電流源と、前記第２の信号が制御端子に入力され
    てオン及びオフが制御される第３のスイッチ素子とが直
    列形態に接続されてなる第２の直列回路と、 を備え、 前記第１の直列回路と前記第２の直列回路とが、前記出
    力端子に接続するノードと前記第２の電源との間に、並
    列形態に接続されてなる波形合成部と、 前記波形合成部の前記第１電流源と前記第２の電流源の
    バイアスを制御するバイアス制御部であって、前記制御
    信号に基づき、二組の電流パスに挿入されたスイッチが
    オン及びオフされ、電流値の比が前記内分比に対応した
    第１の電流と第２電流を生成する手段と、前記第１の電
    流と前記第２の電流の電流値に対応する電流が、前記波
    形合成部の前記第１電流源と前記第２の電流源にそれぞ
    れ流れるように制御する手段と、を備えたバイアス制御
    部と、 を備えている、ことを特徴とする補間回路。
  5. 【請求項５】前記第１の電流源と前記第２のスイッチ素
    子との接続点ノードを、予備放電又は予備充電する第１
    のプリチャージ回路を備え、 前記第２の電流源と前記第３のスイッチ素子との接続点
    ノードを、予備放電又は予備充電する第２のプリチャー
    ジ回路を備えている、ことを特徴とする請求項４記載の
    補間回路。
  6. 【請求項６】前記第１のプリチャージ回路が、前記第１
    の電源と、前記第１の電流源と前記第２のスイッチ素子
    との接続点ノードと、の間に挿入され、前記論理回路の
    出力が制御端子に入力されてオン及びオフが制御される
    第４のスイッチ素子からなり、 前記第２のプリチャージ回路が、前記第１の電源と、前
    記第２の電流源と前記第３のスイッチ素子との接続点ノ
    ードと、の間に挿入され、前記論理回路の出力が制御端
    子に入力されてオン及びオフが制御される第５のスイッ
    チ素子からなる、ことを特徴とする請求項５記載の補間
    回路。
  7. 【請求項７】前記バイアス制御部が、定電流源と、前記
    定電流源に一端が共通に接続され、前記制御信号が制御
    端子に入力されてオン及びオフされるスイッチ素子と、
    前記制御信号の反転信号が制御端子に入力されて、オン
    及びオフされるスイッチ素子からなるスイッチ素子対か
    らなる回路を複数組備え、 前記複数組の回路のスイッチ素子対のうち、前記制御信
    号が制御端子に入力されるスイッチ素子群に流れる電流
    の合計が、前記第１の電流値とされ、前記第１の電流値
    と等しい電流値が、前記第１の電流源に流れるように
    し、 前記制御信号の反転信号が制御端子に入力されるスイッ
    チ素子群に流れる電流の合計が前記第２の電流値とさ
    れ、前記第２の電流値と等しい電流値が、前記第２の電
    流源に流れるように制御する手段を備えている、ことを
    特徴とする請求項２乃至４のいずれか一に記載の補間回
    路。
  8. 【請求項８】前記バイアス制御部において、前記複数組
    の回路の前記定電流源の電流値が、前記複数組の回路毎
    に、重み付けされた値とされている、ことを特徴とする
    請求項７記載の補間回路。
  9. 【請求項９】前記複数組の回路のスイッチ素子対のう
    ち、前記制御信号が制御端子に入力される前記スイッチ
    素子群に流れる電流の合計が、ダイオード接続された第
    １のトランジスタに流れ込み、前記第１のトランジスタ
    の制御端子は、前記第１の電流源を構成するトランジス
    タの制御端子に接続されており、 前記制御信号の反転信号が制御端子に入力される前記ス
    イッチ素子群に流れる電流の合計が、ダイオード接続さ
    れた第２のトランジスタに流れ込み、前記第２のトラン
    ジスタの制御端子は、前記第２の電流源を構成するトラ
    ンジスタの制御端子に接続されている、ことを特徴とす
    る請求項７記載の補間回路。
  10. 【請求項１０】前記バイアス制御部が、パワーダウン制
    御信号を入力し、前記パワーダウン制御信号がアクティ
    ブとされスタンバイ状態のとき、前記バイアス制御部の
    前記定電流源の電流パスがオフされる構成とされてい
    る、ことを特徴とする請求項７記載の補間回路。
  11. 【請求項１１】前記パワーダウン制御信号がアクティブ
    とされ、スタンバイ状態のとき、前記波形合成部の前記
    第１の電流源と前記第２の電流源に、所定のバイアスを
    供給する手段を備えている、ことを特徴とする請求項１
    ０記載の補間回路。
  12. 【請求項１２】第１の入力端子と第２の入力端子より第
    １の信号と第２の信号とを入力し、前記第１の信号と前
    記第２の信号の位相差を、制御信号入力端子より入力さ
    れる制御信号により設定される内分比で分割した値に対
    応する位相の出力信号を生成して出力端子から出力する
    補間回路であって、 前記第１の信号と前記第２の信号とを入力し前記第１及
    び第２の信号の所定の論理演算結果を出力する論理回路
    と、 前記出力端子に接続するノードと、第１の電源との間に
    挿入され、前記論理回路の出力信号が制御端子に入力さ
    れてオン及びオフが制御される第１のトランジスタと、 第１の電流源トランジスタと、前記第１の信号が制御端
    子に入力されてオン及びオフが制御される第２のトラン
    ジスタと、が直列形態に接続されてなる第１の直列回路
    と、 第２の電流源トランジスタと、前記第２の信号が制御端
    子に入力されてオン及びオフが制御される第３のトラン
    ジスタとが直列形態に接続されてなる第２の直列回路
    と、 を備え、 前記第１の直列回路と前記第２の直列回路とが、前記ノ
    ードと前記第２の電源との間に、並列形態に接続されて
    なる波形合成部と、 前記内分比の比率を規定する制御信号に基づき、前記内
    分比に応じた電流値が前記波形合成部の前記第１の電流
    源と前記第２の電流源にそれぞれ流れるように制御する
    バイアス制御部を備え、 前記バイアス制御部は、前記第１電源に接続される定電
    流源トランジスタと、前記定電流源トランジスタと、前
    記第１の定電流源トランジスタの制御端子に接続される
    第１のノードとの間に接続され、前記内分比を規定する
    制御信号が制御端子に入力されてオン及びオフされる第
    １のスイッチトランジスタと、前記定電流源トランジス
    タと、前記第２の定電流源トランジスタの制御端子に接
    続される第２のノードとの間に接続され、内分比を規定
    する前記制御信号の反転信号が制御端子に入力されてオ
    ン及びオフされる第２のスイッチトランジスタと、から
    なる回路を複数組備え、 前記複数組の回路の前記第１のスイッチトランジスタ群
    と前記第１のノードとの接続点は、ダイオード接続され
    た第４のトランジスタに接続され、ダイオード接続され
    た前記第４のトランジスタの制御端子は、前記第１の定
    電流源トランジスタの制御端子に共通接続され、 前記複数組の回路の前記第２のスイッチトランジスタ群
    と前記第２のノードとの接続点は、ダイオード接続され
    た第５のトランジスタに接続され、ダイオード接続され
    た第５のトランジスタの制御端子は、前記第２の定電流
    源トランジスタの制御端子に共通接続されている、こと
    を特徴とする補間回路。
  13. 【請求項１３】前記バイアス制御部が、パワーダウン制
    御信号を入力し、前記パワーダウン制御信号がアクティ
    ブとされスタンバイ状態のとき、前記複数組の回路の各
    々は、前記第１電源に接続される定電流源トランジスタ
    がオフとされ、 ダイオード接続された前記第４、第５のトランジスタ
    と、第２電源間の電流パスもオフ状態とされ、 前記波形合成部の前記第１の電流源トランジスタと前記
    第２の電流源トランジスタに所定のバイアスを供給する
    手段を備えている、ことを特徴とする請求項１２記載の
    補間回路。
  14. 【請求項１４】入力される基準信号を入力して遅延さ
    せ、複数のタップからそれぞれ異なる遅延時間の信号を
    出力する遅延回路と、 前記遅延回路の奇数番目のタップの一つと、前記遅延回
    路の偶数番目のタップの一つとを選択し、選択された各
    々のタップより、奇位相の信号と偶位相の信号とをそれ
    ぞれ出力する第１のマルチプレクサ及び第２のマルチプ
    レクサと、 前記第１のマルチプレクサと前記第２のマルチプレクサ
    からそれぞれ出力される奇位相の信号と偶位相の信号と
    を、第１の信号及び第２の信号として入力し、遅延時間
    を微調整した信号を出力する微調遅延回路と、 前記微調遅延回路の出力信号と前記基準信号とを入力と
    しこれらの信号の位相差を検知する位相検知器と、 前記位相検知器の出力に基づきカウント値を可変させる
    カウンタと、 を備え、 前記第１のマルチプレクサ及び前記第２のマルチプレク
    サは、前記カウンタの出力に基づき、前記遅延回路の偶
    数番目のタップと、前記遅延回路の奇数番目のタップを
    それぞれ選択する遅延ロックループ回路において、 前記微調遅延回路が、請求項１乃至１２のいずれか一の
    補間回路よりなる、 ことを特徴とする遅延ロックループ回路。
  15. 【請求項１５】入力信号を入力する入力バッファと、 前記入力バッファの出力を入力して遅延させ、複数のタ
    ップからそれぞれ異なる遅延時間の信号を出力する遅延
    回路と、 前記遅延回路の奇数番目のタップの一つと、前記遅延回
    路の偶数番目のタップの一つとを選択し、選択された各
    々のタップより、奇位相の信号と偶位相の信号とをそれ
    ぞれ出力する第１のマルチプレクサ及び第２のマルチプ
    レクサと、 前記第１のマルチプレクサと前記第２のマルチプレクサ
    からそれぞれ出力される奇位相の信号と偶位相の信号と
    を、第１の信号及び第２の信号として入力し、遅延時間
    を微調整した信号を出力する微調遅延回路と、 入力されるデータを、前記微調遅延回路の出力を切替信
    号として、選択出力する第３のマルチプレクサと、 前記第３のマルチプレクサの出力を入力して出力データ
    として出力する出力バッファと、 前記微調遅延回路の出力を入力し前記第３のマルチプレ
    クサの遅延時間と等価の遅延時間の第４のマルチプレク
    サと、 前記第４のマルチプレクサの出力を入力し、前記出力バ
    ッファの遅延時間と等価のダミーの第１のバッファと、 前記第１のバッファの出力を入力し、前記入力バッファ
    の遅延時間と等価のダミーの第２のバッファと、 前記第２のバッファの出力信号と前記入力バッファの出
    力信号とを入力とし、これらの信号の位相差を検知する
    位相検知器と、 前記位相検知器の出力に基づきカウント値を可変させる
    カウンタと、 を備え、 前記第１のマルチプレクサ及び前記第２のマルチプレク
    サは、前記カウンタの出力に基づき、前記遅延回路の偶
    数番目のタップと、前記遅延回路の奇数番目のタップを
    それぞれ選択し、 前記微調遅延回路が、請求項１乃至１２のいずれか一の
    補間回路よりなる、 ことを特徴とする遅延ロックループ回路。
  16. 【請求項１６】前記カウンタのカウントアップ、カウン
    トダウンのステップを可変させる手段を備えている、こ
    とを特徴とする請求項１４又は１５記載の遅延ロックル
    ープ回路。
  17. 【請求項１７】前記補間回路が、前記カウンタから出力
    される所定ビットのカウント値を、内分比を制御する制
    御信号として入力し、前記制御信号に基づき、前記第１
    の信号と前記第２の信号の位相差を内分した位相に対応
    した信号を出力する、ことを特徴とする請求項１４又は
    １５記載の遅延ロックループ回路。
  18. 【請求項１８】前記第１のマルチプレクサ及び前記第２
    のマルチプレクサにおいて、前記遅延回路のタップを切
    替えるための制御信号のコードが、グレイコードからな
    る、ことを特徴とする請求項１４又は１５記載の遅延ロ
    ックループ回路。
  19. 【請求項１９】前記カウンタがカウント値としてグレイ
    コードを出力する、ことを特徴とする請求項１４又は１
    ５記載の遅延ロックループ回路。
  20. 【請求項２０】前記遅延回路が、複数段の粗調整用遅延
    回路よりなり、 前記奇数番目、偶数番目のタップを選択する前記第１及
    び第２のマルチプレクサが、それぞれ、複数個の前記粗
    調整用遅延回路の出力信号を入力しこのうちの一つを選
    択信号に基づき選択する１段目の複数のマルチプレクサ
    と、 前記１段目の複数の前記マルチプレクサの出力の一つを
    選択する２段目のマルチプレクサと、 を備え、 前記２段目のマルチプレクサから出力される奇位相、偶
    位相の信号が、微調用の遅延回路をなす前記補間回路に
    入力される、ことを特徴とする請求項１４又は１５記載
    の遅延ロックループ回路。
  21. 【請求項２１】請求項１乃至１３のいずれか一に記載の
    補間回路を備えた半導体集積回路装置。
  22. 【請求項２２】請求項１４乃至２０のいずれか一に記載
    の遅延ロックループ回路を備えた半導体集積回路装置。
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