JP2010536267A - クロック・ジッタを測定する回路装置および方法 - Google Patents

Abstract

一実施形態では、回路装置の遅延チェーンにおいてクロック信号を受信すること、及び、該遅延チェーン内の選択される点において該クロック信号の値を決定すること、を含む方法が開示される。該方法は又、該値が該クロック信号のエッジの検出を示さない場合には、該選択される点を調整することを含む。

Description

本開示は一般にクロック・ジッタを測定する回路装置および方法に係る。

一般に、回路装置内部、殊に、同期デジタル回路装置内部のクロック信号の時間的安定性は性能に影響を与え得る。短期間のクロック揺らぎ、即ちクロック・ジッタ、はタイミング制約違反の危険に起因してシステム性能を低下させ得る。クロック・ジッタはコア・プロセッサ（core processor）が動作することが出来る最大周波数に影響するが故に、クロック・ジッタは回路装置におけるパラメトリック歩留まり制限（parametric yield limitation）をもたらす。従来の技術では、プロセッサ周波数の減少を正確に測定することは困難なことがある。部分的には、測定点の挿入は、又クロック信号に擾乱を与え得るためである。例えば、クロック・ジッタを測定する外部の試験プローブ（probe）は、容量（capacitances）、誘導（inductances）、インピーダンス（impedance）不整合、及びその他の異常を生じさせることによって、付加的なクロック揺らぎをもたらして、クロック信号に擾乱を与えることがある。

クロック・ジッタをより正確に測定するために、オンチップ・テスト（on-chip test）構造が回路装置に設けられてきた。オンチップ・テスト構造は多数のフリップ・フロップ（flip-flop）を含み遅延チェーンに沿った複数のサンプリング点においてクロック値を取得することが出来る。しかしながら、クロック信号を精確にサンプリングするためには、多数のサンプリング点が使用され、それ故多数のフリップ・フロップが使用される。多数のフリップ・フロップは回路全体の相当な面積を占めることがあり得る。更に、そのようなテスト構造に関連付けられる精度は、一般的には、遅延チェーンの各素子の挿入遅延（insertion delay）に制限される。例えば、もし遅延チェーン中の各素子が２０ピコ秒の遅延を有するならば、該遅延チェーン中の素子間でなされる測定の精度はプラス又はマイナス２０ピコ秒に制限されると云える。１ギガヘルツを超える周波数で動作するプロセッサ回路では、４０ピコ秒の遅延マージン（margin）は検出されるクロック・ジッタに重大な不確定量を表すと言える。該クロック・ジッタは、該検出されるクロック・ジッタの不確定マージンよりも大きな動作マージンを加えることによって対処されることが出来る。この動作マージンは回路装置が動作できる周波数を制限する。

更に、一度特定の設計の回路でクロック・ジッタを測定してとしても、設計変更でジッタを低減させることが出来るかどうかを判定することは困難なまま残る。過剰なジッタ・マージンは回路基板の利用面積を増大させ、電力消費を増大させ、そして特定の設計に対するタイム・ツー・マーケット（time to market）を増大させ得る一方、不十分なジッタ・マージンは品質低下と故障数の増大または歩留まり低下をもたらす可能性がある。従って、クロック・ジッタを測定する改善された回路装置と方法に対する必要性がある。

特別な実施形態では、回路装置の遅延チェーンに沿ってクロック信号を送ること、及び、該遅延チェーン内の選択される点で該クロック信号の値を決定すること、を含む方法が開示される。該方法は又、該値が該クロック信号の所望の部分の検出を示さない場合、該選択される点の位置を調整することを含む。

別の特別な実施形態では、複数の遅延素子から構成される遅延チェーンを含む回路装置が開示される。該遅延チェーンはクロック信号に応答する。該回路装置は又、ロジック回路と遅延チェーンに応答する複数の入力を持つ階層マルチプレクサ（multiplexer）回路と、を含む。該ロジック回路は該階層マルチプレクサを制御して、該遅延チェーン内部の選択される点におけるクロック信号の値を決定し、そして、該値が該クロック信号のエッジを示さない場合、該選択される点を調整する。

また別の特別な実施形態では、回路装置の遅延チェーンにおいてクロック信号を受信すること、及び、クロック周期を決定するために該遅延チェーン内部で該クロック信号のエッジの位置を決定すること、を含む方法が開示される。クロック信号のエッジの位置を見出すことは、遅延チェーン内部の選択される点におけるクロック信号の値を繰返し決定すること、及び、該値が該クロック信号のエッジを示すまで該選択される点を調整すること、を含む。該方法は又、該クロック信号のエッジの位置を公称クロック信号のエッジの位置と比較して、クロック・ジッタの測定値を決定することを含む。

更に別の特別な実施形態では、回路装置の遅延チェーンに沿ってクロック信号を通すための手段、及び、選択される点で該クロック信号の値を決定するための手段、を含むプロセッサ装置が開示される。該プロセッサ装置は又、該値が該クロック信号のエッジを示さない場合、該選択される点を調整するための手段を含む。

クロック・ジッタ決定回路の諸実施形態によって提供される１つの特別な利点は、該クロック・ジッタ決定回路がクロック・ジッタを決定するに際して高い精度を達成することにおいて提供され、設計者等がより小さなクロック・ジッタ・マージンを設定して回路装置に対するクロック動作速度を向上させることを可能にする。

別の特別な利点は、該クロック・ジッタ決定回路が、ジッタ補償回路及び／又は従来のクロック・ジッタ決定回路と比べて、回路全体のより小さな面積を占めそしてより少ない動作電力を消費する、ということにおいて提供される。

更に別の特別な利点は、該クロック・ジッタ決定回路が、多様なアプリケーションを実行しているプロセッサ・コア上で長期間に亘って、ジッタを測定するように適応させられる、ということにおいて提供される。

別の特別な利点は、該クロック・ジッタ決定回路が較正なしで動作できる、ということにおいて提供される。

別の利点は、該クロック・ジッタ決定回路がアナログ回路コンポーネントを必要としない、ということにおいて提供される。

本開示のその他の諸態様、諸利点、及び、諸特徴は、下記の諸節、図面の簡単な説明、発明を実施するための形態、及び、特許請求の範囲、を含む本願全体を精査すれば明らかになるであろう。

図１はジッタに起因するタイミング不確定を含むクロック信号を例示するグラフである。 図２はクロック・ジッタを測定するための回路の特別な例示的実施形態のブロック図である。 図３はクロック・ジッタを測定するための回路を含む回路装置の特別な例示的実施形態のブロック図である。 図４は、図２と図３で示された諸回路を使用する、クロック信号のエッジ検出を例示するタイミング図である。 図５は、既知の遅延によってクロック信号のタイミングを調整した後に、図２と図３で示された諸回路を使用する、クロック信号のエッジ検出を例示するタイミング図である。 図６はクロック・ジッタを測定する方法の特別な例示的実施形態の流れ図である。 図７は、測定されたクロック・ジッタに基づいて、回路装置の動作クロックを制御する方法の特別な例示的実施形態の流れ図である。 図８は、クロック・ジッタを測定するための回路を含む、携帯通信装置の特別な例示的実施形態のブロック図である。

図１はジッタに起因するタイミング不確定を含むクロック信号１０２を例示するグラフ１００である。グラフ１００は時間を表すｘ軸と論理レベル又は電圧レベルを表すｙ軸を含む。時間軸は、回路遅延の単位、（ナノ秒のような）絶対時間の単位、その他の単位、或いはこれ等の任意の組合せで、時間を示すことが出来る、ということが理解されるべきである。クロック信号１０２は公称クロック周期１０６を有し、そして、ジッタを持つ検出されたクロック周期１０８を有する。一般には、クロック・ジッタは、時間的に加算されたクロック・サイクルと位相差の歪みであり、従って、クロック・エッジ（立上りエッジ、立下りエッジ又は両者）が歪められることであり得る、或いは、期待される公称クロック・エッジと比較して早く又は遅く到着することであり得る。ジッタによってもたらされる早い立上りクロック・エッジは参照番号１０４と１１２によって一般的に示され、そして、遅延されたクロック・エッジは参照番号１１０によって一般的に示される。

一般に、クロック信号１０２は、ライン１０４とライン１１０によって一般に示されるように、論理低レベルから論理高レベルへの複数の可能な遷移を含むことが出来る。クロック信号１０２は又論理高レベルから論理低レベルへの遷移を含む。更に、論理低レベルから論理高レベルへの次に起こる遷移が１１２で示される。クロック信号１０２は公称クロック周期１０６を有することが出来るけれども、実際のクロック周期は、そのような諸遷移に関連付けられる（即ち、ジッタに基づく）種々の可能なエッジ遷移と遅延に依存して、変化し得る。この例の場合、ジッタを持つ検出されたクロック周期１０８は、該検出されたクロック周期が公称クロック周期よりも短い、という最悪の場合のクロック・ジッタを表す。このことは、従来のシステムでは、設計者がそのようなクロック・ジッタを補償する動作クロック・マージンを組み込んでおかない限り、クロック・ジッタ起因のデータ遷移エラーをもたらす可能性がある。

一般に、図１に関して説明されるジッタは、（第１公称クロック・パルスの立上りエッジから次の公称クロック・パルスの立上りエッジまでの）期待される公称クロック周期と（受信されたクロック・パルスの立上りエッジから次に受信されるクロック・パルスの立上りエッジまでの）検出されたクロック周期との間の差分に係る。しかしながら、クロック・ジッタ値は又クロック信号の立下りエッジから、或いは、クロック信号の選択される位置から、決定されることが出来る、ということが理解されるべきである。

クロック周期を決定することによって、及び、該クロック周期を期待される公称クロック周期と比較することによって、クロック・ジッタを測定するために使用されることが出来る、回路装置２００の特別な例示的実施形態のブロック図、図２を参照する。回路装置２００はクロック入力２０２、可変遅延素子２０４、及び遅延チェーン２０６を含む。遅延チェーン２０６は複数の遅延素子を含み、該素子はバッファ、インバータ、その他の遅延素子、或いはこれ等の任意の組合せであることが出来る。特別な実施形態では、遅延チェーン２０６は、例示されたインバータ２３８、２４０、２４２、と２４４を含む、複数の直列に接続されたインバータを含むことが出来る。クロック入力２０２は、情報源に応答してクロック信号を受信し、該クロック信号は可変遅延素子２０４を介する補償の後遅延チェーン２０６に供給される。一般には、遅延チェーンの複数の直列接続されたインバータのそれぞれによって導入される逐次遅延は公称クロック周期（即ち、期待されるクロック周期）よりもかなり小さい。特別な例示的、非限定的実施形態では、公称クロック周期は１０００ピコ秒であることが出来て、各インバータは約２０ピコ秒の遅延を表すことが出来る。

回路装置２００は又、階層マルチプレクサ回路を含み、該回路は、マルチプレクサ２０８と２１０のような、１又は複数のマルチプレクサ回路の第１階層を含む。該階層マルチプレクサ回路は又、第２階層マルチプレクサ回路２１６を含み、該回路は、遅延チェーン２０６内でクロック信号をサンプリングすることによって、クロック・ジッタを決定するために使用されることが出来る。更に、該階層マルチプレクサ回路は、１又は複数のラッチ（latch）素子２１２と２１４のような、ロジック回路装置を含むことが出来る。特別な例示的実施形態では、該階層マルチプレクサ回路は、マルチプレクサ２２２とラッチ素子２２４のような、マルチプレクサ回路またはロジックの追加の階層を含むことが出来る。

回路装置２００は又遅延チェーン選択ポインタ（pointer）制御器２２８を含み、該制御器は該階層マルチプレクサを制御する。特に、遅延チェーン選択ポインタ制御器２２８は、制御線２３２を介してマルチプレクサ２０８と２１０を制御し、制御線２３４を介してマルチプレクサ２１６を制御し、そして制御線２３６を介してマルチプレクサ２２２を制御する。回路装置２００は、ラッチ素子２２４に応答し、且つ、遅延チェーン２０６内部のある１点でクロック信号のエッジを決定するように適合される、ロジック回路２２６を更に含む。

ロジック回路２２６は、出力２４６におけるクロック信号に関するデータを供給することが出来る。特別な例示的実施形態では、ロジック回路２２６は、遅延チェーン２０６における受信されたクロック信号のクロック周期を特定するために、ソフトウェア又はその他の回路によって使用されることが出来る、値またはその他の指標を出力２４６において提供することが出来る。特別な例示的実施形態では、ロジック回路２２６は、遅延チェーン選択ポインタ制御器２２８に、遅延チェーン・ポインタ補正２４８（帰還制御信号）を提供する。更に、ロジック回路２２６は、可変クロック遅延素子２０４に、クロック遅延補正帰還信号２３５を提供する。

マルチプレクサ２０８と２１０のような、マルチプレクサの第１階層は、遅延チェーン２０６中の異なる複数の点に接続される複数の入力を含み、そして、遅延チェーン２０６中のそれぞれの点からの値を多重化するために、遅延チェーン選択ポインタ制御器２２８によって制御される。例えば、マルチプレクサ２０８は、遅延素子２３８と２４０との間の点においてクロック信号の値を多重化（サンプリング）するために、制御線２３２を介して、遅延チェーン選択ポインタ制御器２２８によって制御されることが出来る。マルチプレクサ２１０も又、遅延チェーン２０６内の遅延素子２４２と２４４との間の点においてクロック信号の値をサンプリングするために、制御線２３２を介して、遅延チェーン選択ポインタ制御器２２８によって制御されることが出来る。マルチプレクサ２０８は該サンプリングされた値をラッチ素子２１２に供給し、そしてマルチプレクサ２１０は該サンプリングされた値をラッチ素子２１４に供給する。

一般に、遅延チェーン２０６の直列に接続されたインバータ（バッファ又は他の遅延素子）のそれぞれは遅延素子の機能を実行する、そして、それぞれはデータが該インバータを通過することに関連付けられる所定の公称遅延を有する。特別な例示的、非限定的実施形態では、公称クロック周期は１０００ピコ秒であることが出来て、各インバータは約２０ピコ秒の遅延を表すことが出来る。クロック・ジッタを測定するために遅延チェーン２０６を使用して、各インバータによって表わされる遅延は、測定の粒度（即ち、所与のサンプルに対する誤差マージン）を決定する。例えば、特別な例示的実施形態では、２つの遅延素子間で行われる測定は約プラス又はマイナス２０ピコ秒の精度まで（即ち、約４０ピコ秒の誤差マージン）と知られる。可変クロック遅延２０４は、クロック遅延補正帰還信号２３５を介して、ロジック回路２２６によって制御されて、遅延チェーン２０６の入力において該クロック信号に既知の時間オフセットを挿入することが出来る、その結果、遅延チェーン２０６の分解（resolution）がクロック・ジッタを決定する目的のためにより精確に行われることが出来る。例えば、もしインバータ２３８と２４０との間のサンプリング点が遅延チェーンの始点から該サンプリング点までの４０ピコ秒の時間を表すならば、可変クロック遅延２０４は、該信号がインバータ２４０の出力でのサンプリング点に伝播する時間が４５ピコ秒を表すように、該サンプリング点への総挿入遅延を補正する５ピコ秒を導入することが出来る。従って、特定のクロック・エッジ決定の粒度（granularity）は、クロック周期をより精確に決定するために、向上させられることが出来る。

特別な例示的実施形態では、クロック入力２０２で受信されるクロック信号は、回路装置２００の遅延チェーン２０６で受信される。遅延チェーン選択ポインタ制御器２２８は、マルチプレクサ２０８と２１０のような、階層マルチプレクサの第１階層を制御して、遅延チェーン２０６内のある１点をサンプリングする。一般に、マルチプレクサ２０８と２１０は遅延チェーン２０６の複数の出力に応答する複数の入力を含む。遅延チェーン２０６の複数の出力のそれぞれは、例示されたインバータのような、遅延素子の１つのそれぞれの出力に対応する。

クロック信号は遅延チェーン２０６内部の選択される点でサンプリングされる。遅延チェーン２０６内部の該選択される点は、公称または期待されるクロック周期を有するクロックのクロック・エッジを表すことが出来る。替わって、該選択される点は、公称または期待されるクロック周期より大であるクロック周期を有するクロックに対するエッジを表すことが出来る。遅延チェーン選択ポインタ制御器２２８は、マルチプレクサ２０８と２１０を制御して、サンプリングされたデータをラッチ素子２１２と２１４に供給する。サンプリングされたデータを遅延チェーン２０６から複数の論理素子に供給する、階層マルチプレクサ回路の第１階層から複数の出力がある、ということが理解されるべきである。複数のラッチ素子からの該サンプリングされたデータは、第２マルチプレクサ２１６のような、階層マルチプレクサ回路の第２階層マルチプレクサに並列に供給される。該データは、並列に接続されたインバータ２１８とバッファ２２０によって表わされる、階層マルチプレクサ回路の別の階層に供給されることが出来て、該インバータ２１８とバッファ２２０はマルチプレクサ２２２に該サンプリングされたクロック・データを供給する。遅延チェーン選択ポインタ制御器２２８は、制御線２３６を介してマルチプレクサ２２２を制御して、該サンプリングされたクロック・データをラッチ素子２２４とロジック回路２２６に供給することが出来る。ロジック回路２２６は、クロック・エッジが遅延チェーン２０６内部の該サンプリング点で見つけられたかどうか、を判定するように適応される。

ロジック回路２２６は、遅延チェーン２０６中のサンプリング点に関するデータのような、出力を出力２４６を介して供給することが出来る。更に、ロジック回路２２６は、遅延チェーンポインタ補正２４８を遅延チェーン選択ポインタ制御器２２８に供給して、遅延チェーン２０６内の異なる点をサンプリングするために、マルチプレクサ２０８と２１０のサンプリング点を調整する。特別な例示的実施形態では、遅延チェーン２０６中のサンプリング点は、公称クロック周期より小であるクロック周期を示すことが出来る、そして、該サンプリング点は、遅延チェーン中の異なるサンプリング点を選択して最初の点より遅延チェーン中で早い第２の点を特定することによって、調整されることが出来る。遅延チェーン２０６中の該サンプリング点は、公称クロック周波数に基づくクロック信号のエッジによって移動される、遅延チェーン２０６に沿った、期待される距離を表すことが出来る。

特別な例示的実施形態では、もしロジック回路２２６が、該クロック・エッジが遅延チェーン２０６内部の該サンプリング点では見つけられなかった、ということを判定するならば、ロジック回路２２６は、サンプリング点を変更して、該サンプリングされたデータの値に依存して、該期待されるクロック周期より小さい又は大きい周期を有する、クロックの異なる点をサンプリングする。特に、もし立上りクロック・エッジが該サンプリング点に到達しなかった場合、ロジック回路は、より短いクロック周期に対して補償するために、遅延チェーン・ポインタ補正２４８を供給することが出来る。回路装置２００は、階層マルチプレクサ回路のマルチプレクサ２０８、２１０、２１６、及び２２２を制御して該調整されたサンプリン点でサンプリングすることによって、再び処理を実行することが出来る。

一旦ロジック回路２２６が遅延チェーン内部でクロック・エッジの位置を発見すると、ロジック回路２２６は、クロック遅延補正帰還信号２３５を介して可変クロック遅延２０４を調整して、クロック信号が遅延チェーン２０６中で補正された時間（即ち、Ｔ_０＋ΔＴ）に遷移するように、既知の時間増分だけ入力クロック信号を補正することが出来る、ここでＴ_０は、遅延チェーン２０６の始点から、該入力クロック信号が補正される前の遅延チェーン２０６中のサンプリング点までの、伝播／挿入遅延を表す。遅延チェーン選択ポインタ制御器２２８は、遅延チェーン２０６内の該サンプリング点でクロック信号を再サンプリングして、クロック・エッジをより精確に決定することが出来る。

可変クロック遅延素子２０４は、遅延チェーン２０６の入力に接続されて、クロック信号が遅延チェーン２０６で受信される時間を変更するために、高精度を持つ既知の時間増分だけ受信信号をずらす。可変クロック遅延２０４を補正することによって、遅延チェーン２０６の粒度は効果的に向上または精密化される。それによって可変クロック遅延２０４は、回路装置２００に対して、クロック・エッジ検出処理期間中微細高精度なクロック補正を提供するための機構を提供する。特に、該入力クロック信号は、遅延チェーン２０６の各遅延素子によって導入される遅延よりも小である増分だけ、補正されることが出来る。例えば、もし、インバータ２３８のような、各遅延素子が２０ピコ秒の遅延を導入するならば、可変クロック遅延素子２０４は、（既知の時間増分を有する遅延）５ピコ秒の遅延を導入し、該クロック・エッジが該遅延チェーン内の次のサンプリング点の方へ押されるかどうかを判定することが出来て、追加のサンプリング点を加えることを必要とせずに、クロック・エッジ検出誤差のマージンをプラス又はマイナス５ピコ秒に低減する。５ピコ秒の遅延が説明されるけれども、他の時間増分も又使用されることが出来る、ということが理解されるべきである。

従って、ロジック回路２２６は、遅延チェーン・ポインタ補正２４８を供給することによって、遅延チェーン２０６内の種々異なる点をサンプリングすることが出来る、そして、遅延チェーン選択ポインタ制御器２２８を制御して、遅延チェーンに沿った種々異なる点をサンプリングするために階層マルチプレクサの反復調整を提供することが出来る。受信クロック信号の該反復調整されたサンプルは、第１クロック・エッジ信号を見つけるために使用されることが出来、従って、クロック信号のエッジが、ジッタ（即ち、クロックエッジのタイミングにおける揺らぎ）を補償するために、検出される。

ロジック回路２２６は、オプションで、可変クロック遅延２０４を補正するために、クロック遅延補正帰還信号２３５を供給することによって、エッジ検出を精密化することが出来る。ロジック回路２２６は、該補正されたクロックを使用して、クロック信号の遷移をより精確に決定することが出来る。例えば、ロジック回路２２６は、遅延時間の第１フラクション（fraction）（即ち、遅延チェーン２０６の各遅延素子により導入される遅延の一小部分）だけ、可変クロック遅延２０４を補正することが出来る。次にロジック回路２２６は、クロックのエッジを検出するために、該補正されたクロックを再サンプリングすることが出来る。もし該検出されたクロック信号のエッジが測定値に、不確定閾値を超える、不確定をなお有するならば、ロジック回路は、該第１フラクションよりも小さい第２フラクションだけ、可変クロック遅延２０４を補正することが出来る。ロジック回路２２６は、クロックのエッジが所望の精度水準で決定されるまで、可変クロック遅延２０４を反復補正することが出来る。

最後の反復の間に、ロジック回路２２６は、クロック信号のエッジが所望の精度水準で検出されたことを示す、出力２４６を供給することが出来る。特別な例示的実施形態では、ロジック回路２２６は、クロック・ジッタに基づく最短の検出されたクロック周期を示す制御信号を供給することが出来る。該最短の検出されたクロック周期は最悪の場合のクロック周期を示すと云える。付加的回路素子は、そのような情報を利用して、例えば動作クロックの周波数を調整するために又は回路の電圧を調整するために、有用な諸機能を実行することが出来る。例えば、該検出されたクロック周期を利用してクロック周波数または電圧を調整することが出来る、電圧および周波数の適応制御回路が装備されることが出来る。このような周波数又は電圧に対する調整は、より精確なタイミングを供給するために使用されることが出来て、それによって、結果得られる回路が、性能向上、電力節減、或いはこれ等の任意の組合せのために、調整されることを可能にすることが出来る。

一般的には、階層マルチプレクサ回路内のマルチプレクサの第１階層（例えば、マルチプレクサ２０８と２１０）は、遅延チェーン２０６内の複数の異なる点に接続されるほぼ等しい個数の入力を有する、複数のマルチプレクサを使用して実現されることが出来る。特別な例示的実施形態では、第１階層のマルチプレクサに属する各マルチプレクサに対してほぼ等しい個数の入力を利用することによって、第１階層のマルチプレクサ（即ち、マルチプレクサ２０８と２１０）による遅延が均衡を保たれることが出来る。特別な実施形態では、該マルチプレクサは８入力マルチプレクサであることが出来て、１６個のマルチプレクサが遅延チェーン２０６内の１２８点をサンプリングするために使用されることが出来る。別の特別な実施形態では、より多数個のマルチプレクサが該遅延チェーン中のより多くの点をサンプリングするために使用されることが出来る。更に、単一の第２階層マルチプレクサ２１６のみが示されているけれども、マルチプレクサの第２階層は１又は複数のマルチプレクサ・コンポーネントを含むことが出来る、ということが理解されるべきである。特別な例示的実施形態では、階層マルチプレクサ回路は複数の階層のマルチプレクサを含むことが出来る。

一般に、特別な例示的実施形態に依存して、サンプリング点の信号到着時間は公称クロック周期よりも大である、該周期に等しい、又は該周期よりも小であるように最初に選択されることが出来る。遅延チェーン２０６内のサンプリング点は期待されるサンプリング点信号到着時間に基づいて選択されることが出来る。受信されたクロック信号に基づいて、他のサンプリング点が、該受信クロック信号の所望の部分が特定のサンプリング点で検出されるまで、（遅延チェーン２０６内でより早く、乃至、より遅く）繰り返し選択されることが出来る。特別な例示的実施形態では、受信クロック信号の所望の部分は、該クロック信号の立上りエッジであることが出来る。別の特別な例示的実施形態では、受信クロック信号の所望の部分は、立下がりエッジであることが出来る。更に別の特別な例示的実施形態では、受信クロック信号の所望の部分は、水平部分であることが出来る。この特別な例では、例えば、複数のサンプリング点が該クロック信号の水平部分のパルス幅を決定するために使用されることが出来る。何れの場合でも、クロック・ジッタ値は、受信クロック信号の所望の部分の、公称クロック信号の対応する所望の部分からの偏倚に基づいて、決定されることが出来る。

特別な例示的実施形態では、回路装置２００は、回路遅延の相対単位（relative unit）でクロック・ジッタを測定するために、使用されることが出来る。特別な例示的実施形態では、最小クロック周期が決定されることが出来る。別の特別な例示的実施形態では、回路装置２００は、時間の単位ではなく回路遅延の相対単位で、クロック変動を追跡するために使用されることが出来る。しかしながら、測定された回路遅延を較正を介して時間単位に変換するために、ロジックが利用されることが出来る。

更に、図２の議論は、クロック信号をサンプリングするための、マルチプレクサの階層的配置を示すけれども、クロック信号をサンプリングするために使用されることができる多数の異なる回路構成がある、ということは理解されるべきである。例えば、マルチプレクサ２０８と２１０は、遅延チェーン２０６内のサンプリング点の個数に対応する入力個数を有する単一のマルチプレクサと置き換えられることが出来る。

図３を参照すると、回路装置３０２を含むシステム３００が示される。回路装置３０２は、クロック回路３０６、クロック制御回路３１２、ロジック回路３１０、クロック・ジッタ・テスト回路３０４、電力制御回路３１４、電力回路３１６および他の回路素子３０８、を含む。クロック回路３０６はクロック制御回路３１２に応答して、他の回路素子３０８に（クロック信号のような）出力を供給する。クロック・ジッタ・テスタ（tester）回路３０４は、クロック回路３０６の出力に接続されて、クロック周期を決定するためにクロック信号を試験することが出来る。クロック・ジッタ・テスタ回路３０４はロジック回路３１０に出力を供給し、ロジック回路３１０はクロック回路３０６からのクロック信号のクロック周期が期待される値と一致するかどうかを判定することが出来る。クロック・エッジ検出されない場合、あるいは、もしクロック・エッジが期待される時間に受信されないならば、ロジック回路３１０は、クロック・ジッタを含むクロック周期を測定するために、クロック・ジッタ・テスト回路３０４内のサンプリング点を調整することが出来る。

一旦ロジック回路３１０が該測定されたクロック周期を検出すると、ロジック回路３１０は、クロック回路３０６を制御するために、クロック制御回路３１２を調整することが出来る。ロジック回路３１０は、第１出力をクロック制御回路３１２に、そして、第２出力を電力制御回路３１４に、供給することが出来る。特別な実施形態では、ロジック回路３１０は、クロック制御回路３１２に補正信号を供給して、クロック回路３０６を制御する。ロジック回路３１０は又、クロック・ジッタ・テスト回路の測定を実行後、検出されたクロック周期に関する情報を、電力制御回路３１４に供給することが出来る。電力制御回路３１４は、ロジック回路３１０からの該検出されたクロック周期情報を使用して電力回路３１６に制御信号を供給することが出来る。特別な例示的実施形態では、ロジック回路３１０は、クロック周期に関する情報を電力制御回路３１４に供給することが出来る。電力制御回路３１４は、そのような情報を電力回路３１６を制御するために使用することが出来て、調整された電力または他の制御信号は、システム・オン・チップ（system-on-a-chip）（ＳＯＣ）装置のような、システム内部の他の回路素子３０８に供給されることが出来る。

特別な例示的、非限定的実施形態では、ロジック回路３１０は測定されたクロック周期に関する情報を電力制御回路３１４に供給することが出来る。電力制御回路３１４は、このような情報を使用して、例えば、他の回路素子３０８への電力を調整することが出来る。それに替わって、電力制御回路３１４は、付加的電力をクロック制御回路３１２、クロック回路３０６、又はこれ等の任意の組合せ（接続は図示されない）に供給して、クロック・ジッタを低減する可能性のためにクロック回路３０６に付加的電力を供給することが出来る。

図４を参照して、代表的なクロック信号４００の一部が示される。クロック信号４００は４０２において論理レベル・ハイ（high）状態であり、そして、論理レベル・ロー（low）への遷移が４０６で開始する。クロック信号４００は、遅延４０４のような遅延を表す、遅延素子間で測定される複数のサンプリング点を例示するグリッド（grid）上で示される。クロック信号４００の遷移点４０６は４０８で示されるサンプリング点間のウィンドウ内で生じる。図示されるように、遷移４０６はサンプリング点間で生じるが故に、サンプリングされる遷移点の精度は、サンプリング・ウィンドウ４０８によって定義されるマージン以内であると知られる。

図５を参照して、クロック信号は、図２における可変クロック遅延２０４のような、可変遅延素子を使用して遅延されることが出来て、クロック信号５００の遅延されたバージョン（version）を供給する。特に、可変遅延素子は、遅延チェーンの入力において、クロック信号に既知の時間オフセットを挿入することが出来る。遅延されたクロック信号５００は、精確に知られる時間増分（時間オフセット）だけ遅延されることが出来る。図５で示されるように、遅延されたクロック信号５００は、５０６で示される時間増分（ΔＴ）だけ遅延された、（図４における）クロック信号４００の遅延されたバージョンであり、従って、遅延されたクロック信号５００の論理レベル・ハイ５０２から論理レベル・ロウへの遷移は、サンプリング点５１０に対応する、点５０８で生じる。精確な時間オフセットを挿入することによって、クロック・エッジの遷移点５０８は、（図２における遅延チェーン２０６のような）遅延チェーンの遅延素子が普通なら許容することが出来る精度よりも、更に高い精度で決定されることが出来る。

図６を参照して、例えば図２における回路装置の使用によって、クロック周期を検出してクロック・ジッタを決定する方法が図示される。該方法は、６０２で示されるように、回路装置の遅延チェーンでクロック信号を受信することを含む。特別な例示的実施形態では、該回路装置は、該クロック信号を該遅延チェーンに送る、クロック生成器を含むことが出来る。該方法は更に、６０４において、遅延チェーン内の選択される点で該クロック信号をサンプリングすること、及び、６０６で示されるように、該選択される点における該クロック信号の値を決定すること、を含む。特別な例示的実施形態では、該選択される点は、遅延チェーン内のサンプリング点である。該サンプリング点は最初、期待される公称クロック信号の所望の部分が検出されるべき、遅延チェーン内のサンプリング点を表すことが出来る。該所望の部分は、該クロック信号の立上りエッジ、立下りエッジ、又は水平部分であることが出来る。特別な例示的実施形態では、６０４と６０６で示されるブロックは結合されることが出来る。別の特別な実施形態では、該選択される点におけるクロック信号の値は、６０４でサンプリングされたクロック信号の値を、計算、スケーリング(scaling)、内挿、又はその他の処理を行うことによって決定されることが出来る。

６０８へ進んで、該サンプリング点におけるクロック信号の値は、次に、該クロック信号の値が所望の部分（例えば、立上りエッジ、立下りエッジ、水平部分）を表しているかどうかを判定するために比較される。もし該クロック信号の値が、該所望の部分は検出されている、ということを示すならば、次に該方法はブロック６１２に進む。もし該クロック値が、該所望の部分は検出されていない、ということを示すならば、次に該方法はブロック６１０に進み、そこでは該遅延チェーン内の新しいサンプリング点が選択される。該方法は６０２に戻って処理が継続する。もし、最初に、該クロック信号の値が、該所望の部分は検出されてない、ということを示すならば、６１０に示されるように、該クロック信号の所望の部分が６０８において最終的に検出されるまで、該遅延チェーン内の異なるサンプリング点での継続する処理が行われる。次に、該方法は６１２へと続く。

一旦、該サンプリングされた値が、該所望の部分は検出された、ということを示すと、次に該サンプリングされた値は、判定ステップ６１２において、所望の精度水準と比較される。もし該所望の精度水準が達成されていなければ、次に該方法はステップ６１４へと進み、そこではクロック入力が既知の時間増分（ΔＴ）だけ遅延される。クロック入力が既知の時間増分（ΔＴ）だけ遅延された後、該方法は更なる処理のためにステップ６０２に戻る。

クロック・エッジが、６１２において、所望の精度水準で決定されると、該方法は６１６へと続き、６１６では、遅延チェーン内のクロック・エッジの位置に基づいて、及び、既知の時間増分（ΔＴ）に基づいて、ジッタ・クロック周期が決定（例えば、測定）される。更に、該方法は、該測定されたジッタ・クロック周期と公称クロック周期との間の差分に基づいてクロック・ジッタが決定される、６１８へと進む。該方法は、該ジッタ・クロック周期および該ジッタ・クロック周期と公称クロック周期との間の該差分が決定された後、６２０で終了する。従って、該方法は、該検出されたジッタ・クロック周期および該検出されたジッタ・クロック周期の公称クロック周期からの偏差、双方を提供してジッタ・エラーの測定値を特定することが出来る。

クロック周期は、遅延チェーンの選択される点におけるクロック信号のエッジの検出に基づいて、決定される。加えて、クロック周期は、（遅延チェーンの開始から遅延チェーン内のサンプリング点までの伝播／挿入遅延を表す）特定の時間に、クロック信号のエッジを示す遅延チェーン内の特定の点から決定される値に基づいて、決定される。更に、クロックエッジの検出に関連付けられる誤差マージンは、遅延チェーン２０６内の諸素子によって導入される遅延に基づいて既知であり、そして、該誤差マージンは、例えば図２に示されるような高精度可変クロック遅延素子２０４の使用によって、クロック信号が遅延チェーンで受信される時間を既知の時間増分だけ移動させることにより、低減されることが出来る。更に、精度を向上させるために、可変遅延素子の既知の時間増分は、遅延チェーン内の諸インバータの１つの遅延時間の一小部分であることが出来る。更に、ジッタ・クロック周期および該ジッタ・クロック周期と公称クロック周期との間の差分が決定された後、結果として得られる情報は、動作クロックの周波数を制御するために使用されることが出来る、或いは、動作クロックの電圧または他の回路コンポーネントの電圧を制御するために使用されることが出来る。

クロック・ジッタ決定のために、最初のサンプリング点は、公称クロック周期よりも大である伝播／挿入遅延をあらわす、遅延チェーン内の点であることが出来て、この場合、該公称クロック周期は該クロック信号の期待される周波数に基づいている。この例では、選択点の調整は遅延チェーン内の選択点においてクロック信号をサンプリングすることを含み、そして、該選択点を該クロック信号のエッジが検出されるまで反復調整することを含む。特別な例示的実施形態では、ロジック回路が、期待されるクロック周期よりも大である遅延チェーン内の一点を、最初に選択し、そして、もしクロック・エッジが検出されないならば、該ロジックは、掃引チェーン内の第２の点を選択して、該第２の点におけるクロック信号の値を決定する。もしクロック・エッジが見つけられないならば、該ロジックは該掃引チェーン内のサンプリング点を再度調整する。このようにして、該選択される点は、公称クロック周波数に基づいて該クロック信号のエッジまで遅延チェーンに沿って移動させられる期待距離に関係する、遅延チェーン内の点であり、そして、そのような選択点は、時間的により早い点へと繰返し調整されて、ジッタ・クロック検出を実行するために該クロック信号の遷移エッジを見つけることが出来る。

図７を参照して、別の特別な例示的実施形態では、検出されたジッタ測定値に基づいて回路の動作クロックを制御する方法が示される。該方法は、７０２において、回路装置の遅延チェーンでクロック信号を受信すること、及び、７０４において、該遅延チェーン内で該クロック信号のエッジ位置を見つけて該クロック信号のクロック周期を決定すること、を含む。該クロック信号のエッジ位置を見つけることは、該クロック・エッジの位置が見つけられるまで、遅延チェーン内の種々異なる点でクロック信号をサンプリングすることを含む。該方法は、７０６において、該クロック信号のエッジの位置を公称クロック信号の期待されるエッジの位置と比較してクロック・ジッタ値を決定すること、及び、７０８において、該クロック・ジッタ値に基づいて回路装置の動作クロック又は動作電圧を制御すること、を更に含む。該方法は７１０で終了する。

特別な例示的実施形態では、該測定の目的のために選択される点は、公称クロック周期に関連付けられるサンプリング点よりも大である、遅延チェーン内の点である。一旦ジッタ測定値に対して適合するクロック周期が決定されると、動作クロック信号の電圧または周波数が、上記のように、調整されることが出来る。特別な実施形態では、動作クロックの周波数は、クロック・ジッタが所定の閾値を超える場合、低減させることが出来る。更に、動作クロックの電圧は、クロック・ジッタが該所定の閾値を超える場合、増加させることが出来る。このようにして、動作クロックの周波数と電圧は、動作クロック信号の測定されたクロック・ジッタに基づいて、調整されることが出来る。

更に、開示されたシステムと方法は、遅延チェーンから選択される点がクロック信号のエッジを示す場合に最短クロック周期を決定するための、及び、該最短クロック周期と公称クロック周期との間の差分に基づいてジッタ値を決定するための、手段を提供する。更に、該開示されたシステムは、動作クロックの周波数、電圧またはそれ等の任意の組合せを、該測定されたジッタ値に基づいて、制御するための手段を提供する。該選択される点を調整するための手段の例は、図３に例示されるロジック回路３１０のような、ロジック回路である。

特別な例示的実施形態では、図２と図３に例示される回路２００と３０４のような、クロック・ジッタ・テスト回路は、複数の回路装置を試験された性能に基づいて異なるビン（bin）に分類する製造工程中に利用されることが出来る。例えば、ジッタを持つ検出されたクロック周期と公称クロック周期との間の、閾値差分を超える、差分に基づいて高いジッタ発生率を示す、回路装置は低性能回路装置での使用のために分類されることが出来る。それに代わって、そのような装置は、回路に応じて、作り直される又は破壊されることが出来る。

更に、図２の階層マルチプレクサ回路はただ２つのレベルの階層マルチプレクサ・コンポーネントを例示するだけであるけれども、１又は複数のマルチプレクサ階層が使用されることが出来る。特別な例示的実施形態では、多数のマルチプレクサ階層が使用される。更に、第１階層マルチプレクサ装置の個数は、サンプリング点の個数と精度に依存して、変化することが出来る。更に、要求精度とコスト（財務上のコストと回路面積利用コスト双方の意味で）に依存して、より長い又はより短い遅延周期をもつ他の遅延素子が使用されることが出来る。更に、クロック・エッジの遷移点が所望の精度で検出されるまで、図２における可変クロック遅延２０４のような、可変クロック遅延素子を調整することによって、高い精度でクロック・ジッタ値を決定するための、クロック・ジッタ決定回路の諸実施形態が使用されることが出来る。クロック・ジッタをそのような精度水準で決定することによって、回路設計者は、より小さなクロック・ジッタ・マージンを規定して、回路装置に対する動作クロック速度を向上させることが出来る。

更に、クロック・ジッタ検出回路は遅延チェーンを選択的にサンプリングするマルチプレクサを使用するので、該検出回路は、サンプリング可能な点の個数を減らすことなく、回路全体の比較的小面積を占めることが出来る。従来のジッタ検出回路はサンプリング点毎に分離したラッチ回路を含むけれども、該マルチプレクサは、それぞれのサンプリング点に対して測定値をラッチするのではなく、選択されたサンプリング点からの測定値がラッチされることを可能にし、それによってクロック・ジッタを測定するために使用されるラッチ回路の数を低減し、そして、そのような測定を行うために使用される回路面積を低減する。更に、該クロック・ジッタ決定回路は、該回路または別の回路に対する動作クロックの電圧または周波数を調整するために使用されることが出来て、クロック・ジッタ決定に基づいて性能を向上させ且つクロック電力を節減する。

説明された回路装置、方法およびシステムに関連して、クロック・ジッタ測定回路は、特定のサンプリング点における所望の値の検出に基づいて、受信されたクロック信号に関連付けられるクロック周期を測定するために利用されることが出来る。期待される公称クロック信号と受信されたクロック信号との間の差分が、該検出に基づいて決定されることが出来る。特別な例示的実施形態では、該差分は該クロック信号のジッタ値を表すことが出来て、該ジッタ値は、クロック生成器回路に対する電力を調整するために、他の回路素子に対する電力を調整するために、該クロック信号の周波数を変更するために、或いはこれ等の任意の組合せのために、利用されることが出来る。クロック信号の所望の部分は該クロック信号の立上りエッジ又は立下りエッジであることが出来る、ということは理解されるべきである。特別な例示的実施形態では、該クロック信号の所望の部分は該クロック信号の水平部分であることが出来る。特別な例示的実施形態では、クロック・ジッタは、早期クロック・エッジ、後期クロック・エッジ、又はこれ等の任意の組合せ、から決定されることが出来る。

更に、多くの例は時間に関する測定を説明したけれども、用語“時間”は、本明細書中で使用されるように、測定の相対単位である。特別な実施形態では、時間は絶対単位（例えば、秒、マイクロ秒、ナノ秒、ピコ秒、等々）によって表わされることが出来る。別の特別な例示的実施形態では、時間は回路遅延の相対単位によって表わされることが出来る。また別の特別な例示的実施形態では、時間は別の測定単位を使用して示されることが出来る。更に別の特別な例示的実施形態では、時間は、絶対単位、相対単位および別の測定単位の内の１又は複数に基づいている、計算された値であることが出来る。

図８は、一般的に８００と指定される、携帯通信装置の実例の、非限定的実施形態を例示する。携帯通信装置８００は、（図２〜３と図６〜７に関して説明されたような）クロック・ジッタ決定回路８１１を有するデジタル信号処理装置８１０のような、プロセッサを含むオンチップ・システム８２２を含む。図８は又、デジタル信号処理装置８１０と表示装置８２８に接続されることが出来る、表示制御器８２６を示す。その上、入力装置８３０がデジタル信号処理装置８１０に接続される。更に、メモリ８３２がデジタル信号処理装置８１０に接続される。符号器／復号器（ＣＯＤＥＣ）８３４も又デジタル信号処理装置８１０に接続されることが出来る。スピーカ８３６とマイクロフォン８３８がＣＯＤＥＣ８３４に接続されることが出来る。

図８は又、無線制御器８４０がデジタル信号処理装置８１０と無線アンテナ８４２に接続されることが出来る、ことを示す。特別な実施形態では、電源８４４がオンチップ・システム８２２に接続される。その上、特別な実施形態では、図８で例示されるように、表示装置８２８、入力装置８３０、スピーカ８３６、マイクロフォン８３８、無線アンテナ８４２、及び電源８４４はオンチップ・システム８２２の外部にある。しかしながら、それぞれはオンチップ・システム８２２のあるコンポーネントに接続される。

特別な例示的実施形態では、クロック・ジッタ決定回路８１１は、動作クロックのクロック・ジッタを監視するために使用されることが出来て、且つ、該検出されたジッタに基づいて、クロック電力、回路電力消費、又は動作クロックの周波数を動的に調整するために使用されることが出来る。クロック・ジッタ決定回路８１１は、携帯通信装置８００の全体的な性能を向上させるために使用されることが出来る。特に、クロック・ジッタ決定回路８１１は、（図３で例示されたクロック制御回路３１２のような）クロック制御回路のような制御回路によって、或いは、ＤＳＰ８１０内部の制御ロジックによって、使用されることが出来るジッタ情報を供給して、プロセッサの速度を向上させる（例えば、エラー・オーバヘッドのクロック・ジッタ・マージンを低減して性能向上を可能にする）、動作クロックを調整する（例えば、動作クロックをわずかに遅くして、例えば、ジッタを低減する）、電力消費を調整する、或いはこれらの任意の組合せを行うことが出来る。

クロック・ジッタ決定回路８１１はデジタル信号処理装置８１０の内部に図示されているけれども、クロック・ジッタ決定回路８１１は、表示制御器８２６、無線制御器８４０、ＣＯＤＥＣ８３４、或いは、クロック・ジッタによって影響を受ける可能性がある動作を実行するその他任意のコンポーネントを含む、他の諸コンポーネント中に備えられることが出来る、ということは理解されるべきである。

当業者等ならば、本明細書中に開示される諸実施形態に関連して記載された種々の例示的論理ブロック、構成、モジュール、回路、及びアルゴリズムの諸ステップが、電子ハードウェア、コンピュータ・ソフトウェア、或いは両者の組合せとして実装されることが出来ることを更に認識する。このハードウェアとソフトウェアの互換性を明確に例示するために、種々の例示的コンポーネント、ブロック、構成、モジュール、回路、及びステップが上述では一般にそれ等の機能性によって説明されてきた。このような機能性がハードウェアとして実装されるか或いはソフトウェアとして実装されるかどうかは、全体的なシステムに賦課される特別なアプリケーション及び設計制約に依存する。熟練した技術者等は説明された機能性をそれぞれの特別なアプリケーションに対して様々な方法で実装することが出来る、しかし、このような実装上の解決は、本開示の範囲からの逸脱を引き起こすので、説明されるべきではない。

本明細書に開示された諸実施形態に関連して説明された方法或はアルゴリズムの諸ステップは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェア・モジュールにおいて、或は両者の組合せにおいて、具体化されることが出来る。ソフトウェア・モジュールは、ＲＡＭメモリ、フラッシュ・メモリ、ＲＯＭメモリ、ＰＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハード・ディスク、リムーバブル・ディスク、ＣＤ−ＲＯＭ、或は当業者には公知の任意の他の型の記憶媒体の中に備わることが出来る。具体例の記憶媒体は、プロセッサが該記憶媒体から情報を読み、そして、該記憶媒体に情報を書くことが出来るように、該プロセッサに接続される。その代わりに、該記憶媒体はプロセッサに統合されることが出来る。プロセッサと記憶媒体はＡＳＩＣの中に備わることが出来る。該ＡＳＩＣは計算装置或は利用者端末の中に備わることが出来る。その代わりに、プロセッサと記憶媒体は計算装置或は利用者端末における個別部品として備わることが出来る。

開示された諸実施形態の前記の説明は、当業者の誰もが該開示された諸実施形態を作る又は利用することを可能にするために提供される。これ等の実施形態への様々な変更は、当業者には容易に明らかであり、そして本明細書中で明確にされた包括的な原理は、本開示の精神または範囲から逸脱することなく、他の諸実施形態に適用されることが可能である。かくして、本開示は、本明細書中で示される諸実施形態に限定されることを意図されるのではなく、特許請求の範囲によって明確にされた原理及び新規性と首尾一貫する最も広い範囲を認容されるべきである。

Claims (34)

1. 回路装置の遅延チェーンでクロック信号を受信すること、
   該遅延チェーン内の選択される点における該クロック信号の値を決定すること、及び
   該値が該クロック信号の所望の部分の検出を示さない場合、該選択される点を調整すること
   を具備する方法。
2. 該所望の部分は、該クロック信号の立上りエッジ、立下りエッジ、及び水平部分の内の１つを具備する、請求項１の方法。
3. 該選択される点が該クロック信号の該所望の部分の検出を示す場合、クロック周期を決定することを更に具備する、請求項１の方法。
4. 該クロック信号の該所望の部分の該検出に関連付けられるエラー・マージンを決定すること、及び
   該クロック信号が該遅延チェーンで受信される時間を、該エラー・マージンがエラー閾値よりも大である場合、既知の時間増分だけ移すこと
   を更に具備する、請求項３の方法。
5. 該遅延チェーンは複数の遅延素子を具備し、各遅延チェーンはある１つの遅延時間を導入し、そして、該既知の時間増分は該遅延時間の一小部分を具備する、請求項４の方法。
6. 該決定されたクロック周期と公称クロック周期との間の差分に基づいて、ジッタ値を決定することを更に具備する、請求項３の方法。
7. 該クロック周期に基づいて動作クロックの周波数を制御することを更に具備する、請求項３の方法。
8. 該クロック周期に基づいて動作クロックの電圧を制御することを更に具備する、請求項３の方法。
9. 該選択される点は最初、該クロック信号を供給するクロックの公称周期よりも大である、初期点を該遅延チェーン内に具備する、及び、調整することは該遅延チェーン内の該選択される点を漸減させて該初期点よりも該遅延チェーン内で早い第２の点を特定することを具備する、請求項１の方法。
10. 第２の点において該クロック信号の第２の値を決定すること、及び
    該第２の値が該クロック信号の該エッジの検出を示さない場合、該第２の点を調整すること
    を更に具備する、請求項８の方法。
11. 該選択される点は最初、該クロック信号を供給するクロックの公称周期よりも小である、初期点を該遅延チェーン内に具備する、及び、調整することは該遅延チェーン内の該選択される点を漸増させて該初期点よりも該遅延チェーン内で遅い第２の点を特定することを具備する、請求項１の方法。
12. 該選択される点は、公称クロック周波数に基づく、該遅延チェーンに沿って該クロック信号によって移動される、期待距離に関係する点を該遅延チェーン内に具備する、請求項１の方法。
13. 複数の遅延素子を具備する遅延チェーン、該遅延チェーンはクロック信号に応答する、
    該遅延チェーンに応答する複数の入力を含む階層マルチプレクサ回路、及び
    該階層マルチプレクサを制御して、該遅延チェーン内の選択される点における該クロック信号の値を決定するように、及び、該値が該クロック信号のエッジを示さない場合には該選択される点を調整するように、該階層マルチプレクサに接続されるロジック回路
    を具備する、回路装置。
14. 該階層マルチプレクサ回路は該ロジック回路に応答する複数のマルチプレクサを具備する、ここで該複数のマルチプレクサのそれぞれは該遅延チェーン内の異なる複数の点に接続される複数の入力を含む、請求項１３の回路装置。
15. 該複数のマルチプレクサのそれぞれは等しい個数の入力を含む、請求項１４の回路装置。
16. 該階層マルチプレクサ回路は、該複数のマルチプレクサのそれぞれのそれぞれ対応する出力に応答する複数の入力を含む、少なくとも１つの第２のマルチプレクサを具備する、請求項１４の回路装置。
17. 該少なくとも１つの第２のマルチプレクサの出力は、該選択される点における該クロック信号の該値を供給する、請求項１６の回路装置。
18. 該クロック信号に可変遅延を適用するために該遅延チェーンの入力に接続されるクロック遅延素子を更に具備する、請求項１３の回路装置。
19. 該階層マルチプレクサ回路は、
    第１複数マルチプレクサ、該第１複数マルチプレクサの各マルチプレクサは該遅延チェーン内の異なる複数の点に接続される等しい個数の入力を含み、該第１複数マルチプレクサの各マルチプレクサは選択入力を含む、及び
    該第１複数マルチプレクサのそれぞれ対応する出力に接続される第２複数入力を含む少なくとも１つの第２マルチプレクサ、該少なくとも１つの第２マルチプレクサは該ロジック回路に応答する選択入力を含み、且つ、該遅延チェーンの該選択される点に関係する該値を該ロジック回路に供給するための出力を有する、
    を具備する、請求項１３の回路装置。
20. 該クロック信号を既知の時間増分だけ移して、該遅延チェーンで該クロック信号が受信される時間を変更するために、該遅延チェーンの入力に接続される、クロック遅延素子を更に具備する、請求項１３の回路装置。
21. 該ロジック回路は、該選択される点が該クロック信号のエッジを示す場合には、クロック周期を決定する、請求項１３の回路装置。
22. 該ロジック回路は、公称クロック周期と該決定されたクロック周期との間の差分に基づいて、動作クロックの周波数を調整する、請求項１３の回路装置。
23. 該ロジック回路は、公称クロック周期と該決定されたクロック周期との間の差分に基づいて、動作クロックの電圧を調整する、請求項１３の回路装置。
24. 回路装置の遅延チェーンでクロック信号を受信すること、
    該遅延チェーン内の該クロック信号のエッジの位置を決定して、該クロック信号の検出されたクロック周期を決定すること、ここに該クロック信号のエッジの位置決定を行うことは、
    該遅延チェーン内の選択される点における該クロック信号の値を反復決定すること、
    該値が該クロック信号のエッジを示すまで該選択される点を調整すること
    を具備する、及び
    該クロック信号の該エッジの該位置を公称クロック信号のエッジの位置と比較してクロック・ジッタ測定値を決定すること
    を具備する方法。
25. 該選択される点は公称クロック周期に関係する点を該遅延チェーン内に具備する、請求項２４の方法。
26. 該クロック・ジッタの測定値に基づいて動作クロックの周波数を制御することを更に具備する、請求項２４の方法。
27. 該クロック・ジッタの測定値が所定の閾値を超える場合、該動作クロックの周波数を低減することを更に具備する、請求項２６の方法。
28. 該クロック・ジッタの測定値に基づいて動作クロックの電圧を制御することを更に具備する、請求項２４の方法。
29. 電圧を制御することは、該クロック・ジッタの測定値が所定の閾値を超える場合には、該動作クロックの電圧水準を低減することを具備する、請求項２８の方法。
30. 回路装置の遅延チェーンでクロック信号を受信するための手段、
    該遅延チェーン内の選択される点における該クロック信号の値を決定するための手段、及び
    該値が該クロック信号のエッジを示さない場合、該選択される点を調整するための手段
    を具備する、プロセッサ装置。
31. 該選択される点が該クロック信号のエッジを示す場合には、最短クロック周期を決定するための、及び、該最短クロック周期と公称クロック周期との間の差分に基づいてジッタ値を決定するための、手段を更に具備する、請求項３０の装置。
32. 該ジッタ値に基づいて動作クロックの周波数を制御するための手段を更に具備する、請求項３０の装置。
33. 該ジッタ値に基づいて動作クロックの電圧を制御するための手段を更に具備する、請求項３０の装置。
34. 該選択される点を調整するための該手段はロジック回路を具備する、請求項３０の装置。

Images