DE10242886A1

DE10242886A1 - Interpolationsschaltung, DLL-Schaltung und integrierte Halbleiterschaltung

Info

Publication number: DE10242886A1
Application number: DE10242886A
Authority: DE
Inventors: Yasuhiro Takai
Original assignee: Elpida Memory Inc
Current assignee: PS4 Luxco SARL
Priority date: 2001-09-19
Filing date: 2002-09-16
Publication date: 2003-06-05
Anticipated expiration: 2022-09-17
Also published as: JP4871462B2; JP2003091331A; TW583834B; CN1405650A; CN100541383C; US20030052718A1; KR20030025191A; DE10242886B4; US6674314B2; KR100561203B1

Abstract

Es wird eine Interpolationsschaltung zum Erzeugen eines Ausgabesignals mit einer Verzögerungszeit offenbart, die einem Wert entspricht, der durch Durchführen einer inneren Teilung einer Phasendifferenz durch ein voreingestelltes inneres Teilungsverhältnis zwischen eingegebenen ersten und zweiten Signalen. Die Interpolationsschaltung enthält eine Signalverlaufssyntheseeinheit (1) und eine Vorspannungssteuereinheit (2). Die Signalverlaufssyntheseeinheit (1) enthält ein ODER-Gatter (OR1), das erste und zweite Signale (FINO und FINE) zum Ausgeben des logischen ODER der beiden Eingangssignale empfängt; ein erstes Schaltbauteil (MP1), das zwischen einer ersten Stromzufuhr (VDD) und einem mit einem Ausgabeanschluss (OUT) verbundenen Knoten (N1) eingefügt ist und das durch das Ausgabesignal des ODER-Gatters ein- und ausgeschaltet wird; eine Reihenschaltung, die eine erste Stromquelle (MN2) und ein zweites Schaltbauteil (MN4) aufweist, das durch das erste Signal (FINO) ein- und ausgeschaltet wird; und eine Reihenschaltung, die eine zweite Stromquelle (MN3) und ein drittes Schaltbauteil (MN5) aufweist, das durch das zweite Signal (FINE) ein- und ausgeschaltet wird; wobei die Reihenschaltungen parallel zwischen dem Ausgabeknoten und einer zweiten Stromzufuhr (VSS) geschaltet sind. Auf Grund der Steuersignale, die das innere Teilungsverhältnis bestimmen, führt die Vorspannungssteuereinheit (2) die Steuerung auf solch eine Weise durch, dass die Strompfadschalter so ein- und ...

Description

Diese Erfindung bezieht sich auf eine integrierte Halbleiterschaltung mit einer DLL (delay-locked loop; Verzögerungsverriegelungsschleife) zum Ausgeben eines Taktsignals, das mit einem Eingabetakt synchronisiert ist. Insbesondere bezieht sich die Erfindung auf eine Interpolationsschaltung zum Durchführen einer Phasenanpassung, auf eine DLL mit dieser Interpolationsschaltung und auf solche integrierte Halbleiterschaltungen mit einer DLL, wie DDR-SDRAM.

Beschreibung der verwandten Technik

Eine DLL (Verzögerungsverriegelungsschleife) enthält eine Verzögerungsschaltung, die ein Bezugstaktsignal als eine Eingabe erhält und die mehrfache Abgriffe zum Ausgeben von Taktsignalen hat, die verschiedene Verzögerungszeiten aufweisen, eine Schaltung zum Auswählen zweier Taktsignale durch Auswahl der Zugriffe der Verzögerungsschaltung, eine Interpolationsschaltung zur Ausgabe eines Signals mit einer Phase, die durch Durchführen einer inneren Division der Phasendifferenzen zwischen den beiden Taktsignalen erhalten wird, einen Phasendetektor zum Erkennen einer Phasendifferenz zwischen dem Ausgabesignal der Interpolationsschaltung und dem Bezugstakt, und einen Zähler zum Vorwärts- oder Rückwärtszählen in Abhängigkeit einer Ausgabe (UP/DN) des Phasendetektors hat, wodurch ein Ausgangstaktsignal erhalten wird, das mit dem Bezugstaktsignal synchronisiert ist. Die Grundstruktur einer solchen DLL wird unter Bezug auf Fig. 3 beschrieben, die zur Beschreibung der vorliegenden Erfindung benutzt wird.
Wie in Fig. 3 gezeigt, ist eine Verzögerungsschaltung 10 eine Verzögerungsschaltung (auch als Verzögerungsleitung bezeichnet), an die zur Ausgabe eines Signals, das durch Verzögerung des Eingangssignals erhalten wird, von einem Abgriff ein Signal eingegeben wird, der von einer Vielzahl von Abgriffen ausgewählt wurde, wobei deren Verzögerungszeiten voneinander verschieden sind. Ein Multiplexer 20o ist eine Schaltung zum Auswählen und zum Ausgeben einer Signalausgabe mit ungerader Phase (Ungerade) von einem ungeradzahligen Abgriff der Verzögerungsschaltung 10, und ein Multiplexer 20e ist ein Schalter zum Auswählen und zum Ausgeben einer Signalausgabe mit gerader Phase (Gerade) von einem geradzahligen Abgriff der Verzögerungsschaltung 10. Das Signal mit ungerader Phase (Ungerade) und das Signal mit gerader Phase (Gerade), die von den Multiplexern 20o bzw. 20e ausgegeben werden, werden einer Feinverzögerungsschaltung 30 zugeführt, die aus einer Interpolationsschaltung zusammengesetzt ist. Ein Phasendetektor 50 erkennt die Phasendifferenz zwischen dem Ausgabesignal der Feinverzögerungsschaltung 30 (Interpolationsschaltung) und dem Bezugstaktsignal, um seine Ausgabe (UP/DN) an einen Zähler 40 zu liefern. Auf Grund der Ausgabe von dem Zähler 40 wählen die Multiplexer 20o und 20e geradzahlige und ungeradzahlige Abgriffe der Verzögerungsschaltung 10 aus. Auf der Ausgabe des Zählers 40 beruhend, verändert weiterhin die Feinverzögerungsschaltung 30 (Interpolationsschaltung) das Verhältnis der inneren Division der Phasendifferenz zwischen den Eingangssignalen.
Eine DLL ist für den geringen Stromverbrauch geeigneter als eine PLL (phasenverriegelte Schleife) mit einem spannungsgesteuerten Oszillator, da die DLL aufhört zu arbeiten und kein Ausgangstaktsignal erzeugt, wenn an sie kein Bezugstaktsignal angelegt wird.
Fig. 12 ist ein Diagramm, das den Aufbau einer Interpolationsschaltung darstellt, die in der Beschreibung der japanischen Patentoffenlegungsschrift JP-A-2001-56723 dargestellt ist. Diese Beschreibung offenbart die Interpolationsschaltung einer DLL, die in einem DDR-(doppelte Datenrate)-SDRAM (synchrones DRAM) benutzt wird.
Wie in Fig. 12 gezeigt, empfängt die Interpolationsschaltung interne Takte ACLK, BCLK (oder /ACLK, /BCLK) und Zählsignale CNT3 bis CNT0 und gibt ein internes Taktsignal ABCLK (oder /ABCLK) mit einer Phase zwischen den internen Takten ACLK, BCLK (oder /ACLK, /BCLK) aus. Eine Pufferschaltung stellt den Signalverlauf der Ausgabe des internen Taktsignals ABCLK (oder /ABCLK) von der Interpolationsschaltung ein und gibt ein internes Taktsignal CLK1 (oder /CLK1) aus. Die Interpolationsschaltung enthält Schaltschaltungen 74a, 74b, 74c und 74d, die das interne Taktsignal ACLK empfangen, Schaltschaltungen 76a, 76b, 76c und 76d, die das interne Taktsignal BCLK empfangen, vier Inverter 78 und Widerstände R2 und R3. Ein getakteter Inverter bildet jeweils einen Schalter und einen Inverter, der mit einem pMOS-Transistor dieses getakteten Inverters verbunden ist. Die Zählsignale CNT0 bis CNT3 werden über die Inverter 78 an Steueranschlüsse der Schaltschaltungen 74a, 74b, 74c bzw. 74d zugeführt. Die Ziffern, die bei den getakteten Invertern der Schaltschaltungen gezeigt sind, stellen die Verhältnisse der Gatebreiten der getakteten Inverter dar und der Einschaltwiderstand jedes der getakteten Inverter der Schalter 74a, 74b, 74c und 74d beträgt die Hälfte von dem des vorhergehenden getakteten Inverters. Diese bilden einstellbare Widerstände, bei denen der Widerstand in Übereinstimmung mit der Gewichtung der Zählsignale CNT0 bis CNT3 eingestellt wird. Das interne Taktsignal ABCLK, dessen Phase eine Übergangsflanke zwischen der Übergangsflanke des internen Taktsignals ACLK und der Übergangsflanke des internen Taktsignals BCLK hat, wird zwischen den Widerständen R2 und R3 gebildet. Die Pufferschaltung enthält Widerstände R4 und R5, die in Reihe zwischen den Stromzufuhren VDD und VSS geschaltet sind, einen Differenzverstärker 80a, der das geteilte Potential der Widerstände R4 und R5 und das interne Taktsignal BCLK empfängt, und einen Inverter 80b, der die Ausgabe des Differenzverstärkers 80a empfängt und das interne Taktsignal CLK1 ausgibt. Das interne Taktsignal ABCLK weist eine Phase auf, die der Gewichtung der Zählsignale CNT0 bis CNT3 entspricht. Eine Anordnung der in Fig. 14 gezeigten Art wird in der Beschreibung der japanischen Patentoffenlegungsschrift JP-A-2001-56723 als eine andere Interpolationsschaltung offenbart.
Wie in Fig. 14 gezeigt, enthält die Interpolationsschaltung zwei Sätze einer Konstantstromquelle 168a, vier P-Kanal-MOS-Transistoren 168b, 168c, 168d und 168e verschiedener Gatebreiten zum Ziehen des Stroms, der durch die Konstantstromquelle 168a und vier N-Kanal-MOS-Transistoren 168f, die in Reihe mit den Sources der entsprechenden der P-Kanal-MOS-Transistoren verbunden sind, zugeführt wird, und zwei Differenzverstärkerschaltungen 168g und 168h, deren Ausgänge miteinander verbunden sind. Die Spannungen an Knoten v1 und v2 verändern sich in Übereinstimmung mit der Gewichtung der Zählsignale CNT0 bis CNT3, wodurch die Verstärkungsfähigkeit der Differenzverstärkerschaltungen 168g und 168h verändert wird, demzufolge das interne Taktsignal CLK1 (oder /CLK1) mit einer Phase zwischen den internen Takten ACLK und BCLK (oder /ACLK und /BCLK) als eine Ausgabe erzeugt wird.
In der Beschreibung der japanischen Patentoffenlegungsschrift Kokai JP-A-2001-56723 werden die Taktsignale ACLK, /ACLK, BCLK, /BCLK, die der in Fig. 12 gezeigten Interpolationsschaltung zugeführt werden, in den Schaltschaltungen durch Schieberegister 1060 und 1064 auf die in Fig. 15 gezeigte Weise ausgewählt. Fig. 15 ist ein Diagramm, das den Aufbau eines Taktverzögerungsgenerators darstellt, der die Taktsignale ACLK und BCLK erzeugt. Der Taktverzögerungsgenerator enthält eine Verzögerungsschaltung 1054, eine Verzögerungsstufenaktivierungsschaltung 1056, eine erste Schaltschaltung 1058, ein erstes Schieberegister 1060, eine zweite Schaltschaltung 1062 und ein zweites Schieberegister 1064.
In dem Fall, bei dem eine Schaltung zur Erzeugung eines Abgriffsteuersignals, welches den Schalter auswählt, der den Abgriff der Verzögerungsschaltung auswählt, durch ein Schieberegister gebildet wird, verlängert sich der zum Verriegeln notwendige Zyklus, wie später detailliert beschrieben wird.
Bei einem DDR-(doppelte Datenrate)-II (der Hochgeschwindigkeitsspezifikation eines DDT SDRAM) mit zweifacher Betriebsfrequenz ist es notwendig, die Zeitsteuerungsgenauigkeit der Ausgabe zu erhöhen. Eine hohe Geschwindigkeit von 200 bis 300 MHz (400 bis 600 Mbps) wird mit einem DDR-II-SDRAM erreicht.
Bei einem Schieberegister zur Erzeugung eines Abgriffsteuersignals, das den Abgriff der Verzögerungsschaltung auswählt, ist der Schritt des Setzens eines groben Anfangswertes (Grobabstimmung) meistens eine einzelne Stufe von Verzögerungsbauteilen (Verzögerungsbauteile 101 usw. von Fig. 3).
Um die Verriegelungszeit zu verkürzen, muss der Anfangswert des Abgriffes (Verzögerungsleitung) der Verzögerungsschaltung auf einen Mittelwert gesetzt werden. Allerdings wird die Verriegelung nicht notwendigerweise in dem kürzesten Zyklus erreicht werden. Das heißt, dass die Zeit, die das Signal braucht, um sich durch die Verzögerungsleitung auszubreiten, unnötigerweise lang wird und daher eine Veränderung in der Ausgabezeitsteuerung proportional anwächst, wie auch der Stromverbrauch.
Zum Beispiel sei bei einer Anordnung zur Durchführung der Steuerung zur Auswahl eines Verzögerungsschaltungsabgriffs durch ein Schieberegister angenommen, dass die Anzahl der Verzögerungsbauteile (D01, D02 usw. in Fig. 15) 128 beträgt, dass der Anfangswert des Schieberegisters der Mittelabgriff ist und dass der Verriegelungspunkt sich an der Anfangsstufe oder der Endstufe (128. Stufe) befindet. Um einen Abgriff auszuwählen, der dem Verriegelungspunkt in solch einem Fall entspricht, muss ein Phasenvergleich 64-mal durchgeführt werden und es ist auch ein Zyklus für die Phasenabstimmung in der Interpolationsschaltung erforderlich.
Um die Spezifikation hinsichtlich der Anzahl der Taktzyklen und der minimalen Betriebsfrequenz zu erfüllen, kann die Anzahl der Verzögerungsbauteilstufen nicht erhöht werden, und die Ausbreitungszeit pro Verzögerungsbauteil, nämlich der Abstand zwischen zwei interpolierten Signalen (die Phasendifferenz der zwei Signale, die an die Interpolationsschaltung eingegeben werden) kann nicht verkürzt werden.
Da weiterhin die Steuerung durch Verkürzen der Ausgaben der Inverter mit verschiedenen Stromtreibfähigkeiten in der in Fig. 12 gezeigten Interpolationsschaltung durchgeführt wird, ist der Bereich des linearen Betriebes eng. Selbst wenn die Einstellungsauflösung erhöht wird, wird folglich die Genauigkeit nicht verbessert.
Andererseits werden bei der in Fig. 14 gezeigten Schaltung die Signale der Gegenphase, nämlich die internen Taktsignale ACLK und /ACLK, der Differenzverstärkerschaltungen zugeführt. Es ist notwendig, dass diese Signale der Gegenphase an die Differenzverstärkerschaltungen zu demselben Zeitpunkt zugeführt werden. Wenn das interne Taktsignal /ACLK durch Invertieren des Signales ACLK in einem Inverter erzeugt wird, wird auf Grund der Ausbreitungsverzögerungszeit des Inverters die Interpolation nicht richtig durchgeführt.
Als ein Verzögerungsbauteil, das eine Verzögerungsschaltung bildet, wird ein Paar von Verzögerungsschaltungen zum Verzögern von Signalen mit gegenseitig entgegengesetzter Phase benötigt, aufgrunddessen die Fläche und der Betriebsstrom verdoppelt werden. Dies ist auch eine Fehlerquelle.
Wenn die Verzögerungsbauteile der Verzögerungsschaltung durch einen Differenzverstärker gebildet werden, steigt weiterhin der Strom im Ruhebetrieb an.
Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung, eine Interpolationsschaltung, eine DLL und eine integrierte Halbleiterschaltung zum Durchführen einer Interpolation hoher Genauigkeit zur Verfügung zu stellen, während der Umfang des Schaltungsaufbaus und des Betriebsstroms verringert wird.
Die obige und andere Aufgaben der Erfindung werden durch eine Interpolationsschaltung gelöst, die in Übereinstimmung mit einem Gesichtspunkt der vorliegenden Erfindung erste und zweite Signale zum Erzeugen eines Ausgabesignals empfängt, das eine Phase aufweist, die einem Wert entspricht, der erhalten wurde, indem eine Phasendifferenz zwischen dem ersten und dem zweiten Signal in Übereinstimmung mit einem voreingestellten inneren Teilungsverhältnis geteilt wurde, mit: einer Signalverlaufssyntheseeinheit, die ein erstes Schaltbauteil enthält, das zwischen einem Knoten, der mit einem Ausgabeanschluss verbunden ist, von dem das Ausgabesignal geliefert wird, und einer ersten Stromzuführung eingefügt ist; Mitteln zum Stellen des ersten Schaltbauteils in einen Einschaltzustand, wenn das erste und zweite Signal beide einen ersten logischen Wert aufweisen; einer ersten Reihenschaltung, die durch eine Reihenschaltung einer ersten Konstantstromquelle und eines zweiten Schaltbauteiles aufgebaut ist, das in einen Einschaltzustand gestellt wird, wenn das erste Signal einen zweiten logischen Wert aufweist; und einer zweiten Reihenschaltung, die durch eine Reihenschaltung einer zweiten Konstantstromquelle mit einem dritten Schaltbauteil aufgebaut ist, das in einen Einschaltzustand gestellt wird, wenn das zweite Signal den zweiten logischen Wert aufweist; wobei die erste Reihenschaltung und die zweite Reihenschaltung miteinander zwischen dem Knoten, der mit dem Ausgabeanschluss verbunden ist, und einer zweiten Stromzufuhr parallel geschaltet sind; und einer Vorspannungssteuereinheit zum Setzen der Werte des Stromes, der durch die erste und die zweite Stromquelle der Signalverlaufssyntheseeinheit fließt, auf Werte, die dem inneren Teilungsverhältnis entsprechen.
Bei einer Interpolationsschaltung nach der vorliegenden Erfindung hat die Vorspannungssteuereinheit eine Anzahl von Schaltungen, die jeweils eine Konstantstromquelle und ein Paar von Schaltbauteilen aufweisen, die aus einem Schaltbauteil mit einem mit der Konstantstromquelle verbundenen Ende und einem Steueranschluss gebildet werden, an den ein Steuersignal eingegeben wird, um dieses Schaltbauteil an- und auszuschalten, und ein Schaltbauteil mit einem Ende, das mit einer Konstantstromquelle und einem Steueranschluss verbunden ist, an dem ein invertiertes Signal des Steuersignals eingegeben wird, um dieses Schaltbauteil ein- und auszuschalten; und Mittel zur Durchführung der Steuerung auf solch eine Art, dass ein Gesamtstrom, der durch eine Gruppe von Schaltbauteilen an die Steueranschlüsse fließt, von denen das Steuersignal von den Paaren der Schaltbauteile eingegeben wird, in der Anzahl der Schaltungen zu einem ersten Stromwert gemacht wird, und so dass ein Stromwert, der gleich dem ersten Stromwert ist, in die erste Stromquelle fließen wird, und auf solch eine Weise, dass der Gesamtstrom, der durch eine Gruppe von Schaltbauteilen an die Steueranschlüsse fließt, von denen das invertierte Signal des Steuersignals von den Paaren der Schaltbauteile eingegeben wird, in der Anzahl der Schaltungen zu einem zweiten Stromwert gemacht wird, und so dass ein Stromwert, der gleich dem zweiten Stromwert ist, in die zweite Stromquelle fließen wird.
In Übereinstimmung mit einem anderen Gesichtspunkt der vorliegenden Erfindung wird eine Interpolationsschaltung bereitgestellt, die erste und zweite Signale von ersten bzw. zweiten Eingabeanschlüssen empfängt, zum Erzeugen und zum Liefern eines Ausgabesignals von einem Ausgabeanschluss mit einer Phase, die einem Wert entspricht, der durch Teilung einer Phasendifferenz zwischen den ersten und zweiten Signalen in Übereinstimmung mit einem Teilungsverhältnis erreicht wurde, das durch ein Steuersignal gesetzt wurde, das von einem Steuersignaleingabeanschluss eingeht, mit: einer Signalverlaufssyntheseeinheit, die eine Logikschaltung enthält, an die erste und zweite Signale eingegeben werden, zum Ausgeben des Ergebnisses einer vorbestimmten Logikoperation, die auf die ersten und zweiten Signale angewandt wird; einem ersten Transistor, der zwischen einen mit dem Ausgabeanschluss verbundenen Knoten und einer ersten Stromzufuhr eingesetzt ist, der einen Steueranschluss hat, an dem ein Ausgabesignal von der Logikschaltung eingegeben wird, um den ersten Transistor ein- und auszuschalten; einer ersten Reihenschaltung, die durch einen Reihenanschluss eines ersten Stromquellentransistors und einen zweiten Transistor mit einem Steueranschluss gebildet wird, an dem das erste Signal eingegeben wird, um den zweiten Transistor ein- und auszuschalten; einer zweiten Reihenschaltung, die durch einen Reihenanschluss eines zweiten Stromquellentransistors und eines dritten Transistors mit einem Steueranschluss gebildet wird, an dem das zweite Signal eingegeben wird, um den dritten Transistor ein- und auszuschalten, wobei die erste Reihenschaltung und die zweite Reihenschaltung miteinander zwischen dem Knoten und einer zweiten Stromzufuhr parallel geschaltet sind; und einer Vorspannungssteuereinheit zur Steuerungsdurchführung auf Grund eines Steuersignals, das das interne Teilungsverhältnis auf solch eine Art bestimmt, dass Stromwerte, die dem inneren Teilungsverhältnis entsprechen, in die entsprechenden der ersten und zweiten Stromquellen der Signalverlaufssyntheseeinheit fließen; wobei die Vorspannungssteuereinheit eine Anzahl von Schaltungen hat, die jeweils einen mit der ersten Stromzufuhr verbundenen Konstantstromquellentransistor, einen ersten Schalttransistor, der zwischen dem Konstantstromquellentransistor und einem ersten mit dem Steueranschluss des ersten Konstantstromquellentransistor verbundenen Knoten eingefügt ist, mit einem Steueranschluss, an den das Steuersignal, das das interne Teilungsverhältnis bestimmt, eingegeben wird, um den ersten Transistor ein- und auszuschalten, und einen zweiten Transistor aufweist, der zwischen dem Konstantstromquellentransistor und einem zweiten mit dem Steueranschluss des zweiten Konstantstromquellentransistors verbundenen Knoten eingefügt ist, mit einem Steueranschluss, an dem ein invertiertes Signal des Steuersignals, das das interne Teilungsverhältnis bestimmt, eingegeben wird, um den zweiten Transistor ein- und auszuschalten; wobei Verbindungspunkte zwischen der Gruppe der ersten Schalttransistoren und ersten Knoten der Anzahl von Schaltungen mit einem vierten Transistor verbunden sind, wobei ein Steueranschluss des vierten Transistors gemeinsam mit dem Steueranschluss des ersten Konstantstromquellentransistors verbunden ist, Verbindungspunkte zwischen der Gruppe der zweiten Schalttransistoren und zweiten Knoten der Anzahl von Schaltungen mit einem diodengeschalteten fünften Transistor verbunden sind, und ein Steueranschluss des diodengeschalteten fünften Transistors gemeinsam mit dem Steueranschluss des zweiten Konstantstromquellentransistors verbunden ist.
In Übereinstimmung mit einem anderen Gesichtspunkt der vorliegenden Erfindung wird die vorher erwähnte Aufgabe gelöst durch Bereitstellen einer DLL-Schaltung mit: einer Verzögerungsschaltung, an die ein Eingangsbezugssignal angelegt wird, zum Verzögern des Bezugssignals und zum Ausgeben von Signalen, die verschiedene Verzögerungszeiten von entsprechenden einer Anzahl von Abgriffen haben; ersten und zweiten Multiplexern zum Auswählen und Ausgeben der Signale von geradzahligen bzw. ungeradzahligen Abgriffen der Verzögerungsschaltung; einer Feinverzögerungsschaltung an die Ausgaben von den ersten und zweiten Multiplexern als erste bzw. zweite Signale eingegeben werden, zum Ausgeben eines Signals einer fein abgestimmten Verzögerungszeit; einem Phasendetektor, an dem die Ausgabe der Feinverzögerungsschaltung und das Bezugssignal eingegeben werden, zum Erkennen einer Phasendifferenz zwischen diesen Signalen; und einem Zähler, bei dem die Zählung sich auf Grund einer Ausgabe von dem Phasendetektor ändert, wobei die ersten und zweiten Multiplexer geradzahlige bzw. ungeradzahlige Abgriffe der Verzögerungsschaltung auf Grund einer Ausgabe von dem Zähler auswählen. Die Feinverzögerungsschaltung weist die oben beschriebene Interpolationsschaltung nach der vorliegenden Erfindung auf.
In Übereinstimmung mit einem weiteren Gesichtspunkt der vorliegenden Erfindung wird eine DLL-Schaltung bereitgestellt, mit einer Eingangspufferschaltung, an die ein Eingangssignal angelegt wird; einer Verzögerungsschaltung, an die ein Ausgangssignal von der Eingangspufferschaltung zum Verzögern des Signals und zum Ausgeben der Signale mit verschiedenen Verzögerungszeiten von den entsprechenden einer Anzahl von Abgriffen eingegeben wird; ersten und zweiten Multiplexern zum Auswählen und Ausgeben der Signale von geradzahligen bzw. ungeradzahligen Abgriffen der Verzögerungsschaltung, einer Feinverzögerungsschaltung, an die Ausgaben von den ersten und zweiten Multiplexern als erste bzw. zweite Signale eingegeben werden, zum Ausgeben eines Signals einer fein abgestimmten Verzögerungszeit; einem dritten Multiplexer zum selektiven Ausgeben von Eingangsdaten, wobei die Ausgabe der Feinverzögerungsschaltung als ein Umschaltungssignal benutzt wird; einem Ausgabepuffer, an dem eine Ausgabe des dritten Multiplexers eingegeben wird, um eine Ausgabe als Datenausgabe ausgegeben zu werden; einem vierten Multiplexer, an den die Ausgabe der Feinverzögerungsschaltung eingegeben wird, mit einer Verzögerungszeit, die gleich zu der des dritten Multiplexers ist; einer ersten Pufferschaltung, an die eine Ausgabe des vierten Multiplexers eingegeben wird, mit einer Pseudoverzögerungszeit, die gleich der Verzögerungszeit des Ausgabepuffers ist; einer zweiten Pufferschaltung, an die eine Ausgabe des ersten Puffers eingegeben wird, mit einer Pseudoverzögerungszeit, die gleich zu der Verzögerungszeit des Eingabepuffers ist; einem Phasendetektor, an dem das Ausgabesignal der zweiten Pufferschaltung und das Eingabesignal eingegeben werden, zum Erkennen einer Phasendifferenz zwischen diesen beiden Signalen; und einem Zähler, bei dem die Zählung auf Grund einer Ausgabe von dem Phasendetektor verändert wird; wobei die ersten und zweiten Multiplexer geradzahlige bzw. ungeradzahlige Abgriffe der Verzögerungsschaltung auf Grund einer Ausgabe von dem Zähler auswählen. Die Feinverzögerungsschaltung enthält die oben beschriebene Interpolationsschaltung nach der vorliegenden Erfindung.
Noch weitere Aufgaben und Vorteile der vorliegenden Erfindung werden für den Fachmann aus der folgenden detaillierten Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen offensichtlich, wobei nur die bevorzugten Ausführungsbeispiele der Erfindung gezeigt und beschrieben sind, einfach zur Darstellung der besten Weise, die zum Ausführen dieser Erfindung erwägt wurde. Wie man erkennen wird, ist die Erfindung für andere und verschiedene Ausführungsbeispiele geeignet und verschiedene Details sind für verschiedene Abänderungen hinsichtlich verschiedener Gesichtspunkte geeignet, ohne die Erfindung zu verlassen. Dementsprechend sollen die Zeichnungen und die Beschreibung als beschreibend und nicht als einschränkend angesehen werden.
Fig. 1 ist ein Diagramm, das den Aufbau eines ersten Ausführungsbeispiels der vorliegenden Erfindung darstellt;
Fig. 2 ist ein Diagramm, das den Aufbau eines zweiten Ausführungsbeispiels der vorliegenden Erfindung darstellt;
Fig. 3 ist ein Diagramm, das den Aufbau eines dritten Ausführungsbeispiels der vorliegenden Erfindung darstellt;
Fig. 4 ist ein Diagramm, das den Aufbau eines vierten Ausführungsbeispiels der vorliegenden Erfindung darstellt;
Fig. 5 ist ein Diagramm, das nützlich bei der Beschreibung des Betriebes einer DLL-Schaltung nach einem Ausführungsbeispiel der vorliegenden Erfindung ist;
Fig. 6 ist ein Blockdiagramm, das die Verbindungen zwischen Grobabstimmungsverzögerungsschaltungen (CDL), Multiplexern (MUX) und einer Feinverzögerungsschaltung nach einem Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 7 ist ein Diagramm, das die Struktur einer Grobabstimmungsverzögerungsschaltung (CDL) nach einem Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 8 ist ein Diagramm, das den Aufbau eines Multiplexers nach einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
Fig. 9a ist ein Diagramm, das nützlich beim Beschreiben eines Grey-Kodes ist, und Fig. 9b ist ein Diagramm, das ein Beispiel einer Grey-Kode-Erzeugungsschaltung zeigt;
Fig. 10a ist ein Diagramm, das nützlich beim Beschreiben der Erzeugung einer Fehlschaltung in einem binären Kode ist, und Fig. 10b ist ein Diagramm, das den Aufbau einer Schaltung zur Erzeugung eines Abgriffumschaltsignals durch einen binären Kode zeigt;
Fig. 11 ist ein Diagramm, das nützlich beim Beschreiben der Kennlinien einer Interpolationsschaltung nach einem Ausführungsbeispiel der vorliegenden Erfindung ist;
Fig. 12 ist ein Diagramm, das den Aufbau einer Interpolationsschaltung nach dem Stand der Technik (japanische Patentoffenlegungsschrift JP-A-2001- 56723) zeigt;
Fig. 13 ist ein Diagramm, das nützlich beim beschreiben des Verriegelungsvorgangs einer Anordnung ist, die ein Schieberegister benutzt;
Fig. 14 ist ein Diagramm, das einen anderen Aufbau einer Interpolationsschaltung nach dem Stand der Technik (japanische Patentoffenlegungsschrift JP-A- 2001-56723) zeigt; und
Fig. 15 ist ein Diagramm, das den Aufbau einer Taktverzögerungsschaltung mittels eines Schieberegisters nach dem Stand der Technik zeigt.
Bevorzugte Ausführungsbeispiele zum Durchführen der vorliegenden Erfindung werden unter Bezug auf die Zeichnungen beschrieben.
Wie in Fig. 1 gezeigt, enthält bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung eine Interpolationsschaltung zum Erzeugen eines Ausgangssignals mit einer Phase, die durch einen Wert bestimmt wird, der durch Durchführen einer internen Teilung einer Phasendifferenz zwischen ersten und zweiten Signalen (FINO und FINE) erhalten wird, die darin in Übereinstimmung mit einem gesetzten internen Teilungsverhältnis eingegeben worden sind, eine Signalverlaufssyntheseeinheit (1) mit einem ersten Schaltbauteil (MP1), das in den Ladungspfad eines Knotens (N1) eingebracht ist, der mit einem Ausgabeanschluss (OUT) verbunden ist, Mittel zum Laden des Knotens (N1) durch Schalten des ersten Schaltbauteiles (MP1), wenn das erste Signal (FINO) und das zweite Signal (FINE) beide einen ersten logischen Wert haben, und erste und zweite Entladungspfade, die mit dem Knoten (N1) verbunden sind und bereitgestellt sind, um dem ersten Signal (FINO) und dem zweiten Signal (FINE) zu entsprechen. Eine erste Stromquelle (MN2) und ein zweites Schaltbauteil (MN4), das auf Grund des ersten Signals (FINO) ein- und ausgeschalten wird, sind in Reihe in den ersten Entladungspfad eingefügt, und eine zweite Stromquelle (MN3) und ein drittes Schaltbauteil (MN5), das auf Grund des zweiten Signals (FINE) ein- und ausgeschaltet wird, sind in Reihe in den zweiten Entladungspfad eingefügt. Mindestens eines von dem zweiten Schaltbauteil (MN4) und dem dritten Schaltbauteil (MN5) wird eingeschaltet, um den Knoten (N1) zu entladen, der mit dem Ausgabeanschluss verbunden ist, wenn mindestens eines von dem ersten Signal (FINO) und dem zweiten Signal (FINE) einen zweiten logischen Wert hat. Insbesondere enthält die Signalverlaufssyntheseeinheit (1): eine logische Schaltung (OR1), die das erste und zweite Signal (FINO und FINE) empfängt, zum Ausgeben des logischen ODER dieser zwei Signale; den ersten Schalter (MP1), der zwischen dem Knoten (N1), der mit dem Ausgabeanschluss (OUT) verbunden ist, und einer ersten Stromzufuhr (VDD) eingefügt ist und einen Steueranschluss hat, an dem ein Ausgangssignal der Logikschaltung (OR1) eingegeben wird, um den ersten Schalter (MP1) ein- und auszuschalten; eine erste Reihenschaltung, die die erste Konstantstromquelle (MN2) und das zweite Schaltbauteil (MN4) aufweist, das einen Steueranschluss hat, an dem das erste Signal (FINO) eingegeben wird, um das zweite Schaltbauteil (MN4) ein- und auszuschalten; und eine zweite Reihenschaltung, die die zweite Konstantstromquelle (MN3) und das dritte Schaltbauteil (MN5) aufweist, das einen Steueranschluss hat, an dem das zweite Signal (FINE) eingegeben wird, um das dritte Schaltbauteil (MN5) ein- und auszuschalten; wobei die erste und zweite Reihenschaltung parallel zwischen dem ersten Knoten (N1) und einer zweiten Stromzufuhr (VSS) geschaltet sind.
Eine Vorspannungssteuereinheit (2), die die Vorspannung der ersten Konstantstromquelle (MN2) und der zweiten Konstantstromquelle (MN3) der Signalverlaufssyntheseeinheit (1) steuert, erzeugt einen ersten Strom (I1) und einen zweiten Strom (I2), deren Stromwertverhältnis dem inneren Teilungsverhältnis entspricht, in Abhängigkeit von zwei Sätzen von Strompfadschaltern (MP21, MP23, MP25 und MP22, MP24, MP26), die auf Grund von Steuersignalen (SEL0, SEL1, SEL2) ein- und ausgeschaltet werden, die durch diese Steuersignale und deren invertierten Signale das interne Teilungsverhältnis bestimmen, und führt die Steuerung auf solch eine Weise durch, dass Ströme, die den Stromwerten der entsprechenden des ersten Stroms (I1) und des zweiten Stroms (I2) entsprechen, durch die erste Konstantstromquelle (MN2) und die zweite Konstantstromquelle (MN3) fließen.
Bei dem Ausführungsbeispiel der vorliegenden Erfindung enthält die Interpolationsschaltung weiterhin eine erste Vorladungsschaltung (PR1) zum Vorentladen oder Vorladen eines Verbindungsknotens zwischen der ersten Konstantstromquelle (MN2) und dem zweiten Schaltbauteil (MN4) und eine zweite Vorladungsschaltung (PR2) zum Vorentladen oder Vorladen eines Verbindungsknotens zwischen der zweiten Konstantstromquelle (MN3) und dem dritten Schaltbauteil (MN5). Die erste Vorladungsschaltung (PR1) enthält ein viertes Schaltbauteil (MP2), das zwischen der ersten Stromzufuhr (VDD) und einem Verbindungsknoten zwischen der ersten Konstantstromquelle (MN2) und dem zweiten Schaltbauteil (MN4) eingefügt ist, das einen Steueranschluss hat, an dem das Ausgabesignal der logischen Schaltung (OR1) zugeführt wird, um das vierte Schaltbauteil (MP2) ein- und auszuschalten. Die zweite Vorladungsschaltung (PR2) enthält ein fünftes Schaltbauteil (MP3), das zwischen der ersten Stromzufuhr (VDD) und einem Verbindungsknoten zwischen der zweiten Konstantstromquelle (MN3) und dem dritten Schaltbauteil (MN5) eingefügt ist, das einen Steueranschluss hat, an dem das Ausgabesignal der Logikschaltung (OR1) zugeführt wird, um das fünfte Schaltbauteil (MP3) ein- und auszuschalten.
Bei dem Ausführungsbeispiel der vorliegenden Erfindung enthält die Vorspannungssteuereinheit (2) eine Anzahl von Schaltungen, die jeweils eine Konstantstromquelle (I1 mit j = 1, 2 und 3) und ein Paar von Schaltern aufweisen, das ein Schaltbauteil (MP21 + 2(j - 1) mit j = 1, 2 und 3) enthält, das ein Ende hat, das gemeinsam mit der Konstantstromquelle (Ij) als auch mit einem Steueranschluss verbunden ist, an den ein Steuersignal (SELj - 1 mit j = 1, 2, und 3), das das innere Teilungsverhältnis bestimmt, zugeführt wird, um das Schaltbauteil ein- und auszuschalten, und ein Schaltbauteil (MP22 + 2(j - 1) mit j = 1, 2 und 3), das ein Ende hat, das gemeinsam mit der Konstantstromquelle (Ij) verbunden ist und einen Steueranschluss hat, an den ein invertiertes Signal des Steuersignals eingegeben wird, um das Schaltbauteil ein- und auszuschalten. Die Vorspannungssteuereinheit (2) führt die Steuerung auf solch eine Weise durch, dass ein Strom (erster Stromwert I1), der gleich der Gesamtsumme der Ströme ist, die in eine Schaltbauteilgruppe (MP21, MP23 und MP25) an die Steueranschlüsse fließen, an denen die Steuersignale (SEL0, SEL1 und SEL2) eingegeben werden, in die erste Konstantstromquelle (MN2) fließen wird, und so dass ein Strom (zweiter Stromwert I2), der gleich der Gesamtsumme der Ströme ist, die in eine Schaltbauteilgruppe (MP22, MP24 und MP26) an die Steueranschlüsse fließen, an die invertierte Signale eingegeben werden, die durch Invertierung der Steuersignale (SEL0, SEL1 und SEL2) durch Inverter (INV1, INV2 und INV3) erhalten wurden, in die zweite Konstantstromquelle (MN3) fließen wird.
Insbesondere fließt der Stromwert I1, der die Gesamtsumme der Ströme ist, die in die Gruppe der ersten Schaltbauteile (MP21, MP23 und MP25) fließt, die die Steuersignale (SEL0, SEL1 und SEL2) haben, die an ihre Steueranschlüsse eingegeben werden, in einen diodengeschalteten ersten Transistor (MN11), und der erste Transistor (MN11) hat einen Steueranschluss, der mit dem Steueranschluss des Transistors (MN2) verbunden ist, der die erste Stromquelle darstellt. Der Stromwert I2, der die Gesamtsumme der Ströme ist, die in die Gruppe der zweiten Schaltbauteile (MP22, MP24 und MP26) fließen, die die invertierten Signale haben, die durch Invertieren der Steuersignale (SEL0, SEL1 und SEL2) durch die Inverter (INV1, INV2 und INV3) erhalten und an ihre Steueranschlüsse eingegeben werden, fließt in einen diodengeschalteten zweiten Transistor (MN12), und der zweite Transistor (MN12) hat einen Steueranschluss, der mit dem Steueranschluss des Transistors (MN3) verbunden ist, der die zweite Stromquelle darstellt.
Die Stromwerte der Konstantstromquellen (I1, I2 und I3) der Vorspannungssteuereinheit werden wie folgt gewichtet: 1 : 2 : 4 usw. Zum Beispiel wird das Verhältnis zwischen dem ersten und zweiten Stromwert in Abhängigkeit von den Werten der Steuersignale (SEL0, SEL1 und SEL2) wie folgt eingestellt: 0 : 7, 1 : 6, 2 : 5, 3 : 4, 4 : 3, 5 : 2, 6 : 1, 7 : 0.
Bei einer bevorzugten Ausführungsweise der vorliegenden Erfindung enthält eine DLL- Schaltung, wie in Fig. 3 gezeigt, eine Verzögerungsschaltung (10), an die ein Eingangssignal angelegt wird, zum Verzögern des Signals und zum Ausgeben von Signalen, die verschiedene Verzögerungszeiten haben von den entsprechenden einer Anzahl von Abgriffen; Multiplexer (20o und 20e) zum Auswählen und Ausgeben von Signalen von geradzahligen bzw. ungeradzahligen Abgriffen der Verzögerungsschaltung, eine Feinverzögerungsschaltung (30), an die Ausgaben von den ersten und zweiten Multiplexern (20o und 20e) als erste bzw. zweite Signale eingegeben werden, zur Feinabstimmung der Verzögerungszeit; einen Phasendetektor (50) zum Erkennen von Phasennacheilung/Phasenvoreilung, in den das Ausgangssignal der Feinverzögerungsschaltung und das Eingangssignal eingegeben werden; und einen Zähler (40) zum Rauf- /Runterzählen in Abhängigkeit einer Ausgabe von dem Phasendetektor (50); wobei die Feinabstimmungsschaltung (30) der DLL-Schaltung, bei der die Multiplexer auf Grund einer Ausgabe von dem Zähler (40) geradzahlige bzw. ungeradzahlige Abgriffe der Verzögerungsschaltung auswählen, durch die oben beschriebene Interpolationsschaltung gebildet wird. Bei den Multiplexern (20o und 20e) zum Auswählen von Signalen ungerader und gerader Phasen von der Verzögerungsschaltung (10) auf Grund einer Ausgabe von dem Zähler (40) wird ein Abgriffumstellungssignal zum Auswählen eines Abgriffs als Grey-Kode ausgeführt und nur ein Bit führt gleichzeitig einen Übergang durch, demzufolge wird der Auftritt von Fehlern vermieden. Ein Steuersignal zum internen Teilen der Phasendifferenz zwischen den zwei Eingangssignalen an die Feinabstimmungsschaltung (30) wird auch von dem Zähler (40) zugeführt. Mittel (60) zum Verändern der Schritte, mit denen der Zähler (40) herauf und herunter zählt, sind vorgesehen.
Bei einer bevorzugten Ausführungsweise der vorliegenden Erfindung hat eine DLL- Schaltung, wie in Fig. 4 dargestellt, einen Eingangspuffer (80), an den ein Eingangssignal angelegt wird; eine Verzögerungsschaltung (10), an die ein Ausgabesignal von dem Eingangspuffer (80) eingegeben wird, zum Verzögern des Signals und zum Ausgeben von Signalen, die verschiedene Verzögerungszeiten haben, von den entsprechenden einer Anzahl von Abgriffen; erste und zweite Multiplexer (20o und 20e) zum Auswählen eines ungeradzahligen Abgriffes bzw. eines geradzahligen Abgriffes der Verzögerungsschaltung (10) und zum Ausgeben eines Signals einer ungeraden Phase bzw. eines Signals einer geraden Phase. Eine Feinverzögerungsschaltung (30), an die das Signal einer ungeraden Phase und ein Signal einer geraden Phase, die von den ersten bzw. den zweiten Multiplexem (20o und 20e) ausgegeben werden, als erste bzw. zweite Signale zur Ausgabe eines Signals einer fein abgestimmten Verzögerungszeit eingegeben werden; einen dritten Multiplexer (70) zum selektiven Ausgaben von Eingangsdaten, wobei die Ausgabe der Feinverzögerungsschaltung (30) als ein Umstellungssignal dient; einen Ausgabepuffer (90), an den eine Ausgabe des dritten Multiplexers (70) eingegeben wird, um als Ausgabedaten ausgegeben zu werden; einen vierten Multiplexer (71), an den die Ausgabe der Feinverzögerungsschaltung (30) eingegeben wird, mit einer Verzögerungszeit, die gleich der des dritten Multiplexers ist; einen ersten Puffer (91), an den eine Ausgabe des vierten Multiplexers (71) eingegeben wird, mit einer Pseudoverzögerungszeit, die gleich der Verzögerungszeit des Ausgabepuffers (90) ist; einen zweiten Puffer (81), an den eine Ausgabe des ersten Puffers eingegeben wird, mit einer Pseudoverzögerungszeit, die gleich der Verzögerungszeit des Eingabepuffers (80) ist; einen Phasendetektor (50), an den das Ausgabesignal des zweiten Puffers (81) und das Ausgabesignal des Eingangspuffers (80) eingegeben werden, zum Erkennen einer Phasendifferenz zwischen diesen beiden Signalen; und einen Zähler (40), bei dem die Zählung auf Grund einer Ausgabe von dem Phasendetektor (50) verändert wird; wobei die ersten und zweiten Multiplexer (20o und 20e) zum Auswählen geradzahliger bzw. ungeradzahliger Abgriffe der Verzögerungsschaltung (10) sich auf eine Ausgabe von dem Zähler (40) stützen. Die Feinverzögerungsschaltung (30) enthält die oben beschriebene Interpolationsschaltung nach der vorliegenden Erfindung.
Bei einer bevorzugten Ausführungsweise der vorliegenden Erfindung ist die DLL- Schaltung der Gestalt, dass der Kode des Steuersignals, das an die ersten und zweiten Multiplexer (20o und 20e) von dem Zähler (40) eingegeben wird, um den Abgriff der Verzögerungsschaltung (10) umzustellen, einen Grey-Kode enthält. Der Zähler (40) gibt den Grey-Kode als seine Zählung aus.
Bei einer bevorzugten Ausführungsweise der vorliegenden Erfindung, wie in Fig. 6 dargestellt, ist die DLL-Schaltung der Gestalt, dass die Verzögerungsschaltung (10) eine Grobabstimmungsverzögerungsschaltungen aufweist und die ersten und zweiten Multiplexer (20o und 20e) zum Auswählen der geradzahligen und ungeradzahligen Abgriffe eine erste Stufe einer Anzahl von Multiplexern (105 und 106), die ein von einer vorbestimmten Zahl von Signalen von einer Anzahl von aufeinander folgenden Abgriffen auswählen, und eine zweite Stufe von Multiplexern (107 und 108) enthalten, die eine Ausgabe von der Anzahl Multiplexer der ersten Stufe auswählen; wobei die Signale der ungeraden und der geraden Phase, die von den Multiplexern der zweiten Stufe ausgegeben werden, an eine Interpolationsschaltung zur Feinabstimmung eingegeben werden.
Die Interpolationsschaltung nach der vorliegenden Erfindung und die DLL-Schaltung mit dieser Interpolationsschaltung zeichnen sich in einer Linearitätsdurchführung einer sehr genauen Interpolation aus und verringern den Stromverbrauch. Sie sind ideal für Anwendungen bei Halbleiterspeichervorrichtungen, wie z. B. DDR- SDRAM oder taktsynchronisierte integrierte Halbleiterschaltvorrichtungen.
Ausführungsbeispiele der vorliegenden Erfindung werden nun detaillierter unter Bezug auf die Zeichnungen beschrieben.
Fig. 1 ist ein Diagramm, das den Aufbau einer Interpolationsschaltung nach einem Ausführungsbeispiel der vorliegenden Erfindung darstellt.
Die Interpolationsschaltung nach diesem Ausführungsbeispiel enthält unter Bezug auf Fig. 1 eine Signalverlaufssyntheseeinheit 1 und eine Vorspannungssteuereinheit 2. Bei dieser Interpolationsschaltung zum Erzeugen eines Ausgabesignals mit einer Phase, die durch einen Wert bestimmt wird, der durch Durchführen einer internen Teilung einer Phasendifferenz zwischen ersten und zweiten Signalen FINO und FINE erhalten wird, das daran in Übereinstimmung mit einem eingestellten internen Teilungsverhältnis eingegeben wird, enthält die Signalverlaufssyntheseeinheit 1 ein logisches ODER-Gatter OR1, in das die ersten und zweiten Signale FINO und FINE eingegeben werden, um das logische ODER zwischen diesen beiden Signalen auszugeben; und einen P-Kanal-MOS-Transistor MP1, der zwischen einem Knoten N1, der mit einem Ausgabeanschluss OUT verbunden ist, und einer Stromzufuhr VDD eingesetzt ist, mit einem Gateanschluss, dem ein Ausgabesignal von dem ODER- Gatter OR1 eingegeben wird, um den P-Kanal-MOS-Transistor MP1 ein- und auszuschalten. Die Signalverlaufssyntheseeinheit 1 enthält ferner eine erste Reihenschaltung, die durch eine Verbindung in Reihe eines N-Kanal-MOS-Transistors MN2, der eine erste Konstantstromquelle darstellt, und eines N-Kanal-MOS-Transistors MN4 gebildet ist, der einen Gateanschluss hat, in den das erste Signal FINO eingegeben wird, um den N-Kanal-MOS-Transistor MN4 ein- und auszuschalten; und eine zweite Reihenschaltung, die durch Verbindung in Reihe eines N-Kanal-MOS-Transistors MN3, der eine zweite Konstantstromquelle darstellt, und eines N-Kanal- MOS-Transistors NM5 gebildet wird, der einen Gateanschluss hat, in den das zweite Signal FINO eingegeben wird, um den N-Kanal-MOS-Transistor MN5 ein- und auszuschalten. Die ersten und zweiten Reihenschaltungen sind parallel zwischen dem Knoten N1 und einer Stromzufuhr VSS geschaltet.
Die Vorspannungssteuereinheit 2 führt die Steuerung auf Grund der Steuersignale (SEL0 bis SEL2), die das interne Teilungsverhältnis bestimmen, auf solch eine Weise durch, dass Stromwerte, die dem internen Teilungsverhältnis entsprechen, in die entsprechenden der ersten und zweiten Konstantstromquellentransistoren MN2 und MN3 der Signalverlaufssyntheseeinheit 1 fließen.
Dort sind eine erste Vorladungsschaltung PR1 zum Vorentladen oder Vorladen eines Verbindungsknotens zwischen dem N-Kanal-MOS-Transistor MN2 und dem N-Kanal-MOS-Transistor MN4 und eine zweite Vorladungsschaltung PR2 zum Vorentladen oder Vorladen eines Verbindungsknotens zwischen dem N-Kanal-MOS-Transistor MN3 und dem N-Kanal-MOS-Transistor MN5 vorgesehen.
Die Vorspannungssteuereinheit 2 enthält eine Anzahl von Schaltungen, die jeweils eine Konstantstromquelle Ij (mit j = 1, 2 und 3) mit einem Ende aufweisen, das mit der Stromzufuhr VDD verbunden ist, und ein Paar Transistoren, die einen P-Kanal- MOS-Transistor MP21 + 2(j - 1) enthalten, der einen Sourceanschluss hat, der gemeinsam mit dem anderen Ende der Konstantstromquelle Ij verbunden ist, als auch einen Gateanschluss, an dem ein Steuersignal SELj - 1 (mit j = 1, 2 und 3) eingegeben wird, das das interne Teilungsverhältnis bestimmt, um diese Transistoren ein- und auszuschalten, und einen P-Kanal-MOS-Transistor MP22 + 2(j - 1) hat, der einen Gateanschluss hat, an den ein Signal, das durch Invertieren des Steuersignals SELj - 1 (mit j = 1, 2 und 3) durch einen Inverter INVj erhalten wurde, eingegeben wird, um diesen Transistor ein- und auszuschalten.
Insbesondere sind die Drainanschlüsse der P-Kanal-MOS-Transistoren MP21, MP23 und MP25, denen die entsprechenden Steuersignale SEL0, SEL1 und SEL2 an ihren Gateanschlüssen eingegeben werden, gemeinsam und mit dem Drainanschluss eines N-Kanal-MOS-Transistors MN11 verbunden. Der Gateanschluss des N-Kanal-MOS- Transistors MN11 ist mit seinem Drainanschluss (der Transistor MN11 ist diodengeschaltet) und mit dem Gateanschluss des N-Kanal-MOS-Transistors MN2 verbunden. Der Sourceanschluss des N-Kanal-MOS-Transistors MN11 ist mit der Stromzufuhr VSS verbunden. Der N-Kanal-MOS-Transistor MN11 führt die Steuerung auf solch eine Art durch, dass ein Strom, der gleich der Summe der Ströme ist, die in die P-Kanal-MOS-Transistoren MP21, MP23 und MP25 fließen, in den ersten Konstantstromquellentransistor MN2 fließen wird.
Die Drainanschlüsse der P-Kanal-MOS-Transistoren MP22, MP24 und MP26, an deren Gateanschlüsse die Signale angelegt werden, die durch Invertieren der Steuersignale SEL0, SEL1 und SEL2 durch die entsprechenden Inverter INV1, INV2 und INV3 erhalten werden, sind gemeinsam und mit dem Drainanschluss eines N-Kanal- MOS-Transistors MN12 verbunden. Der Gateanschluss des N-Kanal-MOS-Transistors MN12 ist mit seinem Drainanschluss (der Transistor MN12 ist diodengeschaltet) und mit dem Gateanschluss des N-Kanal-MOS-Transistors MN3 verbunden. Der Sourceanschluss des N-Kanal-MOS-Transistor MN11 ist mit der Stromzufuhr VSS verbunden. Der N-Kanal-MOS-Transistor MN12 führt die Steuerung auf solch eine Weise durch, dass ein Strom, der gleich der Summe der Ströme ist, die in die P-Kanal-MOS-Transistoren MP22, MP24 und MP26 fließen, in den zweiten Konstantstromquellentransistor MN3 fließen wird.
Das Betriebsprinzip der Interpolationsschaltung nach dem Ausführungsbeispiel der in Fig. 1 dargestellten Erfindung wird nun beschrieben. Wenn die beiden Eingangssignale FINO und FINE, die der Signalverlaufssyntheseeinheit 1 zugeführt werden, sich auf einen LOW-Pegel befinden, leitet (schaltet ein) der P-Kanal-MOS-Transistor MP1, so dass der Knoten N1 mit der Stromzufuhrspannung VDD geladen wird. Die elektrische Ladung Q, die sich an dem Knoten N1 ansammelt, ergibt sich durch

Q = C × VDD

wobei C die Kapazität an dem Knoten N1 darstellt. Zu dieser Zeit befindet sich das Potential an dem Knoten N1 auf einem hohen Pegel. Weiterhin werden der Verbindungsknoten zwischen den N-Kanal-MOS-Transistoren MN2 und MN4 und der Verbindungsknoten zwischen den N-Kanal-MOS-Transistoren MN3 und MN5 durch die ersten bzw. zweiten Vorladungsschaltungen PR1 und PR2 vorgeladen.
Wenn das Potential an dem Knoten N1 sich unter diesen Bedingungen verändert und unter eine logische Schwellenspannung VT fällt und die Spannungsabweichung, die vorherrscht bevor der niedrige Pegel erreicht wird, durch V ( = VDD - VT) dargestellt wird, dann beträgt die Menge der elektrischen Ladung, die dann zu entladen ist, wenn der Knoten N1 von einem hohen Pegel auf einen niedrigen Pegel fällt, C × V.
T stellt die Phasendifferenz zwischen den ansteigenden Flanken des ungeraden Phasensignals FINO und des geraden Phasensignals FINE dar.
Wenn das Signal FINO von einem niedrigen auf einen hohen Pegel steigt, erreicht die Ausgabe des ODER-Gatters OR1 einen hohen Pegel, wird der P-Kanal-MOS- Transistor MP1 nichtleitend, wird der Transistor MN4 leitend und wird die Ladung am Knoten N1 über die Zeit T durch einen Strom I1' eines Konstantstromquellentransistors MN2 entladen. Die Ladung, die während dieser Zeit entladen wird, beträgt

I1' × T

und die Restladung Q' an dem Knoten N1 beträgt

Q' = C × VDD - I1' × T.

Wenn das Signal FINE von dem niedrigen auf den hohen Pegel steigt, wird als Nächstes die Ausgabe des ODER-Gatters OR1 auf dem hohen Pegel gehalten, leitet der Transistor MN5 und wird die Ladung Q' an dem Knoten N1 durch die Summe der Ströme I1' des Konstantstromquellentransistors MN2 und I2' des Konstantstromquellentransistors MN3 entladen.
Wenn das Potential V an dem Knoten N1 unter die logische Schwellenspannung VT fällt, wechselt es auf einen niedrigen Pegel, und der Ausgabeanschluss OUT gibt das NOR zwischen den Signalen FINO und FINE aus.
Wenn die Phasendifferenz PH zwischen der steigenden Flanke des Eingangssignals FINO und der fallen Flanke des Ausgangssignals beim Ausgangsanschluss OUT in Zeitgliedern ausgedrückt wird, ist demzufolge

PH = T + (C × V - I1' × T)/I1' + (I2')
= C × V/(I1' + I2') + T × [1 - I1'/(I1' + I2')]
= C × V/(I1' + I2') + T × I1'/(I1' + I2')
Hier stellt C × V (I1' + I2') die Phasendifferenz zwischen den Eingangs- und Ausgangssignalen dar, wenn die Eingangssignale FINO und FINE gleichzeitig ansteigen. Da I1' + I2' ein konstanter Wert ist, ist C × V (I1' + I2') in der obigen Gleichung ein konstanter Ausdruck.
Wenn I1' : I2' = (1 - x) : x gilt, dann wird T × I2'/(I1' + I2') ein Wert xT, den man durch innere Teilung mit der Phasendifferenz T zwischen den Signalen FINO und FINE in Übereinstimmung mit einem inneren Teilungsverhältnis (1 - x) : x erhält.
Das Verhältnis von I1' zu I2' wird durch die Werte der Steuersignale SEL0, SEL1 und SEL2 bestimmt, die an die Vorspannungssteuereinheit 2 eingegeben werden.
Die Stromwerte der Stromquellen I1, I2 und I3 werden auf diese Art z. B. 1 : 2 : 4 gewichtet. Das Verhältnis zwischen den Stromtreibefähigkeiten der P-Kanal-MOS-Transistoren MP21 und MP22, den Stromtreibefähigkeiten der P-Kanal-MOS-Transistoren MP22 und MP24 und die Stromtreibefähigkeiten der P-Kanal-MOS-Transistoren MP25 und MP26 wird auf 1 : 2 : 4 gesetzt.
Wenn z. B. (SEL0, SEL1, SEL2) = (L,L,L) gilt, schalten sich die P-Kanal-MOS-Transistoren MP21, MP23 und MP25 ein, schalten sich die P-Kanal-MOS-Transistoren MP22, MP24 und MP26 ab, wird der Strom I1, der in den Transistor MN11 fließt,

I1 = (1 + 2 + 4) I0 = 7I0

und wird der Strom I2, der in den Transistor MN12 fließt,

I2 = 0.
Wenn (SEL0, SEL1, SEL2) = (H,L,L) gilt, schalten sich die P-Kanal-MOS-Transistoren MP22, MP23 und MP25 ein, schalten sich die P-Kanal-MOS-Transistoren MP21, MP24 und MP26 ab, und wir haben

I1 = (2 + 4) I0 = 6I0, I2 = 10.
Wenn (SEL0, SEL1, SEL2) = (H,H,L) gilt, schalten sich die P-Kanal-MOS-Transistoren MP22, MP24 und MP25 ein, schalten sich die P-Kanal-MOS-Transistoren MP21, MP23 und MP26 ab, und wir haben

I1 = 4I0, I2 = (1 + 2) I0 = 3I0.
Der Betrieb wird außerdem hinsichtlich der anderen Kombinationen ähnlich durchgeführt. In Übereinstimmung mit dem 3-Bit-Steuersignal (SEL0, SEL1, SEL2) fließen die Ströme I1 und 12, die den Verhältnissen 0 : 7, 1 : 6, 2 : 5, 3 : 4, 4 : 3, 5 : 2, 6 : 1 und 7 : 0 entsprechen, in die diodengeschaltete nN-Kanal-MOS-Transistoren MN11 und MN12, die Gates der diodengeschalteten N-Kanal-MOS-Transistoren MN11 und MN12 werden mit den Gates der N-Kanal-MOS-Transistoren MN2 bzw. MN3 verbunden, und die Ströme I1' und I2', die den Stromwerten I1 und 12 entsprechen, fließen in den N-Kanal- MOS-Transistoren MN2 und MN3.
Demzufolge gibt der Ausgabeanschluss OUT ein Ausgabesignal mit einer Phase aus, die durch einen Wert bestimmt wird, der durch internes Teilen der Phasendifferenz zwischen den Signalen FINO und FINE von gegenseitig verschiedenen Phasen erhalten wird, die an die Signalverlaufssyntheseeinheit 1 mit einem Verhältnis eingegeben werden, das dem 3-Bit-Steuersignal (SEL0, SEL1 und SEL2) entspricht. Es ist zu beachten, dass der Ausgabeanschluss OUT natürlich mit einem signalformenden Inverter, einem Spannungsfolger oder einem nicht invertierenden Puffer, der aus zwei Inverterstufen gebildet ist, versehen werden kann.
Als Nächstes wird ein zweites Ausführungsbeispiel der vorliegenden Erfindung beschrieben.
Fig. 2 ist ein Diagramm; das den Aufbau eines zweiten Ausführungsbeispieles der Erfindung darstellt. Sie zeigt einen Interpolationsschaltungsaufbau, der entworfen wurde, um eine Abschaltsteuerung durchzuführen und den Stromverbrauch zu verringern. Bei diesem Ausführungsbeispiel ist eine Ruhebetriebssteuerfunktion zu dem Aufbau von Fig. 1 hinzugefügt, die Vorspannungssteuereinheit 2 beendet den Betrieb (kein verbrauchter Strom fließt), wenn ein Abschaltsteuersignal PWDN sich auf einem hohen Pegel befindet, und sie wird aktiviert, wenn das Abschaltsteuersignal PWDN sich auf einem niedrigen Pegel befindet.
Wie in Fig. 2 gezeigt, enthält die Signalverlaufssyntheseeinheit 1 Inverter INV5 und INV6 zum Invertieren und Ausgeben der ersten bzw. zweiten Signale FINO und FINE; Inverter INV7 und IINV8 zum Invertieren und Ausgeben der Ausgangssignale der Inverter INV5 und LNV6, eines NAND-Gatters NAND1, das die Ausgangssignale der Inverter INV5 und LNV6 empfängt, zum Ausgeben des Ergebnisses einer NAND-Operation, die auf diese Signale angewandt wurde; und den P-Kanal-MOS-Transistor MP1, der zwischen dem Knoten N1, der mit dem Ausgabeanschluss OUT verbunden ist, und der Stromzufuhr VDD eingefügt ist, die durch die Ausgabe des NAND-Gates NAND1, die an ihren Gateanschluss eingegeben wird, ein- und ausgeschaltet wird.
Die Signalverlaufssyntheseeinheit 1 enthält ferner den N-Kanal-MOS-Transistor MN2, der eine erste Konstantstromquelle bildet und seinen Drainanschluss mit dem Knoten N1 verbunden hat; den N-Kanal-MOS-Transistor MN4, der seinen Drainanschluss mit dem Sourceanschluss des N-Kanal-MOS-Transistors MN2 und seinen Sourceanschluss mit der Stromzufuhr VSS verbunden hat und bei dem das Ausgabesignal des Inverters INV7 an seinen Gateanschluss eingegeben wird, um den Transistor ein- und auszuschalten; den N-Kanal-MOS-Transistor MN3, der eine zweite Konstantstromquelle bildet und bei dem der Drainanschluss mit dem Knoten N1 verbunden ist; und den N-Kanal-MOS-Transistor MN5, bei dem der Drainanschluss mit dem Sourceanschluss des N-Kanal-MOS-Transistors MN3 und der Sourceanschluss mit der Stromzufuhr VSS verbunden ist und bei dem das Ausgabesignal des Inverters INV8 an seinen Gateanschluss eingegeben wird, um diesen Transistor ein- und auszuschalten.
Weiterhin bildet ein P-Kanal-MOS-Transistor MP2 eine erste Vorladeschaltung, und ein P-Kanal-MOS-Transistor MP3 bildet eine zweite Vorladeschaltung. Der P-Kanal- MOS-Transistor MP2 hat einen Sourceanschluss, der mit der Stromzufuhr VDD verbunden ist, einen Gateanschluss, der mit dem Ausgabeende des NAND-Gates NAND1 verbunden ist, und einen Drainanschluss, der mit einem Verbindungsknoten zwischen dem Drainanschluss des N-Kanal-MOS-Transistors MN2 und dem Drainanschluss des N-Kanal-MOS-Transistors MN4 verbunden ist. Der P-Kanal-MOS-Transistor MP3 hat einen Sourceanschluss, der mit der Stromzufuhr VDD verbunden ist, einen Gateanschluss, der mit dem Ausgabeende des NAND-Gates NAND1 verbunden ist, und einen Drainanschluss, der mit einem Verbindungsknoten zwischen dem Sourceanschluss des N-Kanal-MOS-Transistors MN3 und dem Drainanschluss des N-Kanal-MOS-Transistors MN5 verbunden ist.
Die Vorspannungssteuereinheit 2 enthält P-Kanal-MOS-Transistoren MP11, MP12 und MP13, deren Sourceanschlüsse mit der Stromzufuhr VDD und den Gateanschlüssen verbunden sind, an die das Abschaltsteuersignal PWDN angelegt wird.
Die Vorspannungssteuereinheit 2 enthält weiterhin den P-Kanal-MOS-Transistor MP21, bei dem der Sourceanschluss mit dem Drainanschluss des P-Kanal-MOS-Transistors MP11 verbunden ist und der das Steuersignal SEL0 aufweist, das das innere Teilungsverhältnis bestimmt, das an seinen Gateanschluss eingegeben wird, um dadurch an- oder ausgeschaltet zu werden; den P-Kanal-MOS-Transistor MP22, bei dem der Sourceanschluss mit dem Drainanschluss des P-Kanal-MOS-Transistors MP11 verbunden ist und der ein Signal hat, das durch Invertieren des Steuersignals SEL0 durch den Inverter INV1 erhalten wird, das an seinen Gateanschluss eingegeben wird, um dadurch ein- und ausgeschaltet zu werden; den P-Kanal-MOS-Transistor MP23, bei dem der Sourceanschluss mit dem Drainanschluss des P-Kanal-MOS-Transistors MP12 verbunden ist und der das Steuersignal SEL1 hat, das das innere Teilungsverhältnis bestimmt und das an seinen Gateanschluss eingegeben wird, um dadurch ein- und ausgeschaltet zu werden; den P-Kanal-MOS-Transistor MP24, bei dem der Sourceanschluss mit dem Drainanschluss des P-Kanal-MOS-Transistors MP12 verbunden ist und der ein Signal hat, das durch Invertieren des Steuersignals SEL1 durch den Inverter INV2 erhalten wird, das an seinen Gateanschluss eingegeben wird, um dadurch ein- und ausgeschaltet zu werden; den P-Kanal-MOS-Transistor MP25, bei dem der Sourceanschluss mit dem Drainanschluss des P-Kanal-MOS-Transistors MP13 verbunden ist und der das Steuersignal SEL2 hat, das das innere Teilungsverhältnis bestimmt und das an seinen Gateanschluss eingegeben wird, um dadurch ein- und ausgeschaltet zu werden; und dem P-Kanal-MOS-Transistor MP26, bei dem der Sourceanschluss mit dem Drainanschluss des P-Kanal-MOS-Transistors MP13 verbunden ist und der ein Signal hat, das durch Invertieren des Steuersignals SEL2 durch den Inverter LNV3 erhalten wird und das an seinen Gateanschluss eingegeben wird, um dadurch ein- und ausgeschaltet zu werden.
Die Drainanschlüsse der P-Kanal-MOS-Transistoren MP21, MP23 und MP25 sind gemeinsam und mit dem Drainanschluss des N-Kanal-MOS-Transistors MN11 verbunden, und der Gateanschluss des N-Kanal-MOS-Transistors MN11 ist mit seinem Drainanschluss und dem Gateanschluss des N-Kanal-MOS-Transistors MN2 verbunden. In Fig. 2 ist der Knoten an dem Verbindungspunkt zwischen dem Drainanschluss des N-Kanal-MOS-Transistors MN11 und dem Gateanschluss des N-Kanal-MOS- Transistors MN2 durch einen Vorspannungsknoten "BIASO" dargestellt.
Der Sourceanschluss des N-Kanal-MOS-Transistors MN11 ist mit dem Drain eines N- Kanal-MOS-Transistors MN13 verbunden, der einen Gateanschluss hat, an dem ein Signal eingegeben wird, das durch Invertieren des Abschaltsteuersignals PWDN durch den Inverter LNV4 erhalten wird. Der Sourceanschluss des N-Kanal-MOS-Transistors MN13 ist mit der Stromzufuhr VSS verbunden. Wenn das Abschaltsteuersignal PWDN sich auf einem niedrigen Pegel befindet, schaltet sich der N-Kanal-MOS-Transistor MN13 ein, und der N-Kanal-MOS-Transistor MN11 führt die Steuerung auf solch eine Weise durch, dass ein Strom, der proportional oder gleich dem Strom I1 ist, der die Gesamtsumme der Ströme ist, die in die P-Kanal-MOS-Transistoren MP21, MP23 und MP24 fließen, in den ersten Konstantstromquellentransistor MN2 fließen wird.
Die Drainanschlüsse der P-Kanal-MOS-Transistoren MP22, MP24 und MP26 sind gemeinsam und mit dem Drainanschluss des N-Kanal-MOS-Transistors MN12 verbunden. Der Gateanschluss des N-Kanal-MOS-Transistors MN12 ist mit seinem Drainanschluss und dem Gateanschluss des N-Kanal-MOS-Transistors MN3 verbunden. In Fig. 2 ist der Knoten an dem Verbindungspunkt zwischen dem Drainanschluss des N-Kanal-MOS-Transistors MN12 und dem Gateanschluss des N-Kanal-MOS- Transistors MN3 durch einen Vorspannungsknoten "BIASE" dargestellt. Der Sourceanschluss des N-Kanal-MOS-Transistors MN12 ist mit dem Drain eines N-Kanal- MOS-Transistors MN14 verbunden, der einen Gateanschluss hat, an dem ein Signal eingegeben wird, das durch Invertieren des Abschaltsteuersignals PWDN durch den Inverter INV4 erhalten wird. Der Sourceanschluss des N-Kanal-MOS-Transistors MN14 ist mit der Stromzufuhr VSS verbunden. Wenn das Abschaltsteuersignal PWDN sich auf einem niedrigen Pegel befindet, schaltet sich der N-Kanal-MOS-Transistor NM14 ein, und der N-Kanal-MOS-Transistor MN12 führt die Steuerung auf so eine Art durch, dass ein Strom, der proportional oder gleich zu dem Strom I2 ist, der die Gesamtsumme der Ströme ist, die in die P-Kanal-MOS-Transistoren MP22, MP24 und MP26 fließen, in den zweiten Konstantstromquellentransistor MN3 fließen wird.
Die Vorspannungssteuereinheit 2 enthält weiterhin einen P-Kanal-MOS-Transistor MP27 mit einem Drainanschluss, der mit dem Gateanschluss des N-Kanal-MOS-Transistors MN2 verbunden ist, einem Sourceanschluss, der mit der Stromzufuhr VDD verbunden ist, einem Gateanschluss, der mit dem Ausgabeende des Inverters INV4 verbunden ist, und einen N-Kanal-MOS-Transistor MN15 mit einem Drainanschluss, der mit dem Gate des N-Kanal-MOS-Transistors MN3 verbunden ist, einem Sourceanschluss, der mit der Stromzufuhr VSS verbunden ist, und einem Gateanschluss, mit dem das Abschaltsteuersignal PWDN verbunden ist.
Wenn das Abschaltsteuersignal PWDN sich auf einem niedrigen Pegel (die Vorspannungssteuereinheit ist aktiv) befindet, werden sowohl der P-Kanal-MOS-Transistor MP27 als auch der N-Kanal-MOS-Transistor MN15 ausgeschaltet.
Wenn das Abschaltsteuersignal PWDN sich auf einem hohen Pegel (die Vorspannungssteuereinheit 2 ist inaktiv) befindet, werden sowohl der P-Kanal-MOS-Transistor MP27 als auch der N-Kanal-MOS-Transistor MN15 so eingeschaltet, dass die Gatevorspannungen der N-Kanal-MOS-Transistoren MN2 und MN3 zugeführt werden.
Die P-Kanal-MOS-Transistoren MP11, MP12 und MP13 dienen als Konstantstromquellen, wenn das Abschaltsteuersignal PWDN sich auf einem niedrigen Pegel befindet. Da die Verhältnisse von Gatebreite (W) zur Gatelänge (L) dieser Transistoren 2/0,8 bzw. 4/0,8 bzw. 8/0,8 (Mikroneinheiten) betragen, ist das Verhältnis zwischen den Drainströmen (proportional zu W/L) 2 : 4 : 8. Die Verhältnisse zwischen den Stromtreibefähigkeiten der P-Kanal-MOS-Transistoren MP21 und MP22, der P-Kanal-MOS- Transistoren MP23 und MP24 sowie der P-Kanal-MOS-Transistoren MP25 und MP26 werden auf 5 : 10 : 20 gebracht, das heißt 1 : 2 : 4.
Wenn das Abschaltsteuersignal PWND sich auf einem hohen Pegel befindet, schalten sich die P-Kanal-MOS-Transistoren MP11, MP12 und MP13 ab, auch schalten sich die N-Kanal-MOS-Transistoren MN13 und MN14 ab, werden die Strompfade abgetrennt und hört die Vorspannungssteuereinheit 2 auf zu arbeiten und wird auf einen Ruhebetriebszustand gebracht. Zu dieser Zeit schalten sich der P-Kanal-MOS-Transistor MP27 und der N-Kanal-MOS-Transistor MN15 ein, so dass die Gatevorspannungen der N-Kanal-MOS-Transistoren MN2 und MN3 zugeführt werden.
Wenn das Abschaltsteuersignal PWDN sich auf einem niedrigen Pegel befindet, schalten sich die P-Kanal-MOS-Transistoren MP11, MP12 und MP13 ein, schalten sich auch die N-Kanal-MOS-Transistoren MN13 und MN14 ein und schalten sich sowohl der P-Kanal-MOS-Transistor MP27 als auch der N-Kanal-MOS-Transistor MN15 ab.
Wenn sich das Abschaltsteuersignal PWDN sich auf einem niedrigen Pegel befindet, arbeitet die Vorspannungssteuereinheit 2 in der im Zusammenhang mit Fig. 1 beschriebenen Weise und liefert der Ausgabeanschluss OUT ein Ausgabesignal mit einer Phase, die durch einen Wert bestimmt wird, der durch internes Teilen der Phasendifferenz zwischen den Signalen FINO und FINIE der gegenseitig verschiedenen Phasen erhalten wird, die zu einem Verhältnis der Signalverlaufssyntheseeinheit 1 eingegeben werden, das dem 3-Bit-Steuersignal (SEL0, SEL1 und SEL2) entspricht. Der Ausgabeanschluss OUT kann einen signalformenden Inverter oder einen nicht invertierenden Puffer enthalten.
Die Anzahl der P-Kanal-MOS-Transistoren in Fig. 2 beträgt drei, und die Anzahl der Steuersignale SEL0 bis SEL2 beträgt lediglich zur Vereinfachung der Beschreibung drei, und selbstverständlich ist die vorliegende Erfindung nicht auf solch einen Aufbau begrenzt.
Weiterhin ist es bei der Signalverlaufssyntheseeinheit 1 möglich, die Reihenfolge der Verbindungen der N-Kanal-MOS-Transistoren NM2 und NM4 umzukehren, die die Reihenschaltung bilden, die zwischen dem Knoten N1 und der Stromzufuhr VSS eingefügt ist, und es ist möglich, die Reihenfolge der Verbindung der N-Kanal-MOS- Transistoren MN3 und MN5 umzukehren, die die Reihenschaltung bilden, die zwischen dem Knoten N1 und der Stromzufuhr VSS eingefügt ist. Mit anderen Worten ist es selbstverständlich möglich, dass von der Seite des Knotens N1 die Reihenschaltungen die N-Kanal-MOS-Transistoren MN4 und MN2 und die N-Kanal-MOS-Transistoren MN5 und MN3 sein können.
Als Nächstes wird als ein drittes Ausführungsbeispiel der Erfindung der Aufbau einer DLL beschrieben, bei der für die Zeitverzögerungsschaltung (FDL: Feinverzögerungsleitung) die Interpolationsschaltung nach der Erfindung benutzt wird, die unter Bezug auf die Fig. 1 und 2 beschrieben ist. Fig. 3 ist eine Schaltung, die den Aufbau des dritten Ausführungsbeispiels darstellt.
Wie in Fig. 3 gezeigt, enthält die DLL die Verzögerungsschaltung 10 (Grobverzögerungsleitung CDL), die durch Kaskadenverbinden einer Anzahl von Verzögerungsbauteilen 101 bis 102n aufgebaut ist, zur Ausgabe von Signalen verschiedener Verzögerungszeiten von entsprechenden Abgriffen durch Verzögern eines daran angelegten Eingangssignals; einen Multiplexer 20o zum Auswählen und Ausgeben eines Signals "ungerade" von einem ungeradzahligen Abgriff der Verzögerungsschaltung 10; einen Multiplexer 20e zum Auswählen und Ausgeben eines Signals "gerade" von einem geradzahligen Abgriff der Verzögerungsschaltung 10; eine Feinverzögerungsschaltung 30, an die zum Feinabstimmen der Verzögerungszeit Ausgaben von dem ersten und zweiten Multiplexer 20o und 20e als erste bzw. zweite Signale eingegeben werden; einen Phasendetektor 50, an dem zum Erkennen der Phasennacheilung/Phasenvoreilung das Ausgabesignal der Feinverzögerungsschaltung 30 und das Eingabesignal eingegeben werden; und einen Zähler 40 zum Aufzählen/Abzählen in Abhängigkeit von einer Ausgabe von dem Phasendetektor 50. In Abhängigkeit von einer Ausgabe von dem Zähler 40 wählen die Multiplexer 20o und 20e einen geradzahligen Abgriff bzw. einen ungeradzahligen Abgriff der Verzögerungsschaltung 10 aus. Die Interpolationsschaltung in Übereinstimmung mit den in Verbindung mit Fig. 1 und 2 beschriebenen Ausführungsformen bildet die Feinverzögerungsschaltung 30. Die Signale SEL0, SEL1 und SEL2, die das innere Teilungsverhältnis setzen, werden zu der Feinverzögerungsschaltung 30 als die drei niederreihigen Bits der Zählung des Zählers 40 zugeführt. Als Antwort schaltet die Feinverzögerungsschaltung die Stromwerte um, führt die Vorspannungen der Konstantstromquellen zu und stimmt die Geschwindigkeit ab, mit der der Strom aus dem Knoten OUT gezogen wird, wodurch sie die Phase des Ausgabesignals fein abstimmt.
Das Steuersignal, das der Zähler 40 den Multiplexern 20o und 20e zuführt, wird aus höherwertigen Bits (das heißt die Bits, die von den drei niederwertigen Bits ausgeschlossen sind) des Zählers 40 gebildet.
Der Kode der Steuersignale, nach dem die Multiplexer 20o und 20e die Abgriffe der Verzögerungsschaltung 10 auswählen, ist, wie in Fig. 9a gezeigt, ein Grey-Kode.
Der Grey-Kode ist so, dass nur ein Bit zu einer Zeit sich auf die Art 000..., 100..., 110..., 010..., 011..., 111..., 101..., 001..., ändert und daher Fehler nicht auftreten.
Fig. 9b stellt ein Beispiel einer Schaltung zur Erzeugung eines Grey-Kodes aus einem binären Kode (die Ausgabe eines binären Zählers) dar. Diese Schaltung hat exklusive ODER-Gatter (EXOR) zum Nehmen des exklusiven ODER-Gates benachbarter Bitsignale. Die Ausgaben der exklusiven ODER-Gatter werden auf D-Flip-Flops angewandt.
Für den Fall eines binären Kodes ändern sich hingegen die Bits auf die Art 000..., 100..., 010..., 110..., 001..., 101..., 011..., 111.... Da sich, wie in Fig. 10a gezeigt, zwei Bits gleichzeitig ändern, tritt eine Störspitze (Fehler) bei der Ausgabe ANNN einer Schaltung der in Fig. 10b gezeigten Art auf. Das Signal ANNN ist das Ausgabesignal einer Logikschaltung, die einen hohen Pegel ausgibt, wenn sich B0, B1 und B2 alle auf einem niedrigen Pegel befinden. Eine Störspitze entsteht auf Grund einer Verzögerung in dem Fall, bei dem sich B0 von einem hohen auf einen niedrigen Pegel und B1 von einem niedrigen auf einen hohen Pegel bei der steigenden Flanke des Taktes CK ändert, der an das D-Flip-Flop eingegeben wird.
Unter nochmaligem Bezug auf Fig. 3 ist eine Verzögerungsschrittsteuerschaltung 60 eine Steuerschaltung zum Verändern der Zählschritte des Zählers 40. Ein Signal, das die Phasennacheilung/Phasenvoreilung anzeigt, wird durch den Phasendetektor 50 erzeugt und an den Zähler 40 eingegeben, der fortfährt, auf oder abzuzählen. Der Zähler 40 zählt in Übereinstimmung mit dem Schritt, der durch die Verzögerungsschrittsteuerschaltung 60 gesetzt wurde, auf oder ab. Die Steuerung des Zählschrittes durch die Verzögerungsschrittsteuerschaltung 60 kann wie folgt durchgeführt werden: Es sei angenommen, dass die Verzögerungsschaltung 10 aus 128 Verzögerungsbauteilen gebildet ist. Die Anfangseinstellung wird so sein, dass acht der Verzögerungsbauteile einen Schritt darstellen, wobei nacheinander die Genauigkeit eines Verzögerungsbauteiles zu einer Zeit erhöht wird. Eine Verriegelungssteuerung wird durchgeführt, wobei das innere Teilungsverhältnis der Interpolationsschaltung, die die Feinverzögerungsschaltung 30 bildet, eine Schritteinheit ist. Das heißt, dass bei der Interpolationsschaltung (siehe Fig. 1 und 2), die die in Fig. 3 gezeigte Feinverzögerungsschaltung 30 bildet, die Eingaben, die verzögerten Ausgaben der geradzahligen und ungeradzahligen Abgriffe der Verzögerungsschaltung 10 sind, wie sie durch die Multiplexer 20o und 20e ausgewählt werden, die Phaseninterpolation in Ein-Schritt-Einheiten auf Grund der ersten bis dritten Bits (Wert 0 bis 7; SEL0 bis SEL2 in Fig. 1 und 2) der Zählung im Zähler 40 durchgeführt wird und ein Phasenvergleich zwischen dem Bezugstakt und dem Takt (bezeichnet als ein "interner Takt") durchgeführt wird, der von der Feinverzögerungsschaltung 30 beispielsweise in der Anordnung vom Wert 0 (bis zu einem maximalen Wert von 7) ausgegeben wird.
Bei dem Ausführungsbeispiel mit dem oben beschriebenen Auftbau wird es erreicht, dass die Zeit bis zum Verriegeln im Vergleich mit dem Schieberegisteraufbau, der (als ein Beispiel für Vergleichszwecke) in Fig. 15 gezeigt ist, verkürzt wird. Dies wird nachfolgend beschrieben. Es sei angenommen, dass die Verzögerungsschaltung 10 aus 128 Verzögerungsbauteilen gebildet ist.
Wenn der Anfangswert auf den Zentrumsabgriff bei dem Vergleichsbeispiel gesetzt wird, bei dem das Signal, das den Abgriff der Verzögerungsschaltung 10 auswählt, von einem Schieberegister erhalten wird, wird die Verriegelungszeit verkürzt, aber es gibt dort Fälle, bei den die DLL-Zyklusverzögerung verlängert wird. Demzufolge ist ein Problem, das auftritt, eine Fluktuation (die proportional zur Ausbreitungszeit ist) in der Verzögerungszeit, die durch Rauschen oder dergleichen während der Ausbreitung des Taktes durch die Verzögerungsleitung verursacht wird. Fig. 13 ist ein Diagramm, das nützlich beim Beschreiben des Verriegelungsvorgangs und der Zyklusverzögerung bei dem Vergleichsbeispiel ist.
Wie in Fig. 13 gezeigt, kann die Zyklusverzögerung synchron in einem Zyklus gesetzt werden. Wenn allerdings der niedrige Pegel des Eingangstaktes (der dem Bezugstaktsignal von Fig. 3 entspricht) bei dem internen Taktsignal (dem Ausgabesignal der Feinverzögerungsschaltung 30 von Fig. 3) in dem Phasendetektor (50 in Fig. 3) gehalten wird, kann die Zyklusverzögerung des internen Taktes (nach dem Verriegeln) zwei Zyklen betragen.
Wenn andererseits der Anfangswert des Zählers nach diesem Ausführungsbeispiel 0 beträgt, verlängert sich die Verriegelungszeit, aber die Zyklusverzögerung erfordert, wie in Fig. 5 dargestellt, immer den Minimalwert (ein Zyklus). Demzufolge kann die Fluktuation (die proportional zur Ausbreitungszeit ist) in der Verzögerungszeit, die durch Rauschen oder dergleichen während der Ausbreitung des Taktes durch die Verzögerungsschaltung 10 bewirkt wird, auf dem Minimum gehalten werden. Fig. 13 ist ein Diagramm, das nützlich beim Beschreiben des Verriegelungsvorganges und der Zyklusverzögerung nach diesem Ausführungsbeispiel ist. Das Eingangstaktsignal in Fig. 5 entspricht dem Bezugstaktsignal in Fig. 3, und das interne Taktsignal entspricht der Ausgabe der Feinverzögerungsschaltung 30 in Fig. 3.
Wenn die Schaltung, die das Abgriffsauswahlsignal ausgibt, durch ein Schieberegister (siehe Fig. 15) anstelle des Zählers 40, wie in dem Vergleichsbeispiel, ausgeführt wird und der Anfangswert 64 bei dem Zentrumspunkt beträgt, dann wird schlimmstenfalls der Phasenvergleich durch den Phasendetektor 50 64 + 7 = 71-mal durchgeführt, um das Verriegeln zu erreichen, wenn der Verriegelungspunkt 0 oder 128 ist.
Um eine Verriegelung zu erreichen, führt der Phasendetektor einen Phasenvergleich durch. Die "+ 7" von dem "64 + 7" ist die Anzahl der Phasenvergleiche, die erforderlich sind, um eine Phasenanpassung in der Interpolationsschaltung (siehe Fig. 1 und 2) zu erreichen, die die Feinverzögerungsschaltung 30 bildet. Das heißt, dass schlimmstenfalls sieben Schritte bei dem Interpolationsvorgang erforderlich sind, die durch die Interpolationsschaltung durchgeführt werden (Fig. 1 und 2).
Wenn weiterhin der Anfangswert des Schieberegisters 0 beträgt, um Synchronisation mit der minimalen Zyklusverzögerung in dem Vergleichsbeispiel zu erreichen, bei dem die Schaltung, die das Abgriffsauswahlsignal ausgibt, durch das Schieberegister gebildet ist, dann wird schlimmstenfalls der Phasenvergleich durch den Phasendetektor 50 128 + 7 = 135-mal durchgeführt, um das Verriegeln zu erreichen, wenn der Verriegelungspunkt 128 ist.
Wenn dagegen bei dem oben beschriebenen Ausführungsbeispiel der Anfangswert des Zählers 0 beträgt und der Verriegelungspunkt z. B. 121 ist, dann wird der Phasenvergleich durch den Phasendetektor

128/8 + 7/1 + 7
= 16 + 7 + 7
= 30

mal durchgeführt, um Vernegeln zu erreichen. Die "8" bei diesem "128/8" ist die Anzahl der Abgriffsumschaltvorgänge in Einheiten von 8 Verzögerungsbauteilen. Diese Einheit der Anzahl von Verzögerungsbauteilen bei dem Abgriffsumschalten wird in dem Zähler 40 von der Verzögerungsschrittsteuerschaltung 60 (siehe Fig. 3) gesetzt. Bis zum Empfangen dieser Ausgabe von dem Phasendetektor 50 zählt der Zähler 40 in Achterschritten auf (oder ab). Weiterhin entspricht die "1" in "7/1" der Anzahl der Abgriffsumschaltvorgänge in Einheiten eines Verzögerungsbauteils der Verzögerungsschaltung 10. Das heißt, der Zähler 40 zählt achtmal in Einheiten von acht Verzögerungsbauteilen bis 128 erreicht wird und zählt dann in Einheiten eines Verzögerungsbauteils herunter bis 121 erreicht wird. Die "+ 7" ist die Anzahl von Phasenvergleichen, die erforderlich sind, um eine Phasenanpassung in der Interpolationsschaltung (siehe Fig. 1 und 2) zu erreichen, die die Feinverzögerungsschaltung 30 bildet. Mit anderen Worten sind schlimmstenfalls bei dem Interpolationsvorgang sieben Schritte erforderlich, die durch die Interpolationsschaltung (Fig. 1 und 2) durchgeführt werden.
Die Zeitlänge (auch als die "Antwort" bezeichnet) von dem Zeitpunkt, an dem sich der Wert in dem Zähler 40 auf Grund der Phasenerkennung durch den Phasendetektor ändert, bis zu dem Zeitpunkt, an dem ein Takt auf Grund dieser Verzögerungszeit von der Verzögerungsschaltung 10 ausgegeben wird, beträgt angenähert 10 ns. Wenn die Antwort drei Zyklen und deren Spanne zwei Zyklen bei einem DDR-II-DRAM mit einem 3,3-ns-Taktzyklus beträgt, wird bei einem Aufbau (das Vergleichsbeispiel), das ein Schieberegister benutzt, die Sperrzeit 71 Zeiten × 5 = 355 Zyklen betragen. Dies erfüllt nicht den vorgegebenen Wert von 200 Zyklen. Andererseits beträgt in Übereinstimmung mit der vorliegenden Erfindung die Verriegelungszeit 30 Zeiten × 5 = 150 Zyklen, was die Anforderungen erfüllt.
Weiterhin hat bei der DLL dieses Ausführungsbeispiels das Abgriffsumschaltsignal, das von dem Zähler 40 ausgegeben wird, die Gestalt eines Grey-Kodes. Wenn eine Abgriffsumschaltung durchgeführt wird, treten daher Fehler nicht auf, wird ein stabiler Betrieb erreicht und die Verlässlichkeit verbessert.
Ein viertes Ausführungsbeispiel der vorliegenden Erfindung wird nun unter Bezug auf Fig. 4 beschrieben, die den Aufbau einer DLL darstellt, die in einem DDR-SDRAM benutzt wird.
Wie in Fig. 4 gezeigt, enthält die DLL einen Eingabepuffer 80, an dem ein Eingabesignal angelegt wird; die Verzögerungsschaltung 10 zum Verzögern der Ausgabe des Eingabepuffers 80 und zum Ausgeben von Signalen, die verschiedene Verzögerungszeiten von entsprechenden einer Anzahl von Abgriffen haben; den Multiplexer 20o zum Auswählen und Ausgeben eines Signals "ungerade" von einem ungeradzahligen Abgriff der Verzögerungsschaltung 10; den Multiplexer 20e zum Auswählen und Ausgeben eines Signals "gerade" von einem geradzahligen Abgriff der Verzögerungsschaltung 10; die Feinverzögerungsschaltung 30, an die die Ausgaben (ungerade, gerade) von den ersten und zweiten Multiplexem 20o und 20e als erste bzw. zweite Signale zum Feinabstimmen der Verzögerungszeit eingegeben werden; einen Multiplexer 70 zum Auswählen von Auslesedaten (Auslesedaten von einer nicht gezeigten Speicherzellenanordnung) auf Grund des Ausgabesignals (Flanke) der Feinverzögerungsschaltung 30; einen Ausgabepuffer 90, an dem die Ausgabe des Multiplexers 70 eingegeben wird, zum Ausgeben derselben als DQj; einen Pseudomultiplexer 71, an dem das Ausgabesignal der Feinverzögerungsschaltung 30 eingegeben wird, zum Verzögern dieses Signals durch die Verzögerungszeit des Multiplexers 70, Pseudopuffer 91 und 81 mit Verzögerungszeiten, die gleich denen des Ausgabepuffers 90 bzw. des Eingabepuffers 80 sind; den Phasendetektor 50, an den der Ausgabetakt des Eingabepuffers 80 und das Ausgabesignal des Eingabepuffers 81 eingegeben werden, zum Erkennen der Nacheilung/Voreilung dieser zwei Signale; und den Zähler 40 zum Aufzählen/Abzählen auf Grund einer Ausgabe von dem Phasendetektor 50. Die Multiplexer 20o und 20e wählen geradzahlige bzw. ungeradzahlige Abgriffe der Verzögerungsschaltung 10 auf Grund einer Ausgabe von dem Zähler 40 aus. Die Feinverzögerungsschaltung 30 wird durch die oben beschriebene Interpolationsschaltung gebildet. Die Signale SEL0, SEL1 und SEL2, die das interne Teilungsverhältnis setzen, werden der Feinverzögerungsschaltung als die drei niederreihigen Bits der Zählung vom Zähler 40 zugeführt. In Antwort schaltet die Feinverzögerungsschaltung 30 die Stromwerte um, führt die Vorspannungen der Konstantstromquellen zu und stimmt die Geschwindigkeit ab, mit der der Strom aus dem Knoten OUT gezogen wird, und stimmt somit die Phase des Ausgabesignals fein ab.
Bei diesem Ausführungsbeispiel wird auch auf eine dem dritten Ausführungsbeispiel ähnliche Weise das Steuersignal, das der Zähler 40 an die Multiplexer 20o und 20e zuführt, aus höherwertigen Bits (das heißt die Bits, von denen die drei niederwertigen Bits ausgeschlossen sind) des Zählers 40 gebildet. Der Kode des Steuersignals, nach dem die Multiplexer 20o und 20e die Abgriffe der Verzögerungsschaltung 10auswählen, ist ein Grey-Kode. Der Zähler wird in der Gestalt eines Grey-Kodezählers ausgeführt. Bei der DLL dieses Ausführungsbeispiels hat das Abgriffsumschaltsignal, das von dem Zähler 40 ausgegeben wird, die Gestalt eines Grey-Kodes. Wenn eine Abgriffsumschaltung durchgeführt wird, treten daher Fehler nicht auf. Selbstverständlich kann dieses Ausführungsbeispiel mit der in Fig. 3 gezeigten Verzögerungsschrittsteuerschaltung 60 ausgestattet sein.
Fig. 6 ist ein Blockdiagramm, das die Verbindungen zwischen der Grobverzögerungsleitung (CDL) den Multiplexern (MUX), die selektiv ungeradphasige und geradphasige Signale von den Ausgaben der Grobverzögerungsleitungen ausgeben, und einer Feinverzögerungsschaltung (FDL) in den in Fig. 3 und 4 gezeigten DLL-Anordnungen zeigt. Die in den Fig. 3 und 4 dargestellte Verzögerungsschaltung 10 entspricht den Grobverzögerungsleitungen (CDL) 101 bis 104, und die Feinverzögerungsschaltung 30, die einer FDL 110 entspricht, ist die unter Bezug auf die Fig. 1 und 2 beschriebene Interpolationsschaltung.
Wie in Fig. 6 gezeigt, gibt die CDL 101 Signale mit einer nullten ungeraden Phase COUTO0 und einer nullten geraden Phase COUTE0 aus; gibt die CDL 101, an die die Ausgabe der CDL 101 eingegeben wird, Ausgabesignale mit einer ersten ungeraden Phase COUTO1 und einer ersten geraden Phase COUTE1 aus; gibt die CDL 103, an die die Ausgabe der CDL 102 eingegeben wird, Ausgabesignale mit einer zweiten ungeraden Phase COUTO2 und einer zweiten geraden Phase COUTE2 aus; und gibt die CDL 104, an die die Ausgabe der CDL 103 eingegeben wird, Ausgabesignale mit einer dritten ungeraden Phase COUTO3 und einer dritten geraden Phase COUTE3 aus. Die nullten bis dritten ungeraden Phasensignale COUTO0 bis COUTO3 werden an den Multiplexer 105 eingegeben, der eines dieser Signale in Übereinstimmung mit einem Auswahlsignal auswählt, das die Ausgabe des Zählers ist. Die nullten bis dritten geraden Phasensignale COUTE0 bis COUTE3 werden an den Multiplexer 106 eingegeben, der eines dieser Signale in Übereinstimmung mit einem Auswahlsignal auswählt, das die Ausgabe des Zählers ist. Die Ausgaben der Multiplexer 105 und 106 werden an die Multiplexer 107 bzw. 108 der nachfolgenden Stufe eingegeben, und die Ausgaben der Multiplexer 107 und 108 werden der Interpolationsschaltung 110 eingegeben.
Fig. 7 ist ein Diagramm, das den Aufbau einer Stufe der in Fig. 6 gezeigten Grobverzögerungsleitung (CDLj) zeigt. Dort gibt es acht Verzögerungsstufen. Insbesondere sind sieben Inverterpaare in Reihe an die Ausgabeseite eines Inverters 211 angeschlossen, an den ein Eingangssignal CDLj angelegt wird, es ist ein Inverter 226 mit dem Ende dieser Reihenschaltung verbunden und die Ausgabeseite des Inverters 226 ist mit einem Ausgabeanschluss verbunden, der ein Signal CDLj + 1 ausgibt.
Auch ist mit der Ausgabeseite des Inverters 211, an dem das Eingangssignal CDLj angelegt wird, ein Dreistufeninverter 311 verbunden. Die Ausgänge der geradzahligen Paare der Inverter (214 und 215; 218 und 219; 222 und 223), die die Verzögerungsstufen bilden, sind mit dem Ausgangsknoten des Dreistufeninverters 311 und einem Puffer 227 über die entsprechenden Dreistufeninverter 313, 315 und 317 verbunden. Der Ausgang des Puffers 227 ist mit einem ungeradzahligen Phasenausgabeanschluss COUTOj verbunden. Der Ausgang des Inverterpaares 212 und 213, die eine Verzögerungsstufe bilden, ist mit einem Dreistufeninverter 312 verbunden. Die Ausgänge der ungeradzahligen Paare der Inverter (216 und 217; 220 und 221; 224 und 225), die die Verzögerungsstufen bilden, sind mit dem Ausgang des Dreistufeninverters 312 und einem Puffer 228 über entsprechende Dreistufeninverter 314, 316 und 318 verbunden. Der Ausgang des Puffers 228 wird mit einem geradzahligen Phasenausgabeanschluss COUTEj verbunden.
Die Steuersignale SELO4N5N bis SELE4N5T, die die Ausgabefreigabe der Dreistufeninverter steuern, wählen einen der Dreistufeninverter 311, 313, 315 und 317 und einen der Dreistufeninverter 312, 314, 316 und 318 aus.
Fig. 8 ist ein Diagramm, das den Aufbau und die Verbindungsbeziehung der in Fig. 6 gezeigten Multiplexer (MUX) darstellt. Wie in Fig. 8 gezeigt, wählt ein Multiplexer 105a eines der nullten bis dritten ungeraden Phasensignale COUTO0, COUTO1, COUTO2 und COUTO3 durch zwei Auswahlsignale SELO6 und SELO7 von jeweils einem Bit aus.
Ein Multiplexer 105b wählt eines der siebten bis vierten ungeraden Phasensignale COUTO7, COUTO6, COUTO5 und COUTO4 durch zwei Auswahlsignale SELO6 und SELO7 von jeweils einem Bit aus.
Ein Multiplexer 105c wählt eines der achten bis elften ungeraden Phasensignale COUTO8, COUTO9, COUTO10 und COUTO11 durch zwei Auswahlsignale SELO6 und SELO7 von jeweils einem Bit aus.
Ein Multiplexer 105d wählt eines der fünfzehnten bis zwölften ungeraden Phasensignale COUTO15, COUTO14, COUTO13 und COUTO12 durch die zwei Auswahlsignale SELO6 und SELO7 von jeweils einem Bit aus.
Der Multiplexer 107 wählt eine Ausgabe von den vier Multiplexern 105a, 105b, 105c und 105d durch zwei Auswahlsignale SELO8 und SELO9 von jeweils einem Bit aus.
Es ist zu beachten, dass der Kode der Auswahlsignale SELO6 und SELO7 ein Grey- Kode ist und daher die Reihenfolgen (Anordnungen) der Eingabesignale an den Multiplexer 105b und den Multiplexer 105d umgekehrt sind.
Fig. 11 ist ein Diagramm, das das Ergebnis darstellt, das durch Analysieren der Charakteristik (Linearität) der in Fig. 2 gezeigten Interpolationsschaltung erhalten wird. Die schwarzen Kreise, die weißen Kreise, die schwarzen Quadrate und die weißen Quadrate in Fig. 11 zeigen eine Veränderung der Verzögerungszeit mit jedem der #0- bis # 7-Kodes (die durch die Steuersignale SEL0 bis SEL2 in Fig. 2 bestimmt werden) an, bei denen die Transistorgröße als ein Parameter dient. Die gerade Linie, die durch die gepunktete Linie in Fig. 11 angezeigt ist, zeigt die idealen Werte an. Man sieht aus Fig. 11, dass mit der Interpolationsschaltung nach diesem Ausführungsbeispiel die Verzögerungszeit des Ausgabesignals linear ist, was mit dem idealen Wert übereinstimmt, der beim Kode #7 angezeigt wird.
Obwohl die vorliegende Erfindung in Übereinstimmung mit den vorhergehenden Ausführungsformen beschrieben wurde, ist die Erfindung nicht auf diese Ausführungsformen beschränkt und selbstverständlich umfasst die Erfindung verschiedene Abwandlungen und Abänderungen innerhalb des Umfanges der Ansprüche, die für den Fachmann offensichtlich sind.
Die verdienstvollen Nutzeffekte der gegenwärtigen Erfindung werden wie folgt zusammengefasst.
Wie oben in Übereinstimmung mit der vorliegenden Erfindung beschrieben wurde, wird eine Interpolationsschaltung bereitgestellt, die eine Signalverlaufssyntheseeinheit und eine Vorspannungssteuereinheit aufweist. Die Signalverlaufssyntheseeinheit enthält einen ersten Schalter, der zwischen einer ersten Stromzufuhr und einem Knoten eingefügt ist, der mit einem Ausgabeanschluss verbunden ist, von dem ein Ausgabesignal zugeführt wird; Mittel zum Stellen des ersten Schalters in einen Durchlasszustand, wenn sowohl das erste als auch das zweite Signal ein erster logischer Wert sind; eine erste Reihenschaltung, die durch Reihenschaltung einer ersten Konstantstromquelle und eines zweiten Schalters gebildet ist, der in einen Durchlasszustand gestellt wird, wenn das erste Signal ein zweiter logischer Wert ist; und eine zweite Reihenschaltung, die durch Reihenschaltung einer zweiten Konstantstromquelle und eines dritten Schalters gebildet ist, der in einen Durchlasszustand gestellt wird, wenn das zweite Signal ein zweiter logischer Wert ist. Die erste Reihenschaltung und die zweite Reihenschaltung sind miteinander parallel zwischen einer zweiten Stromzufuhr und dem Knoten verbunden, der mit dem Ausgabeanschluss verbunden ist. Die Vorspannungssteuereinheit setzt die Werte des Stroms, der in die erste und zweite Stromquelle der Signalverlaufssyntheseeinheit fließt, auf Werte, die dem inneren Teilungsverhältnis entsprechen. Auf Grund dieses Aufbaus kann eine hochpräzise Interpolation erreicht werden, während der Stromverbrauch verringert wird.
Weiterhin wird in Übereinstimmung mit einer DLL nach der vorliegenden Erfindung ein Grey-Kode als ein Abgriffsumschaltsignal benutzt, wodurch gewährleistet wird, dass Fehler nicht auftreten, wenn der Ausgabeabgriff einer Verzögerungsschaltung umgeschaltet wird. Dies ermöglicht es, einen verlässlichen und stabilen Betrieb zu erreichen.
Weiterhin ist in Übereinstimmung mit einer DLL nach der vorliegenden Erfindung der Aufbau so, dass die Abgriffe einer Verzögerungsschaltung (Verzögerungsleitung) über die Ausgabe eines Zählers umgeschaltet werden. Im Vergleich mit einem Schieberegisteraufbau kann daher das Setzen eines Anfangswertes mit dem Minimum an Zyklen erreicht werden, wodurch die Anzahl der Zyklen verringert wird, die notwendig für das Verriegeln ist.
Da viele offensichtlich stark unterschiedliche Ausführungsformen der vorliegenden Erfindung möglich sind, ohne von dem Geist und dem Umfang derselben abweichen, soll die Erfindung nicht auf deren spezifische Ausführungsformen begrenzt sein, außer, wie in den beigefügten Ansprüchen bestimmt.
Es ist zu beachten, dass andere Aufgaben, Eigenschaften und Gesichtspunkte der vorliegenden Erfindung in der gesamten Offenbarung offensichtlich werden und dass Abänderungen durchgeführt werden können, ohne dass von dem Geist und Umfang der vorliegenden Erfindung abgewichen wird, wie hier offenbart und hiermit, wie angehängt, beansprucht ist.
Es ist auch zu beachten, dass jede Kombination der offenbarten und/oder beanspruchten Bauteile, Sachen und/oder Gegenstände unter die vorher erwähnten Abänderungen fallen kann.

Claims

1. Interpolationsschaltung, die erste und zweite Signale empfängt, zum Erzeugen eines Ausgangssignals mit einer Phase, die einem Wert entspricht, der durch Teilen einer Phasendifferenz zwischen dem ersten und zweiten Signal in Übereinstimmung mit einem voreingestellten inneren Teilungsverhältnis erhalten wird,
wobei die Interpolationsschaltung eine Signalverlaufssyntheseeinheit und eine Vorspannungssteuereinheit aufweist;
wobei die Signalverlaufssyntheseeinheit enthält:
ein erstes Schaltbauteil, das zwischen einer ersten Stromzufuhr und einem Knoten eingefügt ist, der mit einem Ausgabeanschluss verbunden ist, von dem das Ausgabesignal zugeführt wird;
Mittel zum Stellen des ersten Schaltbauteils in einen Durchlasszustand, wenn sowohl das erste als auch das zweite Signal ein erster logischer Wert sind;
eine erste Reihenschaltung, die durch Reihenschaltung einer ersten Stromquelle und eines zweiten Schaltbauteils gebildet ist, das in einen Durchlasszustand gestellt wird, wenn das erste Signal ein zweiter logischer Wert ist; und
eine zweite Reihenschaltung, die durch Reihenschaltung einer zweiten Stromquelle und eines dritten Schaltbauteils gebildet ist, das in einen Durchlasszustand gestellt wird, wenn das zweite Signal ein zweiter logischer Wert ist;
wobei die erste Reihenschaltung und die zweite Reihenschaltung miteinander parallel zwischen einer zweiten Stromzufuhr und dem Knoten geschaltet sind, der mit dem Ausgabeanschluss verbunden ist;
wobei die Vorspannungssteuereinheit Werte des Stromes, der durch die erste bzw. zweite Stromquelle der Signalverlaufssyntheseeinheit fließt, auf Werte setzt, die dem inneren Teilungsverhältnis entsprechen.

2. Interpolationsschaltung, die erste und zweie Signale empfängt, zum Erzeugen eines Ausgangssignals mit einer Phase, die einem Wert entspricht, der durch Teilen einer Phasendifferenz zwischen dem ersten und zweiten Signal in Übereinstimmung mit einem inneren Teilungsverhältnis erhalten wird, das durch ein eingegebenes Steuersignal gesetzt wird,
wobei die Interpolationsschaltung eine Signalverlaufssyntheseeinheit und eine Vorspannungssteuereinheit aufweist;
wobei die Signalverlaufssyntheseeinheit einschließt:
ein erstes Schaltbauteil, das zwischen einer ersten Stromzufuhr und einem Knoten eingefügt ist, der mit einem Ausgabeanschluss verbunden ist, von dem das Ausgabesignal zugeführt wird;
Mitteln zum Stellen dieses ersten Schaltbauteils in einen Durchlasszustand, wenn sowohl das erste als auch das zweite Signal ein erster logischer Wert sind;
eine erste Reihenschaltung, die durch Reihenschaltung einer ersten Stromquelle und eines zweiten Schaltbauteils gebildet ist, das in einen Durchlasszustand gestellt wird, wenn das erste Signal ein zweiter logischer Wert ist; und
eine zweite Reihenschaltung, die durch Reihenschaltung einer zweiten Stromquelle und eines dritten Schaltbauteils gebildet ist, das in einen Durchlasszustand gestellt wird, wenn das zweite Signal der zweite logische Wert ist;
wobei die erste Reihenschaltung und die zweite Reihenschaltung miteinander parallel zwischen einer zweiten Stromzufuhr und dem Knoten geschaltet sind, der mit dem Ausgabeanschluss verbunden ist;
wobei die Vorspannungssteuereinheit enthält:
Mittel zum Erzeugen erster und zweiter Ströme, deren Stromwertverhältnis dem inneren Teilungsverhältnis entspricht und auf dem Steuersignal basiert; und
Mittel zum Durchführen der Steuerung auf solch eine Art, dass Ströme, die den Stromwerten der ersten und zweiten Ströme entsprechen, durch die erste bzw. zweite Stromquelle des Wellenformsynchronisators fließen.

3. Interpolationsschaltung, die erste und zweite Signale empfängt, zum Erzeugen eines Ausgabesignals mit einer Phase, die einem Wert entspricht, der durch Teilen einer Phasendifferenz zwischen dem ersten und dem zweiten Signal in Übereinstimmung mit einem inneren Teilungsverhältnis erhalten wird, das durch ein eingegangenes Steuersignal gesetzt wird,
wobei die Interpolationsschaltung eine Signalverlaufssyntheseeinheit und eine Vorspannungssteuereinheit aufweist;
wobei die Signalverlaufssyntheseeinheit enthält:
ein erstes Schaltbauteil, das in den Ladepfad eines Knotens eingefügt ist, der mit einem Ausgabeanschluss verbunden ist, von dem das Ausgabesignal zugeführt wird;
Mittel zum Laden des Knotens, der mit dem Ausgabeanschluss verbunden ist, durch Einschalten des ersten Schaltbauteils, wenn sowohl das erste als auch das zweite Signal ein erster logischer Wert sind; und
erste und zweite Entladungspfade, die vorgesehen sind, um dem ersten bzw. zweiten Signal zu entsprechen, und die mit dem Knoten verbunden werden, der mit dem Ausgabeanschluss verbunden ist;
wobei eine erste Stromquelle und ein zweites Schaltbauteil, das in Abhängigkeit von dem ersten Signal ein- und ausgeschaltet wird, in Reihe in den ersten Entladungspfad eingefügt sind;
wobei eine zweite Stromquelle und ein drittes Schaltbauteil, das in Abhängigkeit von dem zweiten Signal ein- und ausgeschaltet wird, in Reihe in den zweiten Entladungspfad eingefügt sind; und
wobei mindestens eines von dem zweiten Schaltbauteil und dem dritten Schaltbauteil eingeschaltet wird, um diesen Knoten zu entladen, der mit dem Ausgabeanschluss verbunden ist, wenn mindestens eines von dem ersten und dem zweiten Signal ein zweiter logischer Wert ist;
wobei die Vorspannungssteuereinheit die Vorspannung der ersten Konstantstromquelle und der zweiten Konstantstromquelle der Signalverlaufssyntheseeinheit steuert und sie enthält:
Mittel zur Erzeugung eines ersten und eines zweiten Stroms, die ein Stromwertverhältnis zeigen, das dem inneren Teilungsverhältnis entspricht, in Abhängigkeit von zwei Sätzen von Strompfadschaltern, die in Abhängigkeit von dem Steuersignal ein- und ausgeschaltet werden; und
Mittel zur Durchführung der Steuerung auf solch eine Art, dass Ströme, die den Stromwerten der entsprechenden des ersten Stroms und des zweiten Stroms in die entsprechenden der ersten Stromquelle und der zweiten Stromquelle der Signalverlaufssyntheseeinheit fließen.

4. Interpolationsschaltung, die erste und zweite Signale empfängt, zum Erzeugen eines Ausgabesignals mit einer Phase, die einem Wert entspricht, der durch Teilen einer Phasendifferenz zwischen dem ersten und dem zweiten Signal in Übereinstimmung mit einem Teilungsverhältnis erhalten wird, das durch ein eingegebenes Steuersignal gesetzt wird,
wobei die Interpolationsschaltung eine Signalverlaufssyntheseeinheit und eine Vorspannungssteuereinheit aufweist;
wobei die Signalverlaufssyntheseeinheit enthält:
eine Logikschaltung, die erste und zweite Signale empfängt, zum Ausgeben des Ergebnisses einer vorbestimmten Logikoperation, die auf die ersten und zweiten Signale angewandt wird;
ein erstes Schaltbauteil, das zwischen einer ersten Stromzufuhr und einem Knoten eingefügt ist, der mit einem Ausgabeanschluss verbunden ist, von dem das Ausgabesignal zugeführt wird,
wobei es einen Steueranschluss zum Empfangen eines Ausgabesignals von der Logikschaltung hat, um dieses erste Schaltbauteil ein- und abzuschalten;
eine erste Reihenschaltung, die durch Reihenschaltung einer ersten Stromquelle und eines zweiten Schaltbauteils gebildet ist, das einen Steueranschluss zum Empfangen des ersten Signals hat, um das zweite Schaltbauteil ein- und abzuschalten; und
eine zweite Reihenschaltung, die durch Reihenschaltung einer zweiten Stromquelle und eines dritten Schaltbauteils gebildet ist, das einen Steueranschluss zum Empfangen des zweiten Signals hat, um das dritte Schaltbauteil ein- und abzuschalten;
wobei die erste Reihenschaltung und die zweite Reihenschaltung miteinander parallel zwischen einer zweiten Stromzufuhr und einem Knoten geschaltet sind, der mit dem Ausgabeanschluss verbunden ist;
wobei die Vorspannungssteuereinheit die Vorspannung der ersten Stromquelle und der zweiten Stromquelle der Signalverlaufssyntheseeinheit steuert und enthält:
Mittel zur Erzeugung eines ersten Stroms und eines zweiten Stroms, die ein Stromwertverhältnis zeigen, das dem inneren Teilungsverhältnis entspricht, in Abhängigkeit von zwei Sätzen von Strompfadschaltern, die in Abhängigkeit von dem Steuersignal ein- und ausgeschaltet werden; und
Mittel zur Durchführung der Steuerung auf solch eine Art, dass Ströme, die den Stromwerten von entsprechenden des ersten und des zweiten Stromes durch die erste Stromquelle bzw. die zweite Stromquelle der Signalverlaufssyntheseeinheit fließen.

5. Interpolationsschaltung nach Anspruch 4, die ferner enthält:
eine erste Vorladungsschaltung zum Vorentladen oder Vorladen eines Verbindungsknotens zwischen der ersten Stromquelle und der zweiten Stromquelle; und
eine zweite Vorladungsschaltung zum Vorentladen oder Vorladen eines Verbindungsknotens zwischen der zweiten Stromquelle und dem dritten Schaltbauteil.

6. Interpolationsschaltung nach Anspruch 5, bei der
die erste Vorladungsschaltung ein viertes Schaltbauteil enthält, das zwischen der ersten Stromzufuhr und einem Verbindungsknoten zwischen der ersten Stromquelle und dem zweiten Schaltbauteil eingefügt ist, das einen Steueranschluss zum Empfangen der Ausgabe der Logikschaltung hat, um das vierte Schaltbauteil ein- und auszuschalten; und
die zweite Vorladungsschaltung ein fünftes Schaltbauteil aufweist, das zwischen der ersten Stromzufuhr und einem Verbindungsknoten zwischen der zweiten Stromquelle und dem dritten Schaltbauteil eingefügt ist, das einen Steueranschluss zum Empfangen der Ausgabe der Logikschaltung hat, um das fünfte Schaltbauteil ein- und auszuschalten.

7. Interpolationsschaltung nach einem der Ansprüche 2 bis 4, bei der die Vorspannungssteuereinheit enthält:
mehrere Sätze von Schaltungen, wobei jede eine Konstantstromquelle und ein Paar von Schaltbauteilen aufweist, das ein Schaltbauteil enthält, das ein Ende hat, das gemeinsam mit der Konstantstromquelle verbunden ist, und das einen Steueranschluss zum Empfangen des Steuersignals hat, um das Schaltbauteil ein- und auszuschalten, und das ein anderes Schaltbauteil hat, das ein Ende hat, das gemeinsam mit der Konstantstromquelle verbunden ist, und das einen Steueranschluss zum Empfangen eines invertierten Signals von dem Steuersignal hat, um das andere Schaltbauteil ein- und auszuschalten; und
Mittel zur Durchführung der Steuerung auf solch eine Art, dass von den Paaren der Schaltbauteile der mehreren Sätze von Schaltungen die Gesamtsumme der Ströme, die in eine Gruppe von Schaltbauteilen zu den Steueranschlüssen fließt, an die das Steuersignal zugeführt wird, auf den Stromwert des ersten Stroms gebracht wird und ein Stromwert, der gleich dem ersten Stromwert ist, in die erste Stromquelle der Signalverlaufssyntheseeinheit fließt; und
auf solch eine Art, dass von den Paaren der Schaltbauteile der Anzahl von Schaltungen die Gesamtsumme der Ströme, die in eine andere Gruppe von Schaltbauteilen zu den Steueranschlüssen fließen, an die ein invertiertes Signal des Steuersignals eingegeben wird, auf den Stromwert des zweiten Stroms gebracht wird, und ein Stromwert, der dem Stromwert des zweiten Stroms gleich ist, in die zweite Stromquelle der Signalverlaufssyntheseeinheit fließt.

8. Interpolationsschaltung nach Anspruch 7, bei der die Stromwerte der Konstantstromquellen der Anzahl von Sätzen von Schaltungen auf gewichtete Werte für jede der Anzahl von Sätzen von Schaltungen gebracht werden.

9. Interpolationsschaltung nach Anspruch 7, bei der bei den Paaren von Schaltbauteilen der Anzahl von Sätzen von Schaltungen die Gesamtsumme der Ströme, die in die eine Gruppe von Schaltbauteilen an die Steueranschlüsse fließen, an die das Steuersignal zugeführt wird, in einem diodengeschalteten ersten Transistor fließt und der erste Transistor einen Steueranschluss hat, der mit einem Steueranschluss eines Transistors verbunden ist, der die erste Stromquelle der Signalverlaufssyntheseeinheit bildet; und die Gesamtsumme der Ströme, die in die andere Gruppe der Schaltbauteile an die Steueranschlüsse fließt, an die ein invertiertes Signal des Steuersignals eingegeben wird, in einen diodengeschalteten zweiten Transistor fließt und der zweite Transistor einen Steueranschluss hat, der mit einem Steueranschluss eines Transistors verbunden ist, der die zweite Konstantstromquelle der Signalverlaufssyntheseeinheit bildet.

10. Interpolationsschaltung nach Anspruch 7, bei der die Vorspannungssteuereinheit ein Abschaltsteuersignal hat, das daran eingegeben wird, und so angepasst ist, dass, wenn das Abschaltsteuersignal aktiviert wird, um die Vorspannungssteuereinheit in einen Ruhebetriebszustand zu stellen, ein Strompfad der Konstantstromquelle der Vorspannungssteuereinheit ausgeschaltet wird.

11. Interpolationsschaltung nach Anspruch 10, die ferner Mittel zum Zuführen einer vorbestimmten Vorspannung an die erste und zweite Konstantstromquelle der Signalverlaufssyntheseeinheit aufweist, wenn das Abschaltsteuersignal aktiviert wird, um die Vorspannungssteuereinheit in einen Ruhebetriebszustand zu stellen.

12. Interpolationsschaltung mit ersten und zweiten Eingabeanschlüssen zum Empfangen erster bzw. zweiter Signale, zum Erzeugen und zum Zuführen eines Ausgangssignals von einem Ausgabeanschluss mit einer Phase, die einem Wert entspricht, die durch Teilen einer Phasendifferenz zwischen dem ersten und dem zweiten Signal in Übereinstimmung mit einem inneren Teilungsverhältnis erhalten wurde, das durch ein Steuersignal gesetzt wird, das von einem Steuersignaleingabeanschluss zugeführt wird,
wobei die Interpolationsschaltung eine Signalverlaufssyntheseeinheit und eine Vorspannungssteuereinheit aufweist;
wobei die Signalverlaufssyntheseeinheit enthält:
eine Logikschaltung, die die ersten und zweiten Signale empfängt, zum Ausgeben eines Ergebnisses als ein Ausgangssignal von einer vorbestimmten Logikoperation, die auf die ersten und zweiten Signale angewandt wird;
einen ersten Transistor, der zwischen einer ersten Stromzufuhr und einem Knoten eingefügt ist, der mit dem Ausgabeanschluss verbunden ist und der einen Steueranschluss zum Empfangen eines Ausgabesignals von der Logikschaltung hat, um den Transistor ein- und auszuschalten;
eine erste Reihenschaltung, die durch Reihenschaltung eines ersten Stromquellentransistors und eines zweiten Transistors gebildet ist, der einen Steueranschluss zum Empfangen des ersten Signals hat, um den zweiten Transistor ein- und auszuschalten; und
eine zweite Reihenschaltung, die durch Reihenschaltung eines zweiten Stromquellentransistors und eines dritten Transistors gebildet ist, der einen Steueranschluss zum Empfangen des zweiten Signals hat, um den dritten Transistor ein- und auszuschalten;
wobei die erste Reihenschaltung und die zweite Reihenschaltung miteinander parallel zwischen dem Knoten und einer zweiten Stromzufuhr angeschlossen sind;
wobei die Vorspannungssteuereinheit die Steuerung in Abhängigkeit von einem Steuersignal, das das innere Teilungsverhältnis bestimmt, auf solch eine Weise durchführt, dass die Ströme, die Stromwerte haben, die dem inneren Teilungsverhältnis entsprechen, in die erste bzw. zweite Stromquelle der Signalverlaufssyntheseeinheit fließen werden;
wobei die Vorspannungssteuereinheit eine Anzahl von Sätzen von Schaltungen hat, die jeweils aufweisen, einen Konstantstromquellentransistor, der mit der ersten Stromzufuhr verbunden ist, einen ersten Schalttransistor, der zwischen dem Konstantstromquellentransistor und einem ersten Knoten eingefügt ist, der mit dem Steueranschluss des Konstantstromquellentransistors verbunden ist, und der einen Steueranschluss zum Empfangen des Steuersignals hat, das das innere Teilungsverhältnis bestimmt, um den ersten Schalttransistor ein- und auszuschalten, und einen zweiten Schalttransistor, der zwischen dem Konstantstromquellentransistor und einem zweiten Knoten eingefügt ist, der mit dem Steueranschluss des zweiten Konstantstromquellentransistors verbunden ist, und der einen Steueranschluss zum Empfangen eines invertierten Signals des Kontrollsignals hat, das das innere Teilungsverhältnis bestimmt, um den zweiten Schalttransistor ein- und auszuschalten;
bei dem die Verbindungspunkte zwischen der Gruppe der ersten Schalttransistoren und dem ersten Knoten von der ersten Anzahl von Sätzen von Schaltungen mit einem diodengeschalteten vierten Transistor verbunden ist, und ein Steueranschluss des diodengeschalteten vierten Transistors gemeinsam mit dem Steueranschluss des ersten Konstantstromquellentransistors verbunden ist; und
die Verbindungspunkte zwischen der Gruppe der zweiten Schalttransistoren und dem zweiten Knoten der Anzahl der Sätze von Schaltungen mit einem diodengeschalteten fünften Transistor verbunden sind, und ein Steueranschluss des diodengeschalteten fünften Transistors in Masse mit dem Steueranschluss des zweiten Konstantstromquellentransistors verbunden ist.

13. Interpolationsschaltung nach Anspruch 12, bei der
die Vorspannungssteuereinheit ein Abschaltsteuersignal hat, das daran eingegeben wird und das so angepasst ist, dass, wenn das Abschaltsteuersignal aktiviert wird, um die Vorspannungssteuereinheit in einen Ruhebetriebszustand zu stellen, der Konstantstromquellentransistor, der jeweils mit der ersten Stromzufuhr der Anzahl der Schaltungen verbunden ist, ausgeschaltet wird; und
Strompfade zwischen den diodengeschalteten vierten und fünften Transistoren und der zweiten Stromzufuhr auch abgeschaltet werden;
wobei die Vorspannungssteuereinheit Mittel zum Zuführen einer vorbestimmten Vorspannung an die ersten und zweiten Stromquellentransistoren der Signalverlaufssyntheseeinheit hat.

14. Verzögerungsverriegelungsschleife mit:
einer Verzögerungsschaltung, die ein Vergleichssignal empfängt, zum Verzögern des Vergleichssignals und zum Ausgeben von Signalen mit verschiedenen Verzögerungszeiten von den entsprechenden einer Vielzahl von Abgriffen;
ersten und zweiten Multiplexern zum Auswählen und Ausgeben von Signalen von geradzahligen Abgriffen bzw. ungeradzahligen Abgriffen der Verzögerungsschaltung;
einer Feinverzögerungsschaltung, die Ausgaben von dem ersten und dem zweiten Multiplexer als erste bzw. zweite Signale zum Ausgeben eines Signals mit fein abgestimmter Verzögerungszeit empfängt;
einem Phasendetektor, der ein Ausgabesignal der Feinverzögerungsschaltung und das Vergleichssignal empfängt, um eine Phasendifferenz zwischen den Signalen zu detektieren; und
einem Zähler, bei dem ein Zählwert in Abhängigkeit einer Ausgabe von dem Phasendetektor verändert wird;
wobei der erste und zweite Multiplexer geradzahlige Abgriffe bzw. ungeradzahlige Abgriffe der Verzögerungsschaltung in Abhängigkeit einer Ausgabe von dem Zähler auswählen;
wobei die Feinverzögerungsschaltung eine Interpolationsschaltung nach einem der Ansprüche 1 bis 12 aufweist.

15. Verzögerungsverriegelungsschleifenschaltung mit
einer Eingabepufferschaltung, die ein Eingabesignal empfängt, das an sie angelegt wird;
einer Verzögerungsschaltung, die ein Ausgabesignal von der Eingangspufferschaltung empfängt, zum Verzögern des Signals und zum Ausgeben von Signalen mit verschiedenen Verzögerungszeiten von den entsprechenden einer Anzahl von Abgriffen;
ersten und zweiten Multiplexern zum Auswählen und zum Ausgeben von Signalen von geradzahligen Abgriffen bzw. ungeradzahligen Abgriffen der Verzögerungsschaltung;
einer Feinverzögerungsschaltung, die Ausgabesignale von den ersten und zweiten Multiplexern als erste bzw. zweite Signale empfängt, um ein Signal mit einer fein abgestimmten Verzögerungszeit auszugeben;
einem dritten Multiplexer zum selektiven Ausgeben von Eingangsdaten, der eine Ausgabe der Feinverzögerungsschaltung als ein Umschaltsignal benutzt;
einem Ausgabepuffer zum Empfangen eines Ausgabesignals des dritten Multiplexers, um das Ausgabesignal als Ausgangsdaten auszugeben;
einem vierten Multiplexer, der die Ausgabe der Feinverzögerungsschaltung empfängt und eine Verzögerungszeit hat, die äquivalent zu der des dritten Multiplexers ist;
einem ersten Puffer, der eine Ausgabe des vierten Multiplexers empfängt und der eine Pseudoverzögerungszeit hat, die äquivalent zu der Verzögerungszeit des Ausgabepuffers ist;
einem zweiten Puffer, der eine Ausgabe des ersten Puffers empfängt und der eine Pseudoverzögerungszeit hat, die äquivalent zur Verzögerungszeit des Eingabepuffers ist;
einem Phasendetektor, der ein Ausgabesignal von dem zweiten Puffer und das Eingabesignal empfängt, um eine Phasendifferenz zwischen diesen beiden Signalen zu detektieren; und
einem Zähler, bei dem ein Zählwert in Abhängigkeit von einer Ausgabe von dem Phasendetektor verändert wird;
wobei der erste und der zweite Multiplexer geradzahlige Abgriffe bzw. ungeradzahlige Abgriffe der Verzögerungsschaltung in Abhängigkeit einer Ausgabe von dem Zähler auswählen;
wobei die Feinverzögerungsschaltung eine Interpolationsschaltung nach einem der Ansprüche 1 bis 12 aufweist.

16. Verzögerungsverriegelungsschleifenschaltung nach Anspruch 14 oder 15, die ferner Mittel zum Verändern der Schritte aufweist, durch die der Zähler aufwählt oder abzählt.

17. Verzögerungsverriegelungsschleifenschaltung nach Anspruch 14 oder 15, bei der die Interpolationsschaltung einen Zählwert von vorbestimmten Bits hat, die von diesem Zähler ausgegeben werden und an sie als ein Steuersignal zum Steuern eines Teilungsverhältnisses eingegeben werden, wobei die Interpolationsschaltung ein Signal ausgibt, das einer Phase entspricht, die durch Teilen einer Phasendifferenz in Abhängigkeit von dem Steuersignal zwischen den ersten und zweiten Signalen erhalten wird.

18. Verzögerungsverriegelungsschleifenschaltung nach Anspruch 14 oder 15, bei der ein Kode eines Steuersignals zum Umschalten der Abgriffe der Verzögerungsschaltung bei den ersten und zweiten Multiplexern einen Grey-Kode aufweist.

19. Verzögerungsverriegelungsschleifenschaltung nach Anspruch 14 oder 15, bei der Zähler einen Grey-Kode als Zählwert ausgibt.

20. Verzögerungsverriegelungsschleifenschaltung nach Anspruch 14 oder 15, bei der die Verzögerungsschaltung mehrere Stufen einer Grobabstimmungsverzögerungsschaltung enthält;
wobei die ersten und zweiten Multiplexer zum Auswählen der ungeradzahligen und der geradzahligen Abgriff jeweils enthalten:
eine erste Stufe einer Anzahl von Multiplexern, die die Ausgangssignale der Anzahl von Grobabstimmungsverzögerungsschaltungen empfangen, zum Auswählen eines dieser Signale von einer Anzahl von aufeinander folgender Abgriffe; und
eine zweite Stufe von Multiplexern, die eine Ausgabe der Anzahl von Multiplexern der ersten Stufe auswählt;
wobei Signale von geraden und ungeraden Phasen, die von diesen Multiplexern der zweiten Stufe ausgegeben werden, der Interpolationsschaltung eingegeben werden, die die Feinverzögerungsschaltung bildet.

21. Integrierte Halbleiterschalteranordnung mit einer Interpolationsschaltung nach einem der Ansprüche 1 bis 13.

22. Integrierte Halbleiterschalteranordnung mit einer Verzögerungsverriegelungsschleifenschaltung nach einem der Ansprüche 14 bis 20.