WO2009107173A1 - 位相制御装置及びそれを用いたデータ通信システム - Google Patents

位相制御装置及びそれを用いたデータ通信システム Download PDF

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    • H04B2215/067—Reduction of clock or synthesizer reference frequency harmonics by modulation dispersion

Definitions

  • the present invention relates to a phase adjustment device for adjusting the phase of an internal clock of an LSI and a data communication system using the phase adjustment function.
  • clock recovery and spread-spectrum-clocking may be performed by adjusting the phase of the clock (see, for example, Non-Patent Document 1).
  • the phase control device for adjusting the phase of the clock uses the phase interpolator PI as shown in FIG. 3A, and inputs the digital control codes PICTRL and NPICCTRL to the phase interpolator PI.
  • the phase interpolation of the pair of differential clock inputs (A +, A ⁇ , B +, B ⁇ ) is performed, and the phase clocks (OUT +, OUT) corresponding to the control code are obtained as shown in FIG. -) Is output.
  • the granularity of adjustment per bit is about 10 ps.
  • frequency modulation is performed with this granularity, if the clock is several tens of MHz, 0.5% (5000 ppm) modulation is possible with every shift of about 10 ps.
  • a particle size of about 0.1 ps is required with a modulation of 0.5% (5000 ppm). Therefore, in the related art, instead of shifting the clock every time, it is shifted only once every several times so that the average amount is about 0.1 ps.
  • the peak power reduction value due to frequency modulation is limited to about 5 dB.
  • phase shift granularity is still a bottleneck, which limits the speedup of clock recovery. was there.
  • An object of the present invention is to improve the peak power reduction value of the spread-spectrum-clocking (SSC) and speed up the clock recovery by reducing the phase adjustment granularity in the phase control device.
  • SSC spread-spectrum-clocking
  • the phase adjusters are provided in multiple stages so as to be connected in cascade, and the control codes of these phase adjusters are changed in conjunction with each other, The amount of phase adjustment is made smaller than in the case of the phase adjuster alone.
  • the phase control device is a phase control device including a phase adjuster that receives a first clock, a second clock, and a control code, and outputs a clock having a phase corresponding to the control code.
  • the adjusters are provided in multiple stages so as to be connected in cascade, and the control codes of the multi-stage phase adjusters are changed in conjunction with each other.
  • the present invention is characterized in that, in the phase control device, the control code of the multi-stage phase adjuster is periodically changed in time series so that the frequency modulation of the output clock is performed in the cycle.
  • the data communication system of the present invention includes the phase control device, and the phase control device is provided for clock phase adjustment.
  • the data communication system of the present invention includes the phase control device, and frequency modulation of communication data is performed by a clock from the phase control device.
  • the present invention is characterized in that, in the data communication system, the adjustment amount of the phase adjustment from the phase control device is dynamically changed according to input data.
  • the present invention includes an equalizer for equalizing the input data, oversamples the input data by a plurality of clocks to the phase adjuster, and determines the strength of the equalizer based on the result of the oversampling. It is characterized by setting.
  • the phase adjustment granularity is reduced to the power of N, as compared with the case where the phase is adjusted by a single phase adjuster. Therefore, when used for SSC, the peak power reduction value can be improved, and when applied to a clock recovery circuit, the speed can be increased.
  • the control code of the phase adjuster by changing the control code of the phase adjuster periodically in time series so that the frequency modulation of the output clock is performed in this period, the peak power of the clock can be reduced, and the clock If the phase adjustment is used, the clock can be controlled minutely, so that the speed of the data communication system can be increased.
  • the phase adjustment device since the phase adjustment device is applied to a data communication system to perform frequency modulation of communication data, the peak power of electromagnetic radiation (EMI) from data in the transmission line can be reduced.
  • EMI electromagnetic radiation
  • the clock shift amount can be increased.
  • the following performance that is, so-called jitter tolerance can be improved.
  • the input data is oversampled, and the equalizer strength is set based on the result. Therefore, the equalizer can be adaptively controlled according to the characteristics of the external transmission line, and the communication quality can be controlled. Can be improved.
  • the phase resolution (adjustment granularity) of the phase adjuster can be made smaller than in the case where the phase is adjusted by a single phase adjuster.
  • the peak power reduction value can be improved, and when applied to a clock recovery circuit, the speed can be increased.
  • FIG. 1 is a diagram illustrating a phase control apparatus according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram of a clock selector provided in the phase control device.
  • FIG. 3A is a circuit diagram of a phase interpolator provided in the phase control device, and
  • FIG. 3B is a diagram showing a simulation result of phase interpolation by the phase interpolator.
  • FIG. 4 is a circuit diagram of a code generator provided in the phase control device.
  • FIG. 5A is a diagram showing a state diagram of a state machine provided in the phase control device, and
  • FIG. 5B is a diagram showing a state of frequency modulation by the state machine.
  • FIG. 6A is a diagram for explaining how phase shift is repeated by adding Buddy Clock by ⁇ T in phase adjustment of the phase control device
  • FIG. 6B is a phase adjustment when BuddydClock is shifted to 31 ⁇ T. It is a figure explaining a mode.
  • FIG. 7 is an explanatory diagram of the operation of the duty cycle collector provided in the phase control device.
  • FIG. 8 is a block diagram of a data communication system provided with the same phase control device.
  • FIG. 9 is a block diagram of a phase control device (DPC) provided in the data communication system.
  • FIG. 10 is a diagram showing a state diagram of a receiver provided in the data communication system.
  • FIG. 11 is a diagram showing a simulation result of jitter tolerance when the phase shift amount is dynamically changed in the receiver.
  • FIG. DPC phase control device
  • FIG. 12 is a conceptual diagram of frequency modulation.
  • FIG. 13A is a circuit diagram of an equalizer provided in the receiver
  • FIG. 13B is a circuit diagram of a receiver amplifier provided in the equalizer.
  • FIG. 14 is a diagram showing an adjustment sequence of the equalizer.
  • the phase control device DFC shown in FIG. 1 includes complementary clock phase shifters CPS-t and CPS-c that receive six-phase clocks of 750 MHz from the PLL 1 and a duty cycle collector DCC.
  • Each of the clock phase shifters CPS-t and CPS-c includes two clock selectors CS1 and CS2 for selecting two pairs of differential clocks from the six-phase clocks from the PLL1, and a difference selected by the clock selector.
  • a code generator CG for supplying control codes af_s, af_e, pi_code_s, pi_code_e to the phase interpolators (PI-11, PI-12), PI-2 and the clock selectors CS1, CS2, and this code
  • a state machine SM that controls the generator CG, and controls the phase from the second-stage face interpolator PI-2.
  • Clock is supplied to the duty cycle collector DCC.
  • the duty cycle collector DCC includes a third-stage phase interpolator PI-3 that interpolates clocks from the complementary clock phase shifters CPS-t and CPS-c, and a differential between the phase interpolator PI-3. And a DS converter (DtoS) for differential / single conversion of the clock.
  • DtoS DS converter
  • the clock selectors CS1 and CS2 are combinations of a plurality of switches in the first selector 10 and the second selector 11 corresponding to the complementary clock phase shifters CPS-t and CPS-c.
  • the control signal af two pairs of differential clocks (first and second clocks) A +, A ⁇ , B +, and B ⁇ are selected.
  • the three-stage phase interpolators (PI-11, PI-12), PI-2, and PI-3 are the same as those shown in FIG. Phase control is implemented.
  • This phase interpolator is used in cascade as shown in FIG. 1.
  • the first stage phase interpolator (PI-11, PI-12) has a granularity of 32 gradations and has two stages.
  • the eye phase interpolator PI-2 has a granularity of 32 ⁇ 32 and 1024 gradations.
  • the center phase is selected for duty correction, so that it has a granularity of two gradations.
  • a phase shift of 2048 gradations is possible with a three-stage phase interpolator.
  • the code generator CG includes a 5-bit counter 5, 6 and a 3-bit counter 7, and two adders 8, 9, and controls the control signals up_dn, mode from the state machine SM. , Count according to SM_carry.
  • the mode decoder MD controls the step of the counter and switches between incrementing and decrementing the count according to the up / down signal up_dn.
  • the control codes af_s and af_e of the clock selectors CS1 and CS2 and the control codes pi_code_s and pi_code_e of the first phase interpolators (PI-11 and PI-12) are control codes of the clock selectors CS1 and CS2.
  • the control codes pi_code_s and pi_code_e of the phase interpolators (PI-11 and PI-12) are in a lower bit relationship, and the lower control codes pi_code_s and pi_code_e are full.
  • the clock selector CS1 and CS2 select a clock for phase interpolation, and the phase of the selected clock is slightly interpolated by a phase interpolator (PI-11 and PI-12).
  • FIG. 5 shows a state diagram of the state machine SM.
  • This state machine SM has 33 states as shown in FIG. 9A, and each state has a frequency modulation amount (shift amount) as shown in FIG. It corresponds to. That is, the frequency modulation of 0.52% at the peak is realized while the frequency is delicately modulated with a period of 30 ⁇ s.
  • this phase control device DFC 750 MHz (2T period) clocks Base Clock and Buddy Clock are selected to have a phase difference of T / 3, and as shown in FIG. The phase shift is repeated by adding (T / 3/32). As a result, the output of the phase interpolator PI-2 at the second stage is a clock whose frequency is modulated in accordance with the shift amount of ⁇ T / 32. Further, as shown in FIG. 6B, when the Buddy Clock is shifted to 31 ⁇ T, that is, when the control code pi_code_e becomes full, the control code pi_code_s of the Base Clock is incremented and shifted by ⁇ T.
  • control code and the duty cycle collector DCC will be described with reference to FIG.
  • the control code pi_code_e operates at 750 MHz, and an interleave operation is performed with a complementary clock to realize substantially 1.5 GHz. For this reason, since the control code is updated every 2T period, the clock Hi period and the Lo period are shifted by ⁇ T. In order to compensate for this, the duty is corrected by aligning the Hi period and the Lo period by selecting the center phase with the duty cycle collector DCC.
  • phase interpolators PI-11, PI-12), PI-2, and PI-3 are combined in tandem in multiple stages, and the subsequent stages of these control codes are used as the lower LSB and the previous stages are used.
  • a very slight phase shift can be realized.
  • even with a high-speed clock of 1.5 GHz it is possible to realize a small and direct clock frequency modulation of 0.5% (5000 ppm) by phase shifting each time.
  • FIG. 8 shows a data communication system using the above-described phase control device DFC.
  • the data communication system shown in FIG. 8 includes a six-phase PLL 1, a transmitter TX, and a receiver RX.
  • the transmitter TX includes the above-described phase control device DFC, and operates the parallel / serial converter (P / S) 20 with a clock that has been subjected to frequency modulation by the above-described operation, so that data TD, Send NTD. Since the frequency of this data is subtly modulated, a reduction in the peak power of EMI in the transmission data is achieved.
  • the receiver RX includes a phase control device DPC different from the phase control device DFC provided in the transmitter TX.
  • the phase control device DPC realizes clock recovery by shifting the phase of the clock according to the phase of the input data.
  • this phase control device DPC basically operates in the same manner as the phase control device DFC of the transmitter TX.
  • the code generator CG detects the detection results of the phase detectors 30a and 30b. Generate control code. That is, the input data and the recovery clock R_CLK are compared, the delay / advance UP / DN is filtered by the digital filter, and the control code is generated by moving the state of the state machine based on the result.
  • Figure 10 shows the state diagram on the receiver RX side. As described above, the phase shift amount is changed according to the state, and the state transition is performed by counting the delay DN or the number of consecutive advance UPs N_step.
  • the shift amount is small, but when the delay or advance continues for a predetermined number of times (K1) or more, the state shifts to a state (0.02 UI) that doubles the shift amount. This is because the fact that the advance and delay are continuous determines that the frequency shift is large, and the shift amount is increased so that the shift can be followed.
  • K1 the delay or advance continues for a predetermined number of times
  • K3 the state shifts to a state (0.02 UI) that doubles the shift amount.
  • the tracking performance on the low frequency side is lower than that in the case of fixing to a small shift amount (0.01 UI) as shown in the simulation result of FIG. Will improve. This is because, since the shift amount is changed by counting the number of repetitions of delay and advance, the follow-up amount increases as the frequency decreases (large count value).
  • the receiver RX is provided with an equalizer 30 for equalizing input data, and the strength of the equalizer 30 is changed based on the result of over-sampling using the multiphase clock from the PLL 1. Thus, good data is input to the phase control device DPC.
  • the equalizer 30 subtracts an input signal delayed by one bit time (1T) by a receiver amplifier 30a, and is configured as a so-called IIR type.
  • the 1 bit time (1T) delay is generated by applying a bias current from the PLL 1 to the delay line 30b of the VCO replica as shown in FIG. Further, this delay can be finely adjusted by an external adjustment bit delay_ctrl.
  • the receiver amplifier 30a makes the intensity of the signal that has passed through the delay line 30b in accordance with the digital control bit eq_ctrl, and subtracts it from the input data to obtain an IIR type signal. Equalization is being implemented.
  • the present embodiment since a very small phase shift can be realized, even with a high-speed clock, it is possible to realize a minute frequency modulation by directly shifting the phase every time. As a result, the EMI peak power can be reduced more favorably than the conventional intermittent phase shift. In addition, this slight shift allows the clock edge to be adjusted to the optimum point even for data with a short bit time, so that the clock recovery performance can be improved and the speed can be increased. Furthermore, by dynamically changing the shift amount, it is possible to achieve both high frequency stability and low frequency tracking performance in jitter tolerance.
  • the present invention can reduce the phase resolution (adjustment granularity) of the phase adjuster as compared with the case of adjusting the phase with the phase adjuster alone, and therefore, when used for SSC. It is useful as a phase adjustment device, such as improving the peak power reduction value or speeding up when applied to a clock recovery circuit, and using this phase adjustment device, electromagnetic radiation (EMI from data in a transmission line) It can also be used as a data communication system for reducing peak power and improving jitter tolerance.
  • phase adjustment device such as improving the peak power reduction value or speeding up when applied to a clock recovery circuit, and using this phase adjustment device, electromagnetic radiation (EMI from data in a transmission line)
  • EMI electromagnetic radiation

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Abstract

　クロックの位相を調整する位相制御装置において、位相制御装置は、第１のクロック、第２のクロック及び制御コードを受けて、前記制御コードに対応した位相のクロックを出力する位相調整器（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２、ＰＩ－３が備えられる。これらの位相調整器は、縦列接続となるように３段に設けられる。これらの位相調整器（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２、ＰＩ－３の制御コードは、互いに連動して変化させられる。従って、位相調整器単体でクロックの位相を調整する場合に比べて、各位相調整器の解像度（調整粒度）をＮとすると、Ｎの段数乗まで位相の調整粒度を微少にすることができる。よって、ＳＳＣに使用した場合は、ピークパワー低減値が改善され、また、クロックリカバリ回路に適用した場合は高速化される。

Description

位相制御装置及びそれを用いたデータ通信システム
　本発明は、ＬＳＩの内部クロックの位相調整を行う位相調整装置、及びその位相調整機能を利用したデータ通信システムに関するものである。
　近年の高速インターフェースＬＳＩにおいては、クロックの位相を調整してクロックリカバリやＳｐｒｅａｄ－Ｓｐｅｃｔｒｕｍ－Ｃｌｏｃｋｉｎｇ（ＳＳＣ）を実施する場合がある（例えば、非特許文献１参照）。
　このように、クロックの位相を調整する位相制御装置は、図３（ａ）に示すように、フェーズインターポレータＰＩを使用し、このフェーズインターポレータＰＩにデジタル制御コードＰＩＣＴＲＬ、ＮＰＩＣＴＲＬを入力することにより、一対の差動クロック入力（Ａ＋，Ａ－，Ｂ＋，Ｂ－）の位相補間をして、図３（ｂ）に示すように、その制御コードに対応した位相のクロック（ＯＵＴ＋，ＯＵＴ－）を出力する。
　ところで、このようなフェーズインターポレータＰＩを使用して高速データの位相を調整する場合、通常の１ビット当りの調整の粒度は、１０ｐｓ程度である。この粒度で周波数変調をする場合、数十ＭＨｚのクロックであれば、１０ｐｓ程度の毎回のシフトで０．５％（５０００ｐｐｍ）の変調が可能であるが、１．５ＧＨｚのクロックであれば、図１２に示すように、０．５％（５０００ｐｐｍ）の変調で約０．１ｐｓの粒度が必要となる。従って、従来では、毎回クロックのシフトをさせるのではなく、数回に１回だけシフトするようにして、平均値として０．１ｐｓ程度のシフト量になるようにしている。
M. Aoyama, K. Ogasawara, M. Sugawara, T. Ishibashi, T. Ishibashi, S. Shimoyama, K. Yamaguchi, and T. Yanagida, "3Gbps, 5000ppm Spread Spectrum SerDes PHY with frequency tracking Phase Interpolator for Serial ATA," 2003 Symposium on VLSI Circuits Digest of Technical Papers pp. 107-110, June 2003.
　しかしながら、前記従来の方式では、間欠的なシフトであるため、周波数変調によるピークパワーの低減値が、５ｄＢ程度に留まっていた。
　また、従来のように、フェーズインターポレータＰＩのような位相調整器を用いてクロックデータリカバリ（ＣＤＲ）を行う場合は、やはり位相シフトの粒度がネックになって、クロックリカバリの高速化に限界があった。
　本発明の目的は、位相制御装置において、位相調整の粒度を微細にして、Ｓｐｒｅａｄ－Ｓｐｅｃｔｒｕｍ－Ｃｌｏｃｋｉｎｇ（ＳＳＣ）のピークパワー低減値を改善したり、クロックリカバリの高速化を図ることにある。
　前記の目的を達成するために、本発明では、位相制御装置において、位相調整器を縦列接続となるように多段に設け、これらの位相調整器の制御コードを互いに連動して変化させることにより、前記位相調整器単独の場合に比べて、位相調整量を微少にすることとする。
　すなわち、本発明の位相制御装置は、第１のクロック、第２のクロック及び制御コードを受け、その制御コードに対応した位相のクロックを出力する位相調整器を備えた位相制御装置において、前記位相調整器は、縦列接続となるように多段に設けられ、前記多段の位相調整器の制御コードは、互いに連動して変化させられることを特徴とする。
　本発明は、前記位相制御装置において、前記多段の位相調整器の制御コードを時系列的に周期的に変化させることにより、当該周期で出力クロックの周波数変調を実施させることを特徴とする。
　本発明のデータ通信システムは、前記位相制御装置を備え、前記位相制御装置がクロックの位相調整用に供されていることを特徴とする。
　本発明のデータ通信システムは、前記位相制御装置を備え、前記位相制御装置からのクロックにより、通信データの周波数変調が実施されることを特徴とする。
　本発明は、前記データ通信システムにおいて、前記位相制御装置からの位相調整の調整量を入力データに応じて動的に変化させるようにしたことを特徴とする。
　本発明は、前記データ通信システムにおいて、前記入力データを等化するイコライザを備え、前記位相調整器への複数クロックにより入力データをオーバーサンプリングし、このオーバーサンプリングの結果に基づいて、前記イコライザの強度設定を実施することを特徴とする。
　以上により、本発明では、位相調整器単体で位相を調整する場合に比べて、各位相調整器の解像度（調整粒度）をＮとすると、Ｎの段数乗まで位相の調整粒度を微少にすることができるので、ＳＳＣに使用した場合は、ピークパワー低減値を改善できるし、クロックリカバリ回路に適用した場合は、高速化することができる。
　つまり、前記位相調整器の制御コードを時系列的に周期的に変化させることによって、当該周期で出力クロックの周波数変調を実施させるようにすれば、クロックのピークパワーの低減が図れるし、クロックの位相調整に供すれば、微小にクロックを制御することができるので、データ通信システムの高速化が図れるのである。
　また、本発明では、本位相調整装置をデータ通信システムに適用して、通信データの周波数変調を実施するので、伝送線路におけるデータからの電磁放射（ＥＭＩ）のピークパワーを下げることができる。
　更に、本発明では、位相調整の調整量を動的に変化させるので、データ通信システムのデータ受信において、入力データの周波数変動が大きい場合は、クロックのシフト量も大きくできるので、入力データに対するクロックの追随性能、つまり、いわゆるジッタトレランスを向上させることができる。
　加えて、本発明では、入力データをオーバーサンプリングし、その結果に基づいてイコライザの強度設定を実施するので、イコライザを外部の伝送線路の特性に合わせて適応的に制御することができ、通信品質を向上させることができる。
　以上説明したように、本発明によれば、位相調整器単体で位相を調整する場合に比べて、位相調整器の位相の解像度（調整粒度）を微少にすることができるので、ＳＳＣに使用した場合は、ピークパワー低減値を改善できると共に、クロックリカバリ回路に適用した場合は、高速化することが可能である。
図１は本発明の実施形態１の位相制御装置を示す図である。 図２は同位相制御装置に備えるクロックセレクタの回路図である。 図３（ａ）は同位相制御装置に備えるフェーズインターポレータの回路図、同図（ｂ）はそのフェーズインターポレータによる位相補間のシミュレーション結果を示す図である。 図４は同位相制御装置に備えるコードジェネレータの回路図である。 図５（ａ）は同位相制御装置に備えるステートマシンのステートダイヤグラムを示す図、同図（ｂ）は同ステートマシンによる周波数の変調の様子を示す図である。 図６（ａ）は同位相制御装置の位相調整においてＢｕｄｄｙ ＣｌｏｃｋをΔＴずつ加算して位相シフトを繰り返す様子を説明する図、同図（ｂ）はＢｕｄｄｙ Ｃｌｏｃｋが３１ΔＴまでシフトした場合の位相調整の様子を説明する図である。 図７は同位相制御装置に備えるデューティサイクルコレクタの動作説明図である。 図８は同位相制御装置を備えたデータ通信システムのブロックダイヤグラムを示す図である。 図９は同データ通信システムに備える位相制御装置（ＤＰＣ）のブロック図である。 図１０は同データ通信システムに備えるレシーバのステートダイヤグラムを示す図である。 図１１は同レシーバにおいて動的に位相のシフト量を変更した場合のジッタトレランスのシミュレーション結果を示す図である。 図１２は周波数変調のコンセプト図である。 図１３（ａ）は同レシーバに備えるイコライザの回路図、同図（ｂ）は同イコライザに備えるレシーバアンプの回路図である。 図１４は同イコライザの調整シーケンスを示す図である。
符号の説明
ＤＦＣ、ＤＰＣ　　　　　　　位相制御装置
ＰＩ-１１，ＰＩ-１２，
　　ＰＩ-２，ＰＩ-３　　　　フェーズインターポレータ（位相調整器）
ＣＰＳ-ｔ，ＣＰＳ-ｃ　　　　クロックフェーズシフタ
ＤＣＣ　　　　　　　　　　　デューティサイクルコレクタ
ＤｔｏＳ　　　　　　　　　　差動シングル変換器
ＣＳ１,ＣＳ２　　　　　　　クロックセレクタ
ＣＧ　　　　　　　　　　　 コードジェネレータ
ＳＭ　　　　　　　　　　　 ステートマシン
ＴＸ　　　　　　　　　　　 トランスミッタ
ＲＸ　　　　　　　　　　　 レシーバ
３０　　　　　　　　　　　 イコライザ
　以下、本発明の好適な実施の形態について詳細に説明する。
　尚、以下に説明する本発明の実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
　図１に示す位相制御装置ＤＦＣは、ＰＬＬ１からの７５０ＭＨｚの６相のクロックを受ける正補のクロックフェーズシフタＣＰＳ-ｔ、ＣＰＳ-ｃと、デューティサイクルコレクタＤＣＣとを備えている。
　クロックフェーズシフタＣＰＳ-ｔ、ＣＰＳ-ｃは、各々、前記ＰＬＬ１からの６相のクロックから２対の差動クロックを選択する２個のクロックセレクタＣＳ１、ＣＳ２と、このクロックセレクタで選択された差動クロックから位相が制御された差動クロックを生成する縦列接続された１段目に２個及び２段目に１個のフェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２と、これらフェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２とクロックセレクタＣＳ１、ＣＳ２とに制御コードａ－ｆ_ｓ、ａ－ｆ_ｅ、ｐｉ_ｃｏｄｅ_ｓ、ｐｉ_ｃｏｄｅ_ｅを供給するコードジェネレータＣＧと、このコードジェネレータＣＧを制御するステートマシンＳＭとを備えており、２段目フェースインターポレータＰＩ-２からの位相を制御したクロックが前記デューティサイクルコレクタＤＣＣへ供給される。
　前記デューティサイクルコレクタＤＣＣは、正補のクロックフェーズシフタＣＰＳ-ｔ、ＣＰＳ-ｃからのクロックを補間する３段目のフェーズインターポレータＰＩ-３と、このフェーズインターポレータＰＩ-３の差動クロックを差動／シングル変換するＤＳ変換器（ＤｔｏＳ）とを備えている。
　前記クロックセレクタＣＳ１、ＣＳ２は、図２に示すように、正補のクロックフェーズシフタＣＰＳ-ｔ、ＣＰＳ-ｃに対応した第１セレクタ１０及び第２セレクタ１１での複数のスイッチの組み合わせであり、制御信号ａ－ｆに従って、２対の差動クロック（第１及び第２のクロック）Ａ＋，Ａ－、Ｂ＋，Ｂ－を選択する。
　前記３段のフェーズインターポレータ（位相調整器）（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２、ＰＩ-３は、図３に示すような従来と同様なものが使用され、５ビットの位相制御が実施される。このフェーズインターポレータは、図１に示すように縦列に接続して使用されており、１段目フェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）で３２階調の粒度をもち、２段目フェーズインターポレータＰＩ-２では、３２ｘ３２で１０２４階調の粒度を持つ。また、前記デューティサイクルコレクタＤＣＣ内の３段目フェーズインターポレータＰＩ-３では、デューティ補正のために中央の位相を選択しているので、２階調の粒度を持つことなり、結局、前記の３段のフェーズインターポレータで２０４８階調の位相シフトが可能になるのである。
　前記コードジェネレータＣＧは、図４に示すように、５ビットのカウンタ５、６と３ビットのカウンタ７と、２個のアダー８、９を備えており、ステートマシンＳＭからの制御信号ｕｐ_ｄｎ、 ｍｏｄｅ、ＳＭ_ｃａｒｒｙに応じて、カウントを実施する。モードデコーダＭＤでカウンタのステップを制御し、アップダウン信号ｕｐ_ｄｎに応じてカウントのインクリメントとデクリメントを切り替える。
　前記クロックセレクタＣＳ１、ＣＳ２の制御コードａ－ｆ_ｓ、ａ－ｆ_ｅと、１段目フェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）の制御コードｐｉ_ｃｏｄｅ_ｓ、ｐｉ_ｃｏｄｅ_ｅは、クロックセレクタＣＳ１、ＣＳ２の制御コードａ－ｆ_ｓ、ａ－ｆ_ｅが上位で、フェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）の制御コードｐｉ_ｃｏｄｅ_ｓ、ｐｉ_ｃｏｄｅ_ｅが下位のビットの関係になり、下位の制御コードｐｉ_ｃｏｄｅ_ｓ、ｐｉ_ｃｏｄｅ_ｅがｆｕｌｌになると、ｃａｒｒｙをたてて、上位の制御コードａ－ｆ_ｓ、ａ－ｆ_ｅを変化させるのである。これは、大枠はクロックセレクタＣＳ１、ＣＳ２で位相補間するクロックを選択し、この選択されたクロックの位相をフェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）で微妙に補間するのである。
　これらのコード生成は、フェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）からの合計２対の差動クロックＢａｓｅ Ｃｌｏｃｋ、Ｂｕｄｄｙ Ｃｌｏｃｋの各々について実施される。
　図５に、ステートマシンＳＭのステートダイヤグラムを示す。このステートマシンＳＭは、同図（ａ）に示すように３３個のステートを有し、各ステートが、同図（ｂ）に示すような周波数の変調量（シフト量）が０～３２ΔＴの各々に対応している。つまり、３０μｓ周期で微妙に周波数を変調させながら、ピークで０．５２％の周波数変調を実現している。
　最小シフト量は、前記の粒度の計算に示すように、３段のフェーズインターポレータで２０４８階調を持っており、更に選択される差動クロックがＴ／３（Ｔは１ビットタイム、１Ｔ＝６６７ｐｓ）の位相差を持っているので、Ｔ／６１４４（２０４８ｘ３）となる。つまり、約０．１６ｐｓのシフト量が実現できるのである。
　この位相制御装置ＤＦＣの動作を説明する。図６に示すように、７５０ＭＨｚ（２Ｔ周期）のクロックＢａｓｅ Ｃｌｏｃｋ、Ｂｕｄｄｙ Ｃｌｏｃｋは、Ｔ／３の位相差になるように選ばれており、図６（ａ）に示すように、Ｂｕｄｄｙ ＣｌｏｃｋをΔＴ（Ｔ／３／３２）ずつ加算して位相シフトを繰り返す。これにより、２段目のフェーズインターポレータＰＩ-２の出力は、ΔＴ／３２のシフト量に応じた周波数変調されたクロックが出力される。また、図６（ｂ）に示すように、Ｂｕｄｄｙ Ｃｌｏｃｋが３１ΔＴまでシフト、すなわち、制御コードｐｉ_ｃｏｄｅ_ｅがｆｕｌｌになった場合は、Ｂａｓｅ Ｃｌｏｃｋの制御コードｐｉ_ｃｏｄｅ_ｓがインクリメントされて、ΔＴだけシフトする。そして、Ｂｕｄｄｙ Ｃｌｏｃｋのシフト量は、ΔＴに戻って、またインクリメントを繰り返すのである。このように、２段のフェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２でＴ／３／３２／３２＝Ｔ／３０７２のシフトが実現でき、デューティサイクルコレクタＤＣＣでＴ／６１４４の位相シフトが最終的に実現できるのである。
　次に、図７に制御コードとデューティサイクルコレクタＤＣＣとについて説明する。制御コードｐｉ_ｃｏｄｅ_ｅについて例示すると、この制御コードｐｉ_ｃｏｄｅ_ｅは７５０ＭＨｚで動作し、正補のクロックをインターリーブ動作させることにより、実質１．５ＧＨｚを実現している。このため、制御コードのアップデートが２Ｔ周期毎になるので、クロックのＨｉの期間とＬｏの期間とがΔＴだけずれてしまう。これを補うため、デューティサイクルコレクタＤＣＣにより、中央の位相選択をすることによって、Ｈｉの期間とＬｏの期間とを揃えてデューティを補正しているのである。
　上述のように、フェーズインターポレータ（ＰＩ-１１、ＰＩ-１２）、ＰＩ-２、ＰＩ-３を多段に縦列に組み合わせて、それ等の制御コードの後段用を下位ＬＳＢに、前段用を上位ＭＳＢに割り当てるように制御することによって、非常に微少なフェーズのシフトを実現できるのである。これにより、たとえ１．５ＧＨｚという高速のクロックであっても、毎回フェーズシフトさせて０．５％（５０００ｐｐｍ）という微少でダイレクトなクロック周波数変調を実現できるのである。
　続いて、上述の位相制御装置ＤＦＣを利用したデータ通信システムを図８に示す。
　図８に示したデータ通信システムは、６相のＰＬＬ１と、トランスミッタＴＸと、レシーバＲＸとからなる。
　前記トランスミッタＴＸは、上述の位相制御装置ＤＦＣを備えており、前述の動作により周波数の変調を実施したクロックによりパラレル／シリアル変換器（Ｐ／Ｓ）２０を動作させて、ドライバ２１からデータＴＤ、ＮＴＤを送信する。このデータは、周波数が微妙に変調されることとなるので、送信データにおけるＥＭＩのピークパワーの低減が達成されるのである。
　また、前記レシーバＲＸは、前記トランスミッタＴＸに設けた位相制御装置ＤＦＣとは別の位相制御装置ＤＰＣを備えている。この位相制御装置ＤＰＣは、入力されたデータの位相に応じて、クロックの位相をシフトさせてクロックリカバリを実現する。
　この位相制御装置ＤＰＣは、図９に示すように、基本的には、トランスミッタＴＸの位相制御装置ＤＦＣと同様な動作をするのであるが、コードジェネレータＣＧが、フェーズデテクタ３０ａ、３０ｂの検知結果により制御コードを生成する。すなわち、入力データとリカバリクロックＲ_ＣＬＫとを比較して、その遅れ／進みＵＰ／ＤＮをデジタルフィルタでフィルタリングし、その結果でもってステートマシンのステートを移動させて制御コードを生成している。
　これにより、入力データの位相に応じたリカバリクロックを生成してクロックリカバリを実現するとともに、非常に微少なシフト量により高速で安定した動作が実現できるのである。
　図１０にレシーバＲＸ側のステートダイヤグラムを示す。このように、ステートによって、フェーズのシフト量を変えるようになっており、遅れＤＮや進みＵＰの連続する回数Ｎ_ｓｔｅｐをカウントして、ステート遷移をしている。
　すなわち、初期状態（０．０１ＵＩ）は、シフト量は微少であるが、遅れや進みが所定回数（Ｋ１）以上連続すると、シフト量を倍増させるステート（０．０２ＵＩ）に遷移する。これは、進みや遅れが連続するということは周波数的なズレが大きいと判断して、そのズレに追随できるようシフト量を増大させるのである。この考え方を適用して、４つのステートを設けて、随時シフト量を増大又は減少させているのである。ステートの遷移の基準回数Ｋ１，Ｋ２，Ｋ３は、プログラム可能となっている。尚、値としては、Ｋ１＜Ｋ２＜Ｋ３である。
　このように動的に位相のシフト量を変更できるようにすると、図１１のシミュレーション結果に示すように、微少なシフト量（０．０１ＵＩ）に固定する場合に比べて、低周波側の追随性能が向上する。これは、遅れ、進みの繰り返し回数をカウントしてシフト量を変更しているので、低周波（カウント値大）なほど追随量が増大するからである。
　尚、大きなシフト量に固定すると、高周波側での安定性が損なわれるので、高周波側、すなわちカウント値が小さい場合は、微少シフト量に留める。
　すなわち、このように動的にシフト量を変更することによって、高周波側での安定性と低周波側での追随性能とを両立させているのである。
　尚、図８において、レシーバＲＸには、入力データを等化するイコライザ３０が設けられており、ＰＬＬ１からの多相クロックを用いてオーバーサンプリングされた結果に基づいてイコライザ３０の強度を変更することによって、良好なデータを位相制御装置ＤＰＣに入力している。
　前記イコライザ３０は、図１３(ａ)に示すように、１ビットタイム（１Ｔ）だけ遅れた入力信号をレシーバアンプ３０ａで減算しており、いわゆるＩＩＲ型で構成されている。この１ビットタイム（１Ｔ）の遅延は、同図（ａ）に示すように、ＰＬＬ１からのバイアス電流をＶＣＯレプリカのディレイライン３０ｂに与えることによって生成している。また、このディレイは外部からの調整ビットｄｅｌａｙ_ｃｔｒｌによって微調整可能となっている。また、図１３（ｂ）に示すように、前記レシーバアンプ３０ａは、ディレイライン３０ｂを通ってきた信号を、デジタルの制御ビットｅｑ_ｃｔｒｌに応じた強度にし、入力データから減算をして、ＩＩＲ型の等化を実施している。
　この制御ビットｄｅｌａｙ_ｃｔｒｌ，ｅｑ_ｃｔｒｌの制御は、図１４に示す通りである。先ず、初期値を０として、入力データを３倍のオーバーサンプリングし、そのサンプリング結果のうち最短の連続ビットを見極めて、それが３かどうかを判断する。そして、最短連続ビット＝３の場合は、制御ビットを固定する。一方、３で無い場合は、ｄｅｌａｙ_ｃｔｒｌをインクリメントして行って、最短の連続ビット長が３になるまで繰り返す。もし、ｄｅｌａｙ_ｃｔｒｌが１１（２ビットの場合）になれば、ｄｅｌａｙ_ｃｔｒｌ を０に戻すと共に、ｅｑ_ｃｔｒｌをインクリメントして、最短の連続ビットが３になるまで繰り返すのである。もし、３になるポイントが無ければ、エラーフラグを出す。
　以上説明したように、本実施形態によれば、非常に微少な位相シフトを実現できるので、高速なクロックであっても、毎回ダイレクトに位相シフトして微少な周波数変調を実現できる。これにより、従来の間欠的な位相シフトに比べて良好なＥＭＩのピークパワー低減ができるのである。また、この微少なシフトにより、ビットタイムが短いデータであっても最適ポイントにクロックのエッジを調整できるので、クロックリカバリの性能を向上させて高速化できるようになる。更に、シフト量を動的に変更することによって、ジッタトレランスにおける高周波側の安定性と低周波側の追随性能を両立させることができる。
　以上説明したように、本発明は、位相調整器単体で位相を調整する場合に比べて、位相調整器の位相の解像度（調整粒度）を微少にすることができるので、ＳＳＣに使用した場合のピークパワー低減値を改善したり、クロックリカバリ回路に適用した場合の高速化を図るなど、位相調整装置として有用であり、またこの位相調整装置を用いて、伝送線路におけるデータからの電磁放射（ＥＭＩ）のピークパワーの低減や、ジッタトレランスの向上を図るデータ通信システムとしての用途にも適用できる。

Claims (6)

  1. 　第１のクロック、第２のクロック及び制御コードを受け、その制御コードに対応した位相のクロックを出力する位相調整器を備えた位相制御装置において、
    　前記位相調整器は、縦列接続となるように多段に設けられ、
    　前記多段の位相調整器の制御コードは、互いに連動して変化させられる
    　ことを特徴とする位相制御装置。
  2. 　前記請求項１記載の位相制御装置において、
    　前記多段の位相調整器の制御コードを時系列的に周期的に変化させることにより、当該周期で出力クロックの周波数変調を実施させる
    　ことを特徴とする位相制御装置。
  3. 　前記請求項１記載の位相制御装置を備え、
    　前記位相制御装置がクロックの位相調整用に供されている
    　ことを特徴とするデータ通信システム。
  4. 　前記請求項２記載の位相制御装置を備え、
    　前記位相制御装置からのクロックにより、通信データの周波数変調が実施される
    　ことを特徴とするデータ通信システム。
  5. 　前記請求項３記載のデータ通信システムにおいて、
    　前記位相制御装置からの位相調整の調整量を入力データに応じて動的に変化させるようにした
    　ことを特徴とするデータ通信システム。
  6. 　前記請求項５記載のデータ通信システムにおいて、
    　前記入力データを等化するイコライザを備え、
    　前記位相調整器への複数クロックにより入力データをオーバーサンプリングし、このオーバーサンプリングの結果に基づいて、前記イコライザの強度設定を実施する
    　ことを特徴とするデータ通信システム。
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