JP2015056886A - 信号アライメント回路、データ処理回路、システム及びｉｃチップ - Google Patents

信号アライメント回路、データ処理回路、システム及びｉｃチップ Download PDF

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Abstract

【課題】各チャネル内及びチャネルどうしの同期化を可能にする信号アライメント回路等を提供する。
【解決手段】信号アライメント回路は、入力クロック信号を受信するよう接続され、入力クロック信号から出力クロック信号を生成するよう動作可能な相回転回路と、複数のアライメント動作を実行するように、相回転回路によって適用される相回転の量を制御するよう動作可能な制御回路とを有する。アライメント動作は、出力クロック信号又は出力クロック信号から導出される派生クロック信号の間の位相関係を所与の位相関係に至らせるために、出力クロック信号を他の出力クロック信号に対して回転させることを含む第１の動作と、出力クロック信号又は派生クロック信号と入力クロック信号又は外部リファレンス信号との間の位相関係を所与の位相関係に至らせるために、全ての出力クロック信号をまとめて回転させることを含む第２の動作とを含む。
【選択図】図８

Description

本発明は、信号をアライメントする回路及び方法、例えば、クロック信号をアライメントして、アナログ−デジタルコンバータ（ＡＤＣ）回路及びデジタル−アナログコンバータ（ＤＡＣ）回路を同期させる回路及び方法に関する。
導入として、本願で開示される回路の適用の一例は、ＩＣチップに実装され得るＤＡＣ及びＡＤＣの両回路における機能ユニットによって必要とされるクロック信号の生成、制御及びアライメントのためである。
本適用の高速ＤＡＣ及びＡＤＣ回路は、通常、多数の非常に高速なクロック信号を生成し分配することが必要であり、それらの信号の、互いに対する及び他の回路におけるクロック信号に対するタイミングは、そのような機能ユニット並びにＤＡＣ及びＡＤＣ回路の全体の動作に影響を及ぼすことを特徴とする。
図１は、回路の一例として本発明が用いられ得るＤＡＣ及びＡＤＣ複合回路１０の部分を示す概略図である。回路１０は、左側に示されているＡＤＣ回路１００と、右側に示されているＤＡＣ回路２００と、真ん中に示されているクロック生成及び分配回路３００とを有する。
ＤＡＣ回路２００はスイッチング回路２１０を有し、スイッチング回路２１０はクロック制御回路及びデータ制御回路を有する。スイッチング回路２１０は、入力されるデータ及びクロック信号に基づき、入力データを表すアナログ信号を出力するよう動作する。
実行中の例として、６４Ｇｓ／ｓの所望ＤＡＣサンプルレートが仮定され、スイッチング回路２１０へ入力されるデータ信号ＤＡＴＡ１乃至ＤＡＴＡ４（図示される４つの入力データ信号に対応）は１６ＧＨｚ（すなわち、時間インターリーブされた）データ信号である。４つの入力クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４は、４つの時間インターリーブされた１６ＧＨｚクロック信号であると仮定され、実質的に正弦波（二乗余弦信号）である。
マルチプレキシング／リタイミングの３つの段２２０、２３０及び２４０も一例として示されており、リタイミングが実行される場合に６４個の１ＧＨｚデータ信号の並列な組を（すなわち、マルチプレキシングが実行される場合に１２８個の５００ＭＨｚ信号の並列な組を）第１のマルチプレクサ／リタイミング回路２４０で入力し、それらを６４個の１ＧＨｚデータ信号の並列な組として第２のマルチプレクサ２３０へ出力し、次いで第２のマルチプレクサ２３０が１６個の４ＧＨｚ信号を第３の最後のマルチプレクサ２２０へ出力し、次いで第３のマルチプレクサ２２０が上述されたようにデータ信号ＤＡＴＡ１乃至ＤＡＴＡ４を４個の１６ＧＨｚ信号として出力することを可能にする。
データ信号は差動データ信号であってよく、その場合に、回路２１０、２２０、２３０及び２４０も差動回路であってよい。
スイッチング回路２１０は、ＤＡＣ２００の全体における信号セグメント又は“スライス”を表す。よって、最終的な入力デジタル信号の如何なるコーディングも、図１において入力されるデジタル信号の上流で起きていると考えられ、それにより、入力されるそれらの入力デジタル信号は、示されているセグメント又はスライスを対象とした信号でしかない。
ＤＡＣ２００の全体は更なるスライス又はセグメントを有してよく、それらの夫々が自身のマルチプレキシング／リタイミング段２２０、２３０及び２４０を有する。クロック生成及び分配回路３００は、セグメントの間で（少なくとも部分的に）共有されてよい（すなわち、少なくとも部分的に、別々に設けられる）。
様々なスライス又はセグメントのアナログ出力は、ＤＡＣ全体の単一のアナログ出力を生成するよう結合されてよい。例えば、７つのセグメントが、（サーモメータ符号化により）８ビットＤＡＣの３つのＭＳＢのための出力を生成するよう設けられてよく、５つのセグメント（それらの出力は２進重み付けされる。）が、５つのＬＳＢのための出力を生成するよう設けられてよい。他の変形例も当然に可能である。例えば、インピーダンスラダーが、欧州特許出願公開第２０１９４９０（Ａ１）号明細書（特許文献１）において開示されるように、用いられてよい。
クロック生成及び分配回路３００において更に、リファレンスクロック信号ＲＥＦＣＬＫからクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４を生成し、それらをスイッチング回路２１０へ供給するよう構成されるクロック発生器３１０が示されている。更に、入力クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４をとり、次いで、図１に示されるマルチプレキシング／リタイミングの３つの段２２０、２３０、２４０によって必要とされるクロック信号（４ＧＨｚ及び１ＧＨｚ）を生成するために、クロック生成の３つの段３２０、３３０、３４０が示されている。クロック発生器３１０によって生成されるクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４は正弦波であるが、クロック生成の３つの段３２０、３３０、３４０によって生成されるクロック信号はそうである必要はなく、スイッチド論理信号であってよい。
同様にして、ＡＤＣ回路１００はサンプラ回路１１０を有する。先と同じく、シングルエンド又は差分信号のいずれかが使用されてよい。
同様の実行中の例がここで用いられ、すなわち、６４Ｇｓ／ｓの所望ＡＤＣサンプルレートと、夫々が１：４デマルチプレキシングを実行する１２０及び１３０として示されているデマルチプレキシングの２つの段と、サブＡＤＣユニット１４０とを備える。サンプラ回路１１０は、電流モードにおいて電流ステアリングによって全体として６４Ｇｓ／ｓサンプルレートでアナログ入力からサンプルをとり、夫々１６Ｇｓ／ｓ（ここでは１６ＧＨｚと表され得る。）で４つのサンプルストリーム（シングルエンド又は差分）を出力するよう構成され、第１のデマルチプレキシング段１２０は１６個の４Ｇｓ／ｓ信号を出力し、第２のデマルチプレキシング段１２０は６４個の１Ｇｓ／ｓ信号を出力する。
同じクロック生成及び分配回路３００は（少なくとも概略的に）然るべくそのクロック信号をＡＤＣ回路１００へ及びＤＡＣ回路２００へ供給する。特に、サンプラ回路１１０及びスイッチング回路２１０から下流で動作する図１に目を向けると、ＤＡＣ及びＡＤＣの両回路において、連続する段における信号は４つの１６ＧＨｚ信号、次いで１６個の４ＧＨｚ信号、そして次いで６４個の１ＧＨｚ信号である。
例えば、如何にしてクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４が図１において用いられ得るのかに関して、何らかのコンテクストを提供するよう、図２乃至４は、図１におけるスイッチング回路２１０及びサンプラ回路１１０に対応するＤＡＣおよびＡＤＣ回路を提示する。
図２は、スイッチング回路２１０の部分を形成することができる差動スイッチング回路５００の概略図である。
回路５００は、電流源（又は、今回限りで、シンク）が接続されているコモンノードＣＮ（又はテイルノード）を有する。４つのトランジスタＳＷ１乃至ＳＷ４が、コモンノードＣＮと第１出力ノードＡとの間に（並列なブランチにおいて）並列接続されて示されている。同様に、４つのトランジスタＳＷ５乃至ＳＷ８が、コモンノードＣＮと第２出力ノードＢとの間に並列に接続されて示されている。それらのトランジスタＳＷ１乃至ＳＷ８は、以降で出力スイッチと呼ばれる。
出力スイッチＳＷ１乃至ＳＷ８のゲートは、示されているようにクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４によって直接駆動されるが、バッファ又はカップリングキャパシタがゲートへのクロック経路に沿って設けられてよい（図示せず。）。データ制御スイッチＤ１乃至Ｄ８は夫々、出力スイッチＳＷ１乃至ＳＷ８との直列接続において設けられている。
出力スイッチのゲートをクロック信号により直接駆動することは、良好な制御がそれらのゲートに到達する信号について得られることを条件として、有利である。
図２を見ると、夫々の出力スイッチＳＷ１乃至ＳＷ８は、事実上、直列接続されているスイッチ（この場合に、電界効果トランジスタ）の対の１つである。それらのスイッチは、ＮＭＯＳ電界効果トランジスタとして実装されてよい。
クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４は、本例において実質的に正弦波である。有効に、４つの等しく時間インターリーブされた正弦クロック信号が供給される。
図２の回路の全体的な動作は、出力スイッチＳＷ１乃至ＳＷ８及びデータ制御スイッチＤ１乃至Ｄ８が、使用において、電流源（又はシンク）からの／の電流を、データ制御スイッチＤ１乃至Ｄ８へ印加されるように示されているデータ信号ＤＡＴＡ１乃至ＤＡＴＡ４の値に応じて、第１出力ノードＡ又は第２出力ノードＢを通って導くように、駆動されるものである。
これを達成するために、出力スイッチＳＷ１及びＳＷ５はクロック信号ＣＬＫΦ１を供給され、ＳＷ２及びＳＷ６はクロック信号ＣＬＫΦ２を供給され、ＳＷ３及びＳＷ７はクロック信号ＣＬＫΦ３を供給され、ＳＷ４及びＳＷ８はクロック信号ＣＬＫΦ４を供給される。加えて、データ制御スイッチＤ１及びＤ５は夫々データ信号ＤＡＴＡ１及びバーＤＡＴＡ１を供給され、Ｄ２及びＤ６は夫々ＤＡＴＡ２及びバーＤＡＴＡ２を供給され、Ｄ３及びＤ７は夫々ＤＡＴＡ３及びバーＤＡＴＡ３を供給され、Ｄ４及びＤ８は夫々ＤＡＴＡ４及びバーＤＡＴＡ４を供給される。
４相クロック信号の効果は、出力スイッチＳＷ１又はＳＷ５のいずれか一方がデータ信号ＤＡＴＡ１の値に応じて第１クロック周期又は位相（Φ１）において電流パルスを搬送する点である。同様に、データに応じて、ＳＷ２又はＳＷ６は第２クロック周期又は位相（Φ２）において電流パルスを搬送し、ＳＷ３又はＳＷ７は第３クロック周期又は位相（Φ３）において電流パルスを搬送し、ＳＷ４又はＳＷ８は第４クロック周期又は位相（Φ４）において電流パルスを搬送する。図２中の出力スイッチはＮＭＯＳトランジスタであり、そのようなものとして、関連するクロック信号の＋ｖｅピーク部分においてオンする。
然るに、夫々のクロック周期について、関連するデータ信号の値が１である場合は、電流ＩｔａｉｌはノードＡを通って導かれ、関連するデータ信号の値が０である場合は、電流ＩｔａｉｌはノードＢを通って導かれる。加えて、夫々の周期において、データにかかわりなく、（出力スイッチの）２つのトランジスタがオンし、２つのトランジスタがオフする。
図３に表されている１６ＧＨｚ、４相クロック信号の例を鑑み、この動作は６４Ｇｓ／ｓの全体的なサンプルレートの例に至ることが認識されるであろう。
出力ノードＡ及びＢは、図２に示されているように、夫々の出力カスコードを介してＤＡＣ２００の出力スイッチへ接続されている。スイッチング回路の差動出力信号は、このようにして、終端抵抗（図示せず。）によって電流信号又は電圧信号として２つの出力端子の間で測定され得る。
単一ユニットとして図２における直列接続スイッチの各対を見ると、いずれか特定の周期又は状態において、１はオフであり且つ７はオンである。各対の上側スイッチ（出力スイッチ）を見ると、いずれかの状態において、２はオンであり且つ６はオフである。各対の下側スイッチ（データ制御スイッチ）を見ると、いずれかの状態において（理想的な場合において瞬間的であるデータ値の過渡的な変化を無視する。）、４はオンであり且つ４はオフである。
加えて、単一ユニットして各対を見ると、１つの周期から次の周期まで１はオンし且つ１はオフする。各対の上側スイッチ（出力スイッチ）を見ると、１つの周期から次の周期まで２はオンし且つ２はオフする。各対の下側スイッチ（データ制御スイッチ）を見ると、１つの周期から次の周期まで、オフするのと同じ番号がオンするか（データが変化する場合）、あるいは、スイッチはその状態を保つ（データが同じままである場合）。
更に図２を見ると、出力スイッチＳＷ１乃至ＳＷ８を有する回路部分は、クロック制御回路５２０と呼ばれてよく、データ制御スイッチを有する回路部分は、データ制御回路５４０と呼ばれてよい。クロック制御回路５２０におけるスイッチは、データ信号によってではなくクロック信号によって制御され、そのようなものとして、それらはデータ非依存であると考えられ得る。反対に、データ制御回路５４０におけるスイッチは、クロック信号によってではなくデータ信号によって制御され、そのようなものとして、それらはクロック非依存であると考えられ得る。例えば、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４は、クロック制御回路５２０へ、具体的に、出力スイッチＳＷ１乃至ＳＷ８（電界効果トランジスタ）のゲートへ連続的に（すなわち、アクティブ動作の間）供給されてよい。
クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４の重要性を説明するよう、図４が参照され得る。
図４は、図２の差動スイッチング回路５００の動作をより良く理解するために、上側のグラフにおいてクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４の波形を、及び下側のグラフにおいてＩＯＵＴＡ及びＩＯＵＴＢと符号を付された出力ノードＡ及びＢで受信される電流の波形を提示する。
上述されたように、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４は、時間インターリーブされた二乗（実質的に）余弦波形であり、互いに９０度位相がずれている。示されているクロック信号は正弦波であるが、厳密に完璧な正弦波である必要はない。明らかに、本実施形態において、波形の形状は、下側に向かう部分よりも一番上の部分において重要である。
余談として、図３及び図４に示されているクロック信号の数は、図２におけるノードＡ及びＢの夫々への並列な経路の数に関係がある。図２においてノードＡ及びＢの夫々への並列な経路は４つであるから、４つの時間インターリーブされたクロック信号が、互いに９０度位相がずれて供給される。ノードＡ及びＢの夫々へのＸ個の並列な経路が設けられる場合に、Ｘ個の時間インターリーブされたクロック信号が、互いに対して（３６０／Ｘ）度位相がずれて供給され得ることが予想される。この場合に、Ｘは２以上、望ましくは３以上、より望ましくは４以上の整数である。
図４に戻り、更なる説明のために、クロック信号ＣＬＫΦ４が太線で強調表示されている。
クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４は、図２に関して既に記載されたように、出力スイッチＳＷ１乃至ＳＷ８のゲートを制御する。然るに、出力スイッチ対（なお、対はＳＷ１／ＳＷ５、ＳＷ２／ＳＷ６、ＳＷ３／ＳＷ７、ＳＷ４／ＳＷ８である。）は順にオン及びオフされる。それにより、出力スイッチ対のうちの一対はオフしており、順序における次の対がオンしている。更に、それにより、出力スイッチ対のうちの一対が完全にオンされる場合に、残りは実質的にオフされる。上述されたように、一対の出力スイッチがオンされる場合に当該対のどちらのスイッチが電流パルスを搬送するのかは、関連する（ＤＡＴＡ１乃至ＤＡＴＡ４の）データ信号に依存する。
スイッチＳＷ１乃至ＳＷ８を介してコモンノードを通る実質的に全ての電流が電流Ｉｔａｉｌに等しくなければならないので、いつでもノードＡ及びＢを通って流れる電流の和は実質的にＩｔａｉｌに等しくなければならない。上記のデータ制御スイッチＤ１乃至Ｄ８の効果は、従って、電流Ｉｔａｉｌが、出力スイッチ対がオン及びオフされる順に夫々の出力スイッチ対からの一方のスイッチを通るよう導かされることである。すなわち、出力スイッチ対の１つがオフしており、よって、その出力スイッチの一方がより少ないＩｔａｉｌの部分しか搬送せず、順序における次の出力スイッチ対がオンしており、よって、その出力スイッチの一方がＩｔａｉｌのより多くを搬送し始める。更に、出力スイッチ対の１つが完全にオンされる場合に、その出力スイッチ対の他方の出力スイッチが実質的にオフされたデータ制御スイッチを直列接続されており且つ他の出力スイッチ対の出力スイッチが実質的にオフされるので、その出力スイッチの一方がＩｔａｉｌの実質的に全てを搬送する。
この効果は、図４の下側のグラフにおいて示されている。クロック信号ＣＬＫΦ３、Φ４及びΦ１についての３つの出力電流しか簡単のために示されていないが、示されている波形のパターンは、データに依存するＩＯＵＴＡ又はＩＯＵＴＢについての連続的なピークにより続く。本例では、データシーケンスはＤＡＴＡ３＝０（それにより電流はノードＢへ伝わる。）、ＤＡＴＡ４＝１（それにより電流はノードＡへ伝わる。）、及びＤＡＴＡ１＝０（それにより電流はノードＢへ伝わる。）であると仮定される。クロック信号の上側のグラフとの比較のために、クロック信号ＣＬＫΦ４に対応する出力電流についての波形は太線で強調表示されている。
図４における下側のグラフのより良い理解を得るために、３つの点６００、６２０及び６４０が波形Φ４上に示されており、対応する３つの点７００、７２０及び７４０が対応する電流は形状に示されている。
点６００で、波形ＣＬＫΦ４はそのピーク値、すなわち、ＶＤＤにあり、他のクロック信号ＣＬＫΦ１乃至ＣＬＫΦ３は実質的にそれらのピーク値を下回っている。然るに、（ＤＡＴＡ４＝１を鑑み）スイッチＳＷ４及びＳＷ８は完全にオンしており、Ｄ４はオンし且つＤ８はオフし、少なくとも他の出力スイッチ（ＳＷ１乃至ＳＷ３及びＳＷ５乃至ＳＷ７）は実質的にオフである。従って、対応する点７００で、電流ＩＯＵＴＡはＩｔａｉｌに等しく、電流ＩＯＵＴＢは実質的に零に等しい。
点６００に先行する点６２０で、波形Φ４は、そのピーク値に向かって立ち上がっているが、未だそのピーク値に達していない。また、点６２０で、波形Φ３は、そのピーク値から立ち下がっている。重要なことは、点６２０で、クロック信号Φ３及びΦ４は等しい値を有する。従って、スイッチＳＷ３及びＳＷ４並びにＳＷ７及びＳＷ８は、それらのソース端子が共に結合されているので、互いと同一程度にオンする。点６２０で、クロック信号Φ１及びΦ２はまた互いと等しく、スイッチＳＷ１及びＳＷ２並びにＳＷ５及びＳＷ６がオフすることを確かにする程十分に低い。よって、この時点で、点７２０で示されるように、電流Ｉｔａｉｌの半分は（ＤＡＴＡ４＝１を鑑み）スイッチＳＷ４及びＤ４を通って流れ、残り半分は（ＤＡＴＡ３＝０を鑑み）スイッチＳＷ７及びＤ７を通って流れる。それにより、ＩＯＵＴＢ＝ＩＯＵＴＡ＝（Ｉｔａｉｌ）／２である。
点６４０は、この点でオンされるのがスイッチＳＷ４及びＳＷ１並びにＳＷ８及びＳＷ８である点を除いて、点６２０と等価である。従って、対応する点７４０で、ＩＯＵＴＡ＝ＩＯＵＴＢ＝（Ｉｔａｉｌ）／２である。
従って、夫々の電流波形についての３つの点（例えば、図４における電流波形ＩＯＵＴＡについての点７００、７２０及び７４０）は、クロック波形に対しては時間において、及び電流Ｉｔａｉｌに対しては大きさにおいて固定又は定義されることが認識されるであろう。すなわち、電流ＩＯＵＴＡを一例として、点７００で電流はＩｔａｉｌに等しく、点７２０及び７４０で電流はＩｔａｉｌの半分に等しい。点７００、７２０及び７４０の位置は、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４に対して固定される。同じことが、データに依存するＩＯＵＴＡ又はＩＯＵＴＢについての次の電流信号パルス又は電荷パケットに当てはまる。点６００、６２０及び６４０への焦点は、クロック信号の上側部分が重要であること、及び下側部分はそれほど重要でないことを明示する（それにより、例えば、下側部分の正確な形状は厳密には重要でない。）。
よって、（データに依存するＩＯＵＴＡ又はＩＯＵＴＢについての）波形の電流パルス列は全て同じ形状であり、その形状はクロック信号の二乗余弦形状によって定義される。
ついでに言えば、図の下側半分におけるいずれかの特定の電流パルスがＩＯＵＴＡ又はＩＯＵＴＢのいずれであるかを決定するために、関連するデータ値は関連するパルスを生成するよう時間において安定しているべきであることが認識されるであろう。例えば、クロック信号ＣＬＫΦ４に対応する図４の太線の電流信号の場合に、関連するデータ信号ＤＡＴＡ４は少なくとも、５本の垂直な破線に及ぶ時間の期間にわたって、安定しているべきである。例えば、データ信号ＤＡＴＡ４は、クロック信号ＣＬＫΦ４の底値（負ピーク）で又は略底値で状態を変化させるよう配置されてよい。同様に、データ信号ＤＡＴＡ１乃至ＤＡＴＡ３の夫々は、それらの夫々のクロック信号ＣＬＫΦ１乃至ＣＬＫΦ３の底値で又は略底値で状態を変化させるよう配置されてよい。よって、図３において見られるような１６ＧＨｚクロック信号の実行中の例において、データ信号ＤＡＴＡ１乃至ＤＡＴＡ４も、それらの夫々のクロック信号の底値で又は略底値で状態を変化させるよう構成される１６ＧＨｚ信号であってよい。
このために、留意すべき点は、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４の正確さが図４の下側部分における電流パルスの正確さ、結果としてＤＡＣ回路全体の正確さに作用する点である。加えて、データ信号ＤＡＴＡ１乃至ＤＡＴＡ４は、正確なタイミングでデータ制御スイッチＤ１乃至Ｄ８へ供給されることが重要である。図２乃至４におけるデータ信号ＤＡＴＡ１乃至ＤＡＴＡ４は、図１のスイッチング回路２１０へ入力されるデータ信号ＤＡＴＡ１乃至ＤＡＴＡ４に対応し、よって、マルチプレキシング／リタイミング段２２０、２３０及び２４０の動作もタイムクリティカルである。
図５は、図１のサンプラ回路１１０の部分を形成することができるサンプラ回路８００を表す。図５は、目下参照され得る欧州特許出願公開第２２１１４６８（Ａ１）号明細書（特許文献２）の図１０に対応する。図５において、留意すべき点は、サンプリングスイッチＳＷ１乃至ＳＷ８が図２の出力スイッチＳＷ１乃至ＳＷ８に対応し、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４がまた図２乃至４のクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４に対応する点である。加えて、図３に関連して説明されたクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４の一番上の部分の相対的重要度がまた、特許文献２の図１２において説明されるように、図５のサンプリング回路８００に当てはまる。サンプリング回路８００の詳細な理解は特許文献２において見出され得る。
先と同じく、このために、留意すべき点は、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４の正確さが、図５のサンプリング回路８００に同様に当てはまる図４の下側部分における電流パルスの正確さ、結果としてＡＤＣ回路全体の正確さに作用する点である。加えて、図５におけるノードＩＯＵＴＡ乃至ＩＯＵＴＤで出力されるサンプルストリーム（差動対を構成するよう対応するノードＩＯＵＴＢＡ乃至ＩＯＵＴＢＤが更に示される。）は、図１のサンプラ回路１１０から出力されるサンプルストリームに対応する。よって、デマルチプレキシング段１２０、１３０の動作もタイムクリティカルである。
図６は、クロック要件の性質を正当に理解するよう、サブＡＤＣユニット（ＡＤＣバンク１４０）へ通じるデマルチプレキシング段１２０、１３０の構造及び動作をより良く理解するのに有用なＡＤＣ回路１００の部分の略回路図である。
簡単のために、図５のサンプラ回路８００の部分に対応するサンプラ回路１１０の部分しか示されない。すなわち、サンプラ回路８００の“プラス”（左側）部分しか示されておらず、一部の要素は簡単のために省略される。
デマルチプレキシング段１２０及び１３０に関して、出力ＩＯＵＴＡ（図５を参照）のためのデマルチプレキシング回路のみが示される。同様の回路はまた、他の７つの出力ＩＯＵＴＢ乃至ＩＯＵＴＤ及びＩＯＵＴＢＡ乃至ＩＯＵＴＢＤに関して設けられ得る。
図６に示されるように、デマルチプレキシング段１２０及び１３０は、２つの連続するデマルチプレキシング段を構成する。第１の段１２０は１：Ｎデマルチプレキングを実行し、第２の段１３０は１：Ｍデマルチプレキシングを実行する。
段１２０及び１３０は概して、サンプラ回路１１０又は８００のサンプリングスイッチＳＷのアレイと同じ構造を有する。すなわち、夫々の段は、コモンテイルノードで共に接続されているソース端子を有する複数のトランジスタ（この場合に、ｎチャネルＭＯＳＦＥＴ）を有する。
サンプラ回路８００の上記の説明から、一例として“プラス”部分５４のみを考えると、回路は、入力電流ＩＩＮをＸ個の時間インターリーブされたパルス列に分割することが認識されるであろう。なお、本実施形態ではＸ＝４である。本実施形態において、それらのパルス列は出力部ＩＯＵＴＡ乃至ＩＯＵＴＤで供給される。サンプラ回路１１０は、よって、１：Ｘデマルチプレキシング機能を実行すると考えられ得る。同じように、サンプラ回路からの夫々の出力は更に、段１２０によって１：Ｎデマルチプレキングされ、段１２０の夫々の出力は更に、段１３０によって１：Ｍデマルチプレキシングされ得る。
１つの完全なデマルチプレキシング経路のみが図６に示されている。すなわち、入力電流ＩＩＮは、Ｘ（この場合にＸ＝４）個の出力ＩＯＵＴＡ乃至ＩＯＵＴＤを供給するようデマルチプレキシングされる。それらの出力の夫々は次いで、段１２０によって１：Ｎデマルチプレキングされるが、これは、最左の出力ＩＯＵＴＡに関してのみ図６では示されている。結果として、その図示される段１２０からの出力は出力ＩＯＵＴＡ１０乃至ＩＯＵＴＡ１（Ｎ−１）である。それらの（全段１２０にわたる）出力の夫々は次いで、段１３０によって１：Ｍデマルチプレキシングされるが、これはやはり、最左の出力ＩＯＵＴＡ１０に関してのみ図６では示されている。結果として、段１３０のその示されている部分からの出力はＩＯＵＴＡ１０２０乃至ＩＯＵＴＡ１０２（Ｍ−１）である。対応する出力が段１３０の残りの部分によって生成される。
サンプラ回路１１０／８００並びにデマルチプレキシング段１２０及び１３０は集合的に、１：Ｚデマルチプレキシング機能を実行する。なお、Ｚ＝Ｘ×Ｎ×Ｍである。本例では、Ｘ＝４、Ｎ＝８及びＭ＝１０である。よって、本例は（上記の説明に沿って）１：３２０デマルチプレキシングを実行し、“プラス”側での３２０個の出力と、対応する“マイナス”側（図５の右側部分）での対応する３２０個の出力とをもたらす。
図１を見直すと、デマルチプレキシング段１２０及び１２０からの出力信号は、サブＡＤＣユニット（ＡＤＣバンク）１４０へ移る。サブＡＤＣユニット（ＡＤＣバンク）１４０は、それに入力される夫々の電流パルスの面積に対応するデジタル値を生成するために使用される。
図６から明らかに、デマルチプレキシング段１２０及び１３０のトランジスタへ入力される時間インターリーブされたクロック信号のタイミングは、同期化／アライメントされて、正確に順序付けられなければならない。同様の考えは、当然に、マルチプレキシング／リタイミング段２２０、２３０及び２４０のクロック要件についても言える。
実際に、図１において、例えば、１６ＧＨｚ信号ＣＬＫΦ１乃至ＣＬＫΦ４並びに４ＧＨｚ及び１ＧＨｚ信号を含む、多数の非常に高速な時間インターリーブされたクロック信号は、全体の回路１０又は１００又は２００が正確に動作するようクロック信号が適切に同期化されて時間において正確に順序付けられるように、生成及び分配される必要がある。特に、多くの高速クロック信号（例えば、４ＧＨｚ及び１ＧＨｚ）は、ＡＤＣ回路１００におけるＤＥＭＵＸ（デマルチプレクサ）１２０、１３０及びサブＡＤＣユニット１４０並びにＤＡＣ回路２００におけるＭＵＸ（マルチプレクサ又はリタイマ）２２０、２３０及び２４０によって必要とされる。
図７は、全体のシステム９００、例えば、複合信号（ＤＡＣ又はＡＤＣ）回路を有する半導体チップ、を表す簡略化された概略図である。複数のＡＤＣ及びＤＡＣ回路は、単一のそのようなシステムにおいて一緒に設けられてよい（夫々のそのような別個のＡＤＣ又はＤＡＣ回路はここで“チャネル”と呼ばれる。）。一例として、４つのＡＤＣ回路９１０（すなわち、４つのチャネル）が図７において一緒に示されている。当然に、一緒に設けられるＡＤＣ／ＤＡＣ回路の数はシステムごとに様々であってよく、ＡＤＣ及びＤＡＣ回路の組み合わせが提供されてよい。
図７において、ＡＤＣ回路９１０は、図１のＡＤＣ回路１００並びにクロック生成及び分配回路３００の組み合わせに対応する。
図７において、共通の２ＧＨｚリファレンス信号ＲＥＦＣＬＫは、クロックツリー９２０を介して４つのＡＤＣ回路へ供給され、そのリファレンス信号ＲＥＦＣＬＫは、図１に示されているリファレンス信号ＲＥＦＣＬＫに対応する。クロックツリー９２０は、ＡＤＣ回路９１０への入力としてのクロック信号が厳密に（理想的には、完全に）同期化される、すなわち、同じであるように、構成される。
また、４つのＡＤＣ回路９１０への入力は、別個のアナログ入力信号及びリセット信号である。アナログ入力信号は夫々、図１の回路のＡＤＣ回路１００へのアナログ入力に対応する。リセット信号は、４つのＡＤＣ回路９１０に共通に供給されてよい。夫々のＡＤＣ回路９１０は、それ自身のデータ信号及び単一の５００ＭＨｚクロック信号を出力し、夫々の出力データ信号は、図１のＡＤＣ回路１００のデジタル出力データ信号に対応する。
欧州特許出願公開第２０１９４９０（Ａ１）号明細書 欧州特許出願公開第２２１１４６８（Ａ１）号明細書
本発明者は、夫々のＡＤＣ回路９１０（すなわち、チャネル）の様々な内部動作が適切に同期化されることを如何にして確かにするのか、及び異なるＡＤＣ回路９１０（すなわち、チャネル）の間の同期化された動作を如何にして確かにするのかの問題を確認している。例えば、図１乃至６の説明から明らかなように、夫々のＡＤＣ回路９１０内で、様々なクロック信号はＲＥＦＣＬＫから生成され、５００ＭＨｚの出力クロック信号を生成する。そのようなものとして、様々な回路素子が用いられ、それらの素子は、（ＡＤＣ回路９１０のリセットに関して、）少なくとも部分的に定義されていない様態においてオンライン化され得、それにより、夫々のＡＤＣ回路内及びそれらの間の両方の同期化問題が生じる。
上記の問題の１又はそれ以上を解決することが望ましい。チャネル（例えば、ＡＤＣ回路９１０、又は対応するＤＡＣ回路）の間で如何なる高速同期化信号も必要とせずに、且つ夫々のチャネル内又はチャネル間で如何なるタイムクリティカルなリセット信号も必要とせずに、そのような問題を解決することが望ましい。
本発明の第１の態様に従って、１又はそれ以上の入力クロック信号を受信するよう接続され、該入力クロック信号から１又はそれ以上の出力クロック信号を生成するよう動作可能な相回転回路と、複数のアライメント動作を実行するように、前記相回転回路によって適用される相回転の量を制御するよう動作可能な制御回路とを有し、前記アライメント動作は、前記出力クロック信号又は該出力クロック信号から導出される派生クロック信号の間の位相関係を所与の位相関係に至らせるために、前記出力クロック信号のうちの１又はそれ以上を残りの前記出力クロック信号のうちの１又はそれ以上に対して回転させることを夫々が含む１又はそれ以上の第１の動作と、前記出力クロック信号又は前記派生クロック信号と前記入力クロック信号又は外部リファレンス信号との間の位相関係を所与の位相関係に至らせるために、前記出力クロック信号の全てをまとめて回転させることを夫々が含む１又はそれ以上の第２の動作とを含む、信号アライメント回路が提供される。
そのようなクロック信号は、本発明が適用され得る好ましい信号であるが、本発明は、制御又はデータ信号のような他の信号に適用されてよく、開示は然るべく理解されるであろう。
そのような相回転回路は、位相補間回路を有してよい。入力クロック信号は、時間インターリーブされたクロック信号、例えば、４つの時間インターリーブされた正弦クロック信号の組であってよい。出力クロック信号はまた、そのような時間インターリーブされたクロック信号であってよい。入力クロック信号及び出力クロック信号は、同じ形状及び特性周波数を有してよい。
第１の動作は、出力クロック信号の２又はそれ以上を、他の出力クロック信号の２又はそれ以上に対して回転させることを含んでよい。第１の動作は全て、特定の２つの出力クロック信号を、他の特定の２つの出力クロック信号に対して回転させることを含んでよい。所与の位相関係は、出力クロック信号又は派生クロック信号が互いにアライメント又は同期化されて順序付けられる関係であってよい。
第２の動作は、出力／派生クロック信号を、それらの本質的なアライメントを保ちつつそれらをまとめて入力クロック信号又は外部リファレンス信号とのアライメント又は同期化に至らせるように、まとめて回転させることを含んでよい。
第１の動作は、出力クロック信号の間の位相関係を保つために、整数回の全回転（すなわち、３６０度又は２πラジアンの全相回転）によって前記出力クロック信号のうちの１又はそれ以上を残りの前記出力クロック信号のうちの１又はそれ以上に対して回転させることを含んでよい。
相回転回路は、入力クロック信号の１又はそれ以上に基づき出力クロック信号の１又はそれ以上を生成するよう夫々が動作可能な複数の相回転器（例えば、位相補間器）を有してよい。第１の動作は、相回転器の夫々によって、すなわち、個々に、適用される相回転の量を制御することを含んでよい。
派生クロック信号は、分周によって（例えば、クロック分周器を用いて）出力クロック信号から導出されてよい。第１の動作は、派生クロック信号の間の位相関係を調整するよう整数回の全回転によって出力クロック信号のうちの１又はそれ以上を残りの前記出力クロック信号のうちの１又はそれ以上に対して回転させることを含んでよい。
例えば、派生クロック信号は、異なる出力クロック信号を夫々が受信する少なくとも第１及び第２の分周器によって生成されてよい。分周器の夫々は、相回転器の異なる１つからその出力クロック信号を受信してよい。分周器は（最初に）互いに同期化されなくてよい。そのような第１の動作は、派生クロック信号が互いに対してアライメント又は同期化されて順序付けられるという意味で、それらの分周器を同期化に至らせることができる。
第２の動作は、全回転の分数量によって、例えば、全回転に及ばずに、出力クロック信号を回転させることを含んでよい。第２の動作は、一連のステップにおいて出力クロック信号を回転させることを含んでよく、夫々のステップは４５度より小さく、望ましくは１５度より小さく、より望ましくは６度より小さい。
当該信号アライメント回路は、信号の少なくとも対の間の位相差を検出するよう動作可能な位相検出回路を有してよい。制御回路は、位相検出回路によって検出された１又はそれ以上の位相差に応じて第１及び第２の動作を実行するよう動作可能であってよい。
位相検出回路は、少なくとも第１及び第２の派生クロック信号の間の位相差を検出するよう動作可能な派生信号位相検出器を有してよい。制御回路は、派生信号位相検出器によって検出された位相差に応じて第１の動作の１又はそれ以上を実行するよう動作可能であってよい。
位相検出回路は、少なくとも１つの出力又は派生クロック信号と外部リファレンス信号との間の位相差を検出するよう動作可能な外部リファレンス位相検出器を有してよい。制御回路は、外部リファレンス位相検出器によって検出された位相差に応じて第２の動作の１又はそれ以上を実行するよう動作可能であってよい。
位相検出回路は、少なくとも１つの出力又は派生クロック信号と少なくとも１つの入力クロック信号との間の位相差を検出するよう動作可能な入出力位相検出器を有してよい。制御回路は、入出力位相検出器によって検出された位相差に応じて第２の動作の１又はそれ以上を実行するよう動作可能であってよい。
相回転回路は、デジタル入力に基づき動作するよう構成されてよい。制御回路は、適用される相回転の量をデジタル制御するようにデジタル入力を相回転回路へ供給するよう動作可能であってよい。
制御回路は、第２の動作の前に第１の動作を実行するよう動作可能であってよい。制御回路は、出力又は派生クロック信号と入力クロック信号との間の位相関係を所与の位相関係に至らせるように他の第２の動作（ｂ）を実行する前に、出力又は派生クロック信号と外部リファレンス信号との間の位相関係を所与の位相関係に至らせるように第２の動作（ａ）を実行するよう動作可能であってよい。
本発明の第２の態様に従って、本発明の上記の第１の態様に従う信号アライメント回路と、少なくとも１つの入力クロック信号に基づきデータを処理するよう構成される第１のクロック制御回路と、少なくとも１つの出力又は派生クロック信号に基づきデータを処理するよう構成される第２のクロック制御回路とを有するデータ処理回路が提供される。
そのようなデータ処理回路は、処理されたデータをデジタル形式とアナログ形式との間で変換するよう動作可能なデジタル−アナログコンバータ回路又はアナログ−デジタルコンバータ回路であってよい。
本発明の第３の態様に従って、本発明の上記の第１の態様に従う信号アライメント回路の複数組、又は本発明の上記の第２の態様に従うデータ処理回路の複数組を有し、外部リファレンス信号がそれら複数組の回路の夫々について同じであるシステムが提供される。
そのようなシステムにおいて、複数組の回路は、それらの第１及び第２の動作を互いに並行して実行するよう構成されてよい。そのようなシステムにおいて、少なくとも一組のデータ処理回路はデジタル−アナログコンバータ回路であり、少なくとも一組のデータ処理回路はアナログ−デジタルコンバータ回路であることができる。
本発明の第４の態様に従って、本発明の上記の第１の態様に従う信号アライメント回路、又は本発明の上記の第２の態様に従うデータ処理回路、又は本発明の上記の第３の態様に従うシステムを有するＩＣチップが提供される。
本発明の第５の態様に従って、１又はそれ以上の入力クロック信号を受信するよう接続され、該入力クロック信号から１又はそれ以上の出力クロック信号を生成するよう動作可能な相回転回路を有する信号アライメント回路において使用される方法であって、前記出力クロック信号又は該出力クロック信号から導出される派生クロック信号の間の位相関係を所与の位相関係に至らせるために、前記出力クロック信号のうちの１又はそれ以上を残りの前記出力クロック信号のうちの１又はそれ以上に対して回転させることを夫々が含む１又はそれ以上の第１の動作と、前記出力クロック信号又は前記派生クロック信号と前記入力クロック信号又は外部リファレンス信号との間の位相関係を所与の位相関係に至らせるために、前記出力クロック信号の全てをまとめて回転させることを夫々が含む１又はそれ以上の第２の動作とを含む方法が提供される。
本発明の第６態様に従って、１又はそれ以上の入力クロック信号を受信するよう接続され、該入力クロック信号から１又はそれ以上の出力クロック信号を生成するよう動作可能な相回転回路と、少なくとも、前記出力クロック信号の１つ又はそれに基づく信号である第１の信号と、同期化リファレンス信号である第２の信号との間の位相差を検出するよう動作可能な位相検出回路と、前記出力クロック信号又はそれに基づく信号と前記同期化リファレンス信号との間の位相関係を所与の位相関係に至らせるように、前記検出された位相差に応じて、前記相回転回路によって適用される相回転の量を制御するよう動作可能な制御回路とを有する信号アライメント回路が提供される。
第２の信号は、入力若しくは出力クロック信号又はそれに基づく信号の１つであってよく、第１の信号とは異なる信号である。第２の信号は、入力若しくは出力クロック信号又はそれに基づく信号の１つ以外の信号であってよい。第２の信号は、リファレンスクロック信号であってよい。
相回転回路は、対応する１又はそれ以上の入力クロック信号に基づき１又はそれ以上の出力クロック信号を生成するよう夫々が動作可能な複数の相回転器を有してよい。制御回路は、出力クロック信号又はそれに基づく信号の間の位相関係を所与の位相関係に至らせるように、相回転器の夫々によって（個々に）適用される相回転の量を制御するよう動作可能であってよい。
相回転器の対応する１つの出力クロック信号又は信号を受信して、それらの出力クロック信号に基づき派生クロック信号を生成するよう夫々が接続されている複数のクロック信号発生器が設けられてよい。位相検出回路は、異なるクロック信号発生器によって生成された少なくとも第１及び第２の派生クロック信号の間の位相差を検出するよう動作可能な派生信号位相検出器を有してよい。制御回路は、派生クロック信号の間の位相関係を所与の位相関係に至らせるように、派生信号位相検出器によって検出された位相差に応じて、相回転器の少なくとも１つによって適用される相回転の量を、相回転器の他の１つによって適用される相回転に対して制御するよう動作可能であってよい。
相回転回路は、第１及び第２の相回転器を有してよい。第１の相回転器は、入力クロック信号の一部又は全てを受信するよう接続され、それらから第１及び第３の出力クロック信号を生成するよう動作可能であってよい。第２の相回転器は、入力クロック信号の一部又は全てを受信するよう接続され、それらから第２及び第４の出力クロック信号を生成するよう動作可能であってよい。
入力クロック信号は、４相クロック信号の夫々の位相であってよい。
第１及び第３の出力クロック信号は、実質的に逆位相にあってよい。第２及び第４の出力クロック信号は、実質的に逆位相にあってよい。第１及び第３の出力クロック信号は夫々、第２及び第４の出力クロック信号と実質的に直角位相にあってよい。
第１及び第２の分周器を備えるクロック制御回路が設けられてよい。第１の分周器は、第１の相回転器の出力信号を受信して、第１の分周（派生）クロック信号を出力するよう動作可能であってよい。第２の分周器は、第２の相回転器の出力信号を受信して、第２の分周（派生）クロック信号を出力するよう動作可能であってよい。派生信号位相検出器は、第１及び第２の派生クロック信号としての少なくとも１つの第１の分周クロック信号及び少なくとも１つの第２の分周クロック信号の間の位相差を検出するよう動作可能であってよい。
制御回路は、相回転器の１つに、その出力クロック信号又は信号の位相を、相回転器の他の１つによって適用される回転に対して整数回の全回転だけ回転させることによって、制御を実行するよう動作可能であってよい。
制御回路は、相回転器の１つに、その出力クロック信号又は信号の位相を、整数回の全回転だけ回転させ、且つ、相回転の他の１つに、その適用される相回転の量を維持させることによって、制御を実行するよう動作可能であってよい。
位相検出回路は、少なくとも１つの出力クロック信号又はそれに基づく信号とリファレンスクロック信号との間の位相差を検出するよう動作可能な外部リファレンス位相検出器を有してよい。制御回路は、少なくともその出力クロック信号とリファレンスクロック信号との間の位相関係を所与の位相関係に至らせるように、外部リファレンス位相検出器によって検出された位相差に応じて、相回転回路によって適用される相回転の量を制御するよう動作可能であってよい。制御回路は、相回転回路に、出力クロック信号をまとめて同じ量（１倍以上）だけ回転させることによって、制御を実行するよう動作可能であってよい。その量は、実質的に４分の１回転より小さく、望ましくは実質的に６度より小さくてよい。
位相検出回路は、少なくとも１つの出力クロック信号と少なくとも１つの入力クロック信号との間の位相差を検出するよう動作可能な入出力位相検出器を有してよい。制御回路は、少なくともそれらの出力及び入力クロック信号の間の位相関係を所与の位相関係に至らせるように、入出力位相検出器によって検出された位相差に応じて、相回転回路によって適用される相回転の量を制御するよう動作可能であってよい。制御回路は、相回転回路に、出力クロック信号をまとめて同じ量（１倍以上）だけ回転させることによって、制御を実行するよう動作可能であってよい。その量は、実質的に４分の１回転より小さく、望ましくは実質的に６度より小さくてよい。
制御回路は、外部リファレンス位相検出器又は入出力位相検出器によって検出された位相差に応じて制御を実行する前に、派生信号位相検出器によって検出された位相差に応じて制御を実行するよう構成されてよい。制御回路は、第１の制御動作として、派生信号位相検出器によって検出された位相差に応じて制御を実行し、次いで、第２の制御動作として、外部リファレンス位相検出器によって検出された位相差に応じて制御を実行し、次いで、第３の制御動作として、入出力位相検出器によって検出された位相差に応じて制御を実行するよう構成されてよい。
相回転回路は、１又はそれ以上の位相補間器を有してよい。当該信号アライメント回路は、デジタル−アナログコンバータ回路又はアナログ−デジタルコンバータ回路の部分であってよい。
本発明の第７の態様に従って、本発明の上記の第６の態様に従う信号アライメント回路と、少なくとも１つの入力クロック信号又はそれから導出されるクロック信号に基づきデータを処理するよう構成される第１のクロック制御回路と、少なくとも１つの出力クロック信号又はそれに基づく信号に基づきデータを処理するよう構成される第２のクロック制御回路とを有するデータ処理回路が提供される。
そのようなデータ処理回路は、処理されたデータをデジタル形式とアナログ形式との間で変換するよう動作可能なデジタル−アナログコンバータ回路又はアナログ−デジタルコンバータ回路であってよい。
本発明の第８の態様に従って、本発明の上記の第６の態様に従う信号アライメント回路の複数組、又は本発明の上記の第７の態様に従うデータ処理回路の複数組を有し、外部リファレンス信号がそれら複数組の回路の夫々について同じであるシステムが提供される。そのようなシステムにおいて、そのようなシステムにおいて、少なくとも一組のデータ処理回路はデジタル−アナログコンバータ回路であり、少なくとも一組のデータ処理回路はアナログ−デジタルコンバータ回路であることができる。
本発明の第９の態様に従って、本発明の上記の第６の態様に従う信号アライメント回路、又は本発明の上記の第７の態様に従うデータ処理回路、又は本発明の上記の第８の態様に従うシステムを有するＩＣチップが提供される。
本発明の第１０の態様に従って、１又はそれ以上の入力クロック信号を受信し、１又はそれ以上の出力クロック信号を生成するように前記入力クロック信号に制御可能な量の相回転を適用することと、少なくとも、前記出力クロック信号の１つ又はそれに基づく信号である第１の信号と、同期化リファレンス信号である第２の信号との間の位相差を検出することと、前記出力クロック信号又はそれに基づく信号と前記同期化リファレンス信号との間の位相関係を所与の位相関係に至らせるように、前記検出された位相差に応じて、相回転回路によって適用される相回転の量を制御することを含む方法が提供される。
そのような方法は、対応する１又はそれ以上の入力クロック信号に基づき１又はそれ以上の出力クロック信号を生成するよう夫々が動作可能な複数の相回転器と、該相回転器の対応する１つの出力クロック信号又は信号を受信して、それらの出力信号に基づき派生クロック信号を生成するよう夫々が接続されている複数のクロック信号発生器とを有する信号アライメント回路において使用されてよく、当該方法は、異なるクロック信号発生器によって生成された少なくとも第１及び第２の派生クロック信号の間の位相差を検出し、その検出された位相差に応じて、派生クロック信号の間の位相関係を所与の位相関係に至らせるように、位相回転器の少なくとも１つによって適用される相回転の量を、位相回転器の他の１つによって適用される相回転に対して制御することを含む第１の制御動作と、少なくとも１つの出力クロック信号又はそれに基づく信号とリファレンスクロック信号との間の位相差を検出し、その検出された位相差に応じて、少なくともその出力クロック信号とリファレンスクロック信号との間の位相関係を所与の位相関係に至らせるように、出力クロック信号に適用される相回転の量を制御することを含む第２の制御動作と、少なくとも１つの出力クロック信号と少なくとも１つの入力クロック信号との間の位相差を検出し、その検出された位相差に応じて、少なくともそれらの出力クロック信号と入力クロック信号との間の位相関係を所与の位相関係に至らせるように、出力クロック信号に適用される相回転の量を制御することを含む第３の制御動作とを含む。
第１、第２及び第３の制御動作は、その順序において実行されてよい。第１、第３及び第２の制御動作は、その順序において実行されてよい。
本発明の実施形態によれば、チャネルの間で如何なる高速同期化信号も必要とせずに、且つ夫々のチャネル内又はチャネル間で如何なるタイムクリティカルなリセット信号も必要とせずに、各チャネル内及びチャネルどうしの同期化させることが可能となる。
ＤＡＣ及びＡＤＣ複合回路の例の部分を示す概略図である。 図１のＤＡＣ回路のスイッチング回路の部分を形成することができる差動スイッチング回路の概略図である。 １６ＧＨｚの４相クロック信号の例を表す概略図である。 図２の差動スイッチング回路の動作をより良く理解するための波形を提示する。 図１のサンプラ回路の部分を形成することができるサンプラ回路の概略図である。 デマルチプレキシング段の構造及び動作をより良く理解するために有用な図１のＡＤＣ回路の部分の略回路図である。 複合信号（ＤＡＣ又はＡＤＣ）回路を備えるシステム全体を表す簡略化された概略図である。 本発明を具現するシステムの概略図である。 本発明を具現する他のシステムの概略図である。 本発明を具現する他のシステムの概略図である。 図９及び図１０の位相補間器の１つの実施例を表す概略図である。 本発明を具現する方法を図式的に表すフロー図である。
ここで、一例として、添付の図面が参照され得る。
図８は、本発明を具現するシステム１０００の概略図である。システム１０００は、クロック発生器Ａ１０１０、相回転回路１０２０、クロック発生器Ｂ１０３０、位相検出回路１０４０、制御回路１０５０、クロック制御回路Ａ１０６０、及びクロック制御回路Ｂ１０７０を有する。
クロック発生器Ａ１０１０は、リファレンスクロック信号ＲＥＦＣＬＫを受信するよう接続されており、その信号に基づき、１又はそれ以上のクロック信号を生成する。生成されたクロック信号は、それらがシステムの他の要素の動作を制御又は支配するので、ソース又は入力クロック信号と呼ばれることがある。便宜上、下記の説明は、複数の入力クロック信号が生成されることを前提とする。クロック発生器Ａ１０１０は、時間インターリーブされた入力信号、例えば、時間インターリーブされた正弦波入力信号の組を生成してよい。その組は、４つのそのような入力信号を含んでよい。
相回転回路１０２０は、入力クロック信号を受信するよう接続されており、制御可能な量の相回転をそれらの入力クロック信号に適用して１又はそれ以上の出力クロック信号を生成するよう動作可能である。相回転回路１０２０は、出力信号の全てをまとめて、又は個々に、又は対／グループで相回転させるよう構成されてよい。
クロック発生器Ｂ１０３０は、出力クロック信号を受信するよう接続されており、出力クロック信号に基づき派生クロック信号の組を生成又は導出する。二組のそのような派生クロック信号が図８には示されているが、１又はそれ以上のそのような組が生成されてよい。クロック発生器Ｂ１０３０は、例えば、分周器として機能してよく、出力クロック信号よりも低い特性周波数を有する派生クロック信号を生成する。
クロック制御回路Ａ１０６０は、入力クロック信号を受信するよう接続されており、それらのクロック信号の制御下で機能するよう動作可能である。クロック制御回路Ｂ１０７０は、派生クロック信号を受信するよう接続されており、それらのクロック信号の制御下で機能するよう動作可能である。当然、クロック制御回路Ｂ１０７０は、出力クロック信号を受信するよう接続されて、それらのクロック信号の制御下で機能するよう動作可能であってもよい。
クロック制御回路Ａ１０６０及びＢ１０７０は、（デジタル又はアナログの形で）データを処理するものとして示されている。更に、必須ではないが、それらの回路は、互いの間でそのようなデータ信号を入力及び／又は出力するように示されている。そのようなクロック制御回路は、デジタル−アナログコンバータ回路又はアナログ−デジタルコンバータ回路の部分を形成してよい。
位相検出回路１０４０は、入力、出力及び派生クロック信号（又はそれらに基づく信号）の１又はそれ以上を受信するように示されている。それはまた、クロック制御回路Ａ１０６０又はクロック制御回路Ｂ１０７０内からの１又はそれ以上の信号を受信してよい。それは、それらの信号の全て、又は単にそれらの信号の１又はそれ以上を受信してよい。
位相検出回路１０４０は、少なくとも第１及び第２の信号の間の位相差を検出するよう動作可能である。第１の信号は、上記の受信された信号（又はそれらに基づく信号）の１つであり、第２の信号は、図示されるように同期化リファレンス信号である。
第２の信号は、（簡単のために明示されていないが、）第１の信号とは異なる信号である入力、出力又は派生クロック信号（又はそれらに基づく信号）であってよい。例えば、第１及び第２の信号は、２つの異なる派生クロック信号であってよい。第２の信号はまた、入力、出力又は派生クロック信号（又はそれらに基づく信号）の１つ以外の他の信号であってよい。例えば、第２の信号は、外部源から供給されるリファレンスクロック信号であってよい。
位相検出回路１０４０は、明らかになるであろうように、異なる制御動作中の異なる第１及び第２の信号の間の位相差を検出するよう動作可能であってよい。
制御回路１０５０は、出力クロック信号又はそれに基づく信号と同期化リファレンス信号との間の位相関係を所与の位相関係に至らせるように、位相検出回路１０４０による検出結果（すなわち、検出された位相差）に応じて、図示されるように制御信号を用いて、相回転回路１０２０によって適用される相回転の量を制御するよう動作可能である。
例えば、第１の制御動作において、位相検出回路１０４０は、異なる派生クロック信号の間の位相差を検出するよう動作可能であってよく、制御回路１０５０は、派生クロック信号をアライメントの所望のパターンにおいて互いとアライメントするように、相回転回路１０２０によって適用される相回転の量を制御するよう動作可能であってよい。そのような動作、又は一連のそのような動作を通じて、派生クロック信号の全てを互いとアライメント／同期化することが可能であることができる。これは、クロック制御回路Ｂ１０７０が望むように動作することを確かにする効果を有することができる。
他の例として、第２の制御動作において、位相検出回路１０４０は、出力又は派生クロック信号と外部源から供給されたリファレンスクロック信号との間の位相差を検出するよう動作可能であってよく、制御回路１５０は、出力及び／又は派生クロック信号をリファレンスクロック信号とアライメント／同期化／配置するように、相回転回路１０２０によって適用される相回転の量を制御するよう動作可能であってよい。そのような動作、又は一連のそのような動作を通じて、派生／出力クロック信号の全てをリファレンスクロック信号とアライメント／同期化することが可能であることができる。これは、システム１０００（チャネルを表す。）及び他のそのようなシステム１０００（他のチャネルを表す）が同じリファレンスクロック信号を供給されて、そのような第２の制御動作を受ける場合に、システム１０００が他のシステム１０００と同期して動作することを確かにする効果を有することができる。
更なる例として、第３の制御動作において、位相検出回路１０４０は、出力又は派生クロック信号と入力クロック信号との間の位相差を検出するよう動作可能であってよく、制御回路１０５０は、出力及び／又は派生クロック信号を入力クロック信号とアライメント／同期化／配置するように、相回転回路１０２０によって適用される相回転の量を制御するよう動作可能であってよい。そのような動作、又は一連のそのような動作を通じて、派生／出力クロック信号の全てを入力クロック信号とアライメント／同期化することが可能であることができる。これは、クロック制御回路Ｂ１０７０がクロック制御回路Ａ１０６０と同期して動作することを確かにする効果を有することができる。例えば、クロック制御回路Ａ１０６０及び／又はクロック制御回路Ｂ１０７０にはスイッチング又は他の遅延が存在することがあり、そのような第３の制御動作は、あらゆるそのような遅延を無効にするようそれらの回路の動作を互いに対して調整し、それらの回路がデータ信号を共に望むように処理することを可能にするのに適切であることができる。
図９は、本発明を具現するシステム２０００の概略図である。明らかになるであろうように、システム２０００は、アナログ−デジタルコンバータ回路の機能性を備え、図１のＡＤＣ回路１００並びにクロック生成及び分配回路３００に対応する。１つのＡＤＣチャネルが図９には示されるが、図７において見られるように、他が同じチップ上に存在してよいことが理解される。
システム２０００は、クロック発生器Ａ２０１０、相回転回路２０２０、クロック発生器Ｂ２０３０、位相検出回路（これの要素は以下で論じられるように図９において特定される。）、制御回路（コントローラ）２０５０、クロック制御回路Ａ２０６０、及びクロック制御回路Ｂ２０７０を有し、それらは、図８における等価な要素に対応する（そのようなものとして、類似する参照符号により表される。）。
クロック発生器Ａ２０１０は４相クロック発生器であり、本例では２ＧＨｚ信号であるリファレンスクロック信号ＲＥＦＣＬＫを受信するよう接続されている。クロック発生器Ａ２０１０は、４相１６ＧＨｚ正弦入力クロック信号を出力するよう動作可能である。４×１６ＧＨｚ出力信号が図９に示されており、図３において表されている１６ＧＨｚの４相クロック信号に対応し、すなわち、クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４を含む。
相回転回路２０２０は、入力クロック信号を受信するよう接続されており、制御可能な量の相回転をそれらの入力クロック信号に適用して１又はそれ以上の出力クロック信号を生成するよう動作可能である。特に、相回転回路２０２０は、全体として位相補間器として実装され、２つの位相補間器（又は相回転器）２０２２及び２０２４を有する。
“偶数の”位相補間器２０２２は、４つ全てのクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４、すなわち、４×１６ＧＨｚ信号を受信し、２×１６ＧＨｚ出力クロック信号（ＣＬＫΦ１及びＣＬＫΦ３に対応し、それら自体は位相０°及び１８０°を有してよい。）を出力する。それらの位相は、入力クロック信号に対して回転されてもされなくてもよい。同様に、“奇数の”位相補間器２０２４は、４つの全てのクロック信号ＣＬＫΦ１乃至ＣＬＫΦ４、すなわち、４×１６ＧＨｚ信号を受信し、２×１６ＧＨｚ出力クロック信号（ＣＬＫΦ２及びＣＬＫΦ４に対応し、それら自体は位相９０°及び２７０°を有する。）を出力する。それらの位相は、入力クロック信号に対して回転されてもされなくてもよい。よって、夫々の位相補間器２０２２，２０２４は、４つの全ての入力クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４を使用する。しかし、“奇数の”位相補間器２０２４のための入力クロック信号は、“偶数の”位相補間器２０２２のための入力クロック信号に対して９０°移相されてよく、それにより、０の同じ入力位相補間器コードに関し（すなわち、デジタル制御下で）、“偶数の”位相補間器２０２２の出力は０°及び１８０°であり、“奇数の”位相補間器２０２４の出力は９０°及び２７０°である。
別個の“偶数”及び“奇数”の位相補間器２０２２及び２０２４を鑑み、全体の位相補間器２０２０は、（制御回路２０５０からの制御下で、）それらの位相補間器２０２２，２０２４のうちの一方の出力信号を他方の出力信号とは別個に回転させるよう動作可能である。
クロック発生器Ｂ２０３０は、位相補間器２０２２及び２０２４から出力クロック信号の対を受信するよう接続されているクロック生成ユニットである。最初に、それらの対は、分周器ユニット２０３１の夫々の分周器２０３２及び２０３４に入る。分周器２０３２及び２０３４は、この場合に、÷４（ＤＩＶ４）分周器である。それらの分周器２０３２，２０３４の夫々は、図示されるように、８×４ＧＨｚクロック信号のインターリーブされた組を出力する。出力されたクロック信号は、分周器ユニット２０３５の更なる分周器２０３６及び２０３８に入る。分周器２０３６及び２０３８は、この場合に、やはり÷４（ＤＩＶ４）分周器である。それらの分周器２０３６，２０３８の夫々は、図示されるように、３２×１ＧＨｚクロック信号のインターリーブされた組を出力する。更なる分周器２０３９が更に示されており、これは４ＧＨｚクロック信号の１つを受信する。この分周器２０３９は÷８（ＤＩＶ８）分周器であり、よって、５００ＭＨｚクロック信号を出力する。それらの４ＧＨｚ及び１ＧＨｚクロック信号は、それらが全て出力クロック信号から（究極に、入力クロック信号及びＲＥＦＣＬＫから）導出されるので、派生クロック信号と呼ばれることがある。
クロック制御回路Ａ２０６０は、入力クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４を受信するよう接続されており、それらのクロック信号の制御下で機能するよう動作可能である。ここで、クロック制御回路Ａ２０６０は、サンプラであるように示されており、その回路は、上記のサンプラ回路１１０及び８００に対応する。
クロック制御回路Ｂ２０７０は、派生クロック信号、すなわち、上記の４ＧＨｚ及び１ＧＨｚクロック信号を受信するよう接続されているデータパス（クロック制御回路Ａ２０６０から出力された電流パルスのストリームを搬送する。）であり、それらのクロック信号の制御下で機能するよう動作可能である。
図９に示されるように、クロック制御回路Ｂ２０７０は、夫々が１：４デマルチプレキシングを実行する、２０７２および２０７４として示されている２段のデマルチプレキシングと、サブＡＤＣユニット２０７６とを有する。それらは夫々、図１の２段のデマルチプレキシング１２０及び１３０と、サブＡＤＣユニット１４０とに対応する。第１のデマルチプレキシング段２０７２は、クロック制御回路Ａ２０６０から４つの１６Ｇｓ／ｓ信号（電流パルスストリーム）を受信し、１６個の４Ｇｓ／ｓ信号を第２のデマルチプレキシング段２０７４へ出力する。次いで、第２のデマルチプレキシング段２０７４は、６４個の１Ｇｓ／ｓ信号をＡＤＣユニット２０７６へ出力する。第１のデマルチプレキシング段２０７２は、分周器ユニット２０３１によって出力された１６個の４ＧＨｚクロック信号を受信し、第２のデマルチプレキシング段２０７４及びＡＤＣユニット２０７６は、分周器ユニット２０３５によって出力された６４個の１ＧＨｚクロック信号を受信する。これはまた図１と一致する。
ＡＤＣユニット２０７６は、入力されたパルスストリームをデジタル（例えば、８ビット）値へ変換し、それらを図示されるようにデジタル区間２０８０へ出力する。また、デジタル区間２０８０へは、分周器２０３９からの５００ＭＨｚクロック信号及び（任意に）分周器ユニット２０３５からの１ＧＨｚクロック信号が出力される。
クロック制御回路Ａ２０６０及びＢ２０７０は、データ信号を（デジタル形式で、例えば、８ビット値として、又はアナログ形式で、例えば、電流パルスのストリームとして）処理すると考えられる。
システム２０００の位相検出回路は、第１の位相検出器２０４２、第２の位相検出器２０４４、及び第３の位相検出器２０４６を有する。夫々の位相検出器は、図示されるように、少なくとも第１及び第２の信号の間の位相差を検出するよう動作可能である。
第１の位相検出器２０４２（派生信号位相検出器）は、分周器２０３２から出力された４ＧＨｚ派生クロック信号（“偶数の”位相補間器２０２２を起源とする。）の少なくとも１つと、分周器２０３４から出力された４ＧＨｚ派生クロック信号の少なくとも１つ（“奇数の”位相補間器２０２４を起源とする。）とを受信するよう接続されている。それは、４ＧＨｚクロック信号の一部又は全てを受信してよい。位相検出の結果は、経路Ａを介して制御回路（コントローラ）２０５０へ送信される。
第２の位相検出器２０４４（外部リファレンス位相検出器）は、分周器２０３９から出力された５００ＭＨｚ派生クロック信号と、システム２０００の外から受信された５００ＭＨｚ同期化クロック信号（ＳＹＮＣＨ ＣＬＯＣＫ）とを受信するよう接続されている。それはまた、図９に示されるように、上記の４ＧＨｚクロック信号の一部又は全てを受信してよい。位相検出の結果は、経路Ｂを介して制御回路（コントローラ）２０５０へ送信される。
第３の位相検出器２０４６は、分周器ユニット２０３１から出力された４ＧＨｚ派生クロック信号の少なくとも１つと、１６ＧＨｚ入力クロック信号の少なくとも１つとを受信するよう接続されている。それは、４ＧＨｚ及び１６ＧＨｚクロック信号の一部又は全てを受信してよい。位相検出の結果は、経路Ｃを介して制御回路（コントローラ）２０５０へ送信される。
位相補間（ＰＩ）回路２０２０は、１６相４ＧＨｚクロック信号を生成するために分周器ユニット２０３１（÷４）によって使用される４相１６ＧＨｚクロック信号の相回転を可能にする。特に、２つの位相補間器（ＰＩ）２０２２及び２０２４は、例えば、上述されたようにデジタル制御されてよく、例えば、（１６ＧＨｚクロック信号を前提として）おおよそ１ｐｓステップに対応する６４ステップ毎周期を有する。６４ステップによるこのデジタル制御が、便宜上、下記の説明において仮定される。
この場合に、システム２０００で採用される方法は、下記の段階を用いて説明される。
段階１：内部チャネルクロックアライメント
最初に、クロック発生器Ａ２０１０は、位相ロックループ（ＰＬＬ）及び多相フィルタ（ＰＰＦ）回路を有してよく、４相１６ＧＨｚ信号をクロック制御回路Ａ（サンプラ回路）２０６０及び相回転回路（位相補間器，ＰＩ）２０２０へ供給するよう使用可能である。
この段階で、ＰＩ２０２２及び２０２４は両方とも、デジタル制御コード０にある（すなわち、零相回転を適用する。）。“偶数”及び“奇数”のＰＩへの入力は、位相が９０°ずれており、それにより、同じ位相コードを有するそれらのＰＩに関して、ＰＩ出力は、位相が９０°ずれている。これは、ＰＩの出力を受信する÷４分周器ユニット２０３１によって必要とされる直角位相クロックを供給する。
位相補間器２０２２及び２０２４によって夫々駆動される２つのＤＩＶ４分周器２０３２及び２０３４もこの段階で使用可能であり作動している。しかし、ＤＥＭＵＸ１（第１のデマルチプレキシング段２０７２）及び分周器ユニット２０３５における８×ＤＩＶ４分周器（便宜上分周器２０３６及び２０３８として示される。）を駆動するＤＩＶ４分周器出力は、この段階では２つのＤＩＶ４分周器２０３２及び２０３４が正確な位相においてアライメントされていると考えられないので、未だ使用可能でない。
第１の位相検出器２０４２（４ＧＨｚ位相検出器）は、２つのＤＩＶ４分周器２０３２及び２０３４が互いに対して正確なアライメントにあるかどうかを見分けるために使用され、上記のように位相検出の結果（ＰＨＡＳＥ ＤＥＴＥＣＴ（４ＧＨｚ））を経路Ａを介して制御回路（コントローラ）２０５０へ出力する。
２つのＤＩＶ４分周器２０３２及び２０３４が正確なアライメントにない場合は、制御回路２０５０は、制御信号（ＰＩ ＣＯＮＴＲＯＬ）を相回転回路２０２へ発し、単一のＰＩ２０２２又は２０２４に全相回転を適用させて、１６相４ＧＨｚ出力クロック信号を正確な順序に置かせる。全回転は、コード０から全てのコードを通ってコード０に戻る。これは、全回転後に互いに対するＰＩ出力の正確な位相関係を保つ。
第１の位相検出器２０４２（４ＧＨｚ位相検出器）が、２つのＤＩＶ４分周器２０３２及び２０３４が正確なアライメントにあることを示す場合に、１６相４ＧＨｚクロック出力は次いで、経路Ｄを介してＣＬＫ ＥＮＡＢＬＥ信号により有効にされる。このイネーブル信号は、１６相クロックが既知の順序で開始するように、１６の位相上に時間合わせされる。有効に、夫々のＤＩＶ４分周器２０３２，２０３４自体は、２つのＤＩＶ４分周器２０３２及び２０３４の間の如何なるずれも処理する上記の相回転により、互いに対して正確にアライメントされるよう構成されたそれ自身の出力（派生）クロックを有する。
分周器ユニット２０３５における続く８×ＤＩＶ４分周器（便宜上分周器２０３６及び２０３８として示されている。）及びＤＩＶ８分周器２０３９は次いで、経路Ｅ及びＦを介してＲＥＳＥＴ信号を用いて既知の開始位置にリセットされ、それらへのクロックは（上述されたように）既知の順序において開始される。そのようなものとして、６４相１ＧＨｚクロック及び５００ＭＨｚクロックの全ての位相関係は知られており、正確な位相関係にある。
本例では、ＤＩＶ４分周器２０３６，２０３８のリセットは、ＣＬＫ ＥＮＡＢＬＥが１６×４ＧＨｚクロックを起動する前に起こる。実際に、ＤＩＶ４分周器２０３６，２０３８は、それらを既知の状態へ設定するよう起動時にリセットにあり、次いで、ＣＬＫ ＥＮＡＢＬＥが発せられる前にリセットを脱する。ＤＩＶ４分周器２０３６，２０３８は、このように、クロックのクロッキングによらずに既知の状態にあり、ＣＬＫ ＥＮＡＢＬＥ信号が発せられる（例えば、ハイになる）場合に、順序付けられた起動を開始する用意ができている。
この時点で、全てのクロック関係は、システム２０００によって表される単一チャネル内で知られている。複数のそのようなチャネルが単一チップ上に設けられる場合に、上記のステップはチャネルごとに実行されると考えられる。
この時点で、しかしながら、チャネルどうしのアライメントは知られておらず（段階２を参照）、チャネルごとのＳＡＭＰＬＥＲ２０６０へのＤＥＭＵＸ１２０７２のアライメントも知られていない（段階３を参照）。
段階２：チャネル間のアライメント
段階１から、全てのクロック関係のアライメントは、システム２０００によって表されるチャネルのような単一のチャネル内で正確な順序にある。複数のチャネルどうしの同期化のために、上記の単一のＳＹＮＣＨ ＣＬＯＣＫ（５００ＭＨｚ）が（ＲＥＦＣＬＫと共に）各チャネルへ分配され、それにより、各チャネルについて、ＳＹＮＣＨ ＣＬＯＣＫは事実上同じである。そのようなＳＹＮＣＨ ＣＬＯＣＫはまた、システム２０００によって表されるチャネルの動作を簡単にその信号により同期化／アライメントするよう当該チャネルへ供給されてよい。
第２の位相検出器２０４４（５００ＭＨｚ位相検出器）は次いで、チャネルを互いに（ＰＨＡＳＥ ＤＥＴＥＣＴ（５００ＭＨｚ））又は夫々ＳＹＮＣＨ ＣＬＯＣＫ信号にアライメントするために使用される。第２の位相検出器２０４４は、上記のように経路Ｂを介して位相検出の結果（ＰＨＡＳＥ ＤＥＴＥＣＴ（５００ＭＨｚ））を制御回路（コントローラ）２０５０へ出力する。
この場合に、制御回路２０５０は、制御信号（ＰＩ ＣＯＮＴＲＯＬ）を相回転回路２０２へ発し、両方のＰＩ２０２２及び２０２４を（各チャネル内で）共に回転させて、ＤＩＶ８分周器２０３９によって出力された５００ＭＨｚクロック信号を分配されたＳＹＮＣＨ ＣＬＯＣＫとアライメントさせる。細かい位相ステップ（例えば、単一コードステップ未満、すなわち、６４ステップのために６°未満）が、ＳＹＮＣＨ ＣＬＯＣＫへの周到なアライメントを与えるために使用される。両方のＰＩ２０２２及び２０２４は、必要とされる直角位相を保つよう同じコードを有する（それらは共に回転されるので）。
この時点で、各チャネルは、他のチャネルに対する、すなわち、特に、ＳＹＮＣＨ ＣＬＯＣＫに対する既知の位相関係を有する。ＳＡＭＰＬＥＲクロック（４相１６ＧＨｚ）は、クロックツリーを介する入念に分配されたＲＥＦＣＬＫ（図７を参照）により、チャネル間で適切にアライメントされると考えられる。ＤＥＭＵＸ１／ＤＥＭＵＸ２２０７２及び２０７４並びにＤＩＶ８（５００ＭＨｚ）２０３９もチャネル間でアライメントされる。
しかし、ＤＥＭＵＸ１２０７２及びＳＡＭＰＬＥＲ２０６０の動作間のアライメントが依然として達成されるべきである。
段階３：ＤＥＭＵＸ１に対するＳＡＭＰＬＥＲのアライメント
上述されたように、クロック制御回路Ａ２０６０（ＳＡＭＰＬＥＲ）及び／又はクロック制御回路Ｂ２０７０（ＤＥＭＵＸ１等）にはスイッチング又は他の遅延が存在することがあり、よって、あらゆるそのような遅延を無効にするようそれらの回路の動作を互いに対して調整し、それらの回路が共に望むようにデータ信号を処理することを可能にすることが有利である。
ＳＡＭＰＬＥＲとＤＥＭＵＸ１とのアライメントは、両方のＰＩ２０２２及び２０２４の微回転によって達成される。
本システム２０００において、最初に、ソフトウェアアライメント（図９に明示せず。）がこのアライメントのために使用される。ソフトウェア位相アライメントは、正確なアライメント位置を見つけるためにＤＥＭＵＸ１パワーシグマ（power sigma）を使用する。これは、夫々のチャネルについて別々に行われ、決定は、各チャネルが（ＳＡＭＰＬＥＲの）同じサンプルパルスへアライメントされるように、夫々のチャネルのための正確なアライメントについてなされる。
この決定後、第３の位相検出器２０４６を有するハードウェア整列器が、このパルスへの各チャネルのアライメントを保つよう有効にされる。よって、例となるシステム２００（１つのチャネルを表す。）内で、第３の位相検出器２０４６は、上記のように経路Ｃを介して位相検出の結果を制御回路（コントローラ）２０５０へ出力する。
この場合に、制御回路２５０は、制御信号（ＰＩ ＣＯＮＴＲＯＬ）を相回転回路２０２へ発し、両方のＰＩ２０２２及び２０２４を（各チャネル内で）共に回転させて、ソフトウェアアライメントによる最初のセットアップとしての正確なサンプルパルスへのアライメントを保たせる。細かい位相ステップ（例えば、単一コードステップ未満）が周到なアライメントを与えるために使用される。両方のＰＩ２０２２及び２０２４は、必要とされる直角位相を保つよう同じコードを有する（それらは共に回転されるので）。このデジタルフィードバックループは、所望のサンプルパルスとのアライメントを保つよう時間にわたってＰＩ２０２２及び２０２４を同期して（すなわち、一緒に）逓増又は逓減させる。
最初のソフトウェアアライメントは、正確なサンプルパルスが夫々のチャネルについて合わせられることを確かにするために望ましい。これは、電流パルス位置がサンプルパルス間にある場合に、ハードウェアアライメントが異なるチャネルを異なる隣接サンプルパルスに合わせることが起こり得るためである（すなわち、１つのチャネルは正の相に移動し、一方、他は負の相に移動してよい。）。ソフトウェアアライメントは、ハードウェアアライメントが有効にされる前にクロックがアライメントされることを確かにする。
段階４：通常の動作
この段階で、当該又は夫々のチャネルは、正確に内部でアライメントされており、夫々のチャネルは、（チャネル間のアライメントをもたらす）ＳＹＮＣＨ ＣＬＯＣＫとアライメントされている。
認識されるであろうように、上記の方法は、システム２０００の動作、及び潜在的に４つ（又はあらゆる数）のそのようなシステムの動作をＲＥＦＣＬＫ及びＳＹＮＣＨ ＣＬＯＣＫに対して同期化／アライメントするために、更には、個々のシステム２０００（ＡＤＣ回路）内でサンプラ２０６０及びマルチプレクサ２０７２／２０７４の回路間の如何なる時間遅延も適応させるために、ＰＩ及び位相検出器を用いる。
この技術の利点は、ＡＤＣ回路間の高速な信号、又は時間クリティカルな信号を必要としない点である。更に、制御は決定論的であり、すなわち、単一の調整がデジタル制御下で位相補間器２０２２及び２０２４でなされ得る。
加えて、アナログ位相調整信号の必要性及びそのようなものとして関連するノイズ問題は存在しない。ここで開示される信号速度における如何なるアナログ信号も、回路エラー（例えば、不整合による）又は干渉（例えば、他のクロックからのクロストーク又はノイズのピックアップによる）を生じさせ得る。アナログ接続が介在する複数のチャネルにわたって最初の決定プロセスを完全に信頼できるものとすること、例えば、アライメントが何らかのノイズ又は異常によって動作中に台無しにされないことを確かにすることは困難であり得る。
図１０は、本発明を具現するシステム３０００の概略図である。明らかになるであろうように、システム３０００は、デジタル−アナログコンバータ回路（又はその少なくとも１つのスライス）の機能性を備え、図１のＤＡＣ回路２００並びにクロック生成及び分配回路３００に対応する。１つのＤＡＣチャネルが図１０に示されているが、図７と同じく、他が同じチップ上に存在してよいことが理解される。実際に、システム３０００の要部はシステム２０００の対応する部分と同様であり、そのようなものとして、図７において見られるような単一のチップはＡＤＣ及びＤＡＣ回路の組み合わせ／複合を有してよいことが認識されるであろう。
システム３０００は、クロック発生器Ａ２０１０、相回転回路２０２０、クロック発生器Ｂ２０３０、位相検出回路（その要素は後述されるように図９において特定される。）、制御回路２０５０、クロック制御回路Ａ３０６０、及びクロック制御回路Ｂ３０７０を有し、それらは、図８における等価な要素に対応する（そのようなものとして、類似の／同じ参照符号により表される。）。
図９と同じ参照符号により表されている要素は、図１と同じように構成され、説明の繰り返しは省略される。図９と図１０との間の主な違いは、次のように焦点を当てられる。
クロック制御回路Ａ３０６０は、入力クロック信号ＣＬＫΦ１乃至ＣＬＫΦ４を受信するよう接続されており、それらのクロック信号の制御下で機能するよう動作可能である。ここで、クロック制御回路Ａ３０６０は、出力ＤＡＣであるように示されており、その回路は、上記のスイッチング回路２１０及び５００に対応する。
クロック制御回路Ｂ３０７０は、派生クロック信号、すなわち、上記の４ＧＨｚ及び１ＧＨｚクロック信号を受信するよう接続されているデータパス（デジタルユニット３０８０から出力されるデータ信号及びクロック制御回路Ａ３０６０へ入力されるデータ信号のストリームを搬送する。）であり、それらのクロック信号の制御下で機能するよう動作可能である。
図１０に示されるように、クロック制御回路Ｂ３０７０は、３０７２及び３０７４として示されている２段のマルチプレキシングと、リタイミング段３０７６とを有する。それらは夫々、図２の２段のマルチプレキシング２２０及び２３０と、リタイミング段２４０とに対応する。リタイミング段３０７６は、デジタルユニット３０８０から６４個の並列な１ＧＨｚデータ信号を受信し、それらをリタイミングしてＭＵＸ１３０７４へ出力する。ＭＵＸ１３０７４は、それらをマルチプレキシングし、１６個の並列な４ＧＨｚデータ信号をＭＵＸ２３０７２へ出力する。ＭＵＸ２３０７２は次いで、それらをマルチプレキシングし、４個の並列な１６ＧＨｚデータ信号を出力ＤＡＣ３０６０へ出力する。ＭＵＸ２３０７２は、分周器ユニット２０３１によって出力された１６個の４ＧＨｚクロック信号を受信し、ＭＵＸ１３０７４及びリタイマ３０７６は、分周器ユニット２０３５によって出力された６４個の１ＧＨｚクロック信号を受信する。これはまた図１と一致し且つ図９に類似する。
クロック制御回路Ａ３０６０及びＢ３０７０は、データ信号を（デジタル形式で、例えば、８ビット値として、又はアナログ形式で、例えば、電流パルスとして）処理すると考えられ、上記の図１の説明と一致してＤＡＣ全体の単一のスライスを表してよい。
システム３０００の位相検出回路は、図９と同じく、第１の位相検出器２０４２、第２の位相検出器２０４４、及び第３の位相検出器２０４６を有する。
システム３００で採用される方法はまた、概してシステム２００における方法と同じであり、結果としてもう一度詳細に説明される必要はない。下記は、単に明りょうさのためである。
段階１：内部チャネルクロックアライメント
最初に、クロック発生器Ａ２０１０は、４相１６ＧＨｚ信号をクロック制御回路Ａ（出力ＤＡＣ）３０６０及び相回転回路（位相補間器，ＰＩ）２０２０へ供給するよう使用可能である。
この段階で、ＰＩ２０２２及び２０２４は両方とも、デジタル制御コード０にある（すなわち、零相回転を適用する。）。位相補間器２０２２及び２０２４によって夫々駆動される２つのＤＩＶ４分周器２０３２及び２０３４もこの段階で使用可能であり作動している。しかし、ＭＵＸ２３０７２及び分周器ユニット２０３５における８×ＤＩＶ４分周器（便宜上分周器２０３６及び２０３８として示される。）を駆動するＤＩＶ４分周器出力は、この段階では２つのＤＩＶ４分周器２０３２及び２０３４が正確な位相においてアライメントされていると考えられないので、未だ使用可能でない。
第１の位相検出器２０４２（４ＧＨｚ位相検出器）は、２つのＤＩＶ４分周器２０３２及び２０３４が互いに対して正確なアライメントにあるかどうかを見分けるために使用され、上記のように位相検出の結果（ＰＨＡＳＥ ＤＥＴＥＣＴ（４ＧＨｚ））を経路Ａを介して制御回路（コントローラ）２０５０へ出力する。
２つのＤＩＶ４分周器２０３２及び２０３４が正確なアライメントにない場合は、制御回路２０５０は、制御信号（ＰＩ ＣＯＮＴＲＯＬ）を相回転回路２０２へ発し、単一のＰＩ２０２２又は２０２４に全相回転を適用させて、１６相４ＧＨｚ出力クロック信号を正確な順序に置かせる。全回転は、コード０から全てのコードを通ってコード０に戻る。これは、全回転後に互いに対するＰＩ出力の正確な位相関係を保つ。
第１の位相検出器２０４２（４ＧＨｚ位相検出器）が、２つのＤＩＶ４分周器２０３２及び２０３４が正確なアライメントにあることを示す場合に、１６相４ＧＨｚクロック出力は次いで、経路Ｄを介してＣＬＫ ＥＮＡＢＬＥ信号により有効にされる。このイネーブル信号は、１６相クロックが既知の順序で開始するように、１６の位相上に時間合わせされる。
分周器ユニット２０３５における続く８×ＤＩＶ４分周器（便宜上分周器２０３６及び２０３８として示されている。）及びＤＩＶ８分周器２０３９は次いで、経路Ｅ及びＦを介してＲＥＳＥＴ信号を用いて既知の開始位置にリセットされ、それらへのクロックは（上述されたように）既知の順序において開始される。そのようなものとして、６４相１ＧＨｚクロック及び５００ＭＨｚクロックの全ての位相関係は知られており、正確な位相関係にある。
この時点で、全てのクロック関係は、システム３０００によって表される単一チャネル内で知られている。（システム３００又はシステム２０００とシステム３０００との複合の）複数のそのようなチャネルが単一チップ上に設けられる場合に、上記のステップはチャネルごとに実行されると考えられる。
この時点で、しかしながら、チャネルどうしのアライメントは知られておらず（段階２を参照）、チャネルごとの出力ＤＡＣ３０６０へのＭＵＸ２３０７２のアライメントも知られていない（段階３を参照）。
段階２：チャネル間のアライメント
段階１から、全てのクロック関係のアライメントは、システム３０００によって表されるチャネルのような単一のチャネル内で正確な順序にある。複数のチャネルどうしの同期化のために、上記の単一のＳＹＮＣＨ ＣＬＯＣＫ（５００ＭＨｚ）が各チャネルへ分配され、それにより、各チャネルについて、ＳＹＮＣＨ ＣＬＯＣＫは事実上同じである。そのようなＳＹＮＣＨ ＣＬＯＣＫはまた、システム３０００によって表されるチャネルの動作を簡単にその信号により同期化／アライメントするよう当該チャネルへ供給されてよい。
第２の位相検出器２０４４（５００ＭＨｚ位相検出器）は次いで、チャネルを互いに（ＰＨＡＳＥ ＤＥＴＥＣＴ（５００ＭＨｚ））又は夫々ＳＹＮＣＨ ＣＬＯＣＫ信号にアライメントするために使用される。第２の位相検出器２０４４は、上記のように経路Ｂを介して位相検出の結果（ＰＨＡＳＥ ＤＥＴＥＣＴ（５００ＭＨｚ））を制御回路（コントローラ）２０５０へ出力する。
この場合に、制御回路２０５０は、制御信号（ＰＩ ＣＯＮＴＲＯＬ）を相回転回路２０２へ発し、両方のＰＩ２０２２及び２０２４を（各チャネル内で）共に回転させて、ＤＩＶ８分周器２０３９によって出力された５００ＭＨｚクロック信号を分配されたＳＹＮＣＨ ＣＬＯＣＫとアライメントさせる。細かい位相ステップ（例えば、単一コードステップ未満）が、ＳＹＮＣＨ ＣＬＯＣＫへの周到なアライメントを与えるために使用される。両方のＰＩ２０２２及び２０２４は、必要とされる直角位相を保つよう同じコードを有する（それらは共に回転されるので）。
この時点で、各チャネルは、他のチャネルに対する、すなわち、特に、ＳＹＮＣＨ ＣＬＯＣＫに対する既知の位相関係を有する。出力ＤＡＣクロック（４相１６ＧＨｚ）は、クロックツリーを介する入念に分配されたＲＥＦＣＬＫ（図７を参照）により、チャネル間で適切にアライメントされると考えられる。ＭＵＸ２／ＭＵＸ２３０７２及び２０７４並びにＤＩＶ８（５００ＭＨｚ）２０３９もチャネル間でアライメントされる。
しかし、ＭＵＸ２３０７２及び出力ＤＡＣ３０６０の動作間のアライメントが依然として達成されるべきである。
段階３：ＭＵＸ２に対する出力ＤＡＣのアライメント
上述されたように、クロック制御回路Ａ３０６０（出力ＤＡＣ）及び／又はクロック制御回路Ｂ３０７０（ＭＵＸ２等）にはスイッチング又は他の遅延が存在することがあり、よって、あらゆるそのような遅延を無効にするようそれらの回路の動作を互いに対して調整し、それらの回路が共に望むようにデータ信号を処理することを可能にすることが有利である。
出力ＤＡＣとＭＵＸ２とのアライメントは、両方のＰＩ２０２２及び２０２４の微回転によって達成される。
本システム３０００において、第３の位相検出器２０４６を有するハードウェア整列器は、図９と同様に、所与のパルスへの各チャネルのアライメントを保つよう有効にされる。
段階４：通常の動作
この段階で、当該又は夫々のチャネルは、正確に内部でアライメントされており、夫々のチャネルは、（チャネル間のアライメントをもたらす）ＳＹＮＣＨ ＣＬＯＣＫとアライメントされている。
図９に関連して記載されるプロシージャは主にシステム２０００に焦点を当て、図１０に関連して記載されるプロシージャは主にシステム３０００に焦点を当てることが認識されるであろう。とはいえ、両プロシージャの段階は互いに対応しており、２つのプロシージャは、システム２０００（ＡＤＣ）及び３０００（ＤＡＣ）の複合体が図７に一致して共に用いられる場合に、事実上並行して実行されてよいことが認識されるであろう。
実際に、プロシージャ及びシステムは、幾つのチャネル（ＤＡＣ又はＡＤＣ）が同期化されるべきかに関わらず、且つ、チャネル間を接続するために如何なる高速なアナログ又はデジタル信号も必要とせずに、信頼できるＲＥＦＣＬＫ及びＳＹＮＣＨ ＣＬＯＣＫ信号、クロックツリー、並びにサンプラ／出力ＤＡＣ回路を利用し、位相補間器及び簡単な位相検出器を用いてデジタルでシステムを動作同期化に至らせる。これは、複数のＡＤＣ／ＤＡＣ回路（システム２０００／３０００に同じ）がチップにわたって展開され、ＲＥＦＣＬＫ及びＳＹＮＣＨ ＣＬＯＣＫ信号を除いて更なる信号分配なしで正確に同期化されることを意味する。なお、ＲＥＦＣＬＫは、ＡＤＣ／ＤＡＣ回路が機能するためにとにかく必要とされる。
ちなみに、図９及び図１０に示されている信号周波数及びサンプリングレート、並びに分周器の分周係数は、図１との整合性、ひいては、本発明の理解の容易のためである。当然、他の周波数、レート及び分周係数が、例えば、クロック制御回路２０６０及び２０７０並びに３０６０及び３０７０のシステム要件に依存して、用いられてよい。
図１０における位相検出器２０４６は、出力ＤＡＣ３０６０における回路と同様の回路を用いて実施されてよい。図２から認識されるであろうように、出力ＤＡＣ３０６０内で、データはクロックＣＬＫΦ１乃至ＣＬＫΦ４の谷で変化するので、この時点で出力電流に作用しない。しかしながら、この回路の“位相検出器”バージョンにおけるクロックの位相が反転されたならば、その場合にデータはクロックのピークで変化し、これは電流パルスを半分に“切る”（１つの出力から他の出力への電流スイッチング）。この分割は、その場合に、正確な位相関係が電流の均等な分割を生じさせるべきであると考えれば、事実上デジタル信号として使用されるＤＥＭＵＸ１２０７２へ入力されるクロック信号により、“通常の”出力ＤＡＣ３０６０の出力段において正確に遅延を整合させる位相検出メカニズムとして使用されてよい。
同様の技術は、出力電流を分割して、それらの出力電流が等しく分割されていることを確認するために、図９における位相検出器２０４６において、すなわち、定電流入力を有しながら図５において見られるようなサンプラ２０６０と同様の回路を用いることによって、及びＤＥＭＵＸ１２０７２へ入力されるクロック信号の組み合わせにより制御される一連のスイッチ段を用いることによって、用いられてよい。
図１１は、図９及び図１０の位相補間器２０２２，２０２４の１つの実施例４０００を提示する概略図である。明らかなように、回路４０００は、４つ全てのクロック位相ＣＬＫΦ１乃至ＣＬＫΦ４を取り込む。示されるような４つのトランジスタ（スイッチ）へのデジタル制御、すなわち、どれがオンするのか及びどれがオフするのかを制御することに基づき、関心のある象限が選択され、示されるような可変電流源のデジタル制御によって、選択された象限内の精細な位相シフトが達成される。総称的にＯＵＴ及び／ＯＵＴとして示される出力信号は、関連する、すなわち、実質的に逆位相にある補間器の２つの出力クロックに対応する。
デジタル制御は、入力デジタルコードに基づいてよく、コードは、例えば、（上記の説明に一致して）全回転を行うよう６４個の値をスイープする。上述されたように、位相補間器２０２２，２０２４の１つのクロック入力ＣＬＫΦ１乃至ＣＬＫΦ４は、他の位相補間器のそれらに対して９０°位相をシフトされてよい。それにより、両方の位相補間器へ供給される同じデジタルコードは、（望まれるように）全体的な直角位相出力クロックを与える。
図１２は、本発明を具現する方法を図式的に表すフロー図である。方法は、チャネルごとにステップＳ２、Ｓ４、Ｓ６及びＳ８を有する。よって、図１２では、複数のチャネルが存在する場合に、方法は並行して複数回実行され得ることが示されている。
ステップＳ２で、出力及び派生クロック信号が生成され、ステップＳ４で、派生クロック信号は互いにアライメントされる。これは、図９及び図１０に関連して記載された段階１に対応する。
ステップＳ６で、出力及び／又は派生クロック信号はＳＹＮＣＨ ＣＬＯＣＫとアライメントされ、これは、図９及び図１０に関連して記載された段階２に対応する。
ステップＳ８で、出力及び／又は派生クロック信号は、第１及び第２のクロック制御回路の動作を同期化させるために、入力クロックとアライメントされる。
ステップＳ８は（ことによるとステップＳ６と共に）、関連するチャネルの動作中に繰り返されてよい。ＳＹＮＣＨ ＣＬＯＣＫは、関連する全てのチャネルについて同じであってよい。ステップＳ６及びＳ８の関連した重要性に応じて、それらは反対の順序で又は並行して実行されてよい。
本発明の回路は、アナログ−デジタルコンバータ回路、又はデジタル−アナログコンバータ回路、又はそれらの一方若しくは両方を備えるシステム（それらの組み合わせを含む。）の部分を形成してよい。本発明の回路は、例えば、ＩＣチップ上で、集積回路として実施されてよい。本発明は、上記の集積回路及びＩＣチップ、そのようなＩＣチップを有する回路基板、並びにそのような回路基板を有する通信ネットワーク（例えば、インターネット光ファイバネットワーク及び無線ネットワーク）及びそのようなネットワークのネットワーク設備にまで及ぶ。
本発明は、添付の特許請求の範囲の適用範囲内で、多くの他の異なる形態において具現されてよい。
上記の実施形態に加えて、以下の付記を開示する。
（付記１）
１又はそれ以上の入力クロック信号を受信するよう接続され、該入力クロック信号から１又はそれ以上の出力クロック信号を生成するよう動作可能な相回転回路と、
複数のアライメント動作を実行するように、前記相回転回路によって適用される相回転の量を制御するよう動作可能な制御回路と
を有し、
前記アライメント動作は、
前記出力クロック信号又は該出力クロック信号から導出される派生クロック信号の間の位相関係を所与の位相関係に至らせるために、前記出力クロック信号のうちの１又はそれ以上を残りの前記出力クロック信号のうちの１又はそれ以上に対して回転させることを夫々が含む１又はそれ以上の第１の動作と、
前記出力クロック信号又は前記派生クロック信号と前記入力クロック信号又は外部リファレンス信号との間の位相関係を所与の位相関係に至らせるために、前記出力クロック信号の全てをまとめて回転させることを夫々が含む１又はそれ以上の第２の動作と
を含む、信号アライメント回路。
（付記２）
前記第１の動作は、前記出力クロック信号の間の位相関係を保つために、整数回の全回転によって前記出力クロック信号のうちの１又はそれ以上を残りの前記出力クロック信号のうちの１又はそれ以上に対して回転させることを含む、
付記１に記載の信号アライメント回路。
（付記３）
前記相回転回路は、前記入力クロック信号に基づき１又はそれ以上の前記出力クロック信号を生成するよう夫々が動作可能な複数の相回転器を有し、
前記第１の動作は、前記相回転器の夫々によって適用される相回転の量を制御することを含む、
付記１又は２に記載の信号アライメント回路。
（付記４）
前記派生クロック信号は、分周によって前記出力クロック信号から導出され、前記第１の動作は、前記派生クロック信号の間の位相関係を調整するよう整数回の全回転によって前記出力クロック信号のうちの１又はそれ以上を残りの前記出力クロック信号のうちの１又はそれ以上に対して回転させることを含み、
任意に、前記派生クロック信号は、異なる前記出力クロック信号を夫々が受信する少なくとも第１及び第２の分周器によって生成される、
付記１乃至３のうちいずれか一項に記載の信号アライメント回路。
（付記５）
前記第２の動作は、全回転の分数量によって前記出力クロック信号を回転させることを含み、及び／又は
前記第２の動作は、一連のステップにおいて前記出力クロック信号を回転させることを含み、夫々のステップは４５度より小さく、望ましくは１５度より小さく、より望ましくは６度より小さい、
付記１乃至４のうちいずれか一項に記載の信号アライメント回路。
（付記６）
前記信号の少なくとも対の間の位相差を検出するよう動作可能な位相検出回路を更に有し、
前記制御回路は、前記位相検出回路によって検出された１又はそれ以上の位相差に応じて前記アライメント動作を実行するよう動作する、
付記１乃至５のうちいずれか一項に記載の信号アライメント回路。
（付記７）
前記位相検出回路は、少なくとも第１及び第２の派生クロック信号の間の位相差を検出するよう動作可能な派生信号位相検出器を有し、
前記制御回路は、前記派生信号位相検出器によって検出された位相差に応じて前記第１の動作の１又はそれ以上を実行するよう動作する、
付記６に記載の信号アライメント回路。
（付記８）
前記位相検出回路は、少なくとも１つの前記出力クロック信号又は前記派生クロック信号と前記外部リファレンス信号との間の位相差を検出するよう動作可能な外部リファレンス位相検出器を有し、
前記制御回路は、前記外部リファレンス位相検出器によって検出された位相差に応じて前記第２の動作の１又はそれ以上を実行するよう動作する、
付記６又は７に記載の信号アライメント回路。
（付記９）
前記位相検出回路は、少なくとも１つの前記出力クロック信号又は前記派生クロック信号と少なくとも１つの前記入力クロック信号との間の位相差を検出するよう動作可能な入出力位相検出器を有し、
前記制御回路は、前記入出力位相検出器によって検出された位相差に応じて前記第２の動作の１又はそれ以上を実行するよう動作する、
付記６乃至８のうちいずれか一項に記載の信号アライメント回路。
（付記１０）
前記相回転回路は、デジタル入力に基づき動作するよう構成され、
前記制御回路は、適用される相回転の量をデジタル制御するように前記デジタル入力を前記相回転回路へ供給するよう動作する、
付記１乃至９のうちいずれか一項に記載の信号アライメント回路。
（付記１１）
前記制御回路は、前記第２の動作の前に前記第１の動作を実行するよう動作し、及び／又は
前記制御回路は、前記出力クロック信号又は前記派生クロック信号と前記入力クロック信号との間の位相関係を所与の位相関係に至らせるように他の第２の動作を実行する前に、前記出力クロック信号又は前記派生クロック信号と前記外部リファレンス信号との間の位相関係を所与の位相関係に至らせるように第２の動作を実行するよう動作する、
付記１乃至１０のうちいずれか一項に記載の信号アライメント回路。
（付記１２）
付記１乃至１１のうちいずれか一項に記載の信号アライメント回路と、
少なくとも１つの前記入力クロック信号に基づきデータを処理するよう構成される第１のクロック制御回路と、
少なくとも１つの前記出力クロック信号又は前記派生クロック信号に基づきデータを処理するよう構成される第２のクロック制御回路と
を有するデータ処理回路。
（付記１３）
前記処理されたデータをデジタル形式とアナログ形式との間で変換するよう動作可能なデジタル−アナログコンバータ回路又はアナログ−デジタルコンバータ回路である、
付記１２に記載のデータ処理回路。
（付記１４）
付記１乃至１１のうちいずれか一項に記載の信号アライメント回路の複数組、又は付記１２又は１３に記載のデータ処理回路の複数組を有し、
前記外部リファレンス信号は、前記複数組の夫々について同じであり、
任意に、前記複数組は、前記第１の動作及び前記第２の動作を互いに並行して実行するよう構成される、
システム。
（付記１５）
付記１乃至１１のうちいずれか一項に記載の信号アライメント回路、又は付記１２又は１３に記載のデータ処理回路、又は付記１４に記載のシステムを有するＩＣチップ。
１０００，２０００，３０００ システム
１０１０，２０１０ クロック発生器Ａ
１０２０，２０２０ 相回転回路
１０３０，２０３０ クロック発生器Ｂ
１０４０ 位相検出回路
１０５０，２０５０ 制御回路
１０６０，２０６０，３０６０ クロック制御回路Ａ
１０７０，２０７０，３０７０ クロック制御回路Ｂ
２０２２，２０２４ 位相補間器
２０３１，２０３５ 分周器ユニット
２０３２，２０３４，２０３６，２０３８，２０３９ 分周器
２０４２，２０４４，２０４６ 位相検出器
２０７２，２０７４ デマルチプレキシング段
２０７６ サブＡＤＣユニット
２０８０ デジタル区間
３０７２，３０７４ マルチプレキシング段
３０７６ リタイミング段
３０８０ デジタルユニット
ＲＥＦＣＬＫ リファレンスクロック信号
ＳＹＮＣＨ ＣＬＯＣＫ 同期化クロック信号

Claims (15)

  1. １又はそれ以上の入力クロック信号を受信するよう接続され、該入力クロック信号から１又はそれ以上の出力クロック信号を生成するよう動作可能な相回転回路と、
    複数のアライメント動作を実行するように、前記相回転回路によって適用される相回転の量を制御するよう動作可能な制御回路と
    を有し、
    前記アライメント動作は、
    前記出力クロック信号又は該出力クロック信号から導出される派生クロック信号の間の位相関係を所与の位相関係に至らせるために、前記出力クロック信号のうちの１又はそれ以上を残りの前記出力クロック信号のうちの１又はそれ以上に対して回転させることを夫々が含む１又はそれ以上の第１の動作と、
    前記出力クロック信号又は前記派生クロック信号と前記入力クロック信号又は外部リファレンス信号との間の位相関係を所与の位相関係に至らせるために、前記出力クロック信号の全てをまとめて回転させることを夫々が含む１又はそれ以上の第２の動作と
    を含む、信号アライメント回路。
  2. 前記第１の動作は、前記出力クロック信号の間の位相関係を保つために、整数回の全回転によって前記出力クロック信号のうちの１又はそれ以上を残りの前記出力クロック信号のうちの１又はそれ以上に対して回転させることを含む、
    請求項１に記載の信号アライメント回路。
  3. 前記相回転回路は、前記入力クロック信号に基づき１又はそれ以上の前記出力クロック信号を生成するよう夫々が動作可能な複数の相回転器を有し、
    前記第１の動作は、前記相回転器の夫々によって適用される相回転の量を制御することを含む、
    請求項１又は２に記載の信号アライメント回路。
  4. 前記派生クロック信号は、分周によって前記出力クロック信号から導出され、前記第１の動作は、前記派生クロック信号の間の位相関係を調整するよう整数回の全回転によって前記出力クロック信号のうちの１又はそれ以上を残りの前記出力クロック信号のうちの１又はそれ以上に対して回転させることを含み、
    任意に、前記派生クロック信号は、異なる前記出力クロック信号を夫々が受信する少なくとも第１及び第２の分周器によって生成される、
    請求項１乃至３のうちいずれか一項に記載の信号アライメント回路。
  5. 前記第２の動作は、全回転の分数量によって前記出力クロック信号を回転させることを含み、及び／又は
    前記第２の動作は、一連のステップにおいて前記出力クロック信号を回転させることを含み、夫々のステップは４５度より小さく、望ましくは１５度より小さく、より望ましくは６度より小さい、
    請求項１乃至４のうちいずれか一項に記載の信号アライメント回路。
  6. 前記信号の少なくとも対の間の位相差を検出するよう動作可能な位相検出回路を更に有し、
    前記制御回路は、前記位相検出回路によって検出された１又はそれ以上の位相差に応じて前記アライメント動作を実行するよう動作する、
    請求項１乃至５のうちいずれか一項に記載の信号アライメント回路。
  7. 前記位相検出回路は、少なくとも第１及び第２の派生クロック信号の間の位相差を検出するよう動作可能な派生信号位相検出器を有し、
    前記制御回路は、前記派生信号位相検出器によって検出された位相差に応じて前記第１の動作の１又はそれ以上を実行するよう動作する、
    請求項６に記載の信号アライメント回路。
  8. 前記位相検出回路は、少なくとも１つの前記出力クロック信号又は前記派生クロック信号と前記外部リファレンス信号との間の位相差を検出するよう動作可能な外部リファレンス位相検出器を有し、
    前記制御回路は、前記外部リファレンス位相検出器によって検出された位相差に応じて前記第２の動作の１又はそれ以上を実行するよう動作する、
    請求項６又は７に記載の信号アライメント回路。
  9. 前記位相検出回路は、少なくとも１つの前記出力クロック信号又は前記派生クロック信号と少なくとも１つの前記入力クロック信号との間の位相差を検出するよう動作可能な入出力位相検出器を有し、
    前記制御回路は、前記入出力位相検出器によって検出された位相差に応じて前記第２の動作の１又はそれ以上を実行するよう動作する、
    請求項６乃至８のうちいずれか一項に記載の信号アライメント回路。
  10. 前記相回転回路は、デジタル入力に基づき動作するよう構成され、
    前記制御回路は、適用される相回転の量をデジタル制御するように前記デジタル入力を前記相回転回路へ供給するよう動作する、
    請求項１乃至９のうちいずれか一項に記載の信号アライメント回路。
  11. 前記制御回路は、前記第２の動作の前に前記第１の動作を実行するよう動作し、及び／又は
    前記制御回路は、前記出力クロック信号又は前記派生クロック信号と前記入力クロック信号との間の位相関係を所与の位相関係に至らせるように他の第２の動作を実行する前に、前記出力クロック信号又は前記派生クロック信号と前記外部リファレンス信号との間の位相関係を所与の位相関係に至らせるように第２の動作を実行するよう動作する、
    請求項１乃至１０のうちいずれか一項に記載の信号アライメント回路。
  12. 請求項１乃至１１のうちいずれか一項に記載の信号アライメント回路と、
    少なくとも１つの前記入力クロック信号に基づきデータを処理するよう構成される第１のクロック制御回路と、
    少なくとも１つの前記出力クロック信号又は前記派生クロック信号に基づきデータを処理するよう構成される第２のクロック制御回路と
    を有するデータ処理回路。
  13. 前記処理されたデータをデジタル形式とアナログ形式との間で変換するよう動作可能なデジタル−アナログコンバータ回路又はアナログ−デジタルコンバータ回路である、
    請求項１２に記載のデータ処理回路。
  14. 請求項１乃至１１のうちいずれか一項に記載の信号アライメント回路の複数組、又は請求項１２又は１３に記載のデータ処理回路の複数組を有し、
    前記外部リファレンス信号は、前記複数組の夫々について同じであり、
    任意に、前記複数組は、前記第１の動作及び前記第２の動作を互いに並行して実行するよう構成される、
    システム。
  15. 請求項１乃至１１のうちいずれか一項に記載の信号アライメント回路、又は請求項１２又は１３に記載のデータ処理回路、又は請求項１４に記載のシステムを有するＩＣチップ。
JP2014165387A 2013-09-12 2014-08-15 信号アライメント回路、データ処理回路、システム及びｉｃチップ Active JP6446902B2 (ja)

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