JP2011138342A - 多相クロック間の相間スキュー検出回路、相間スキュー調整回路、および半導体集積回路 - Google Patents

多相クロック間の相間スキュー検出回路、相間スキュー調整回路、および半導体集積回路 Download PDF

Info

Publication number
JP2011138342A
JP2011138342A JP2009298374A JP2009298374A JP2011138342A JP 2011138342 A JP2011138342 A JP 2011138342A JP 2009298374 A JP2009298374 A JP 2009298374A JP 2009298374 A JP2009298374 A JP 2009298374A JP 2011138342 A JP2011138342 A JP 2011138342A
Authority
JP
Japan
Prior art keywords
phase
clock
divided
clocks
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009298374A
Other languages
English (en)
Other versions
JP5347955B2 (ja
Inventor
Tomohiro Hayashi
朋広 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2009298374A priority Critical patent/JP5347955B2/ja
Priority to US12/972,178 priority patent/US8138799B2/en
Publication of JP2011138342A publication Critical patent/JP2011138342A/ja
Application granted granted Critical
Publication of JP5347955B2 publication Critical patent/JP5347955B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G01R31/31726—Synchronization, e.g. of test, clock or strobe signals; Signals in different clock domains; Generation of Vernier signals; Comparison and adjustment of the signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

【課題】Ｎ相クロックの相間スキューの検出を行なうための基準クロックを半導体集積回路内で生成する。
【解決手段】分周回路１４は、Ｎ相（４相）クロックＣＬＫ１／ＣＬＫ２／ＣＬＫ３／ＣＬＫ４をＮ＋１個（６個）の分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）に分周し、位相比較対象クロック生成回路１２は、分周クロックＡ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）から位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４を生成する。位相比較基準クロック生成回路１３は、分周クロックＡ４（−１）／Ａ１（０）／・・・／Ａ１（＋１）から所定の組み合わせと演算規則に従いＮ個（４個）の基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４を生成する。そして、位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４と基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４のそれぞれの位相差を検出する。
【選択図】図２

Description

本発明は、多相クロックの位相ずれ（スキュー）を検出する相間スキュー検出回路と、該相間スキュー検出回路を用いた相間スキュー調整回路と、この相間スキュー調整回路を備える半導体集積回路（ＬＳＩ）に関する。
２相クロックや４相クロックといった多相クロックは半導体集積回路（単に「ＬＳＩ」とも呼ぶ）で用いられている。ここで、クロックツリーの分配遅延差や、クロック分配ドライバの製造ばらつきによって生じる遅延誤差等により、ＬＳＩ内にクロックを分配した後には、相間位相の理想値からのずれ（スキュー）が生じるため、遅延マージンが縮小することによって誤動作を起こす要因となりうる。そこで、特許文献１に開示されているように、１つのクロック信号から多相クロックを生成する際に、相間の位相差を均一化するような機能が考案されている（図１，段落００３５）。しかしながら、特許文献１においては、本願発明のように、クロック分配後の相間スキューの検出機能は見られず、多相クロックのスキュー検出を行なうための基準クロックを半導体集積回路内で生成しようとするものではない。
また、関連する高速回路のデータエッジ−クロックエッジ位相検出器がある（特許文献２を参照）。この特許文献２では、データ信号と基準クロック信号との間のスキューを検出してデータ信号と基準クロック信号とを同期させる新規の方法およびシステムが開示されている（図１、段落００１２，００１３）。しかしながら、本願発明のように、多相クロックのスキュー検出を行なうための基準クロックを半導体集積回路内で生成するものではない。
また、関連するクロック・スキュー測定装置がある（特許文献３を参照）。このクロック・スキュー測定装置は、オンチップ・クロック信号間のスキューを効率的に測定することを目的としている（明細書Ｐ２Ｌ４〜Ｌ１９）。しかしながら、本願発明のように、多相クロックのスキュー検出を行なうための基準クロックを半導体集積回路内で生成するものではない。
特開２００２−１６３０３４号公報 特表２００８−５４１６５７号公報 国際公開第０３／０３６３１３号パンフレット
多相クロックにおいては、Ｎ相の各クロックはそれぞれ（３６０／Ｎ）度ずつ位相差があるのが理想状態であり、この（３６０／Ｎ）度からのずれを検出するためには、（３６０／Ｎ）度の位相差を持つ基準クロックが必要となる。しかしながら、クロック分配系末端において、この基準クロックを高精度で実現する手段がなかった。
本発明の主たる課題は、多相クロックの相間スキュー検出を行なうための基準クロックを半導体集積回路内で生成できるようにし、外部から多相の基準クロックを半導体集積回路内に入力する必要をなくすことにある。
本発明の相間スキュー検出回路は、被測定対象となるＮ相クロックを所定のタイミングでＮ＋２個の分周クロックに分周する分周回路と、所定のＮ個の分周クロックからＮ個の位相比較対象クロックを生成する位相比較対象クロック生成回路と、前記Ｎ＋２個の分周クロックから所定の組み合わせと演算規則に従いＮ個の位相比較基準クロックを生成する位相比較基準クロック生成回路と、前記Ｎ個の位相比較対象クロックと前記Ｎ個の基準クロックのそれぞれの位相差を検出する位相比較回路と、を備えることを特徴とする。
本発明の相間スキュー検出回路においては、半導体集積回路（ＬＳＩ）の外部から基準クロックを入力するのではなく、ＬＳＩ内部のクロック分配系末端において、多相クロック自身から相間スキュー検出用の基準クロックを生成し、位相比較対象クロックと位相比較を行なう機能を有する。具体的には、被測定Ｎ相クロックを所定のタイミングで分周する分周回路と、分周されたクロックから位相比較対象クロックを生成する遅延回路と、分周されたクロックから位相比較基準クロックを生成する基準生成回路と、比較対象クロックと基準クロックとの位相差を検出する位相比較回路と、を有する。そして、位相比較基準クロックは、（３６０／Ｎ）度という位相差の絶対値を実現するのではなく、Ｎ相中の第Ｋクロックに対する基準クロックの場合、第Ｋ−１クロックと第Ｋ＋１クロックの位相差を等しく２分する位相となるようにする。
これにより、多相クロックの相間スキュー検出を行なうための基準クロックを半導体集積回路（ＬＳＩ）内で生成できる。このために、外部から多相の基準クロックをＬＳＩに入力する必要がなくなり、ＬＳＩの外部ピン数を増加させずに、内部クロック信号となる多相クロックの相間スキューを抑制できる。
本発明の実施の形態に係わる相間スキュー調整回路の構成を示すブロック図である。 相間スキュー検出回路の構成を示すブロック図である 分周回路の構成を示す図である。 相間スキュー検出回路の動作を表すタイミングチャートである。 フェイズ・インターポレータの動作説明図である。 相間スキュー検出回路および相間スキュー調整回路おけるスキュー調整手順の説明図である。
本発明の実施の形態について、図面を参照して説明する。
図１は、本発明の実施の形態に係わる相間スキュー調整回路の構成を示すブロック図である。図１に示す例は、Ｎ相クロックが「Ｎ＝４」である４相クロックの場合の例であり、位相調整用遅延回路２と、遅延量制御回路３と、相間スキュー検出回路１１とを含む半導体集積回路内のクロック分配系を示している。図１に示す相間スキュー調整回路１では、４相の外部入力クロックＣＫＩＮ１／ＣＫＩＮ２／ＣＫＩＮ３／ＣＫＩＮ４のそれぞれの位相を位相調整用遅延回路２により調整し、位相調整された内部クロックとなる４相クロックＣＬＫ１／ＣＬＫ２／ＣＬＫ３／ＣＬＫ４を生成して、半導体集積回路内の論理回路２１に供給する。
位相調整用遅延回路２は、多相の外部入力クロックＣＫＩＮ１，ＣＫＩＮ２，ＣＫＩＮ３，ＣＫＩＮ４のそれぞれを、遅延量可変の遅延素子（Ｄｅｌａｙ）２ａ，２ｂ，２ｃ，２ｄを用いて遅延調整し、半導体集積回路内の内部クロック信号となる４相クロックＣＬＫ１／ＣＬＫ２／ＣＬＫ３／ＣＬＫ４を生成する。この遅延素子２ａ，２ｂ，２ｃ，２ｄにおける遅延量は、遅延量制御回路３から出力される遅延量設定信号Ｓｅｔ１，Ｓｅｔ２，Ｓｅｔ３，Ｓｅｔ４に基づき設定される。
遅延量制御回路３は、後述の相間スキュー検出回路１１から出力される位相比較結果ＤＴ１／ＤＴ２／ＤＴ３／ＤＴ４の信号を入力とし、遅延量設定信号Ｓｅｔ１，Ｓｅｔ２，Ｓｅｔ３，Ｓｅｔ４により位相調整用遅延回路２の各遅延値を調整していく。例えば、後述するようにクロックＣＬＫ１とＣＬＫ３の位相差を１８０度とするために、相間スキュー検出回路１１における位相比較結果が「ＤＴ１＝ＤＴ３」となるよう位相調整用遅延回路２における遅延量（クロック信号ＣＬＫ１，ＣＬＫ２に対する遅延量）を調整する。
図２は、相間スキュー検出回路１１の構成を示すブロック図である。また、図３は、分周回路１４の回路構成例を示している。
図２に示す相間スキュー検出回路１１では、被測定対象となる４相クロックＣＬＫ１／ＣＬＫ２／ＣＬＫ３／ＣＬＫ４を分周回路１４に入力し、６個々の分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）を生成する。この場合、分周クロックＡ４（−１）等の周期が、４相クロックＣＬＫ１等の２倍の周期となるように分周される。
図３に示すように、分周回路１４は、Ｎ＋２個のＦ／Ｆ（Ｄ−フリップフロップ）により構成される。４相クロックの場合は、６個のＦ／Ｆ１４１，１４２，１４３，１４４，１４５，１４６で構成される。第１のＦ／Ｆ１４１は、イネーブル信号ＥＮを入力すると分周動作を開始し、クロックＣＬＫ４の立上りエッジに同期して分周クロックＡ４（−１）を出力する。第２のＦ／Ｆ１４２は分周クロックＡ４（−１）を入力とし、クロックＣＬＫ１の立上りエッジに同期して分周クロックＡ１（０）を出力する。
第３のＦ／Ｆ１４３は分周クロックＡ１（０）を入力とし、クロックＣＬＫ２の立上りエッジに同期して分周クロックＡ２（０）を出力する。第４のＦ／Ｆ１４４は分周クロックＡ２（０）を入力とし、クロックＣＬＫ３の立上りエッジに同期して分周クロックＡ３（０）を出力する。第５のＦ／Ｆ１４５は分周クロックＡ３（０）を入力とし、クロックＣＬＫ４の立上りエッジに同期して分周クロックＡ４（０）を出力する。第６のＦ／Ｆ１４６は分周クロックＡ４（０）を入力とし、クロックＣＬＫ１の立上りエッジに同期して分周クロックＡ１（＋１）を出力する。
図４のタイミングチャートに、クロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４と、分周回路１４により生成される分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）の波形の例を示している。
図４に示すように、分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）は、クロックＣＬＫ４の２クロックサイクルの期間に生成される。そして、クロックＣＬＫ４の立ち上がりエッジに同期して、分周クロックＡ４（−１）が“０（Ｌｏｗ）”から“１（Ｈｉｇｈ）”に立ち上がる（矢付線ｋ４（−１）を参照）。
また、クロックＣＬＫ１の立ち上がりエッジに同期して、分周クロックＡ１（０）が“０”から“１”に立ち上がる（矢付線ｋ１を参照）。クロックＣＬＫ２の立ち上がりエッジに同期して、分周クロックＡ２（０）が“０”から“１”に立ち上がる（矢付線ｋ２を参照）。クロックＣＬＫ３の立ち上がりエッジに同期して、分周クロックＡ３（０）が“０”から“１”に立ち上がる（矢付線ｋ３を参照）。クロックＣＬＫ４の立ち上がりエッジに同期して、分周クロックＡ４（０）が“０”から“１”に立ち上がる（矢付線ｋ４を参照）。また、クロックＣＬＫ１の立ち上がりエッジに同期して、分周クロックＡ１（＋１）が“０”から“１”に立ち上がる（矢付線ｋ１（＋１）を参照）。
また、図２に示す位相比較対象クロック生成回路１２では、分周クロックＡ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）を入力とし、位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４を生成する。位相比較対象クロック生成回路１２はＮ個のフェイズ・インターポレータ（単に「ＰＩ」とも呼ぶ）から構成され、４相クロックの場合には４個のＰＩとなる。第１のＰＩ１２１には分周クロックＡ１（０）を入力し、位相比較対象クロックＢ１を出力とする。第２のＰＩ１２２には分周クロックＡ２（０）を入力し、位相比較対象クロックＢ２を出力とする。第３のＰＩ１２３には分周クロックＡ３（０）を入力し、位相比較対象クロックＢ３を出力とする。第４のＰＩ１２４には分周クロックＡ４（０）を入力し、位相比較対象クロックＢ４を出力とする。
図５は、フェイズ・インターポレータ（ＰＩ）に対する入力信号の位相と出力信号の位相関係を表す図である。ＰＩの２入力信号Ａ，Ｂが同相の信号である場合、回路遅延分Δｔだけの遅延がついて信号Ｙが出力される。また、ＰＩの２入力信号Ａ，Ｂが異なる位相の信号である場合、信号ＡとＢの中間位相の信号Ｙが回路遅延分Δｔだけの遅延がついて出力される。なお、位相比較対象クロック生成回路１２を使用するのは、分周クロックＡ１（０）等を位相比較対象クロックＢ１等として遅延させることにより、位相比較基準クロック生成回路（単に「基準クロック生成回路」とも呼ぶ）１３に入力される分周クロックＡ４（−１）等に対する位相比較基準クロック（単に「基準クロック」とも呼ぶ）Ｃ１等の遅延時間をキャンセルするためである。すなわち、基準クロック生成回路１３では、２つの分周クロックの位相を２分する位相を求めるために使用されるのであるが、信号を出力するまでに時間を要し、出力信号に基本的な遅延Δｔが生じるので、この遅延を位相比較対象クロック生成回路１２を用いてキャンセルしている。なお、図２に示すように、複数ビットの制御信号ＣＮＴ［ｎ：０］をＰＩに入力し、この信号を切替えることにより、入力信号ＡとＢの合成比を調整することができ、出力信号Ｙの位相を任意に設定することが可能となっている。
図４のタイミングチャートに、分周クロックＡ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）と、位相比較対象クロック生成回路１２により生成される位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４の波形の例を示している。図４に示すように、分周クロックＡ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）の立ち上がりエッジに同期して、前述の遅延時間Δｔの後に位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４が“０”から“１”に立ち上がる（矢付線ａ１，ａ２，ａ３，ａ４を参照）。
基準クロック生成回路１３では、分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）を入力し、基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４を生成する。基準クロック生成回路１３はＮ個のＰＩから構成され、４相クロックの場合には４個のＰＩとなる。第１のＰＩ１３１には分周クロックＡ４（−１）とＡ２（０）を入力し、基準クロックＣ１を出力する。基準クロックＣ１は、分周クロックＡ４（−１）とＡ２（０）のそれぞれの位相を２分したクロック信号となる。すなわち、それぞれの位相について「Ｃ１＝（Ａ４（−１）＋Ａ２（０））／２」となる。第２のＰＩ１３２には分周クロックＡ１（０）とＡ３（０）を入力し、基準クロックＣ２を出力とする。すなわち、基準クロックＣ２は、分周クロックＡ１（０）とＡ３（０）のそれぞれの位相を２分したクロック信号となる。
第３のＰＩ１３３には分周クロックＡ２（０）とＡ４（０）を入力し、基準クロックＣ３を出力とする。すなわち、基準クロックＣ３は、分周クロックＡ２（０）とＡ４（０）のそれぞれの位相を２分したクロック信号となる。第４のＰＩ１３４には分周クロックＡ３（０）とＡ１（＋１）を入力し、基準クロックＣ４を出力とする。すなわち、基準クロックＣ４は、分周クロックＡ３（０）とＡ１（＋１）のそれぞれの位相を２分したクロック信号となる。
図４のタイミングチャートに分周クロックＡ４（−１）等と、基準クロック生成回路１３により生成される基準クロックＣ１等の波形の例を示している。図に示すように、基準クロック生成回路１３では、分周クロックＡ４（−１）とＡ２（０）とを基に、位相が２分された基準クロックＣ１を生成する（矢付線ａ４（−１）とａ２を参照）。分周クロックＡ１（０）とＡ３（０）とを基に、位相が２分された基準クロックＣ２を生成する（矢付線ａ１とａ３を参照）。分周クロックＡ２（０）とＡ４（０）とを基に、位相が２分された基準クロックＣ３を生成する（矢付線ａ２とａ４を参照）。分周クロックＡ３（０）とＡ１（＋１）とを基に、位相が２分された基準クロックＣ４を生成する（矢付線ａ３とａ１（＋１）を参照）。
そして、相間スキュー検出回路１１では、位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４と、基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４とを位相比較回路１５へ入力し、それぞれのクロック間の位相差を検出する。位相比較回路１５はＮ個のＦ／Ｆ（図示せず）から構成され、４相クロックの場合には４個のＦ／Ｆとなる。第１のＦ／ＦはクロックＢ１を入力とし、基準クロックＣ１に同期して位相比較結果ＤＴ１を出力する。第２のＦ／ＦはクロックＢ２を入力とし、基準クロックＣ２に同期して位相比較結果ＤＴ２を出力する。第３のＦ／ＦはクロックＢ３を入力とし、基準クロックＣ３に同期して位相比較結果ＤＴ３を出力する。第４のＦ／ＦはクロックＢ４を入力とし、基準クロックＣ４に同期して位相比較結果ＤＴ４を出力する。
次に、図２に示す相間スキュー検出回路１１の全体の動作について、図４のタイミングチャートを参照しながら説明する。図４に示すタイミングチャートは、前述のように４相クロックの場合のタイミングチャートであり、横方向に時間をとり、縦方向にＮ相クロックＣＬＫ１／ＣＬＫ２／ＣＬＫ３／ＣＬＫ４と、分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）と、位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４と、基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４とを並べて示したものである。
４相クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４が分配されている状態で、分周回路１４にイネーブル信号ＥＮが入力されると、分周回路１４の第１のＦ／Ｆ１４１がＣＬＫ４に同期してトグル動作による分周を開始する。その後は、Ｆ／Ｆ１４１，１４２，１４３，１４４，１４５，１４６が、クロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４と順次同期した信号を出力し、最後にクロックＣＬＫ１で６（Ｎ＋２）発目の信号を出力する。これにより、クロックＣＬＫ４の２クロックサイクルの間に、分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）が出力される。
基準クロック生成回路１３では、分周された分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）から、位相比較を行なうための基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４を生成する。第１の基準クロックＣ１は、Ａ４（−１）とＡ２（０）とを合成し、両信号の位相を２分する位相で出力される。この時、Ａ４（−１）とＡ２（０）はそれぞれ任意の位相であるため、基準クロックＣ１との位相差は「３６０／Ｎ）度＝９０度」であることは全く保障されない。同様に、第２の基準クロックＣ２は、Ａ１（０）とＡ３（０）とを合成し、両信号の位相を２分する位相で出力される。第３の基準クロックＣ３は、Ａ２（０）とＡ４（０）とを合成し、両信号の位相を２分する位相で出力される。第４の基準クロックＣ４は、Ａ３（０）とＡ１（＋１）とを合成し、両信号の位相を２分する位相で出力される。
そして、位相比較回路１５により、基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４と、位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４とのそれぞれのクロック間で位相差検出を行い、位相比較結果ＤＴ１／ＤＴ２／ＤＴ３／ＤＴ４が出力される（図示せず、図１を参照）。この位相比較結果ＤＴ１／ＤＴ２／ＤＴ３／ＤＴ４は、生成された基準クロック（例えば、基準クロックＣ１）に対して、位相比較対象クロック（例えば、位相比較対象クロックＢ１）の位相が早ければ出力信号は“１”となり、位相が遅ければ出力信号は“０”となる。
次に、この相間スキュー検出回路１１を使用して、位相調整を行なう手順を示す。具体的な説明を行なうために、４相クロックを例に挙げ、０度／９０度／１８０度／２７０度の４信号という定義で説明する。
図６は、位相調整手順を模式的に表した図である。図６では、横方向に位相を取り、縦方向に、遷移する各状態１，２、３，４ごとに、分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）と、基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４と、位相比較結果ＤＴ１／ＤＴ２／ＤＴ３／ＤＴ４とを並べて示している。また、分周クロックＡ４（−１）等と、基準クロックＣ１等では、各クロックの立上りエッジを上向き矢印で示している。また、位相比較結果ＤＴを位相差で示している。位相差は、クロックＣＬＫ１のタイミングを０とし、クロックＣＬＫ１の１周期を１００で表しているため、調整後の位相としては、ＣＬＫ２が２５、ＣＬＫ３が５０、ＣＬＫ４が７５で表される。
図６を参照して、まず、調整前（状態１）の位相は、分周クロック「Ａ４（−１）＝−３５」、「Ａ１（０）＝０」、「Ａ２（０）＝２０」、「Ａ３（０）＝４０」、「Ａ４（０）＝６５」、「Ａ１（＋１）＝１００」であるとする。
従って、各基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４の位相は、以下のようになる。
基準クロックＣ１＝（Ａ４（−１）＋Ａ２（０））／２＝−７．５、
基準クロックＣ２＝（Ａ１（０）＋Ａ３（０））／２＝２０、
基準クロックＣ３＝（Ａ２（０）＋Ａ４（０））／２＝４２．５、
基準クロックＣ４＝（Ａ３（０）＋Ａ１（＋１）／２＝７０、
また、位相比較結果ＤＴ１／ＤＴ２／ＤＴ３／ＤＴ４は、
位相比較結果ＤＴ１＝Ａ１（０）−Ｃ１＝＋７．５、
位相比較結果ＤＴ２＝Ａ２（０）−Ｃ２＝±０、
位相比較結果ＤＴ３＝Ａ３（０）−Ｃ３＝−２．５、
位相比較結果ＤＴ１＝Ａ４（０）−Ｃ４＝−５．０、となる。
この状態において、手順１を実行する。この手順１では、図１に示す位相調整用遅延回路２により位相が調整される外部入力クロック信号ＣＫＩＮ３に対応する、位相が１８０度のクロックＣＬＫ３の位相を調整する。調整量としては、位相比較結果ＤＴ３がＤＴ１と等しくなるまで調整を行なう。ここでは、ＤＴ３を調整して、「ＤＴ３＝ＤＴ１＝＋７．５」になるように調整する。これにより、スキュー検出結果のＤＴ２やＤＴ４の値に関わらず、分周クロックＡ１（０）に対して分周クロックＡ０（３）は１８０度を実現することになる（矢付線Ｓ１を参照）。何故なら、基準クロックＣ１と基準クロックＣ３の位相差は１８０度であるからである。この時、ＤＴ１もＤＴ３も位相差＝０にはなっていなくても良い。これにより、クロックＣＬＫ１とクロックＣＬＫ３が１８０度の位相差となる。
この手順１の調整により、状態２となり、分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）の位相は、「Ａ４（−１）＝−３５」、「Ａ１（０）＝０」、「Ａ２（０）＝２０」、「Ａ３（０）＝５０」、「Ａ４（０）＝６５」、「Ａ１（＋１）＝１００」となる。
従って、各基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４の位相は、「Ｃ１＝−７．５」、「Ｃ２＝２５」、「Ｃ３＝４２．５」、「Ｃ４＝６５」となる。また、位相比較結果ＤＴ１／ＤＴ２／ＤＴ３／ＤＴ４は、「ＤＴ１＝＋７．５」、「ＤＴ２＝−５．０」、「ＤＴ３＝＋７．５」、「ＤＴ４＝−１０」、となる。
続いて、手順２により、位相が９０度のクロック（ＣＬＫ２）を調整する。ＣＬＫ１に対してＣＬＫ３の位相が１８０度になっているため、クロックＣＬＫ２の基準クロックＣ２は９０度の位相となっている（Ａ１（０）〜Ａ３（０）が１８０度であるため、これを２分した基準クロックＣ２は、Ａ１（０）に対して９０度になる）。そこで、「ＤＴ２＝０（位相差＝０）」になるように、位相調整用遅延回路２により、クロックＣＬＫ２の位相を調整することで、９０度の位相を実現する（矢付線Ｓ２を参照）。
この手順２の調整により、状態３になり、分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）の位相は、「Ａ４（−１）＝−３５」、「Ａ１（０）＝０」、「Ａ２（０）＝２５」、「Ａ３（０）＝５０」、「Ａ４（０）＝６５」、「Ａ１（＋１）＝１００」となる。
従って、各基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４の位相は、「Ｃ１＝−５．０」、「Ｃ２＝２５」、「Ｃ３＝４５」、「Ｃ４＝７５」となる。また、位相比較結果ＤＴ１／ＤＴ２／ＤＴ３／ＤＴ４は、「ＤＴ１＝＋５．０」、「ＤＴ２＝±０」、「ＤＴ３＝＋５．０」、「ＤＴ４＝−１０」、となる。
そして、手順３により、位相が２７０度のクロック（ＣＬＫ４）を調整する。手順２と同様、ＣＬＫ４の基準クロックＣ４は２７０度の位相となっているので、ＤＴ４が位相差＝０になるように、位相調整用遅延回路２により、クロックＣＬＫ４の位相を調整することで、２７０度の位相を実現する（矢付線Ｓ３を参照）。
この手順３の調整により、状態４となり、分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）の位相は、「Ａ４（−１）＝−２５」、「Ａ１（０）＝０」、「Ａ２（０）＝２５」、「Ａ３（０）＝５０」、「Ａ４（０）＝７５」、「Ａ１（＋１）＝１００」となる。
従って、各基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４の位相は、「Ｃ１＝±０」、「Ｃ２＝２５」、「Ｃ３＝５０」、「Ｃ４＝７５」となる。また、位相比較結果ＤＴ１／ＤＴ２／ＤＴ３／ＤＴ４は、「ＤＴ１＝±０」、「ＤＴ２＝±０」、「ＤＴ３＝±０」、「ＤＴ４＝±０」、となる。
以上説明した上記手順１、手順２および手順３を実行することにより、調整後の位相としては、クロックＣＬＫ１が０、クロックＣＬＫ２が２５、クロックＣＬＫ３が５０、クロックＣＬＫ４が７５となり、各クロック信号間のスキューが均等になるように調整される。
このように、本発明においては、ＬＳＩの外部から基準クロックを入力するのではなく、ＬＳＩ内部のクロック分配系末端において、多相クロック自身から相間スキュー検出用の基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４を生成し、比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４と位相比較を行なうとともに、位相調整用遅延回路２により多相クロックの相間のスキューが均等になるように調整することができる。
以上説明したように、本発明の相間スキュー検出回路は、半導体集積回路（ＬＳＩ）の外部から基準クロックを入力するのではなく、ＬＳＩ内部のクロック分配系末端において、多相クロック自身から相間スキュー検出用の基準クロックを生成し、比較対象クロックと位相比較を行なうことができる。また、相間スキュー検出回路１１への入力となる被測定Ｎ相クロックは、各相の位相を制御する位相調整用遅延回路を有する。そして、本発明の相間スキュー検出回路で生成する位相比較基準クロックは、（３６０／Ｎ）度という位相差の絶対値を実現するのではなく、Ｎ相クロック中の第Ｋクロックに対する基準クロックの場合、第Ｋ−１クロックと第Ｋ＋１クロックの位相差を等しく２分する位相とする。この場合に、位相比較回路から出力される位相比較結果の信号を用いて位相調整用遅延回路によりＮ相クロックの相間スキュー調整を行なう場合に、第Ｋクロックの位相を調整すると、第Ｋ−１クロックに対する基準クロックの位相と、第Ｋ＋１クロックに対する基準クロックの位相が同時にずれることになる。この特性を巧みに利用して、好適なスキュー調整手順を実現するものである。
以上、本発明の実施の形態について説明したが、本発明の相間スキュー調整回路は、多相クロックが差動信号（differential clock）の場合にも適用できるものである（例えば、ＤＤＲ−ＳＤＲＡＭにおける差動クロック信号ＣＫ／ＣＫ＃信号の場合等）。この場合の回路の構成としては、図１および図２に示す回路構成と同じであるが、位相調整機能において、１８０度のクロックは０度のクロックの逆相となるため、１８０度のクロックの位相を調整する場合は、０度のクロックのデューティを調整することになる。同様に、２７０度のクロックは９０度のクロックの逆相となるため、２７０度のクロックの位相を調整する場合は、９０度のクロックのデューティを調整することになる。
なお、ここで上述した実施形態と本発明との対応関係について補足して説明しておく。本発明における被測定対象となるＮ相クロックはクロックＣＬＫ１／ＣＬＫ２／ＣＬＫ３／ＣＬＫ４が対応し、Ｎ＋２個の分周クロックは分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）が対応し、位相比較対象クロックは位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４が対応する。また、位相比較基準クロックは位相比較基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４が対応し、位相調整用遅延回路に入力される外部入力クロックは外部入力クロックＣＫＩＮ１／ＣＫＩＮ２／ＣＫＩＮ３／ＣＫＩＮ４が対応する。また、本発明における相間スキュー調整回路は相間スキュー調整回路１が対応し、相間スキュー検出回路は相間スキュー検出回路１１が対応し、分周回路は分周回路１４が対応し、位相比較対象クロック生成回路は位相比較対象クロック生成回路１２が対応し、位相比較基準クロック生成回路は位相比較基準クロック生成回路１３が対応し、位相比較回路は位相比較回路１５が対応し、位相調整用遅延回路は位相調整用遅延回路２が対応する。
そして、上記実施形態おいて、相間スキュー検出回路１１は、被測定対象となるＮ相クロックＣＬＫ１／ＣＬＫ２／ＣＬＫ３／ＣＬＫ４を所定のタイミングでＮ＋２個の分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）に分周する分周回路１４と、所定のＮ個の分周クロックＡ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）からＮ個の位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４を生成する位相比較対象クロック生成回路１２と、Ｎ＋２個の分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）から所定の組み合わせと演算規則に従いＮ個の基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４を生成する位相比較基準クロック生成回路１３と、Ｎ個の位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４とＮ個の基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４のそれぞれの位相差を検出する位相比較回路１５と、を有して構成される。
このように、本発明の相間スキュー検出回路では、被測定対象となるＮ相クロックから生成されるＮ＋２個の分周クロックにおいて、所定の組み合わせ（例えば、１つの分周クロックを間において隣接する分周クロックの組み合わせ）と所定の演算規則（例えば、組となる２つの分周クロックの位相を２分した位相を算出する）に従いＮ個の基準クロックを生成する。これにより、多相クロックの相間スキュー検出を行なうための基準クロックを半導体集積回路（ＬＳＩ）内部で生成することができる。
また、上記実施形態において、分周回路１４は、４相（ｎ＝1，２，３，４）クロックＣＬＫ１／ＣＬＫ２／ＣＬＫ３／ＣＬＫ４を入力とし、４相目のクロックＣＬＫ４、１相目のクロックＣＬＫ１、２相目のクロックＣＬＫ２、３相目のクロックＣＬＫ３、４相目のクロックＣＬＫ４、１相目の各クロックＣＬＫ１に同期して順次に生成される６個の分周クロックであって、４相クロックの各クロックの２倍の周期に分周される６個（１，２，３，４，５，６番目）の分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）を生成し、位相比較対象クロック生成回路１２は、６個の分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）の内の２番目の分周クロックＡ１（０）から５番目の分周クロックＡ４（０）までを、それぞれ所定の遅延量で遅延させることにより、４個（１，２，３，４番目）の位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４を生成し、位相比較基準クロック生成回路１３は、６個の分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）を基に、１番目の分周クロックＡ４（−１）と３番目の分周クロックＡ２（０）、２番目の分周クロックＡ１（０）と４番目の分周クロックＡ３（０）、３番目の分周クロックＡ２（０）と５番目の分周クロックＡ４（０）、４番目の分周クロックＡ３（０）と６番目の分周クロックＡ１（＋１）の各組内において、それぞれのクロックの位相を２分した位相で４個（１，２，３，４番目）の位相比較基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４を生成し、位相比較回路は、４個の位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４と、４個の位相比較基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４について、それぞれの順番に対応する位相比較対象クロックと位相比較基準クロックごとに位相差を検出する。
このように、４相クロックの場合は、１つの分周クロックを間において隣接する分周クロックの組み合わせ「分周クロックＡ４（−１）とＡ２（０）、分周クロックＡ１（０）／Ａ３（０）、分周クロックＡ２（０）とＡ４（０）、分周クロックＡ３（０）とＡ１（＋１）」により基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４を生成する。これにより、多相クロックの相間スキュー検出を行なうための基準クロックを半導体集積回路（ＬＳＩ）内部で生成することができる。
また、上記実施形態において、相間スキュー調整回路１は、相間スキュー検出回路１１を備え、相間スキュー検出回路１１内の位相比較回路１５における位相比較結果を基に、分周回路１４に入力されるＮ相クロックＣＬＫ１／ＣＬＫ２／ＣＬＫ３／ＣＬＫ４のそれぞれの位相を調整するための位相調整用遅延回路２を備える。
このように、Ｎ相クロックＣＬＫ１／ＣＬＫ２／ＣＬＫ３／ＣＬＫ４の位相を調整する位相調整用遅延回路２を有する。
これにより、多相クロックの相間スキュー検出を行なうための基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４を半導体集積回路（ＬＳＩ）内部で生成して、Ｎ相クロックＣＬＫ１／ＣＬＫ２／ＣＬＫ３／ＣＬＫ４の相間スキューの調整を行うことができる。このために、外部から多相の基準クロックをＬＳＩに入力する必要がなくなり、ＬＳＩの外部ピン数を増加させず、基準クロック自身のＬＳＩ内部における分配スキューを抑制できる。
以上、本発明の実施の形態について説明したが、本発明の相間スキュー検出回路、および相間スキュー調整回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
１・・・相間スキュー調整回路、２・・・位相調整用遅延回路、２ａ，２ｂ，２ｃ，２ｄ・・・遅延素子、３・・・遅延量制御回路、１１・・・相間スキュー検出回路、１２・・・位相比較対象クロック生成回路、１３・・・位相比較基準クロック生成回路、１４・・・分周回路、１５・・・位相比較回路、２１・・・論理回路、Ａ４（−１），Ａ１（０），Ａ２（０），Ａ３（０），Ａ４（０），Ａ１（＋１）・・・分周クロック、Ｂ１，Ｂ２，Ｂ３，Ｂ４・・・位相比較対象クロック、Ｃ１，Ｃ２，Ｃ３，Ｃ４・・・位相比較基準クロック、ＣＫＩＮ１，ＣＫＩＮ２，ＣＫＩＮ３，ＣＫＩＮ４・・・外部入力クロック、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４・・・Ｎ相クロック、ＤＴ１，ＤＴ２，ＤＴ３，ＤＴ４・・・位相比較結果

Claims (6)

  1. 被測定対象となるＮ相クロックを所定のタイミングでＮ＋２個の分周クロックに分周する分周回路と、
    所定のＮ個の分周クロックからＮ個の位相比較対象クロックを生成する位相比較対象クロック生成回路と、
    前記Ｎ＋２個の分周クロックから所定の組み合わせと演算規則に従いＮ個の位相比較基準クロックを生成する位相比較基準クロック生成回路と、
    前記Ｎ個の位相比較対象クロックと前記Ｎ個の基準クロックのそれぞれの位相差を検出する位相比較回路と、
    を備えることを特徴とする相間スキュー検出回路。
  2. 前記分周回路は、４相（ｎ＝１，２，３，４）クロックを入力とし、該４相クロックの４相目、１相目、２相目、３相目、４相目、１相目の各クロックに同期して順次に生成される６個の分周クロックであって、前記４相クロックの各クロックの２倍の周期に分周される６個（１，２，３，４，５，６番目）の分周クロックを生成し、
    前記位相比較対象クロック生成回路は、前記６個の分周クロックの内の２番目の分周クロックから５番目の分周クロックまでを、それぞれ所定の遅延量で遅延させることにより、４個（１，２，３，４番目）の位相比較対象クロックを生成し、
    前記位相比較基準クロック生成回路は、前記６個の分周クロックを基に、１番目の分周クロックと３番目の分周クロック、２番目の分周クロックと４番目の分周クロック、３番目の分周クロックと５番目の分周クロック、４番目の分周クロックと６番目の分周クロックの各組内において、それぞれのクロックの位相を２分した位相でＮ個（１，２，３，４番目）の位相比較基準クロックを生成し、
    前記位相比較回路は、前記４個の位相比較対象クロックと、前記４個の位相比較基準クロックについて、それぞれの順番に対応する位相比較対象クロックと位相比較基準クロックごとに位相差を検出する
    ことを特徴とする請求項１に記載の相間スキュー検出回路。
  3. 前記分周回路は、ｎ相（ｎ＝１，２，３，・・・，Ｎ）のクロックを入力とし、Ｎ相目、１相目、２相目、・・・、Ｎ−１相目、Ｎ相目、１相目の各クロックに同期して順次に生成されるＮ＋２個の分周クロックであって、前記Ｎ相クロックの各クロックの２倍の周期に分周されるＮ＋２個（１，２，３，・・・，Ｎ＋２番目）の分周クロックを生成し、
    前記位相比較対象クロック生成回路は、２番目の分周クロックからＮ＋１番目の分周クロックまでを、それぞれ所定の遅延量で遅延させることにより、Ｎ個（１，２，３，・・・，Ｎ番目）の位相比較対象クロックを生成し、
    前記位相比較基準クロック生成回路は、前記Ｎ＋２個の分周クロックを基に、１番目の分周クロックと３番目の分周クロック、２番目の分周クロックと４番目の分周クロック、・・・、Ｎ−１番目の分周クロックとＮ＋１番目の分周クロック、Ｎ番目の分周クロックとＮ＋２番目の分周クロックの各組内において、それぞれのクロックの位相を２分した位相でＮ個（１，２，３，・・・，Ｎ番目）の位相比較基準クロックを生成し、
    前記位相比較回路は、前記Ｎ個の位相比較対象クロックと、前記Ｎ個の位相比較基準クロックについて、それぞれの順番に対応する位相比較対象クロックと位相比較基準クロックごとに位相差を検出する、
    ことを特徴とする請求項１に記載の相間スキュー検出回路。
  4. 前記位相比較基準クロック生成回路では、２つの分周クロックの位相を２分した位相で位相比較基準クロックを生成する際に、フェイズ・インターポレータを使用し、
    前記位相比較対象クロック生成回路では、前記フェイズ・インターポレータにおいて生じる出力信号の遅延時間に相当する遅延量により、入力される分周クロックを遅延させる
    ことを特徴とする請求項２または３に記載の相間スキュー検出回路。
  5. 前記請求項１から４のいずれかに記載の相間スキュー検出回路を備え、
    前記相間スキュー検出回路内の位相比較回路における位相比較結果を基に、前記分周回路に入力されるＮ相クロックのそれぞれの位相を調整するための位相調整用遅延回路を備えることを特徴とする相間スキュー調整回路。
  6. 請求項５に記載の相間スキュー調整回路を備えることを特徴とする半導体集積回路。
JP2009298374A 2009-12-28 2009-12-28 多相クロック間の相間スキュー検出回路、相間スキュー調整回路、および半導体集積回路 Expired - Fee Related JP5347955B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009298374A JP5347955B2 (ja) 2009-12-28 2009-12-28 多相クロック間の相間スキュー検出回路、相間スキュー調整回路、および半導体集積回路
US12/972,178 US8138799B2 (en) 2009-12-28 2010-12-17 Inter-phase skew detection circuit for multi-phase clock, inter-phase skew adjustment circuit, and semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009298374A JP5347955B2 (ja) 2009-12-28 2009-12-28 多相クロック間の相間スキュー検出回路、相間スキュー調整回路、および半導体集積回路

Publications (2)

Publication Number Publication Date
JP2011138342A true JP2011138342A (ja) 2011-07-14
JP5347955B2 JP5347955B2 (ja) 2013-11-20

Family

ID=44186731

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009298374A Expired - Fee Related JP5347955B2 (ja) 2009-12-28 2009-12-28 多相クロック間の相間スキュー検出回路、相間スキュー調整回路、および半導体集積回路

Country Status (2)

Country Link
US (1) US8138799B2 (ja)
JP (1) JP5347955B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015056886A (ja) * 2013-09-12 2015-03-23 富士通セミコンダクター株式会社 信号アライメント回路、データ処理回路、システム及びｉｃチップ
JP2016092724A (ja) * 2014-11-10 2016-05-23 株式会社メガチップス スキュー調整回路及びスキュー調整方法
CN107231150A (zh) * 2016-03-24 2017-10-03 株式会社巨晶片 时钟校正装置及时钟校正方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101201842B1 (ko) * 2010-05-31 2012-11-15 에스케이하이닉스 주식회사 위상 보정 회로
WO2012060017A1 (ja) * 2010-11-05 2012-05-10 富士通株式会社 送受信装置および情報処理装置
TWI461717B (zh) * 2012-11-05 2014-11-21 Realtek Semiconductor Corp 掃描時脈產生器以及掃描時脈產生方法
US9112550B1 (en) 2014-06-25 2015-08-18 Kandou Labs, SA Multilevel driver for high speed chip-to-chip communications
WO2016019384A1 (en) 2014-08-01 2016-02-04 Kandou Labs, S.A. Orthogonal differential vector signaling codes with embedded clock
US10055372B2 (en) 2015-11-25 2018-08-21 Kandou Labs, S.A. Orthogonal differential vector signaling codes with embedded clock
US10153591B2 (en) 2016-04-28 2018-12-11 Kandou Labs, S.A. Skew-resistant multi-wire channel
US10333741B2 (en) * 2016-04-28 2019-06-25 Kandou Labs, S.A. Vector signaling codes for densely-routed wire groups
US9906358B1 (en) 2016-08-31 2018-02-27 Kandou Labs, S.A. Lock detector for phase lock loop
US10411922B2 (en) 2016-09-16 2019-09-10 Kandou Labs, S.A. Data-driven phase detector element for phase locked loops
US10200188B2 (en) * 2016-10-21 2019-02-05 Kandou Labs, S.A. Quadrature and duty cycle error correction in matrix phase lock loop
KR102578322B1 (ko) * 2016-12-19 2023-09-13 에스케이하이닉스 주식회사 비동기 클록 신호 발생 장치 및 비동기 클록 신호를 이용하여 다위상 신호를 보정하는 반도체 장치
WO2018160603A1 (en) 2017-02-28 2018-09-07 Kandou Labs, S.A. Method for measuring and correcting multiwire skew
US10547294B2 (en) * 2017-06-09 2020-01-28 Analog Devices, Inc. Deskew circuit for automated test systems
US10686583B2 (en) * 2017-07-04 2020-06-16 Kandou Labs, S.A. Method for measuring and correcting multi-wire skew
KR20190020390A (ko) 2017-08-21 2019-03-04 에스케이하이닉스 주식회사 반도체장치
US10347283B2 (en) 2017-11-02 2019-07-09 Kandou Labs, S.A. Clock data recovery in multilane data receiver
US10270456B1 (en) * 2018-01-02 2019-04-23 Realtek Semiconductor Corp. Apparatus and method for frequency tripling
US10554380B2 (en) 2018-01-26 2020-02-04 Kandou Labs, S.A. Dynamically weighted exclusive or gate having weighted output segments for phase detection and phase interpolation
US10243614B1 (en) 2018-01-26 2019-03-26 Kandou Labs, S.A. Method and system for calibrating multi-wire skew
KR102605646B1 (ko) * 2018-06-07 2023-11-24 에스케이하이닉스 주식회사 비대칭 펄스 폭 비교 회로 및 이를 포함하는 클럭 위상 보정 회로
CN112868207A (zh) 2018-06-11 2021-05-28 康杜实验室公司 正交差分向量信令码的时偏检测和校正
KR102627861B1 (ko) * 2019-04-16 2024-01-23 에스케이하이닉스 주식회사 위상 감지 회로, 이를 이용하는 클럭 생성 회로 및 반도체 장치
KR20210041357A (ko) * 2019-10-07 2021-04-15 삼성전자주식회사 인터페이스 회로를 포함하는 메모리 장치 및 이의 동작 방법
KR20220133478A (ko) * 2021-03-25 2022-10-05 에스케이하이닉스 주식회사 위상 보정 회로, 이를 포함하는 클럭 버퍼 및 반도체 장치
US11948621B2 (en) 2021-07-28 2024-04-02 Samsung Electronics Co., Ltd. Memory devices, memory systems having the same, and operating methods thereof
US11703905B1 (en) * 2022-04-26 2023-07-18 Changxin Memory Technologies, Inc. Clock generation circuit, equidistant four-phase signal generation method, and memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190724A (ja) * 2000-12-21 2002-07-05 Nec Corp クロックアンドデータリカバリ回路とそのクロック制御方法
JP2007208616A (ja) * 2006-02-01 2007-08-16 Nec Electronics Corp クロックアンドデータリカバリ回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5575343A (en) * 1978-12-01 1980-06-06 Nec Corp Phase comparator circuit
US4876699A (en) * 1988-05-06 1989-10-24 Rockwell International Corporation High speed sampled data digital phase detector apparatus
JP3450293B2 (ja) 2000-11-29 2003-09-22 Ｎｅｃエレクトロニクス株式会社 クロック制御回路及びクロック制御方法
US6737852B2 (en) * 2001-10-25 2004-05-18 Advantest Corporation Clock skew measuring apparatus and method
US7555089B2 (en) 2005-05-20 2009-06-30 Honeywell International Inc. Data edge-to-clock edge phase detector for high speed circuits
JP2008011132A (ja) * 2006-06-29 2008-01-17 Nec Electronics Corp ９０度移相器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190724A (ja) * 2000-12-21 2002-07-05 Nec Corp クロックアンドデータリカバリ回路とそのクロック制御方法
JP2007208616A (ja) * 2006-02-01 2007-08-16 Nec Electronics Corp クロックアンドデータリカバリ回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015056886A (ja) * 2013-09-12 2015-03-23 富士通セミコンダクター株式会社 信号アライメント回路、データ処理回路、システム及びｉｃチップ
JP2016092724A (ja) * 2014-11-10 2016-05-23 株式会社メガチップス スキュー調整回路及びスキュー調整方法
CN107231150A (zh) * 2016-03-24 2017-10-03 株式会社巨晶片 时钟校正装置及时钟校正方法

Also Published As

Publication number Publication date
JP5347955B2 (ja) 2013-11-20
US20110156757A1 (en) 2011-06-30
US8138799B2 (en) 2012-03-20

Similar Documents

Publication Publication Date Title
JP5347955B2 (ja) 多相クロック間の相間スキュー検出回路、相間スキュー調整回路、および半導体集積回路
US9030242B2 (en) Data output timing control circuit for semiconductor apparatus
JP5537568B2 (ja) 信号受信回路、メモリコントローラ、プロセッサ、コンピュータ及び位相制御方法
US6934215B2 (en) Semiconductor memory device having duty cycle correction circuit and interpolation circuit interpolating clock signal in the semiconductor memory device
JP5579373B2 (ja) Ｄｌｌ回路
KR102222622B1 (ko) 지연 고정 루프 회로
JP4789172B2 (ja) 半導体記憶素子におけるディレイロックループ及びそのロック方法
US20140312946A1 (en) Methods and Systems for Calibration of a Delay Locked Loop
KR100894255B1 (ko) 지연 고정 루프, 이를 포함하는 집적 회로 및 이를구동하는 방법
WO2008132669A1 (en) Multi-phase clock system
KR20090107256A (ko) 듀티 사이클 보정 회로
US7671649B2 (en) Apparatus and method for generating multi-phase clocks
US6798266B1 (en) Universal clock generator using delay lock loop
JP2008172574A (ja) クロック位相シフト回路
JP2009021704A (ja) デューティ検知回路及びこれを用いたｄｌｌ回路、半導体記憶装置、並びに、データ処理システム
US9484902B2 (en) Delay circuit
US9537475B1 (en) Phase interpolator device using dynamic stop and phase code update and method therefor
KR20120027850A (ko) 듀티 검출기를 포함하는 듀티 보정 회로, 이를 포함하는 지연동기루프 회로 및 듀티 보정 방법
JP4425722B2 (ja) Ｓｍｄ任意逓倍回路
JP2010171826A (ja) メモリモジュールのコントローラ
JP2004145443A (ja) 半導体集積回路
JP5540906B2 (ja) データ受信回路
KR101615711B1 (ko) 지연고정루프상의 다중딜레이라인 클럭생성기
JP2005348168A (ja) クロック制御装置
KR20060114234A (ko) 지연고정클럭을 생성하는 회로 및 그 생성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121114

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130717

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130723

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130805

R150 Certificate of patent or registration of utility model

Ref document number: 5347955

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees