JPH1050498A

JPH1050498A - デマルチプレクサ装置及びマルチプレクサ装置並びにそれらを備えた信号処理装置

Info

Publication number: JPH1050498A
Application number: JP8200341A
Authority: JP
Inventors: Masatsugu Kametani; 雅嗣亀谷; Katsuhisa Ike; 勝久池; Norihisa Miyake; 徳久三宅
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-07-30
Filing date: 1996-07-30
Publication date: 1998-02-20
Anticipated expiration: 2016-07-30
Also published as: JP3268428B2

Abstract

(57)【要約】【課題】高速で加速器内を周回する電子雲の軌道制御
等の非常に高い時刻精度をもって超高速でフィードバッ
ク制御を行うことができる、ＤＭＵＸ装置とＭＵＸ装置
とを備えた信号処理装置を提供する。【解決手段】ＤＭＵＸ装置及びＭＵＸ装置に供給する
同期クロック及びそれらの同期クロックとともに伝送さ
れるリセット信号をを１箇所の供給源から供給すること
により、ＭＵＸ装置にＤＭＵＸ装置を経由しない同期ク
ロックを供給し、クロックの遅延段数を減らし、揺らぎ
による時刻精度の低下を押さえる。また、それぞれ２個
のＤＭＵＸ装置及びＭＵＸ装置を並列に動作させること
により、ＡＤＣ，ＤＡＣの同期クロックの１／２の周波
数の同期クロックを用いて従来のＤＭＵＸ装置，ＭＵＸ
装置と同等の性能及び機能を持たせ、同期クロックの分
配のタイミングに余裕を持たせることができ、高速で時
刻精度の高い信号処理装置が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デマルチプレクサ
装置、マルチプレクサ装置及びそれらを備えた信号処理
装置に係り、特に加速器内のビーム軌道制御等光の速度
に近い現像に対してのフィードバック制御を行うのに好
適なデマルチプレクサ装置、マルチプレクサ装置及びそ
れらを備えた信号処理装置に関するものである。

【０００２】

【従来の技術】高速なクロックに同期したビットシリア
ルな直列データを外部から入力してデマルチプレクサ装
置でビットパラレルな並列データに変換し、この並列デ
ータをより低い周波数のクロックを用いて演算処理し、
演算処理されたデータをマルチプレクサ装置により直列
データに変換して、再度高速なクロックに同期して出力
する信号処理装置として、例えば、ビテッセ（ＶＩＴＥ
ＳＳＥ）社発刊の「１９９４Ｃｏｍｍｕｎｉｃａｔｉ
ｏｎｓＰｒｏｄｕｃｔｓＤａｔａＢｏｏｋ」（Ｇ
５４０１０−０−０５９４）の２−３１頁〜２−４８頁
に記載されている信号処理装置（マルチプレクサ装置：
ＶＳ８０２１（登録商標），デマルチプレクサ装置：Ｖ
Ｓ８０２２（登録商標））が存在する。この信号処理装
置は、現状では世界最高レベルの入出力速度（２．５Ｇ
ｂ／ｓ）を有している。データの入出力は基本クロック
ＣＬＫＩ（最大２．５ＧＨｚ）の周期で行なわれる。デ
マルチプレクサ装置とマルチプレクサ装置の両者を同期
させて用いる場合は、デマルチプレクサ装置から出力さ
れる基本クロックの８倍の周期のバイトクロックＢＹＣ
ＫＯをマルチプレクサ装置のバイトクロック入力ＢＹＣ
ＬＫに接続して用いるか、デマルチプレクサ装置のフレ
ームディテクション信号ＦＰをマルチプレクサ装置の同
期信号ＳＹＮＣに接続して用いることになる。もし、マ
ルチプレクサ装置の出力タイミングを、デマルチプレク
サ装置の入力タイミングに対し一定のレイテンシを持っ
て規定しようとした場合、これらの同期信号を基本クロ
ックＣＬＫＩのタイミングに対し厳密に規定する必要が
ある。

【０００３】このように、従来の信号処理装置において
は、、デマルチプレクサ装置及びマルチプレクサ装置間
の同期処理には、デマルチプレクサ装置から生成される
同期クロックＯＳＹＮＣ（上述のビテッセ社の信号処理
装置の場合には、バイトクロックＢＹＣＫＯがこれに相
当する）と別途生成される基本サイクル生成用高速基本
クロック（同じくビテッセ社の例では、基本クロックＣ
ＬＫＩがこれに相当する）とが用いられていた。またマ
ルチプレクサ装置の出力段から出力手段（例えばＤＡ変
換器（ＤＡＣ））へ出力されるデータのラッチタイミン
グと出力手段から外部へデータを出力するタイミングと
を決定するクロックとしては、デマルチプレクサ装置か
らの同期クロックが更にマルチプレクサ装置を介して出
力されたものが用いられていた。一方デマルチプレクサ
装置への基本クロックの供給は、デマルチプレクサ装置
へデータを送るための入力手段（例えばＡＤ変換器（Ａ
ＤＣ））へのデータの入力タイミング決定用基本クロッ
クと同一のものか又はそれを適正時間遅延させたものが
用いられていた。一般に、デマルチプレクサ装置のデー
タ入力及びマルチプレクサ装置のデータ出力は基本クロ
ックの周期で入出力される。

【０００４】

【発明が解決しようとする課題】従来の信号制御装置に
おいては、最終段の出力手段（例えばＤＡＣ）へのクロ
ック供給が、遅延手段及びデマルチプレクサ装置、マル
チプレクサ装置というように３段程度ゲート又はＬＳＩ
等を通過することになり、それらのパス上でのクロック
のゆらぎや遅延等の影響でクロックの時刻精度が低下す
るという問題があった。なお、入力手段、デマルチプレ
クサ装置、マルチプレクサ装置、出力手段等の全てのデ
バイスに他のデバイスを経由しない原発の基本クロック
を供給する方式を採ると、超高速領域ではデータ等がデ
バイスを通過する際に生じる遅延を回復出来なくなると
いう問題が生じてくる。

【０００５】本発明は、従来の信号処理装置のこのよう
な問題点を解消するためになされたものであり、デマル
チプレクサ装置とマルチプレクサ装置との間で同期クロ
ックのやり取りを行うことがなく、デマルチプレクサ装
置及びマルチプレクサ装置へのクロック及びリセットの
分配と遅延管理の容易な信号処理装置並びにそのための
デマルチプレクサ装置及びマルチプレクサ装置を提供す
ることを目的とする。

【０００６】また、デマルチプレクサ装置、マルチプレ
クサ装置等の各デバイスのクロック入力間や、クロック
とリセット信号との間の相対的な遅延管理の容易な信号
処理装置並びにそのためのデマルチプレクサ装置及びマ
ルチプレクサ装置を提供することを目的とする。

【０００７】さらに、最終段の出力手段に供給されるク
ロックの揺らぎが少なく、クロックの時刻精度の高い信
号処理装置並びにデマルチプレクサ装置及びマルチプレ
クサ装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明のデマルチプレク
サ装置は、周波数ｆ（ｆは正の実数）のクロックに同期
して入力される少なくとも１ビットで構成される直列デ
ータの各ビットをｎ（ｎは２以上の自然数）周期分まと
めてｎ個の並列データに変換し、この並列データを周波
数ｆ／ｎの同期クロックに同期して出力するデマルチプ
レクサ装置において、外部から入力された周波数ｆ／２
の基準クロックと同一の周波数で互いに反転した位相を
有する第一及び第二のクロックを生成するクロック生成
手段と、第一のクロックに同期して動作し、直列データ
をｎ／２周期分まとめて、ｎ／２個の並列データに変換
する第一のデマルチプレクサと、第二のクロックに同期
して動作し、直列データをｎ／２周期分まとめて、ｎ／
２個の並列データに変換する第二のデマルチプレクサと
を備えたものである。これにより、周波数ｆ／２のクロ
ックにより第一、第二のデマルチプレクサを動作させて
周波数ｆのクロックによりデマルチプレクサ装置を動作
させたのと同一の効果が得られる。

【０００９】また、周波数ｆのクロックに同期して入力
される少なくとも１ビットで構成される直列データをｎ
周期分まとめてｎ個の並列データに変換し、この並列デ
ータを周波数ｆ／ｎの同期クロックに同期して出力する
デマルチプレクサ装置において、外部から入力された周
波数ｆ／２の基準クロックの立ち上り時に同期して前記
直列データを取り込み、この直列データをｎ／２周期分
まとめてｎ／２個の並列データに変換する第一のデマル
チプレクサと、基準クロックの立ち下り時に同期して直
列データを取り込み、この直列データをｎ／２周期分ま
とめてｎ／２個の並列データに変換する第二のデマルチ
プレクサとを備えたものである。これにより、周波数ｆ
／２のクロックにより第一、第二のデマルチプレクサを
動作させて周波数ｆのクロックによりデマルチプレクサ
装置を動作させたのと同一の効果が得られる。

【００１０】本発明のマルチプレクサ装置は、周波数ｆ
／ｎの同期クロックに同期して入力されるｎ個の並列デ
ータを少なくとも１組取り込み、構成されるビット数の
ｎ倍の周期の直列データに変換し、この直列データを周
波数ｆのクロックに同期して出力するマルチプレクサ装
置において、外部から入力された周波数ｆ／２の基準ク
ロックと同一の周波数で互いに反転した位相を有する第
一及び第二のクロックを生成するクロック生成手段と、
ｎ／２個の並列データを直列データに変換して、この直
列データを第一のクロックに同期して出力する第一のマ
ルチプレクサと、残りのｎ／２個の並列データを直列デ
ータに変換して、この直列データを第二のクロックに同
期して出力する第二のマルチプレクサと、基準クロック
の論理レベルに応じて第一及び第二のマルチプレクサの
出力のいずれか一方を選択して出力する出力手段とを備
えたものである。これにより、周波数ｆ／２のクロック
により第一、第二のマルチプレクサを動作させて周波数
ｆのクロックによりマルチプレクサ装置を動作させたの
と同一の効果が得られる。

【００１１】また、周波数ｆ／ｎの同期クロックに同期
して入力されるｎ個の並列データを少なくとも１組取り
込み、構成されるビット数のｎ倍の周期の直列データに
変換し、この直列データを周波数ｆのクロックに同期し
て出力するマルチプレクサ装置において、外部から入力
された周波数ｆ／２の基準クロックの立ち上り時に同期
して並列データを取り込み、この並列データを直列デー
タに変換する第一のマルチプレクサと、基準クロックの
立ち下り時に同期して並列データを取り込み、この並列
データを直列データに変換する第二のマルチプレクサと
を備えたものである。これにより、周波数ｆ／２のクロ
ックにより第一、第二のマルチプレクサを動作させて周
波数ｆのクロックによりマルチプレクサ装置を動作させ
たのと同一の効果が得られる。

【００１２】本発明の信号処理装置は、周波数ｆのクロ
ックに同期して入力される第一の直列データを周波数ｆ
／ｎのクロックに同期したｎ個の並列データに変換する
デマルチプレクサ装置と、このデマルチプレクサ装置か
ら出力される並列データを処理するデータ処理部と、こ
のデータ処理部により処理されて出力される並列データ
を周波数ｆのクロックに同期した第二の直列データに変
換するマルチプレクサ装置とを備えた信号処理装置にお
いて、周波数ｆのクロックと等価なクロックと、このク
ロックに同期した、デマルチプレクサ装置及びマルチプ
レクサ装置の変換動作開始時刻を決定するためのリセッ
ト信号とをデマルチプレクサ装置及びマルチプレクサ装
置にそれぞれ供給する供給手段を設けたものである。こ
れにより、デマルチプレクサ装置とマルチプレクサ装置
との間で同期クロックのやり取りを行わずに済み、その
ための配線や遅延管理を行う必要が無くなるとともに、
外部への出力手段の信号出力のタイミングを決定するク
ロックが通過するゲート段数又はＬＳＩ段数を減らすこ
とができるので、クロックの揺らぎを少なくし、時刻精
度を高めることができる。

【００１３】また、周波数ｆのクロックに同期して入力
される第一の直列データを周波数ｆ／ｎのクロックに同
期したｎ個の並列データに変換するデマルチプレクサ装
置と、このデマルチプレクサ装置から出力される並列デ
ータを処理するデータ処理部と、このデータ処理部によ
り処理されて出力される並列データを周波数ｆのクロッ
クに同期した第二の直列データに変換するマルチプレク
サ装置とを備えた信号処理装置において、デマルチプレ
クサ装置の出力段又はマルチプレクサ装置の入力段若し
くは出力段又はデマルチプレクサ装置若しくはマルチプ
レクサ装置のリセット信号の入力段若しくは出力段にそ
れらの入力クロック若しくは出力クロック又はリセット
信号の遅延時間を調整する遅延時間調整手段を設けたも
のである。これにより、デマルチプレクサ装置及びマル
チプレクサ装置間のクロック及びリセット信号の相対的
な遅延管理を容易に行うことができる。

【００１４】また、前項の信号処理装置において、デマ
ルチプレクサ装置に周波数ｆのクロックに同期して第一
の直列データを入力させる入力手段と、マルチプレクサ
装置から出力される第二の直列データを信号処理装置の
外部に出力する出力手段とを更に備え、遅延時間調整手
段が、デマルチプレクサ装置に供給される第一のクロッ
クを、入力手段に供給される第二のクロックに対する入
力データの遅れを補償する時間分遅延させる第一の遅延
手段と、出力手段に供給される第三のクロックを、マル
チプレクサ装置に供給される第四のクロックに対する出
力データの遅れを補償する時間分遅延させる第二の遅延
手段とを備えたものである。これにより、デマルチプレ
クサ装置及びマルチプレクサ装置間のクロック及びリセ
ット信号の相対的な遅延管理を容易に行うことができ
る。

【００１５】

【発明の実施の形態】光速に近い速度のアナログ信号を
デジタル信号処理する場合には、データをビットシリア
ルな直列データのままで処理するのでは演算処理が信号
速度に追従できなくなってくるので、ＡＤＣによりアナ
ログ信号からデジタル信号に変換され高い周波数のクロ
ックに同期して入力されてくる高速の直列データをデマ
ルチプレクサ（ＤＭＵＸ）装置によって、より低い周波
数に同期した複数の並列データに変換し、この複数の並
列データをデータ毎に並列に演算処理することにより高
速なアナログ信号のデジタル信号処理が可能となる。並
列処理されて演算処理部から出力された並列データは、
マルチプレクサ（ＭＵＸ）装置によって再び高い周波数
のクロックに同期した直列データに変換し、ＤＡＣに出
力して、アナログデータに変換する。

【００１６】まず、このような高速の信号処理が必要と
なる１つの例として、リングタイプの加速器内の電子雲
の軌道を制御する超高速ビームフィードバック用制御演
算装置について説明する。

【００１７】超高速ビームフィードバック制御とは、加
速器リングの中を周回する複数の電子雲（一連の電子雲
の連なりによって発生する電子の流れを電子ビームと呼
ぶことにする）の軌道を、各電子雲のずれ量の計測に基
づいた実時間演算によって得られる軌道制御量により、
正しく軌道修正することによって、安定的なビーム軌道
を保つ制御のことである。そして本制御は、世界最先端
の加速器システムでは必須となりつつある技術である。

【００１８】最先端の加速器システムによる実験が目的
とするのは、例えば、電子同士が衝突するときに非常に
小さな確率で発生すると考えられるビックバーン初期に
しか存在しなかった新しいクオークの発見や、新しい物
理現象の発見又はすでに予測されている現象の理論的な
裏付け等、世界に先がけた新物理現象の解明である。し
かし、これらの現象を観測するためには、無数の電子間
衝突を発生させる必要がある訳だが、フィードバック制
御をかけない場合不測の外力や振動又は軌道誤差等が要
因となって数マイクロ秒ないし数１０マイクロ秒後には
加速器内の電子雲はばらばらに拡散してしまうことが知
られており、目的を達成することは不可能に近いと言っ
て良い。

【００１９】電子ビームは互いに２ヶ所でクロスする複
数（２〜３セット）の加速器リングを周回し、前記クロ
スポイントで互いに衝突する。しかも、加速器内の電流
容量を大きく保ち衝突の回数を増やす目的で、最先端の
システムでは電子雲の数は５１２０ヶ程度が目標とされ
ている。それらが例えば周長３ｋｍの加速リングを光の
速度で周回するとすれば、電子雲の間隔は僅か６０ｃ
ｍ、時間にして２ｎｓ（周波数にして５０８ＭＨｚ程
度）と超高速であるばかりか、非常に精度の高い実時刻
性（±２５０ｐｓ程度以下）を確保した形でのリアルタ
イム制御が要求されている。

【００２０】従来から、スーパーコンピュータ等の高速
化技術の中で、高いクロック周波数（現在最高速スーパ
ーコンピュータのマシンサイクルで２ｎｓ、周波数５０
０ＭＨｚ程度）を扱うことはそれ程珍しいことではな
い。しかし従来はあくまでもＣＰＵボード内で閉じる話
であるか、又は、近接するハードウェアブロック間の相
対的な時刻精度さえ保たれていれば実現できる程度のレ
ベルであった。しかしこの加速器システムの例では、外
部に存在する時刻精度の高い現象に対してサンプリング
タイム５００ＭＨｚ級のリアルタイム制御処理を行うと
いうだけでない。すなわち、２ｎｓ以下の周期の中でア
ナログ的に変化する情報を扱う必要があるというよう
に、制御ボードに対して従来にない高品位の電気特性と
高い演算性能を伴うリアルタイム処理性能とが要求され
ているのである。

【００２１】上で述べた目的を達成するために必要な機
能は以下のとおりである。

【００２２】（１）２ｎｓ以下の周期で安定的にかつ正
確に外部情報、すなわち、加速器の各電子雲の軌道情報
を取り込む機能。

【００２３】（２）２ｎｓ以下周期毎に各電子雲の軌道
からのずれ量を計算し、そのずれ量を補正する制御量に
変換する一連の膨大な制御演算（フィルタリング処理と
等価なもの）処理を実行する並列処理機能。

【００２４】（３）２ｎｓ以下の周期で軌道補正情報に
相当する制御量をキッカー（電磁誘導によって加速器リ
ング内の電子雲の軌道を補正する装置）に対して正確に
かつ高精度なタイミングで出力する機能。

【００２５】（４）制御中の状態をリアルタイムでモニ
タしたり、制御停止後にオフラインで過去の内部情報の
履歴を参照する機能。

【００２６】（５）入力情報や制御量情報の履歴を巨大
な主メモリシステムにリアルタイムでダンプし、オフラ
インでそれらを参照したり解析したりできる機能。

【００２７】（６）特定の電子雲の状態をリアルタイム
でモニタする機能（電子雲モニタ）及びその制御量情報
を出力する機能。

【００２８】（７）様々な条件設定（演算対象（ソー
ス）の選択、ディレイの選択、演算オフセットや係数、
内部メモリダンプの方式、電子雲モニタの設定等）がで
きるようにする機能。

【００２９】上記各機能の実現には、非常に高い時刻精
度（±２５０ｐｓ以下）をもって入出力タイミングを決
定できること、大量の演算処理を並列にかつリアルタイ
ムで実行できること、高機能なリアルタイムモニタリン
グ機能を備えていること等、高レベルのリアルタイム処
理技術の有無が大きなポイントとなる。

【００３０】上記の機能は、システムの状態管理だけで
なく、システム製作時のデバックや調整、検査ソフトウ
ェアの製作等に必要な機能を含んでいる。それらは、上
記機能の（４）〜（７）に相当する。単に、制御を行う
機能だけインプリメントしても、デバック、調整、検
査、解析等が行えなければ、信頼性の保証や様々なレベ
ルでの厳格なチューニング等ができない可能性が高いと
いう観点から、これらのデバック調整等の機能は準必須
な機能と考えられる。

【００３１】前述した規模の最新型の加速器制御に求め
られる具体的な仕様例を以下に示す。（ａ）周長３ｋｍ
のリングに光の速度で周回する電子雲５１２０個それぞ
れに制御をかける。検出タイミングと制御タイミングは
１リング周期分（２ｎｓ×５１２０≒１０μｓ）後でも
かまわない。

【００３２】（ｂ）各電子雲間での干渉は無視できる。
すなわち、各電子雲に番地を付したとして、各番地の電
子雲の履歴をそれぞれメモリシステムに保持しておき、
ある番地の電子雲の軌道制御はその番地の履歴のみを使
用して制御量の算出が可能である。

【００３３】（ｃ）現在の電子雲情報はリアルタイムで
メモリシステムに記憶して行き、基本的には少なくとも
任意の２つの情報をリアルタイムでメモリシステムから
読み出しそれらを用いてリアルタイムで制御演算を実行
して、結果をリアルタイムで外部に安定的に出力して行
けること。

【００３４】（ｄ）制御演算としては基本的に２タップ
のリアルタイムＦＩＲフィルタ演算（ｙ＝ａ₀ｘ₀＋ａ₁
ｘ₁）機能、又は、４タップのリアルタイムＦＩＲフィ
ルタ演算（ｙ＝ａ₀ｘ₀＋ａ₁ｘ₁＋ａ₂ｘ₂＋ａ₃ｘ₃）機能
を備えること。

【００３５】（ｅ）外部からの同期クロック（最大５０
８ＭＨｚ）に同期して、センサからのアナログ情報を安
定的に取り込み、制御演算後のアナログ情報（制御量）
を同クロックに同期して安定的にキッカーへ出力するこ
とができること。

【００３６】（ｆ）３０００〜６０００周回分（一周５
１２０番地とする）のビームの電子雲情報をリアルタイ
ムで格納できるメモリシステムを備えること（実容量で
１６〜３２メガバイト）。

【００３７】（ｇ）外部からのトリガ信号でリアルタイ
ム格納（ダンプ）処理を停止できること。

【００３８】（ｈ）オンラインでメモリシステム内の情
報に自由にアクセスできること。

【００３９】（ｉ）制御演算及び制御情報出力（ＤＡＣ
機能）機能とトランジェントメモリ機能とを両立するこ
と（トランジェントメモリ機能と制御機能は同時に動作
する必要はない）。

【００４０】上記（ｆ），（ｇ），（ｈ）はトランジェ
ントメモリ機能に相当するものである。この機能は、特
定の条件でメモリへのダンプを停止し、後からその時刻
付近の各電子雲の状態を、メモリの内容を調査すること
により調べる際に有効となる。大量のリアルタイムメモ
リと高負荷なリアルタイム演算（１電子雲当たり４つの
乗算と３つの加算が必要であり、電子雲がリングを一周
する１０μｓの間に５１２０番地分の演算処理、すなわ
ち３．５８Ｇ演算／秒）処理が必要となることが分か
る。

【００４１】図１は、上述した仕様（ａ）〜（ｉ）を具
現した本発明による信号処理装置の一実施の形態の構成
を示すブロック図である。図において、電子雲の軌道か
らのずれ情報等のアナログ信号が外部から入力する入力
端子１は、入力されたアナログ信号をデジタル信号に変
換するＡＤＣ２の入力端に接続されている。変換された
直列デジタル信号を出力するＡＤＣ２の出力端は、入力
された直列デジタル信号を１６個の並列デジタル信号に
変換する、本実施の形態においてはガリウム砒素プロセ
スを用いて作成されたＤＭＵＸ装置３の入力端に接続さ
れている。ＡＤＣ２及びＤＭＵＸ装置３は、高速なアナ
ログの入力処理とそのデジタル化及び並列化を行う入力
処理／データ変換処理部を構成する。

【００４２】ＤＭＵＸ装置３の各出力端にはそれぞれ主
メモリシステム４，５の入力端が接続されている。ＤＭ
ＵＸ装置３は１６個の並列デジタルデータに対応する１
６個の出力端を有しているので、主メモリシステム４，
５は全部で１６個ある。主メモリシステム４，５は、そ
れぞれ、フィルタリング処理等の演算処理を行う演算処
理部４ａ，５ａと、入出力のインタフェースであるプロ
セッサインタフェース４ｂ，５ｂと、演算処理部４ａ，
５ａの演算処理結果を一時的に記憶するメモリ４ｃ，５
ｃとを備えている。主メモリシステム４，５はＣＭＯＳ
により製造されＬＳＩ化されている。主メモリシステム
４，５は、入力処理／データ変換処理部からの並列デー
タを処理したり、制御情報を生成する演算制御処理部を
構成する。

【００４３】主メモリシステム４，５の各出力端は、入
力された１６個の並列デジタル信号を直列デジタル信号
に変換するＭＵＸ装置６の入力端に接続されている。Ｍ
ＵＸ装置６の出力端は、デジタル信号をアナログ信号に
変換するＤＡＣ７の入力端に接続されている。本実施の
形態においては、ＭＵＸ装置６はガリウム砒素プロセス
により製造される。ＤＡＣ７の出力端は、本装置の出力
端子８に接続されている。ＭＵＸ装置６とＤＡＣ７と
は、演算制御処理部からの並列処理結果データを高速な
アナログ出力データに変換する出力処理／データ変換処
理部を構成する。

【００４４】なお、ＭＵＸ装置，ＤＭＵＸ装置は、ガリ
ウム砒素プロセスのような、温度変化に対して素子の遅
延の変動が少なく高速動作が可能なプロセスであれば、
他の製造プロセスを用いて製作してもよい。

【００４５】汎用プロセッサで構成されるオペレーショ
ン用プロセッサ９は、演算制御入出力処理部の１６個の
主メモリシステム４，５のプロセッサインタフェース４
ｂ，５ｂにそれぞれ１６ビットの演算指令信号を送付す
る。また、主メモリシステム４，５のプロセッサインタ
フェース４ｂ，５ｂには、入力処理／データ変換処理部
からの情報やその処理結果等のデータのメモリダンプ処
理を停止、再開するためのトリガロック１０が外部から
供給される。オペレーション用プロセッサ９にはプログ
ラムや処理データ等を記憶するメモリ１１が接続され、
メモリ１１は５１２キロバイトのＲＡＭと１２８キロバ
イトのＲＯＭとから成る。オペレーション用プロセッサ
９とメモリ１１とは、演算制御処理部と実時間で情報の
やりとりを行うリアルタイムオペレーションプロセッサ
部を構成する。さらに、上述した入力端子１、入力処理
／データ変換処理部、演算制御処理部、出力処理／デー
タ変換処理部、出力端子８、オペレーション用プロセッ
サ９及びメモリ１１は、オンボードに集積したリアルタ
イムモニタリング機能付演算制御ユニット部を構成す
る。

【００４６】オペレーション用プロセッサ９は、更に、
外部のコンピュータ１３とオペレーション用プロセッサ
９との間で高速にデータをやりとりするパラレル通信部
１２に接続されている。コンピュータ１３は、フロント
エンドパソコン又はワークステーションから成り、パラ
レル通信部１２を介してオペレーション用プロセッサ９
との通信やマンマシンインターフェース、リアルタイム
モニタリング等を実行する。コンピュータ１３は、他の
汎用機制御システム、ワークステーション、パソコン
（ＰＣ）等との汎用通信を行うネットワーク１４に接続
されている。

【００４７】次に、本実施の形態の動作を説明する。ま
ず、周長約３ｋｍの加速器リングの中を約６０ｃｍ間隔
で周回する電子雲に同期してフェイズロック（ＰＬＬ）
された約５０８ＭＨｚの基準クロックが、図示しない外
部のクロック発生装置により生成され、図示しないクロ
ック入力端子から本実施の形態の信号処理装置に入力さ
れる。図１の演算制御ユニット部では、以下に示す手順
で信号処理を行う。

【００４８】（１）電子雲単位に図示しない検出器によ
り検出され２ｎｓ毎に入力端子１に入力される各電子雲
の軌道からのずれ情報はアナログデータとして基準クロ
ックに同期してＡＤＣ２に取り込まれ、ＡＤＣ２で８ビ
ットから成る直列デジタルデータに順次リアルタイムで
変換される。したがって、ＡＤＣ２のサンプリングタイ
ムは５０８ＭＨｚとなる。

【００４９】（２）５０８ＭＨｚのサンプリング信号に
より直列デジタルデータに変換されたデータ列は、ＤＭ
ＵＸ装置３により周波数３２ＭＨｚ（正確には、３１．
７５ＭＨｚであるが３２ＭＨｚと略記する）のクロック
に同期した１６組の並列デジタルデータに変換される。
すなわち、８ビット×１６組のデータ幅を有し、３２Ｍ
Ｈｚの周波数レートを有するデジタルデータに変換され
る。

【００５０】（３）上記１６組の８ビットデータを１６
個の主メモリシステム４，５からなる演算制御処理部で
フィルタリング処理（２〜４タップのＦＩＲフィルタリ
ング）を各電子雲単位に行い、それぞれの電子雲の軌道
のずれ量を補正するためのキッカー制御情報を生成す
る。

【００５１】また、演算処理部４ａ，５ａはＤＭＵＸ装
置３から送られてくる現在の電子雲情報を順次リアルタ
イムでメモリ４ｃ，５ｃに格納していく。演算処理部４
ａ，５ａのフィルタリング処理では、電子雲毎に格納さ
れている過去の情報ｘ_nを２つ（２タップＦＩＲ）、ま
たは４つ（４タップＦＩＲ）用いて、電子雲単位で独立
にａ₀ｘ₀＋ａ₁ｘ₁（２タップ）又はａ₀ｘ₀＋ａ₁ｘ₁＋ａ
₂ｘ₂＋ａ₃ｘ₃（４タップ）を実行する。また、リアルタ
イムモニタリング機能として、動作中に特定の電子雲の
位置やエネルギーの強度に関する現状情報や制御情報を
ピックアップして演算処理部４ａ，５ａ中の図示しない
テンポラリレジスタに表示する機能や、パラメータａ₀
〜ａ₃等の条件設定を動作中に行える機能等を有する。
トランジェントメモリ機能としては指定されたトリガポ
イント（外部から入力されるトリガクロック１０又はオ
ペレーション用プロセッサ９から送付されるトリガコマ
ンドによりにより指定される）で外部のメモリシステム
へのダンプ処理を停止する機能や、ネットワーク１４を
介してオンラインで外部のメモリシステムの内容にアク
セスできる機能を有する。

【００５２】（４）１６個の演算処理部４ａ，５ａで生
成された８ビットから成る1６組の３２ＭＨｚサンプリ
ングレートのデジタル制御情報は、ＭＵＸ装置６によっ
て再び８ビットの５０８ＭＨｚサンプリングレートの直
列デジタル制御情報に変換され、ＤＡＣ７に送られる。

【００５３】（５）ＤＡＣ７では、前述した５０８ＭＨ
ｚの基準クロックに正確に同期しながら、直列デジタル
制御情報をアナログ制御情報に変換し、安定的に前述の
キッカーへ送る。

【００５４】超高速信号の伝播する配線部は高い時刻精
度が要求される５０８ＭＨｚ級の信号ラインと、時刻精
度がそれ程厳しくない（クロックとの相対精度、スキュ
ー等は当然ある程度の精度が必要）５０８ＭＨｚ級の配
線とがある。前者は、主としてＡＤＣ２へのクロックラ
イン（５０８ＭＨｚ）とＤＡＣ７へのクロックライン
（５０８ＭＨｚ）、後者は入力部でＤＭＵＸ装置３への
ＡＤＣ２からのデータパス（５０８ＭＨｚ）と出力部で
ＭＵＸ装置６からＤＡＣ７へのデータパス（５０８ＭＨ
ｚ）及びＤＭＵＸ装置３とＭＵＸ装置６へのクロックラ
イン（総合的には５０８ＭＨｚ相当の多層クロックとし
て実現される）である。

【００５５】図３は、図１の実施の形態の信号処理装置
の超高速信号の伝播する部分を具体化した実施例の配線
を示すブロック図である。図において、太い破線はＴＴ
Ｌデータの流れを示し、太い実線はＥＣＬデータの流れ
を示し、細い破線及び実線はいずれもクロックの流れを
示す。また、細い線のうち実線は前述した高い時刻精度
が要求されるクロックの流れを示し、破線は時刻精度が
それほど厳しくないクロックの流れを示す。本実施例に
おいては、５０８ＭＨｚ級の超高速信号の伝播する領域
は、クロック伝送路の安定性を維持するために約２０ｃ
ｍ角のエリアに納め、高速信号パス（５０８ＭＨｚ）は
すべて特性インピーダンスを５０Ω前後でパターン設計
がなされている。さらに、信号反射やクロスストローク
の影響を最小に抑えるため、各信号パスが５ｃｍ以内に
なるように配線されている。また、低速信号パス（３２
ＭＨｚ級）は特性インピーダンス７０Ω前後で配線し、
コネクタＣＮ１〜ＣＮ８によって演算制御／メモリシス
テムボード（ドーターボード）と接続して、ＴＴＬレベ
ルで情報のやりとりを行う。

【００５６】ＤＭＵＸ装置３は、それぞれ１個の直列デ
ータを１６個の並列データに変換する（このような変換
機能を以下１：１６と表記する）４個のＤＭＵＸ装置３
１，３２，３３，３４にビットスライスして構成されて
いる。ＤＭＵＸ装置３１，３２，３３，３４は、それぞ
れＡＤＣ２からＥＣＬレベルの信号の入力を受け、それ
ぞれコネクタＣＮ１，ＣＮ２，ＣＮ３，ＣＮ４を介して
外部にＴＴＬレベルの信号を出力する。また、時刻精度
５０８ＭＨｚ級で周波数３２ＭＨｚの同期信号ＯＳＹＮ
Ｃ０，ＯＳＹＮＣ１，ＯＳＹＮＣ２，ＯＳＹＮＣ３をそ
れぞれ外部に出力する。さらに、ＤＭＵＸ装置３２，３
３は、ＥＣＬレベルのバッファであるＥＣＬバッファ１
７，１８をそれぞれ介して時刻精度がそれほど厳しくな
いクロックの供給を受け、ＤＭＵＸ装置３１，３４は、
それぞれＤＭＵＸ装置３２，３３から高い時刻精度のク
ロックの供給を受ける。

【００５７】ＭＵＸ装置６は、それぞれ１６個の並列デ
ータを１個の直列データに変換する（このような変換機
能を以下１６：１と表記する）４個のＭＵＸ装置６１，
６２，６３，６４にビットスライスして構成されてい
る。ＭＵＸ装置６１，６２，６３，６４は、それぞれコ
ネクタＣＮ５，ＣＮ６，ＣＮ７，ＣＮ８を介して演算制
御処理部からＴＴＬレベルの信号の入力を受け、それぞ
れＤＡＣ２へＥＣＬレベルの信号を出力する。また、時
刻精度５０８ＭＨｚ級で周波数３２ＭＨｚの同期信号Ｉ
ＳＹＮＣ０，ＩＳＹＮＣ１，ＩＳＹＮＣ２，ＩＳＹＮＣ
３をそれぞれ出力する。さらに、ＭＵＸ装置６２，６３
は、ＥＣＬバッファ１７，１８をそれぞれ介して時刻精
度がそれほど厳しくないクロックの供給を受け、ＭＵＸ
装置６１，６４は、それぞれＭＵＸ装置６２，６３から
高い時刻精度のクロックの供給を受ける。ＭＵＸ装置６
２の入力段にはＭＵＸ装置６２による信号処理によるク
ロックとデータとの間の相対的な時間遅れを調整するた
めのバッファ６２ａ，６２ｂが設けられている。また、
ＭＵＸ装置６１〜６４及びＤＭＵＸ装置３１〜３４は、
ガリウム砒素により製造され、ガリウム砒素は周囲温度
の変動に伴う遅延時間の増減が非常に小さいという安定
性に関して良好な特性を有しているため、高時刻精度が
要求されるクロックラインはガリウム砒素により製造さ
れたＬＳＩのみを通過する設計にしてある。さらに、Ｍ
ＵＸ装置６１〜６４の出力は２ビット程度の少ないビッ
ト数にビットスライスした差動型出力に設計し、パワー
バランスの悪さに起因するノイズや、出力バッファのス
イッチングに伴うＧＮＤバウンド（スイッチングノイ
ズ）等の不安定性を極小化している。

【００５８】５０８ＭＨｚのクロックの入力端子１５
は、データ間のスキューや相対遅延制御のためにクロッ
クをＡＤＣ２，ＤＭＵＸ３１〜３４，ＭＵＸ６１〜６４
及びＤＡＣ７にそれぞれ独立に供給するクロック供給手
段としてのクロック分配制御器１６に接続されている。
クロック分配制御器１６により、少ないゲート又はＬＳ
Ｉ段数（１〜２段）にてクロックを分配することがで
き、ＬＳＩの段数を増加させることなく、したがって不
安定要素の増加を阻止することができる。なお、クロッ
ク分配制御器１６は、本実施例においては、ガリウム砒
素プロセスにより製造されるが、温度変化に対して遅延
時間の変動が少なく高速動作が可能となるプロセスであ
れば、他の製造プロセスを用いて製作してもよい。

【００５９】次に本実施例の動作について説明する。

【００６０】超高速な電子雲のフィードバック制御にお
いては、図２に示したように、入出力される電子雲情報
を示すアナログ信号が５０８ＭＨｚの周期（２ｎｓ）で
完全に変化してしまうほどの高い周波数特性を有してお
り、キッカーのトリガポイントの時刻精度を系全体で±
２５０ｐｓ、図１の信号処理装置の演算制御ユニット部
では少なくとも±１５０ｐｓ以内に抑え込む必要があ
る。しかし、データとクロック間のＬＳＩ通過に伴う遅
延を相殺していく等の手段で相対的な遅延差を小さくす
る必要もあり、そのチューニングの為クロック系のゲー
ト又はＬＳＩ通過段数がＤＡＣ側で増加していく傾向に
ある。これについては後述する方法にて通過段数の減少
を図る。

【００６１】本実施例においては、ＤＡＣ７へのクロッ
クは、クロック分配制御器１６からさらにＤＡＣ７に一
番近いＭＵＸ装置６２に設けられたバッファ６２ａ，６
２ｂを経由することによりＭＵＸ装置６２とＤＡＣ７と
の間のデータ遅れをキャンセルした形でＤＡＣ７へ供給
される。

【００６２】図４は、図１の実施の形態の信号処理装置
の超高速信号の伝播する部分を具体化した第２の実施例
の配線を示すブロック図である。図において、図３の実
施例と同一の構成要素には同一の番号を付し、その説明
を省略する。

【００６３】本実施例においては、ＤＭＵＸ装置３２，
３３には、それぞれＥＣＬバッファ１９，２０を介して
時刻精度のそれほど高くないクロックが供給され、ＭＵ
Ｘ装置６２，６３にはクロック分配制御器１６から時刻
精度のそれほど高くないクロックが直接供給される。そ
れにともなって、図３の実施例とは、ＤＭＵＸ装置３１
〜３４とＭＵＸ装置６１〜６４との間での同期信号ＯＳ
ＹＮＣ０〜ＯＳＹＮＣ３及びＩＳＹＮＣ０〜ＩＳＹＮＣ
３のやりとりのタイミング調整、すなわち、ＤＭＵＸ装
置３１〜３４とＭＵＸ装置６１〜６４との間の同期タイ
ミングの調整が、各クロックの遅れ時間の違いに起因し
て異なってくる。ＤＭＵＸ装置３１〜３４とＭＵＸ装置
６１〜６４とのそれぞれにおけるデータ通過の遅延は最
悪値で２ｎｓ以上に達する可能性が大きく、それに伴っ
てこれらの回路中では同期信号ＯＳＹＮＣ０〜ＯＳＹＮ
Ｃ３及びＩＳＹＮＣ０〜ＩＳＹＮＣ３間の同期処理が最
もシビアとなる。図４に開示した実施例のクロック供給
方法の方が図３に開示した実施例のクロック供給方法よ
りＤＡＣ７に対するクロック通過段数（ＬＳＩ、バッフ
ァ等の通過段数）を小さくできるため、ＤＡＣ７に対す
るクロックの安定性確保の観点からするとより良好であ
る。しかし、その分同期信号ＯＳＹＮＣ０〜ＯＳＹＮＣ
３及びＩＳＹＮＣ０〜ＩＳＹＮＣ３の間の同期処理が図
３の方法より困難になる。

【００６４】この同期処理の点を改善した第３の実施例
を図５及び図６に示す。図６は、図５に示した実施例の
ＤＭＵＸ装置３１〜３４とＭＵＸ装置６１〜６４との各
クロック（ＣＬＫ）及びリセット（ＲＥＳ）信号の入力
バッファ部の詳細構成を示す回路図である。図５におい
て、図４の実施例と同一の構成要素には同一の番号を付
し、その説明を省略する。

【００６５】図５において、クロック分配制御器１６’
には、高精度のリセット（ＲＥＳＮ）信号を入力する入
力端子２３が設けられ、入力端子２３は、クロック分配
制御器１６’中に設けられたリセット信号を制御するた
めのリセット信号制御回路１６１の入力端に接続されて
いる。

【００６６】クロック分配制御器１６’から出力される
リセット信号ＲＥＳ０はＭＵＸ装置６１，６２に直接入
力され、さらに、ＥＣＬバッファ２１を介してリセット
信号ＲＥＳ２としてＤＭＵＸ装置３１，３２に入力され
る。クロック分配制御器１６’から出力されるリセット
信号ＲＥＳ１はＭＵＸ装置６３，６４に直接入力され、
さらに、ＥＣＬバッファ２２を介してリセット信号ＲＥ
Ｓ３としてＤＭＵＸ装置３３，３４に入力される。

【００６７】次に本実施例の動作を説明する。クロック
分配制御器１６’から出力されるリセット信号ＲＥＳ０
〜ＲＥＳ３は、ＤＭＵＸ装置３１〜３４及びＭＵＸ装置
６１〜６４へ供給される各クロックそれぞれに対してス
キュー調整を行って、リセット時に各ＤＭＵＸ装置３１
〜３４及びＭＵＸ装置６１〜６４を正しい相互関係を有
した初期状態に設定する。その後はフリーランニングで
運転し、基本的に同期信号ＯＳＹＮＣ０〜ＯＳＹＮＣ３
及びＩＳＹＮＣ０〜ＩＳＹＮＣ３を使用しない。

【００６８】図６において、ＭＵＸ６０１は、ＤＭＵＸ
装置３１〜３４とＭＵＸ装置６１〜６４のクロック入力
バッファ部又は出力バッファ部に内蔵され、その入力端
子Ｄ０，Ｄ１，Ｄ２，Ｄ３間にはバッファ回路６０３，
６０４，６０５がそれぞれ接続されている。また外部か
ら入力される入力クロックＩＣＬＫ又は入力リセットＩ
ＲＥＳ信号が印加されるクロック入力バッファ部又は出
力バッファ部と入力端子Ｄ０との間にはバッファ回路６
０２が接続されている。

【００６９】各バッファ回路６０２〜６０５はそれぞれ
所定の遅延時間を有しているので、ＭＵＸ６０１の選択
信号入力端Ａ，Ｂに入力される選択信号ＩＳ０，ＩＳ１
を適宜設定することにより、ＭＵＸ６０１から出力され
るクロックＣＬＫ又はリセットＲＥＳ信号を４段階に遅
延させることができる。これにより、クロックパス及び
リセットパスの遅延をコントロールでき、各信号の相対
遅延を調整できる。

【００７０】ところで、ＤＭＵＸ装置、ＭＵＸ装置を全
て内部的に２つのブロックに分け、それぞれのブロック
に従来の半分の変換レートを有するＤＭＵＸ、ＭＵＸを
用意し、それら各ブロックを２５４ＭＨｚの２相クロッ
クを用いて位相を２ｎｓずらして、サイクルスチール的
に動作させる方式を採れば、クロックレートが約半分
（２５４ＭＨｚ）に落ちるので、タイミングを稼ぎ、か
つ５０８ＭＨｚのクロックを用いたときの動作と同じ性
能を得ることができる。

【００７１】図７は、この点を実現した第４の実施例の
構成を示すブロック図である。すなわち、図７におい
て、ＤＭＵＸ装置３１’〜３４’は、それぞれ、１個の
直列データを８個の並列データに変換する１：８の機能
を有するＤＭＵＸ２個ずつから構成され、また、ＭＵＸ
装置６１’〜６４’は、同様に、それぞれ、８個の並列
データを１個の直列データに変換する８：１の機能を有
するＭＵＸ２個ずつにより構成される。これらの１：８
のＤＭＵＸ及び８：１のＭＵＸは、元の周波数の１／２
の周波数（ｆ／２）を有する２相のクロックで動作させ
る。もし、各ＤＭＵＸ装置３１’〜３４’及びＭＵＸ装
置６１’〜６４’をｎ個ずつのＤＭＵＸ及びＭＵＸに分
けた場合は、１／ｎの周波数のｎ組のクロックを、元の
周期である１／ｆずつ（本例では２ｎｓずつ）ずらして
生成し各ＤＭＵＸ及びＭＵＸに与えればよい。これらの
ＤＭＵＸ装置３１’〜３４’及びＭＵＸ装置６１’〜６
４’は、それぞれサイクルスチール的に動作する。

【００７２】クロック分配制御器１６”には、入力端子
１５を介して入力された基準クロックを１／２の周波数
のクロックに変換する分周器１６２が設けられている。

【００７３】次に本実施例の動作を説明する。本実施例
においては、以下に示した様に情報のやりとりやＤＭＵ
Ｘ装置、ＭＵＸ装置等の各ＬＳＩに対するクロック及び
リセット信号の伝送を行う。

【００７４】（１）ＡＤＣ２には、入力端子１５から入
力された５０８ＭＨｚの基本クロックをクロック分配制
御器１６”の内部で入力バッファ及び出力バッファをそ
れぞれ１段通過させただけの、最も位相の進んだ高時刻
精度を有するクロックＣ１を供給する。ＡＤＣ２は、そ
のクロックＣ１に同期して、入力端子１（図１）を介し
て入力されたアナログ情報をデジタル情報に変換し、Ｄ
ＭＵＸ装置３１’〜３４’に送信する。ＡＤＣ２は８ｂ
ｉｔの変換精度を有しており、２ビットずつ４つにビッ
トスライスして各ＤＭＵＸ装置３１’〜３４’にそれぞ
れ２ビットのデジタルデータを送信する。

【００７５】（２）各ＤＭＵＸ装置３１’〜３４’は、
ＥＣＬバッファ１９，２０を介して、５０８ＭＨｚの基
本クロックを分周器１６２で１／２に分周した２５４Ｍ
ＨｚのクロックＣ２，Ｃ３を受け、これに同期してＡＤ
Ｃ２よりデータを得る。ＥＣＬバッファ１９，２０は、
ＡＤＣ２でのデータの遅れをキャンセルするためにクロ
ックＣ２，Ｃ３の位相を遅らせる働きがある。ＤＭＵＸ
装置３１’〜３４’の内部では、２つの１：８のＤＭＵ
Ｘをサイクルスチール的に並列に動作させ、１６：１の
デマルチプレクサと等価なＤＭＵＸ装置を構成してい
る。ＡＤＣ２からのデータは２５４ＭＨｚクロックの立
ち上りと立ち下がりで、それぞれ異なる内部の１：８Ｄ
ＭＵＸに取り込まれ、各ＤＭＵＸ装置３１’〜３４’そ
れぞれの出力段では２つの１：８ＤＭＵＸ合わせて合計
２ビット×８×２＝３２ビットのデータを２５４ＭＨｚ
／８＝３１．７５ＭＨｚ（約３２ＭＨｚとする）のサイ
クルタイムで演算制御処理部に対して出力することにな
る。４つのＤＭＵＸ装置３１’〜３４’を合計すると３
２ビット×４＝１２８ビットの情報を演算制御処理部へ
送ることになる。

【００７６】（３）各ＤＭＵＸ装置３１’〜３４’から
の出力は、コネクタＣＮ１〜ＣＮ４を介して、ドーター
ボードとして接続される演算制御処理ボードに送信され
る。高速クロックによって動作する部分をなるべく小さ
な領域に集めて実装するために、演算制御処理部はドー
ターボードとして別ボードに搭載されている。

【００７７】（４）演算制御処理ボードで処理された結
果は、合計１２８ビットの情報として、各コネクタＣＮ
５〜ＣＮ８を介して、３２ビットずつＭＵＸ装置６１’
〜６４’に入力される。これら３２ビット×４組の情報
は、各ＤＭＵＸ装置３１’〜３４’から出力された３２
ビット×４組の情報にそれぞれ対応する。

【００７８】（５）ＭＵＸ装置６１’〜６４’は、クロ
ック分配制御器１６”からの２５４ＭＨｚのクロックＣ
２，Ｃ３を直接受け、ＤＭＵＸ装置３１’〜３４’に対
してＥＣＬバッファ１９，２０の通過遅延分だけ早いタ
イミングで動作していることになる。

【００７９】（６）各ＭＵＸ装置６１’〜６４’は３２
ＭＨｚサイクル３２ビットのデータを再び５０８ＭＨｚ
サイクル２ビットのデータに変換しＤＡＣ７に送信す
る。各ＭＵＸ装置６１’〜６４’からのデータを合計す
ると８ビットとなり、ＤＡＣ７も８ビットのものを用い
ている。各ＭＵＸ装置６１’〜６４’は、ＤＭＵＸ装置
３１’〜３４’と同様に、それぞれ８：１ＭＵＸを２つ
ずつ内蔵して並列に動作させることにより等価的に１
６：１のＭＵＸ装置を構成している。これにより２５４
ＭＨｚのクロックを用いても、５０８ＭＨｚのサイクル
タイムが実現できる。

【００８０】（７）ＤＡＣ７へのクロックの供給は、図
７に示したように、ＭＵＸ装置６１’〜６４’の１つ
（例えばＭＵＸ装置６２’）をバッファとして用い（Ｍ
ＵＸの内部にクロックドライブ用のバッファ６２ａ，６
２ｂを内蔵する）、５０８ＭＨｚの最も位相の進んだク
ロックＣ４（ＡＤＣ２に与えたものと等価のもの）をバ
ッファ６２ａ，６２ｂを介してＤＡＣ７に供給するよう
にしている。これにより、ＭＵＸ装置６１’〜６４’で
のデータの遅れが、バッファ６２ａ，６２ｂを介するこ
とによりキャンセルされる。

【００８１】（８）リセット信号としては、ＤＭＵＸ装
置３１’〜３４’へはＥＣＬバッファ２１，２２を介し
てＤＭＵＸ装置３１’〜３４’へ供給されるクロックと
の間で位相を調整したＲＥＳ２信号及びＲＥＳ３信号
を、ＭＵＸ装置６１’〜６４’へはＭＵＸ装置６１’〜
６４’へのクロックとの間で適切な位相関係を有してい
るＲＥＳ０及びＲＥＳ１をクロック分配制御器１６”よ
り供給する。各リセット信号と各クロックとの位相関係
の調整はクロック分配制御器１６”内のリセット信号制
御回路１６１によって行う。リセット信号制御回路１６
１は、入力端子２３から入力されたリセット信号をクロ
ック分配制御器１６”の内部クロック（２５４ＭＨｚ）
で同期化して、外部へのリセット信号を生成する。

【００８２】（９）各ＤＭＵＸ装置３１’〜３４’及び
各ＭＵＸ装置６１’〜６４’は、入力されたリセット信
号とクロックとにより動作の初期化を行い、とくにＤＭ
ＵＸ装置３１’〜３４’で並列データを生成するタイミ
ングやＭＵＸ装置６１’〜６４’で並列データを受け取
るタイミングを規定する３２ＭＨｚのサイクルを生成す
るのにリセット信号とクロックとを用いる。例えば、リ
セット信号がアクティブ状態から非アクティブ状態に変
化した次のクロックピリオドの終わりの時点を、３２Ｍ
Ｈｚサイクルのクロックのステートの先頭として規定す
るようにすることにより、同期信号（ＯＳＹＮＣ）をＤ
ＭＵＸとＭＵＸとの間でやりとりする必要が無くなる。
すなわち、各ＤＭＵＸ装置３１’〜３４’及びＭＵＸ装
置６１’〜６４’が独立して内部的に自身に適合した同
期信号を生成できる訳である。

【００８３】上記（１）〜（９）に説明したように、本
実施例によれば、最も高い時刻精度が要求されるＡＤＣ
２とＤＡＣ７とへのクロックの供給と、それらからのデ
ータの入出力とを矛盾なく実現できる。またこの中で、
低速クロック部（約３２ＭＨｚ）である演算制御処理ボ
ードとのやりとりのパスはＴＴＬレベル等の一般的な信
号レベルを用いて行い、高速クロック部（５０８ＭＨ
ｚ、２５４ＭＨｚ）はＥＣＬレベル等の小振幅信号レベ
ルを用いて伝送しているので、信号の伝送を最も合理的
に行うことができる。

【００８４】本実施例のクロック分配制御器１６”及び
ＤＭＵＸ装置３１’〜３４’、ＭＵＸ装置６１’〜６
４’の各クロック入力段又は出力段にも、クロックの遅
れ時間やリセット信号の遅れ時間を調整するために、図
６に示した信号遅延調整回路を設けても良い。

【００８５】図８及び図９は、本実施例のサイクルスチ
ールタイプのＤＭＵＸ装置３１’〜３４’及びＭＵＸ装
置６１’〜６４’のそれぞれの内部構造を示す回路図で
ある。前述したように、ＤＭＵＸ装置３１’〜３４’
は、それぞれ１：８のＤＭＵＸ８０１，８０２が２個、
ＭＵＸ装置６１’〜６４’は８：１のＭＵＸ９０１，９
０２が２個内蔵されており、２個のＤＭＵＸ及び２個の
ＭＵＸがそれぞれ互いに位相の反転したクロックで駆動
されるように構成されている。このように構成すること
により、２５４ＭＨｚの基準クロックを用いて、変換の
実効周波数としては２倍の５０８ＭＨｚのものと等価な
性能が得られる。

【００８６】まず図８によりサイクルスチールタイプＤ
ＭＵＸ装置について説明する。２個の１：８のＤＭＵＸ
８０１，８０２のデータ入力端子ＤＩにはバッファ８０
８が接続されており、バッファ８０８を介して２ビット
で構成される直列デジタルデータがＡＤＣ２からＤＭＵ
Ｘ８０１，８０２に入力される。ＤＭＵＸ８０１のクロ
ック入力端子には、バッファ８１０が接続され、バッフ
ァ８１０にはバッファ８０９が接続されている。バッフ
ァ８０９にはＥＣＬバッファ１９若しくは２０又はＤＭ
ＵＸ装置３２’若しくは３３’を介して、クロック分配
制御器１６”から供給される基準クロックＣＬＫが入力
される。したがって、基準クロックＣＬＫは、バッファ
８０９，８１０を介してＤＭＵＸ８０１に入力される。
ＤＭＵＸ８０２のクロック入力端子には、反転バッファ
（インバータ）８１１が接続され、インバータ８１１に
はバッファ８０９が接続されている。したがって、基準
クロックＣＬＫは、バッファ８０９，インバータ８１１
を介してＤＭＵＸ８０２に入力される。

【００８７】ＤＭＵＸ８０１のリセット信号入力端子Ｉ
ＲＥＳにはバッファ８０６が接続されており、リセット
信号ＲＥＳ２又はＲＥＳ３（両者を包括的にＲＥＳと表
記する）がバッファ８０６を介してＤＭＵＸ８０１に入
力される。バッファ８０６の出力端子にはＤＭＵＸ８０
１と並列にゲートラッチ８０３のデータ入力端子Ｄが接
続されている。ゲートラッチ８０３のゲート信号入力端
子ＧにはＤＭＵＸ８０２と並列にインバータ８１１の出
力端子が接続されており、ゲートラッチ８０３の出力端
子ＱにはＤＭＵＸ８０２のリセット信号入力端子ＩＲＥ
Ｓが接続されている。したがって、ＤＭＵＸ８０２には
リセット信号ＲＥＳが、バッファ８０６とゲートラッチ
８０３とを介して、すなわち、基準クロックＣＬＫの立
下りに同期して、入力される。

【００８８】ＤＭＵＸ８０１，８０２の同期信号出力端
子ＯＳＹＮＣからは、それぞれ、並列データを同期して
出力する同期用クロックＯＳＹＮＣ−Ａ，ＯＳＹＮＣ−
Ｂが出力される。また、ＤＭＵＸ８０１，８０２のデー
タ出力端子ＤＯには、それぞれバッファ８０４，８０５
が接続され、バッファ８０４，８０５を介してそれぞれ
ＴＴＬレベルの出力信号ＯＵＴＰＵＴＤａｔａ−Ａ，
ＯＵＴＰＵＴＤａｔａ−Ｂが出力される。

【００８９】次にこのＤＭＵＸ装置の動作を説明する。
ＤＭＵＸ８０１，８０２は、２ビットで構成される直列
デジタルデータをバッファ８０８，８０９を介して、２
５４ＭＨｚのクロックに同期して取り込み、それぞれ１
６ビット（２ビット×８組）の並列データに変換し、２
５４ＭＨｚ／８＝３２ＭＨｚの同期用クロックＯＳＹＮ
Ｃ−Ａ又は同期用クロックＯＳＹＮＣ−Ｂに同期して出
力する。ＤＭＵＸ８０１は、基準クロックＣＬＫの立ち
上がりのタイミングに応答して入力データを内部に取り
込み並列データに変換する。一方、ＤＭＵＸ８０２は、
正転バッファ８０９とインバータ８１１を介してＤＭＵ
Ｘ８０１へのクロックとは反転した２５４ＭＨｚのクロ
ックが入力されており、基準クロックＣＬＫの立ち下が
りタイミングに応答して入力データを内部に取り込み並
列データに変換する。したがって、全体では５０８ＭＨ
ｚのクロックに同期して２ビットのデータを取り込み、
１６ビット×２組＝３２ビットの並列データを出力する
こととなり、２ビットのデータを１６組並列に出力する
１：１６のＤＭＵＸと等価の機能となる。各ＤＭＵＸ８
０１，８０２へのリセット信号ＲＥＳの入力は、ＤＭＵ
Ｘ８０１へは基準クロックＣＬＫの立ち上がりのタイミ
ングに同期したリセット信号ＲＥＳが入力され、ＤＭＵ
Ｘ８０１へは基準クロックの立ち下がりのタイミングに
同期したリセット信号ＲＥＳが入力される。すなわち、
ＤＭＵＸ８０２へのリセット信号ＲＥＳは、ＤＭＵＸ８
０１へのリセット信号ＲＥＳに対して１／２基準クロッ
ク周期（２ｎｓ）分遅れることになる。なお、ゲートラ
ッチＬＤ８０３はＧ入力が１レベルのときＤ入力に与え
られた論理レベルがそのままＱ出力に出力され、Ｇ入力
が１レベルから０レベルに立ち下がるタイミングでＤ入
力の論理がラッチされＱに出力され続け、Ｇ入力の論理
が０レベルの期間ラッチ状態が保持されるように働く。
本実施例では、ＤＭＵＸ８０２へのリセット信号ＲＥＳ
がＤＭＵＸ８０１へのリセット信号ＲＥＳよりも１／２
基準周期（２ｎｓ）遅れておりかつ入力クロックＣＬＫ
も反転しているため、ＤＭＵＸ８０２の動作全体が２ｎ
ｓ遅れた状態となり、必然的に同期用クロックＯＳＹＮ
Ｃ−Ｂも同期用クロックＯＳＹＮＣ−Ａに対して２ｎｓ
遅れて出力されることになる。

【００９０】以上により、ｆ／２の周波数（例えば２５
４ＭＨｚ）の基準クロックを外部より入力すれば、実質
その２倍の周波数ｆ（５０８ＭＨｚ）に同期したＤＭＵ
Ｘ装置が実現でき、クロックの分配やリセットの同期制
御が容易になる。

【００９１】次に、図９に示したサイクルスチールタイ
プＭＵＸ装置について説明する。

【００９２】２５４ＭＨｚの基準クロックに同期して動
作する２個の８：１のＭＵＸ９０１，９０２のデータ入
力端子ＤＩには、それぞれバッファ９０７，９０８が接
続されており、演算制御処理部からバッファ９０７，９
０８に入力されるそれぞれ演算処理のなされた１６ビッ
トの並列デジタルデータである入力データＩｎｐｕｔＤ
ａｔａ−Ａ，ＩｎｐｕｔＤａｔａ−Ｂが、それぞれ、
バッファ９０７，９０８を介してＭＵＸ９０１，９０２
に入力される。ＭＵＸ９０１のクロック入力端子には、
バッファ９１２が接続され、バッファ９１２にはバッフ
ァ９１１が接続されている。バッファ９１１にはクロッ
ク分配制御器１６”から直接又はＭＵＸ装置６２’若し
くは６３’を介して供給される周波数２５４ＭＨｚの基
準クロックＣＬＫが入力される。したがって、基準クロ
ックＣＬＫは、バッファ９１１，９１２を介してＭＵＸ
９０１に入力される。ＭＵＸ９０２のクロック入力端子
には、インバータ９１３が接続され、インバータ９１３
にはバッファ９１１が接続されている。したがって、基
準クロックＣＬＫは、バッファ９１１，インバータ９１
３を介してＭＵＸ９０２に入力される。

【００９３】ＭＵＸ９０１，９０２の同期信号入力端子
ＩＳＹＮＣには、基準クロック周波数の１／８の周波数
（３１．７５ＭＨｚ）の同期用クロックＯＳＹＮＣを発
生する同期クロック発生回路９０９の出力端子に接続さ
れている。

【００９４】ＭＵＸ８０１，８０２のデータ出力端子Ｄ
Ｏには、それぞれＤフリップフロップ（ＦＦ）９０３，
９０４のデータ入力端子Ｄが接続され、ＦＦ９０３のク
ロック入力端子にはインバータ９１３を介して基準クロ
ックが供給され、ＦＦ９０４のクロック入力端子にはイ
ンバータ９１２を介して基準クロックが供給される。Ｆ
Ｆ９０３の出力端子ＱはＭＵＸ９０５の入力端子の１つ
である入力端子Ａに接続され、ＦＦ９０４の出力端子Ｑ
はＭＵＸ９０５の他方の入力端子である入力端子Ｂに接
続されている。ＭＵＸ９０５の選択信号入力端子Ｓはイ
ンバータ９１４の出力端子に接続されており、インバー
タ９１４の入力端子はバッファ９１１の出力端子に接続
されている。ＭＵＸ９０５の出力端子Ｚはバッファ９０
６の入力端子に接続され、バッファ９０６の出力端子は
ＤＡＣ７（図７）の入力端子に接続されている。

【００９５】同期クロック発生回路９０９のクロック入
力端子はバッファ９１１の出力端子に接続されており、
リセット信号入力端子ＩＲＥＳはバッファ９１０の出力
端子に接続されている。

【００９６】次にこのＭＵＸ装置の動作を説明する。２
個の８：１のＭＵＸ９０１，９０２は、それぞれ２５４
ＭＨｚの基準クロックＣＬＫに同期して動作する。各Ｍ
ＵＸ９０１，９０２は、基準クロック周波数２５４ＭＨ
ｚの１／８の３１．７５ＭＨｚの周波数の同期クロック
ＯＳＹＮＣを同期クロック発生回路９０９から入力端子
ＩＳＹＮＣに受けて、同期クロックＯＳＹＮＣに同期し
て、それぞれ１６ビットの並列デジタルデータである入
力データＩｎｐｕｔＤａｔａ−Ａ，ＩｎｐｕｔＤａ
ｔａ−Ｂをバッファ９０７，９０８を介してラッチす
る。そして、各ＭＵＸ９０１，９０２は、ラッチした入
力データＩｎｐｕｔＤａｔａ−Ａ，ＩｎｐｕｔＤａ
ｔａ−Ｂを基準クロックＣＬＫに同期した２ビット×８
組の直列データに変換する。変換され各ＭＵＸ９０１，
９０２のデータ出力端子ＤＯより出力された直列データ
は、ＭＵＸ９０１側がＦＦ９０３へ、ＭＵＸ９０２側が
ＦＦ９０４に送られ、それらのＦＦでそれぞれ１／２基
本周期分（２ｎｓ）ずらした後次段のＭＵＸ９０５に送
られる。

【００９７】ＭＵＸ９０５は、選択信号入力端子Ｓに論
理レベル０の信号が印加されているとき入力端子Ａに印
加されている入力信号、すなわちＭＵＸ９０１からＦＦ
９０３を介して入力されたデータが出力端子Ｚに出力さ
れ、選択信号入力端子Ｓに論理レベル１の信号が印加さ
れているとき入力端子Ｂに印加されている入力信号、す
なわちＭＵＸ９０２からＦＦ９０４を介して入力された
データが出力端子Ｚに出力される。

【００９８】ＭＵＸ９０１は、バッファ９１１，９１２
を介して基準クロックＣＬＫが入力されるので、基準ク
ロックＣＬＫの立ち上がりのタイミングに同期してデー
タを出力し、ＭＵＸ９０２は、バッファ９１１及びイン
バータ９１３を介して基準クロックＣＬＫが入力される
ので、基準クロックＣＬＫの立ち下がりのタイミングに
同期してデータを出力する。また、ＦＦ９０３は、バッ
ファ９１１及びインバータ９１３を介して基準クロック
ＣＬＫが入力されるので、ＭＵＸ９０１へのクロックと
は位相の反転したクロックでトリガされ、ＦＦ９０４
は、バッファ９１１，９１２を介して基準クロックＣＬ
Ｋが入力されるので、ＭＵＸ９０２へのクロックとは位
相の反転したクロックでトリガされる。これらの条件か
ら、結果的に基準クロックＣＬＫが論理レベル１のとき
に応答してＭＵＸ９０１側のデータが出力データＯＵＴ
ＰＵＴＤａｔａとしてバッファ９０６から出力され、
基準クロックが論理レベル０のときに応答してＭＵＸ９
０２側のデータが出力データＯＵＴＰＵＴＤａｔａと
して出力されることとなり、実質的に５０８ＭＨｚの周
期で動作している２ビットを１組とした１：１６のＭＵ
Ｘ装置と等価の機能が実現できる。上述のごとく、本実
施例においてはＤＭＵＸ装置の場合と同様、実質５０８
ＭＨｚのマルチプレクサＭＵＸ装置を構成するために、
外部からは２５４ＭＨｚの基準クロックＣＬＫを入力す
ることで済むことであり、これにより外部でのクロック
分配やリセット信号ＲＥＳ及び同期用クロックＩＳＹＮ
Ｃ等の同期制御が容易になる。

【００９９】次に、本発明の信号処理装置を構成するＤ
ＭＵＸ装置及びＭＵＸ装置それぞれのリセット信号の生
成に関する実施の形態について説明する。この実施の形
態により生成された、基本クロックに同期したりセット
信号ＲＥＳにより、各ＭＵＸ装置及びＤＭＵＸ装置が、
外部同期用クロックＯＳＹＮＣによる同期処理を必要と
せず、自律的に同期信号を生成して動作する。

【０１００】図８に示すように、本来ＤＭＵＸ装置に
は、データを並列に展開したとき、その並列度の分だけ
クロック周期を引き延ばした同期用クロックＯＳＹＮＣ
を生成し、それに同期させて並列データを生成する機能
を有する。たとえば、１：８のＤＭＵＸ装置の場合、２
５４ＭＨｚの基本クロックに同期して直列データを入力
して８組の並列データに変換するとすれば、２５４／８
＝３１．７５ＭＨｚの同期用クロックＯＳＹＮＣを生成
する機能を有する。本実施の形態では、同期用クロック
ＯＳＹＮＣが何番目の基本クロックからスタートするか
を、外部から送られて来る基本クロックに同期したりセ
ット信号を用いて決定する。それと同等の機能は図９に
示したＭＵＸ装置の内部にも用意（同期クロック発生回
路９０９がそれに相当する）されているが、本実施の形
態においては、外部からクロック分配制御器等を用いて
統結的に管理された基本クロックとリセット信号とによ
り初期状態で各ＤＭＵＸ装置及びＭＵＸ装置を一斉に同
期させて、互いに矛盾なく動作させ、クロック及び同期
信号の遅延管理や、それに伴う全体的遅延の増加を抑え
込むことが出来る。

【０１０１】同期クロックＯＳＹＮＣは、前述したよう
に、ＤＭＵＸ装置，ＭＵＸ装置で並列化されたデータを
入出力するタイミングを決定するクロックであり、基本
的に１：ｎのＤＭＵＸ装置，ｎ：１のＭＵＸ装置では基
本クロック周波数の１／ｎの周波数となる。なお、基本
クロックとはＤＭＵＸ装置，ＭＵＸ装置において直列デ
ータの入出力タイミング（サンプリングタイム等）を決
定するクロックのことである。すなわち、ＤＭＵＸ装置
では、基本クロックに同期して直列入力されたデータ列
をシフトレジスタ等を用いて同期用クロックＯＳＹＮＣ
の周期単位（１：ｎのＤＭＵＸ装置においてはｎ個分の
直列データ）で並列化して出力する。また、ＭＵＸ装置
では、同期用クロックＯＳＹＮＣに同期して入力された
ｎ個の並列データを１度ラッチし、ｎ個から１個のデー
タを選択し、基本クロックに同期して選択した並列デー
タを順次出力し、直列データ化する。

【０１０２】図１０は、本実施の形態のリセット信号発
生部分のみの回路図である。本実施の形態においては、
基本クロックＣＬＫとそれに同期したリセット信号ＲＥ
Ｓを、中央の同期クロック発生回路１００１からＤＭＵ
Ｘ装置１００２（リセット信号発生部分のみを図示して
いる）とＭＵＸ装置１００３（リセット信号発生部分の
みを図示している）とにそれぞれ送り、各ＤＭＵＸ装置
１００２及びＭＵＸ装置１００３が個別に同期用クロッ
クＯＳＹＮＣを発生させるものである。

【０１０３】図１０の（１）において、同期クロック発
生回路１００１の基本クロック出力端子ＣＬＫ０にはバ
ッファ１００４の入力端子が接続されており、バッファ
１００４の出力端子はＤＭＵＸ装置１００２のクロック
入力端子ＩＣＬＫが接続されている。同期クロック発生
回路１００１のリセット信号出力端子ＲＥＳ０にはバッ
ファ１００５の入力端子が接続されており、バッファ１
００５の出力端子はＤＭＵＸ装置１００２のリセット信
号入力端子ＩＲＥＳが接続されている。また、同期クロ
ック発生回路１００１の基本クロック出力端子ＣＬＫ１
はＭＵＸ装置１００３のクロック入力端子ＩＣＬＫが接
続されており、同期クロック発生回路１００１のリセッ
ト信号出力端子ＲＥＳ１はＭＵＸ装置１００３のリセッ
ト信号入力端子ＩＲＥＳが接続されている。

【０１０４】ＤＭＵＸ装置１００２の内部においては、
クロック入力端子ＩＣＬＫは同期クロック生成ロジック
１００９のクロック入力端子とＦＦ１００６，１００７
のクロック入力端子に接続されている。また、リセット
信号入力端子ＩＲＥＳはＦＦ１００６のデータ入力端子
Ｄに接続されている。ＦＦ１００６の出力端子ＱはＮＯ
Ｒゲート１００８の一方の入力端子に、ＦＦ１００６の
反転出力端子ＱバーはＦＦ１００７のデータ入力端子Ｄ
に接続されている。ＦＦ１００７の出力端子ＱはＮＯＲ
ゲート１００８の他方の入力端子に接続されている。Ｎ
ＯＲゲート１００８の出力端子は同期クロック生成ロジ
ック１００９のリセット信号入力端子ＲＥＳに接続さ
れ、また、ＤＭＵＸ装置１００２内の他の構成要素にス
タートリッセット信号ＳＴＡＲＴＲＥＳを供給する。

【０１０５】ＭＵＸ装置１００３の内部においては、ク
ロック入力端子ＩＣＬＫは同期クロック生成ロジック１
０１３のクロック入力端子とＦＦ１０１０，１０１１の
クロック入力端子に接続されている。また、リセット信
号入力端子ＩＲＥＳはＦＦ１０１０のデータ入力端子Ｄ
に接続されている。ＦＦ１０１０の出力端子ＱはＮＯＲ
ゲート１０１２の一方の入力端子に、ＦＦ１０１０の反
転出力端子ＱバーはＦＦ１０１１のデータ入力端子Ｄに
接続されている。ＦＦ１０１１の出力端子ＱはＮＯＲゲ
ート１０１２の他方の入力端子に接続されている。ＮＯ
Ｒゲート１０１２の出力端子は同期クロック生成ロジッ
ク１０１３のリセット信号入力端子ＲＥＳに接続され、
また、ＭＵＸ装置１００３内の他の構成要素にスタート
リッセット信号ＳＴＡＲＴＲＥＳ’を供給する。

【０１０６】次に本実施の形態の動作を説明する。本実
施の形態においては、基本クロックＣＬＫに同期したリ
セット信号ＲＥＳ（正論理）がアクティブレベルから非
アクティブレベルに遷移する入力タイミングを用いて、
ＦＦ１００６，１００７，１００１０，１０１１及びＮ
ＯＲゲート１００８，１０１２によりスタートリッセッ
ト信号ＳＴＡＲＴＲＥＳ，ＳＴＡＲＴＲＥＳ’を生成す
る。すなわち、基本クロックＣＬＫに同期したリセット
信号ＲＥＳの入力タイミング（本実施の形態の場合アク
ティブレベルから非アクティブレベルへ変化するタイミ
ング）をＦＦ１００６，１０１０で捉え、その出力の反
転を次のＦＦ１００７，１０１１でシフトして、ＦＦ１
００７，１０１１の出力とＦＦ１００６，１０１０の出
力とをＮＯＲゲート１００８，１０１２で論理和をとり
スタートリッセット信号ＳＴＡＲＴＲＥＳ，ＳＴＡＲＴ
ＲＥＳ’（正論理）を生成する。この動作を示すタイミ
ングチャートを図１０の（２）に示す。なお、リセット
信号ＲＥＳの入力タイミングはリセット信号ＲＥＳが非
アクティブレベルからアクティブレベルに遷移するタイ
ミングを用いても良い。この場合、ＮＯＲゲート１００
８，１０１２の代わりにＡＮＤゲートを用いれば同様に
スタートリッセット信号ＳＴＡＲＴＲＥＳ，ＳＴＡＲＴ
ＲＥＳ’を生成できる。このスタートリッセット信号Ｓ
ＴＡＲＴＲＥＳ，ＳＴＡＲＴＲＥＳ’によって同期用ク
ロックＯＳＹＮＣのクロックサイクルフェーズの先頭を
決めて、同期クロック生成ロジック１００９，１０１３
で同期用クロックＯＳＹＮＣの位相を固定する。これに
より、各ＤＭＵＸ装置１００２及びＭＵＸ装置１００３
が独立に同期クロックを生成できるため、従来のよう
に、ＤＭＵＸ装置とＭＵＸ装置との間で同期クロック等
のやり取り（例えばＤＭＵＸ装置からの同期用クロック
ＯＳＹＮＣを、ＭＵＸ装置の同期信号入力端子ＩＳＹＮ
Ｃで受信すること）を行わなくても良くなり、それらの
信号の遅延管理やそれに伴うＭＵＸ装置１００３やＤＡ
Ｃ等の最終段へ供給する基本クロックの遅延段数増加を
最小限に抑え込むことが出来る。

【０１０７】例えば、ＭＵＸ装置１００３では、従来外
部（ここではＤＭＵＸ装置１００２）から得ていた同期
クロックの代わりに自身の内部でクロックに同期したリ
セット信号ＩＲＥＳの入力タイミングに応答して生成し
た同期クロック（内部同期用クロックＯＳＹＮＣ）を用
いて変換処理を行う。一方、同様のリセットの入力タイ
ミングで対応するＤＭＵＸ装置の内部の同期クロックも
決定し、その同期クロックに同期してＤＭＵＸ装置から
並列データを出力するようにすれば、結果的にＤＭＵＸ
装置，ＭＵＸ装置間を互いに外部同期クロック（ＯＳＹ
ＮＣ，ＩＳＹＮＣ）で結合して同期処理を行ったのと等
価の機能が得られることになる。

【０１０８】さらに、この実施の形態では、ＤＭＵＸ装
置１００２への同期クロック発生回路１００１からのク
ロック出力端子ＣＬＫ０及びリセット信号出力端子ＲＥ
Ｓ０から出力されるクロック及びリセット信号は、それ
ぞれバッファ１００４，１００５を介してＤＭＵＸ装置
のクロック入力端子ＩＣＬＫ，リセット信号入力端子Ｉ
ＲＥＳに入力されている。同期クロック発生回路１００
１から直接クロック及びリセット信号ＲＥＳ１がクロッ
ク入力端子ＩＣＬＫ，リセット信号入力端子ＩＲＥＳに
与えられているＭＵＸ装置１００３に比べると、ＤＭＵ
Ｘ装置１００２側の方がバッファ１００４，１００５の
遅延分だけわずかに遅れている。この様に、ＭＵＸ装置
１００３又はＤＭＵＸ装置１００２のどちらかを他方よ
りも適当なわずかな時間早いタイミングで動作させた
り、ＭＵＸ装置１００３又はＤＭＵＸ装置１００２へ供
給する基準クロックのゲート通過段数を少なくして安定
動作させたい場合などは、本実施の形態のクロックの供
給方式が有利である。従来のクロックの供給方式では、
同期用クロックＯＳＹＮＣをＤＭＵＸ装置からＭＵＸ装
置へ送ると共に、ＤＭＵＸ装置内の同期用クロックＯＳ
ＹＮ等の遅延時間をキャンセルするために、基本クロッ
ク信号も一度ＤＭＵＸ装置を通過させ遅延させたものを
同期用クロックＯＳＹＮＣと共にＭＵＸ装置側へ送る方
式が一般的である。この様に従来の方式では、ＭＵＸ装
置又はＤＭＵＸ装置のいずれか一方が、一方的に遅延し
た、絶対的な時刻管理の点からみると不安定なクロック
により動作する方式となってしまっているのに対し、本
実施の形態の方式はクロックの絶対的な遅延を小さく抑
え込めるため高精度な時刻制度が得られる。

【０１０９】また、上記本実施の形態の方式と、図８，
９に示したサイクルスチール方式のＭＵＸ装置，ＤＭＵ
Ｘ装置とを組み合わせることにより、より高い周波数域
までクロックやリセットの分配処理が容易に実現できる
ことになり、全体として従来の信号処理装置より高い性
能（約２倍）を引きだすことが可能となる。

【０１１０】

【発明の効果】本発明によれば以下の効果がある。

【０１１１】（１）外部からｆ／２の周波数のクロック
を入力して、周波数ｆのクロックに同期したのと等価な
ＤＭＵＸ装置を提供でき、外部クロック配線の遅延管理
が容易にできる。

【０１１２】（２）外部からｆ／２の周波数のクロック
を入力して、周波数ｆのクロックに同期したのと等価な
ＭＵＸ装置を提供でき、外部クロック配線の遅延管理が
容易にできる。

【０１１３】（３）各ＤＭＵＸ装置及びＭＵＸ装置に基
本クロックに同期したりセット信号に応答して変換を開
始するタイミングを決定する機能をそれぞれ備えること
により、ＤＭＵＸ装置とＭＵＸ装置との間で同期クロッ
クのやり取りを行わなくて済み、その配線や遅延管理を
行う必要が無くなる。

【０１１４】（４）統括的にクロック及びリセット信号
の生成を行う手段を設けることにより、各ＤＭＵＸ装置
及びＭＵＸ装置へのクロック及びリセット信号の分配と
遅延管理が容易にできる。

【０１１５】（５）各ＤＭＵＸ装置とＭＵＸ装置のクロ
ック及びリセット信号の入力段又は出力段に遅延調整回
路を設けることにより、各ＤＭＵＸ装置とＭＵＸ装置の
クロック入力間や、クロックとリセット信号間の相対的
な遅延管理が容易にできる。

【０１１６】（６）外部への出力手段に対する出力のタ
イミングを決定するクロックを通過してきたゲート段数
又はＬＳＩ段数を減らすことによりクロックのゆらぎを
少なくし、クロックの時刻精度を高めることができる。

【図面の簡単な説明】

【図１】本発明の信号処理装置の一実施の形態の構成を
示すブロック図である。

【図２】図１の信号処理装置を用いて信号処理する対象
の１つである電子雲の情報信号の波形を示す図である。

【図３】図１の信号処理装置のＤＭＵＸ装置とＭＵＸ装
置部分の第一の実施例の構成を示すブロック図である。

【図４】図１の信号処理装置のＤＭＵＸ装置とＭＵＸ装
置部分の第二の実施例の構成を示すブロック図である。

【図５】図１の信号処理装置のＤＭＵＸ装置とＭＵＸ装
置部分の第三の実施例の構成を示すブロック図である。

【図６】図５の実施例の各ＤＭＵＸ装置又はＭＵＸ装置
の入力段又は出力段に設けられる遅延時間調整回路の構
成を示す回路図である。

【図７】図１の信号処理装置のＤＭＵＸ装置とＭＵＸ装
置部分の第四の実施例の構成を示すブロック図である。

【図８】図７の信号処理装置のＤＭＵＸ装置の１つの具
体的構成を示す回路図である。

【図９】図７の信号処理装置のＭＵＸ装置の１つの具体
的構成を示す回路図である。

【図１０】本発明の信号処理装置を構成するＤＭＵＸ装
置及びＭＵＸ装置それぞれのリセット信号の生成に関す
る一実施の形態のリセット信号生成部分のみの回路図で
ある。

【符号の説明】

２ＡＤＣ３，３１，３１’，３２，３２’，３３，３３’，３
４，３４’，１００２ＤＭＵＸ装置４，５主メモリシステム６，６１，６１’，６２，６２’，６３，６３’，６
４，６４’，１００３ＭＵＸ装置７ＤＡＣ１６，１６’，１６” クロック分配制御器１７，１８，１９，２０，２１，２２，６２ａ，６２
ｂ，６０２，６０３，６０４，６０５，８０４，８０
５，８０６，８０８，８０９，８１０，８１１，９０
６，９０７，９０８，９１０，９１１，９１２，９１
３，９１４，１００４，１００５バッファ１６１リセット信号制御回路１６２分周器６０１，９０１，９０２，９０５ＭＵＸ８０１，８０２ＤＭＵＸ８０３ゲートラッチ９０３，９０４，１００６，１００７，１０１０，１０
１１ＦＦ９０９，１００１同期クロック発生回路１００８，１０１２ＮＯＲゲート１００９，１０１３同期クロック生成ロジック

Claims

【特許請求の範囲】

【請求項１】周波数ｆ（ｆは正の実数）のクロックに
同期して入力される少なくとも１ビットで構成される直
列データの各ビットをｎ（ｎは２以上の自然数）周期分
まとめてｎ個の並列データに変換し、該並列データを周
波数ｆ／ｎの同期クロックに同期して出力するデマルチ
プレクサ装置において、外部から入力された周波数ｆ／２の基準クロックと同一
の周波数で互いに反転した位相を有する第一及び第二の
クロックを生成するクロック生成手段と、前記第一のクロックに同期して動作し、前記直列データ
をｎ／２周期分まとめて、ｎ／２個の並列データに変換
する第一のデマルチプレクサと、前記第二のクロックに同期して動作し、前記直列データ
をｎ／２周期分まとめて、ｎ／２個の並列データに変換
する第二のデマルチプレクサとを備えたことを特徴とす
るデマルチプレクサ装置。
【請求項２】周波数ｆのクロックに同期して入力され
る少なくとも１ビットで構成される直列データをｎ周期
分まとめてｎ個の並列データに変換し、該並列データを
周波数ｆ／ｎの同期クロックに同期して出力するデマル
チプレクサ装置において、外部から入力された周波数ｆ／２の基準クロックの立ち
上り時に同期して前記直列データを取り込み、該直列デ
ータをｎ／２周期分まとめてｎ／２個の並列データに変
換する第一のデマルチプレクサと、前記基準クロックの立ち下り時に同期して前記直列デー
タを取り込み、該直列データをｎ／２周期分まとめてｎ
／２個の並列データに変換する第二のデマルチプレクサ
とを備えたことを特徴とするデマルチプレクサ装置。
【請求項３】周波数ｆ／ｎの同期クロックに同期して
入力されるｎ個の並列データを少なくとも１組取り込
み、構成されるビット数のｎ倍の周期の直列データに変
換し、該直列データを周波数ｆのクロックに同期して出
力するマルチプレクサ装置において、外部から入力された周波数ｆ／２の基準クロックと同一
の周波数で互いに反転した位相を有する第一及び第二の
クロックを生成するクロック生成手段と、ｎ／２個の前記並列データを直列データに変換して、該
直列データを前記第一のクロックに同期して出力する第
一のマルチプレクサと、残りのｎ／２個の前記並列データを直列データに変換し
て、該直列データを前記第二のクロックに同期して出力
する第二のマルチプレクサと、前記基準クロックの論理レベルに応じて前記第一及び第
二のマルチプレクサの出力のいずれか一方を選択して出
力する出力手段とを備えたことを特徴とするマルチプレ
クサ装置。
【請求項４】周波数ｆ／ｎの同期クロックに同期して
入力されるｎ個の並列データを少なくとも１組取り込
み、構成されるビット数のｎ倍の周期の直列データに変
換し、該直列データを周波数ｆのクロックに同期して出
力するマルチプレクサ装置において、外部から入力された周波数ｆ／２の基準クロックの立ち
上り時に同期して前記並列データを取り込み、該並列デ
ータを直列データに変換する第一のマルチプレクサと、前記基準クロックの立ち下り時に同期して前記並列デー
タを取り込み、該並列データを直列データに変換する第
二のマルチプレクサとを備えたことを特徴とするマルチ
プレクサ装置。
【請求項５】周波数ｆのクロックに同期して入力され
る第一の直列データを周波数ｆ／ｎのクロックに同期し
たｎ個の並列データに変換するデマルチプレクサ装置
と、該デマルチプレクサ装置から出力される前記並列デ
ータを処理するデータ処理部と、該データ処理部により
処理されて出力される並列データを周波数ｆのクロック
に同期した第二の直列データに変換するマルチプレクサ
装置とを備えた信号処理装置において、前記周波数ｆのクロックと等価なクロックと、該クロッ
クに同期した、前記デマルチプレクサ装置及び前記マル
チプレクサ装置の変換動作開始時刻を決定するためのリ
セット信号とを前記デマルチプレクサ装置及び前記マル
チプレクサ装置にそれぞれ供給する供給手段を設けたこ
とを特徴とする信号処理装置。
【請求項６】周波数ｆのクロックに同期して入力され
る第一の直列データを周波数ｆ／ｎのクロックに同期し
たｎ個の並列データに変換するデマルチプレクサ装置
と、該デマルチプレクサ装置から出力される前記並列デ
ータを処理するデータ処理部と、該データ処理部により
処理されて出力される並列データを周波数ｆのクロック
に同期した第二の直列データに変換するマルチプレクサ
装置とを備えた信号処理装置において、前記デマルチプレクサ装置の出力段又は前記マルチプレ
クサ装置の入力段若しくは出力段又は前記デマルチプレ
クサ装置若しくは前記マルチプレクサ装置のリセット信
号の入力段若しくは出力段にそれらの入力クロック若し
くは出力クロック又はリセット信号の遅延時間を調整す
る遅延時間調整手段を設けたことを特徴とする信号処理
装置。
【請求項７】請求項６記載の信号処理装置において、前記デマルチプレクサ装置に前記周波数ｆのクロックに
同期して前記第一の直列データを入力させる入力手段
と、前記マルチプレクサ装置から出力される前記第二の直列
データを前記信号処理装置の外部に出力する出力手段と
を更に備え、前記遅延時間調整手段が、前記デマルチプレクサ装置に
供給される第一のクロックを、前記入力手段に供給され
る第二のクロックに対する入力データの遅れを補償する
時間分遅延させる第一の遅延手段と、前記出力手段に供
給される第三のクロックを、前記マルチプレクサ装置に
供給される第四のクロックに対する出力データの遅れを
補償する時間分遅延させる第二の遅延手段とを備えたこ
とを特徴とする信号処理装置。