KR101910252B1 - 지연 고정 전원 공급 레귤레이터의 제조 방법 및 그 장치 - Google Patents
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Abstract
전압 레귤레이터는 복수의 지연 소자들을 갖는 지연 체인과, 상기 지연 체인의 다수의 노드들에 연결되어, 상기 지연 체인의 추정 지연을 나타내는 제 1 이진수를 제공하는 온도계-이진 인코더, 및 상기 온도계-이진 인코더에 연결되어 상기 이진수를 수신하는 래치를 포함한다. 또한, 상기 전압 레귤레이터는 상기 제 1 이진수와 목표 지연을 나타내는 제 2 이진수 간의 차이를 나타내는 제어 신호를 제공하는 신호 처리 회로, 및 상기 신호 처리 회로에 연결되어, 상기 처리 회로로부터의 상기 제어 신호에 기반한 출력 전압을 제공하는 전압 제어 회로를 포함한다.
Description
본 발명은 전원 공급 조정 및 제어에 관한 것으로, 더욱 상세하게는, 디지털 논리 제품에서 최적의 성능 및 효율 균형을 구현하기 위한 전압 공급 조정에 관한 것이다.
디지털 회로에서, 최대 동작 클럭 속도는 일반적으로 조합 논리의 최대 경로 지연, 라우팅(routing)의 RC 지연시간, 플립플롭의 셋업 및 유지 시간, 그리고 플립플롭에 공급되는 클럭의 클럭 스큐(clock skew)에 의해 제한된다. 그러나, 게이트 지연은 특정 설계하에서 공정의 변화 또는 작동 조건에 의하여 변경될 수 있다. 따라서, 특정 설계에 기반하여 제조되는 장치들은 그 성능에서 큰 편차를 보일 수 있다. 디지털 설계자들은 설계가 완성되고 라우팅된 후에, 타이밍 처리에 충분한 시간을 소요한다. 그들은 RC 추출 모델과, 공정, 전압, 및 온도(Process, Voltage and Temperature, PVT) 코너들을 이용하여 타이밍을 분석하며, 이에 따라 분석 결과가 최악의 PVT 코너일 때 플립플롭들이 예상된 데이터를 래치하는 것을 보장하도록 설계한다. 이와 같이, 회로 설계에서 장치 성능 편차로 인한 문제들을 해결하기 위해 큰 노력들이 필요한 것을 알 수 있다. 따라서, 장치 성능 편차의 개선된 관리 방식이 크게 요구된다.
본 발명의 실시예들은 공정 편차 및 작동 조건 등으로 인해 발생하는 장치 매개변수들의 편차에도 불구하고, 조합 논리 및 플립플롭을 갖는 회로를 통해 고정 지연을 유지하기 위하여 공급 전압을 조절할 수 있는 방법 및 장치에 관한 것이다.
일부 실시예들에서, 상기 장치는 조합 논리의 초기 체인의 목표 게이트 지연과, 라우팅된 자동 배치 및 배선(Auto Place and Route, APR) 논리의 일부인 플립플롭에 비례하는 조정된 출력 전압을 제공한다. 조합 논리 및 플립플롭의 내부 체인은 실제 회로를 대표하도록 선택된다. 레귤레이터의 제어 루프는 동일한 레귤레이터에 의해 제공되는 고정 지연을 유지하기 위해, 조합 논리와 플립플롭을 갖는 기준 회로를 통해 공급 전압을 조절한다. 일부 실시예들에서, 디지털 설계자는 타이밍 분석시 최악 공급 전압을 고려할 필요가 없으나, 대신 최대 전압을 최악 온도 및 공정 코너와 병용할 수 있다. 많은 장점들이 본 발명의 실시예들에 의하여 제공될 수 있다. 예를 들면, 게이트 영역 및 파워 소비는 더 이상 고려될 필요가 없는 저전압 코너에 의하여 절감될 수 있다. 또한, 빠른 코너 동작을 위하여 상기 회로는 자동적으로 공급 전압을 감소시켜 전압 소비를 줄일 수 있다.
본 발명의 일부 실시예들에 따르면, 전압 레귤레이터는 복수의 지연 소자들을 갖는 지연 체인, 상기 지연 체인의 다수의 노드들에 연결되며 상기 지연 체인의 추정 지연을 나타내는 제1 이진수를 제공하는 온도계-이진 인코더, 및 상기 온도계-이진 인코더에 연결되어 상기 이진수를 수신하는 래치를 포함한다. 또한, 상기 전압 레귤레이터는 상기 제1 이진수와 목표 지연을 나타내는 제2 이진수 간의 차이를 나타내는 제어 신호를 제공하는 신호 처리 회로, 및 상기 신호 처리 회로에 연결되어, 상기 처리 회로로부터의 상기 제어 신호에 기반한 출력 전압을 제공하는 전압 제어 회로를 포함한다.
본 발명의 일부 실시예들에 따르면, 전압 레귤레이터는 복수의 지연 논리 신호들을 온도계 코드로서 제공하는 연속 지연 체인들을 포함하며, 전압 레귤레이터의 출력 전압을 자신의 공급 전압으로서 수신하는 연속 지연 체인을 갖는다. 또한, 상기 전압 레귤레이터는 상기 온도계 코드를 래치하기 위해 해당 복수의 지연 소자들에 연결된 복수의 래치들을 갖는다. 제 1 타이밍 제어 클럭은 상기 연속 지연 체인의 입력단에 연결되고, 제 2 타이밍 제어 클럭은 상기 복수의 래치들에 연결되어 상기 온도계 코드의 래치 시간을 결정한다. 온도계-이진 인코더는 상기 복수의 래치들에 연결되어, 상기 연속 지연 체인의 추정 지연을 나타내는 제 1 이진수를 제공한다. 또한, 상기 전압 레귤레이터는 상기 제 1 이진수와 목표 지연을 나타내는 제 2 이진수 간의 차이를 나타내는 디지털 제어 신호를 제공하는 신호 처리 회로를 갖는다. 전압 제어 회로는 상기 신호 처리 회로에 연결되어, 상기 지연 체인의 상기 추정 지연이 상기 목표 지연에 일치하도록, 상기 처리 회로로부터의 상기 디지털 제어 신호에 기반한 상기 출력 전압을 조절한다. 상기 목표 지연을 나타내는 상기 제 2 이진수는 상기 제 1 타이밍 제어 클럭과 상기 제 2 타이밍 제어 클럭 간의 타이밍 차이를 기반으로 결정된다.
상기 전압 레귤레이터의 실시예에서, 상기 온도계-이진 인코더는 상기 지연 체인의 다수의 노드들로부터 온도계 코드 신호를 수신하고, 상기 제 1 이진수를 나타내는 복수의 비트들을 포함하는 디지털 신호를 제공한다.
일 실시예에서, 상기 신호 처리 회로는 상기 제 1 이진수와 상기 목표 지연을 나타내는 상기 제 2 이진수 간의 차이를 나타내는 에러 신호를 제공하는 디지털 감산 회로, 상기 디지털 감산 회로에 연결되어 상기 에러 신호를 증폭하는 디지털 이득 회로, 및 상기 디지털 이득 회로에 연결되어 상기 전압 레귤레이터에 루프 안정성 제공하도록 구성되며, 상기 제어 신호를 제공하는 디지털 루프 필터를 포함한다.
일 실시예에서, 상기 지연 소자들은 각각 인버터를 포함한다. 다른 실시예에서는, 상기 지연 소자들은 각각 버퍼 회로를 포함할 수 있다.
일 실시예에서, 상기 출력 전압은 상기 복수의 지연 소자들 각각에 연결된다.
일 실시예에서, 상기 전압 제어 회로는 PWM(Pulse Width Modulation) 제어 회로를 포함한다.
일 실시예에서, 상기 전압 제어 회로는 LDO(low-dropout) 회로를 포함한다.
일 실시예에서, 상기 LDO 회로는 디지털-아날로그 변환기(digital-to-analog converter, DAC), 비교기, 및 제1 및 제2 트랜지스터를 포함한다.
일 실시예에서, 상기 전압 제어 회로는 상기 디지털 제어 신호에 의해 결정되는 시간 지연을 제공하는 프로그래머블 디지털 버퍼 체인을 통해, 시간 지연에 의해 결정되는 펄스 폭을 갖는 제어 펄스를 생성하는 디지털 논리 회로를 포함한다. 상기 프로그래머블 디지털 버퍼 체인은 복수의 스테이지들 포함하며, 각 스테이지는 하나 이상의 지연 소자들을 가지고, 각 스테이지는 상기 디지털 제어 신호의 각 비트에 대응하여 바이패스된다.
본 발명의 일부 실시예들에 따르면, 회로망의 전원 공급 전압을 제어하는 전압 레귤레이터는 상기 회로망과 관련된 추정 지연을 나타내는 디지털 이진 값을 생성하기 위한 지연 추적 회로, 및 상기 지연 추적 회로에 연결된 전압 조정 회로를 포함한다. 상기 전압 조정 회로는 상기 디지털 이진 값을 목표 값과 비교하고, 비교 결과에 근거하여 상기 공급 전압을 조절한다.
본 발명의 일부 실시예들에 따르면, 회로망의 전원 공급 전압을 제어하는 전압 레귤레이터는 지연 추적 회로 및 상기 지연 추적 회로에 연결된 전압 조정 회로를 포함한다. 상기 지연 추적 회로는, 복수의 지연 논리 신호들을 온도계 코드로서 제공하는 연속 지연 체인을 포함하며, 상기 연속 지연 체인은 전압 레귤레이터의 출력 전압을 공급 전압으로서 수신할 수 있다.
또한, 상기 지연 추적 회로는 상기 온도계 코드를 상기 연속 지연 체인의 추정 지연을 나타내는 제 1 이진수로 변환하는 온도계-이진 인코더를 포함한다. 상기 전압 조정 회로는 상기 제 1 이진수와 목표 지연을 나타내는 제2 이진수 간의 차이를 나타내는 디지털 제어 신호를 제공하는 신호 처리 회로를 포함한다. 또한, 상기 전압 조정 회로는, 상기 신호 처리 회로에 연결되며 상기 출력 전압을 조절하여 상기 처리 회로로부터의 상기 디지털 제어 신호에 기반한 상기 연속 지연 체인의 지연을 변화시키되, 상기 지연 체인의 상기 지연이 상기 목표 지연에 일치되도록 하는 전압 제어 회로를 포함한다.
일부 실시예들에서, 전압 레귤레이터는 상기 온도계 코드를 래치하기 위해 해당 복수의 지연 소자들에 연결된 복수의 래치들, 상기 연속 지연 체인의 입력단에 연결된 제1 타이밍 제어 클럭, 및 상기 복수의 래치들에 연결되어 상기 온도계 코드의 래치 시간을 결정하는 제2 타이밍 제어 클럭 또한 포함한다. 상기 온도계-이진 인코더는 상기 복수의 래치들에 연결되어 상기 지연 체인의 추정 지연을 나타내는 상기 제 1 이진수를 제공한다. 상기 목표 지연을 나타내는 상기 제 2 이진수는 상기 제 1 타이밍 제어 클럭과 상기 제 2 타이밍 제어 클럭 간의 타이밍 차이를 기반으로 결정된다.
상기 전압 레귤레이터의 실시예에서, 상기 지연 추적 회로는 복수의 지연 소자들을 갖는 지연 체인과, 상기 지연 체인의 다수의 노드들에 연결되어 상기 지연 체인의 추정 지연을 나타내는 제 1 이진수를 제공하는 온도계-이진 인코더, 및 상기 온도계-이진 인코더에 연결되어 상기 이진수를 수신하는 래치를 포함한다.
일 실시예에서, 상기 온도계-이진 인코더는 상기 지연 체인의 다수의 노드들로부터 상기 온도계 코드 신호를 수신하고, 상기 제 1 이진수를 나타내는 복수의 비트들을 포함하는 디지털 신호를 제공한다.
일 실시예에서, 상기 출력 전압은 상기 복수의 지연 소자들 각각에 연결된다.
일 실시예에서, 상기 지연 소자들은 각각 인버터 또는 버퍼 회로를 포함한다.
일 실시예에서, 상기 전압 조정 회로는, 상기 제 1 이진수와 목표 지연을 나타내는 제 2 이진수 간의 차이를 나타내는 제어 신호를 제공하는 신호 처리 회로, 및 상기 신호 처리 회로에 연결되어 상기 처리 회로로부터의 상기 제어 신호에 기반한 출력 전압을 제공하는 전압 제어 회로를 포함한다.
일 실시예에서, 상기 신호 처리 회로는 상기 제 1 이진수와 상기 목표 지연을 나타내는 상기 제 2 이진수 간의 차이를 나타내는 에러 신호를 제공하는 디지털 감산 회로, 상기 디지털 감산 회로에 연결되어, 상기 에러 신호를 증폭하는 디지털 이득 회로, 및 상기 디지털 이득 회로에 연결되어 상기 전압 레귤레이터에 루프 안정성 제공하도록 구성되며, 상기 제어 신호를 제공하는 디지털 루프 필터를 포함한다.
일 실시예에서, 상기 지연 소자들은 각각 인버터를 포함한다. 다른 실시예에서, 상기 지연 소자들은 각각 버퍼 회로를 포함할 수 있다.
일 실시예에서, 상기 출력 전압이 상기 복수의 지연 소자들 각각에 연결된다.
일 실시예에서, 상기 전압 제어 회로는 PWM(Pulse Width Modulation) 제어 회로를 포함한다.
일 실시예에서, 상기 전압 제어 회로는 LDO(low-dropout) 회로를 포함한다.
일 실시예에서, 상기 전압 제어 회로는, 상기 디지털 제어 신호에 의해 결정되는 시간 지연을 제공하는 프로그래머블 디지털 버퍼 체인을 통해, 시간 지연에 의해 결정되는 펄스 폭을 갖는 제어 펄스를 생성하는 디지털 논리 회로를 포함한다. 상기 프로그래머블 디지털 버퍼 체인은 복수의 스테이지들 포함하되 각 스테이지는 하나 이상의 지연 소자들을 가지며, 각 스테이지는 상기 디지털 제어 신호의 각 비트에 대응하여 바이패스된다.
본 발명의 특성과 장점들은 본 명세서의 나머지 부분들과 도면들을 참조함으로써 더욱 잘 이해될 수 있다.
본 발명의 실시예들에 의해 많은 장점들이 제공될 수 있다. 예를 들어, 저전압 코너를 더 이상 고려할 필요가 없게 됨에 따라, 게이트 영역과 전력 소비가 감소될 수 있다. 또한, 회로는 패스트 코너(fast corner) 동작을 위하여 자동적으로 공급 전압을 감소시키며, 이는 전력 소비 감소로 이어진다.
도 1a는 본 발명의 실시예에 따른 디지털 회로망의 일례를 도시한 간소화된 블록 다이어그램이다.
도 1b는 도 1a에 도시된 회로망의 클럭 속도를 결정하기 위한 다양한 타이밍 요소들을 도시한 타이밍 다이어그램이다.
도 1c는 본 발명의 실시예에 따른 클럭 지연을 공급 전압(Vdd), 온도, 및 장치 공정 조건의 변화에 따라 도시한 플롯이다.
도 2는 본 발명의 실시예에 따른 디지털 회로에 조정 공급 전압을 제공하는 지연 고정 레귤레이터를 도시한 간소화된 블록 다이어그램이다.
도 3은 본 발명의 실시예에 따른 지연 고정 레귤레이터를 도시한 간소화된 블록 다이어그램이다.
도 4a는 본 발명의 실시예에 따른 지연 고정 레귤레이터를 도시한 간소화된 블록 다이어그램이다.
도 4b는 본 발명의 다른 실시예에 따른 지연 고정 레귤레이터에 사용되는 또 다른 지연 추적 회로를 도시한 간소화된 블록 다이어그램이다.
도 4c는 본 발명의 실시예에 따른 지연 추적 회로의 동작을 도시한 타이밍 다이어그램이다.
도 5는 본 발명의 다른 실시예에 따른 지연 고정 레귤레이터를 도시한 간소화된 블록 다이어그램이다.
도 6은 본 발명의 다른 실시예에 따른 지연 고정 레귤레이터를 도시한 간소화된 블록 다이어그램이다.
도 7은 본 발명의 다른 실시예에 따른 PWM 신호 생성 회로를 도시한 간소화된 회로도이다.
도 1b는 도 1a에 도시된 회로망의 클럭 속도를 결정하기 위한 다양한 타이밍 요소들을 도시한 타이밍 다이어그램이다.
도 1c는 본 발명의 실시예에 따른 클럭 지연을 공급 전압(Vdd), 온도, 및 장치 공정 조건의 변화에 따라 도시한 플롯이다.
도 2는 본 발명의 실시예에 따른 디지털 회로에 조정 공급 전압을 제공하는 지연 고정 레귤레이터를 도시한 간소화된 블록 다이어그램이다.
도 3은 본 발명의 실시예에 따른 지연 고정 레귤레이터를 도시한 간소화된 블록 다이어그램이다.
도 4a는 본 발명의 실시예에 따른 지연 고정 레귤레이터를 도시한 간소화된 블록 다이어그램이다.
도 4b는 본 발명의 다른 실시예에 따른 지연 고정 레귤레이터에 사용되는 또 다른 지연 추적 회로를 도시한 간소화된 블록 다이어그램이다.
도 4c는 본 발명의 실시예에 따른 지연 추적 회로의 동작을 도시한 타이밍 다이어그램이다.
도 5는 본 발명의 다른 실시예에 따른 지연 고정 레귤레이터를 도시한 간소화된 블록 다이어그램이다.
도 6은 본 발명의 다른 실시예에 따른 지연 고정 레귤레이터를 도시한 간소화된 블록 다이어그램이다.
도 7은 본 발명의 다른 실시예에 따른 PWM 신호 생성 회로를 도시한 간소화된 회로도이다.
이하에서는 상술한 일련의 도면들을 참조하여 설명한다. 이러한 도면들은 단지 예시일 뿐이며, 따라서 본 개시의 청구항의 범위를 제한하는 것은 아니다. 도시되고 설명된 다양한 양태들에 결부시켜, 당해 기술분야의 통상의 지식을 지닌 자는 다른 변형예, 수정예, 및 대안들을 인지할 수 있을 것이다.
일부 실시예들에서, 조합 논리의 초기 체인의 목표 게이트 지연과, 라우팅된 자동 배치 및 배선(Auto Place and Route, APR) 논리의 일부인 플립플롭에 비례하는 조정된 출력 전압이 제공된다. 레귤레이터의 제어 루프는 동일한 레귤레이터에 의해 제공되는 고정 지연을 유지하기 위해, 조합 논리와 플립플롭을 갖는 기준 회로를 통해 공급 전압을 조절한다. 일부 실시예들에서, 회로는 전력 레귤레이터의 출력단에 제공되는 게이트들(인버터 도시됨)의 체인을 통해 공급되는 클럭 소스를 사용한다. 공급 전압에 따라, 클럭은 상기 체인을 통해 상기 체인의 지연이 진행되는 시간 동안 전파된다. 상기 체인의 내부 노드들은 온도계-이진 변환기로 분기된다. 일부 실시예들에서, 대부분의 회로는 디지털 게이트들을 사용하여 구현되며, FPGA(field programmable gate array)와 같은 플랫폼에서 구현될 수 있다.
도 1a는 본 발명의 실시예에 따른 디지털 회로망의 일례를 도시한 간소화된 블록 다이어그램이다. 도 1a에 도시된 바와 같이, 상기 회로망은 제 1 플립플롭(110), 제 2 플립플롭(120), 및 조합 논리 블록(130)을 포함한다. 입력 데이터(Data In1)는 제 1 플립플롭(110)으로 입력되고, 조합 논리 블록(130)을 통해 전파되며, 제 2 플립플롭(120)에 도달한다. 도 1a에서, 제 1 플립플롭(110)의 출력인 Data Out1은 조합 논리 블록(130)으로 진입하며, 조합 논리 블록(130)의 출력은 제 2 플립플롭(120)의 입력인 Data In2이 된다. 상기 제 2 플립플롭(120)은 출력(Data In2)을 제공한다. 도 1a에서, 제 1 플립플롭(110)은 Clock1에 의해 구동되며, 제 2 플립플롭(120)은 Clock2에 의해 구동된다. 최대 동작 클럭 속도는 일반적으로 상기 조합 논리의 최대 경로 지연, 라우팅(routing)의 RC 지연시간, 상기 플립플롭의 셋업 및 유지 시간, 그리고 상기 플립플롭에 공급된 클럭의 클럭 스큐(clock skew)에 의해 제한된다. 선택적으로, 최대 클럭 속도가 주어지면, 상기 주어진 속도에서 작동할 정도의 총 지연이 나오도록, 상기 조합 회로 및 플립플롭들 내의 트랜지스터들이 조절되는 것이 필요하다. 이하, 타이밍 요소들의 예시가 도시된다.
도 1b는 도 1a에 도시된 회로망의 클럭 속도를 결정하기 위한 다양한 타이밍 요소들을 도시한 타이밍 다이어그램이다. 도 1b는 Clock1, Clock2, Data Out1, 및 Data In2의 파형을 포함한다. 도 1b에서, Tdck는 클럭 에지 지연이고, Tdff는 대기 시간을 포함한 플립플롭 전파 지연이며, Tdcomp는 조합 논리 전파 지연이고, Tsff는 플립플롭 설정 시간, 그리고 Tclock은 클럭 신호의 주기이다. 이 회로망의 타이밍 요건은 Tclock > Tdck + Tdff + Tdcomp + Tsff 로서 표현될 수 있다. 그러므로, 클럭 주기 혹은 주파수는 전력 공급 함수인 Tdck + Tdff + Tdcomp + Tsff와, 온도, 및 공정 조건에 의해 결정된다. 따라서, 클럭 지연은 이 조건들에 의해 변화할 수 있다.
이러한 변화를 도시하기 위해, 발명자는 도 1c에서, 게이트 지연을 인버터 체인용 공급 전압에 따라 도시한 플롯을 제공한다. 도 1c의 곡선들은 32개의 인버터를 가진 지연 체인의 모의 게이트 지연이며, 게이트 지연의 변화를 공급 전압(Vdd), 온도, 및 공정 편차로 인한 장치 매개변수 변동의 함수로서 도시한다. 세 그룹의 곡선들이 도 1c에 도시되어 있다. 그룹 151은 일반적인 트랜지스터를 갖는 지연 체인의 공급 전압에 따른 게이트 지연을 세 개의 서로 다른 온도에 대해 나타내는 세 개의 곡선을 포함한다. 그룹 151은 일반적인 NMOS 트랜지스터 및 일반적인 PMOS 트랜지스터를 나타내는 'TT'로서 표기된다. 그룹 153은 패스트 트랜지스터(fast transistor)를 갖는 지연 체인의 공급 전압에 따른 게이트 지연을 세 개의 서로 다른 온도에 대해 나타낸 세 개의 곡선을 포함한다. 그룹 153은 패스트 NMOS 트랜지스터 및 패스트 PMOS 트랜지스터를 나타내는 'FF'로서 표기된다. 그룹 155는 슬로우 트랜지스터(slow transistor)를 갖는 지연 체인의 공급 전압에 따른 게이트 지연을 세 개의 서로 다른 온도에 대해 나타낸 세 개의 곡선을 포함한다. 그룹 155는 슬로우 NMOS 트랜지스터 및 슬로우 PMOS 트랜지스터를 나타내는 'SS'로서 표기된다. 인버터 체인의 게이트 지연은 적용된 전압, 온도, 및 공정 편차에 의한 장치 매개변수에 의해 변화하는 것을 볼 수 있다. 본 발명의 실시예들에서, 일정한 게이트 지연을 회로망에 제공하기 위하여, 상기 공급 전압은 변화되어 다른 변수들을 보상할 수 있다.
도 2는 본 발명의 실시예에 따른 디지털 회로에 조정 공급 전압을 제공하는 지연 고정 레귤레이터 포함하는 시스템을 도시한 간소화된 블록 다이어그램이다. 도 2에 도시된 바와 같이, 시스템(200)은 시스템 전원 공급원(Vdd)으로부터 전력을 수신하는 전압 레귤레이터(201)를 포함하고, 전압 레귤레이터(201)는 동일한 레귤레이터에 의해 제공되는 고정 지연을 유지하기 위해, 조합 논리와 플립플롭을 갖는 기준 회로를 통해 조정 공급 전압(Vreg)을 조절한다. 이 실시예에서, 레귤레이터(201)는 지연 고정 레귤레이터이다. 조정된 공급 전압(Vreg)은 제 1 플립플롭(210), 제 2 플립플롭(220), 및 조합 논리 블록(230)에 제공된다. 입력 데이터(DATA)는 제 1 플립플롭(210)으로 입력되고, 조합 논리 블록(230)을 통해 전파되며, 제 2 플립플롭(220)에 도달한다. 조정 공급 전압(Vreg)을 이용하여, 장치 매개변수, 온도, 및 시스템 공급 전압(Vdd) 등의 변화에도 불구하고 실질적으로 일정한 지연이 유지될 수 있다.
도 3은 본 발명의 일 실시예에 따른 지연 고정 레귤레이터를 도시한 간소화된 블록 다이어그램이다. 도 3에 도시된 바와 같이, 회로망의 전원 공급 전압을 제어하는 전압 레귤레이터(300)는 상기 회로망과 관련된 추정 지연을 나타내는 값(320)을 생성하기 위한 지연 추적 회로(310)를 포함한다. 전압 레귤레이터(300)는 지연 추적 회로(310)에 연결된 전압 조정 회로(330)를 더 포함한다. 전압 조정 회로(330)는 상기 값을 목표 지연과 비교하고, 비교 결과에 근거하여 조정 공급 전압(Vreg)(350)을 조절한다. 일부 실시예에서, 상기 값과 목표 지연은 이진 값, 예컨대, 몇 개의 비트들로 제공되는 이진화 십진(binary code decimal, BCD) 값일 수 있다. 또한, 도 3은 지연 추적 회로(310) 및 전압 조정 회로(330) 양측에 공급되는 클럭 신호(CLOCK)를 도시한다. 전압 조정 회로(330)는 상기 이진 값(320)을 수신하기 위한 입력(DIN)과, 상기 클럭 신호를 수신하기 위한 입력(CLK)을 갖는다.
도 4a는 본 발명의 일 실시예에 따른 지연 고정 레귤레이터를 도시한 간소화된 블록 다이어그램이다. 도 4a에 도시된 바와 같이, 회로망의 전원 공급 전압을 제어하는 전압 레귤레이터(400)는 상기 회로망과 관련된 추정 지연을 나타내는 이진 값(420)을 생성하기 위한 지연 추적 회로(410)를 포함한다. 전압 레귤레이터(400)는 지연 추적 회로(410)에 연결된 전압 조정 회로(430)를 더 포함한다. 전압 조정 회로(430)는 상기 값을 목표 지연과 비교하고, 비교 결과에 근거하여 조정 공급 전압(Vreg)(450)을 조절한다. 도 4a에서, 지연 추적 회로(410)는 도 3에 도시된 지연 추적 회로(310)의 일례이다. 도 4a에 도시된 바와 같이, 지연 추적 회로(410)는 지연 체인(412, 또는 연속 지연 체인이라 함) 및 온도계-이진 인코더(416)를 포함한다. 지연 체인(412)은 복수의 지연 소자들(413)을 포함한다. 일 실시예에서, 각 지연 소자들(413)은 인버터를 포함한다. 다른 실시예들에서, 상기 지연 소자는 버퍼 회로와 같은 다른 회로 소자들을 포함할 수 있다. 도 4a에서, 온도계-이진 인코더(416)는 상기 지연 체인의 다수의 노드들(414)에 연결되어 상기 지연 체인의 추정 지연을 나타내는 제 1 이진수를 제공한다. 이러한 경우, 상기 지연 체인은 전압 레귤레이터(400)가 조정 전압을 제공하는 목표 회로망에 관련된 추정 지연을 제공한다. 예를 들어, 지연 소자들의 개수는 목표 회로망에 연관된 추정 지연을 나타내기 위해 선택된다. 이 실시예에서, 조정 출력 전압(Vreg)은 상기 복수의 지연 소자들 각각에 제공된다.
도 4a에서, 온도계-이진 인코더(416)에서 모든 다른 인버터가 분기하므로, 신호들은 동일한 위상을 갖는다. 만일 상기 지연 소자들이 디지털 버퍼라면, 상기 온도계-이진 인코더는 모든 버퍼를 분기할 수 있다. 일례로, 32개의 탭을 지연 체인에 사용하면 32비트의 온도계 코드를 제공할 수 있으며, 온도계-이진 인코더(416)는 상기 32비트 온도계 코드를 5비트 이진수로 인코딩한다.
도 4a에 도시된 바와 같이, 지연 추적 회로(410)는 래치(417)도 포함한다. 온도계-이진 변환기 및 래치를 갖는 지연 체인은 시간-디지털 변환기를 형성하며, 여기서 래치 출력은 회로의 지연을 나타낸다. 이러한 지연은 공정, 공급 전압, 및 온도(process, supply voltage, and temperature, PVT)에 따라 변화될 수 있다.
도 4b는 본 발명의 다른 실시예에 따른 지연 고정 레귤레이터에 사용되는 또 다른 지연 추적 회로를 도시한 간소화된 블록 다이어그램이다. 도 4b에 도시된 바와 같이, 지연 추적 회로(450)는 도 3에 도시된 지연 추적 회로(310)의 또 다른 예시이다. 도 4b에 도시된 바와 같이, 도 4a에 도시된 지연 추적 회로(410)의 해당 요소들과 유사하게, 지연 추적 회로(450)는 지연 체인(412) 및 온도계-이진 인코더(416)를 갖는다. 지연 체인(412)은 복수의 지연 소자들(413)을 포함한다. 이 실시예에서, 각 지연 소자들(413)은 인버터를 포함한다. 다른 실시예들에서, 상기 지연 소자는 버퍼 회로와 같은 다른 회로 소자들을 포함할 수 있다. 도 4b에서, 온도계-이진 인코더(416)는 래치 블록(417)의 래치들(418)을 통해 상기 지연 체인의 다수의 노드들(414)에 연결되어, 상기 지연 체인의 추정 지연을 나타내는 제1 이진수를 제공한다. 도 4a에 도시된 지연 추적 회로(410)와는 다르게, 래치 블록(417)은 지연 소자들과 도 4b에 도시된 지연 추적 회로(45) 내의 상기 온도계-이진 인코더 사이에 배치된다. 래치들의 입력들(Ckd1, Ckd2, Ckd3)은 상기 지연 체인의 탭 노드들(414)에 연결된다. 래치들의 출력들(Q1, Q2, Q3)은 온도계-이진 인코더(416)에 연결된다. 도 4b에서, 온도계-이진 인코더(416)에서 다른 모든 인버터가 분기되며, 따라서 신호들은 동일한 위상을 갖는다. 만일 상기 지연 소자들이 디지털 버퍼라면, 상기 온도계-이진 인코더는 모든 버퍼를 분기할 수 있다. n개의 탭을 지연 체인에 사용하여 2n비트 온도계 코드를 제공할 수 있으며, 온도계-이진 인코더(416)는 상기 2n비트 온도계 코드를 n비트 이진수로 인코딩한다. 예를 들어, 32개의 탭을 지연 체인에 사용하는 것으로 32비트 온도계 코드를 제공할 수 있으며, 온도계-이진 인코더(416)는 상기 32비트 온도계 코드를 5비트 이진수로 인코딩한다.
도 4b에서, Ckd1, Ckd2, 및 Ckd3는 지연 체인의 최우측 세 개의 탭들의 입력들을 나타내며, 상기 지연 체인은 n개의 탭을 갖는다. 이와 유사하게, 도 4b에서, 래치들의 출력들인 Q1, Q2, 및 Q3은 지연을 나타내는 온도계 코드 내의 최우측 비트 세 개를 나타낸다. 또한, 래치들(418)은 클럭 신호(CLOCKB)에 의해 구동되며, 이는 이 실시예에서 클럭 신호(CLOCK)가 반전된 것이다. CLOCK은 제 1 타이밍 제어 신호(또는, 제 1 타이밍 제어 클럭)라고도 하며, CLOCKB는 제 2 타이밍 제어 신호(또는, 제 2 타이밍 제어 클럭)라고도 한다. 본 발명의 실시예들에서, 제 2 타이밍 제어 클럭 신호는, 예컨대 상기와 같이 설명된 인버터를 사용함으로써, 제 1 타이밍 제어 클럭 신호로부터 유래될 수 있다. 일부 실시예들에서, 제 2 타이밍 제어 클럭 신호는 고정 저항-커패시터 지연 혹은 고정 게이트 지연을 이용하여 제1 타이밍 제어 클럭 신호로부터 유래될 수 있다. 지연 체인은 도 4a에 도시된 전압 레귤레이터(400)가 조정 전압을 제공하는 목표 회로망에 관련된 추정 지연을 제공한다. 따라서, 상기 지연 체인 내의 지연 소자들의 종류와 개수는 이에 따라 선택된다. 도 4b에 도시된 설계의 장점은 이진 인코더 내의 지연이 추정 지연에 포함되지 않는다는 것이다. 그러나, 더 많은 래치들이 도 4b에 도시된 지연 추적 회로(450)에 필요할 수 있다. 상술된 바와 같이, n비트 이진 코드 및 2n개의 래치들이 해당 2n비트 온도계 코드에 필요하다.
도 4c는 본 발명의 실시예에 따른, 도 4b에 도시된 지연 추적 회로(450)의 동작을 도시한 타이밍 다이어그램이다. 도 4c는 도 4b에 도시된 클럭 신호들(CLOCK, CLOCKB) 및 래치들(418)의 입력들(Ckd1, Ckd2, Ckd3)을 도시한 타이밍 다이어그램을 포함한다. 신호들(Ckd1, Ckd2, Ckd3)은 증가하는 지연들을 나타내는 것을 볼 수 있다. 수직 점선은 지연 체인의 탭 노드들에서의 논리값들이 래치들(418)로 래치되었을 때의 시간을 표시한다. 도 4b에 도시된 바와 같이, 상기 래치들은 클럭 신호(CLOCKB)에 의해 구동된다. 따라서, 데이터는 클럭 신호(CLOCKB)의 상승 에지, 또는 클럭 신호(CLOCK)의 하강 에지에서 래치된다. 도 4c에는 세 그룹의 타이밍 다이어그램들이 도시된다. '목표' 그룹에서, 신호들(Ckd1, Ckd2, Ckd3)에 대한 래치 동작의 타이밍으로 인해 래치들의 출력들(Q1, Q2, Q3)은 각각 1, 0, 0의 값을 나타낸다. '매우 빠름’ 그룹에서, 지연 체인은 빠르게 작동하므로, 래치들의 출력들(Q1, Q2, Q3)이 각각 1, 1, 0의 값을 나타내게 된다. 만약 지연 체인이 더 빠르게 작동한다면, 래치들의 출력들(Q1, Q2, Q3)은 각각 1, 1, 1의 값으로 판독될 수 있다. '매우 느림' 그룹에서, 지연 체인은 느리게 작동하므로, 래치들의 출력들(Q1, Q2, Q3)은 각각 0, 0, 0의 값을 나타내게 된다. 따라서, 래치들의 출력은 지연 체인 내 게이트 지연을 가리키는 온도계 코드와 유사한 신호들을 제공한다. 온도계-이진 인코더는 온도계 코드 신호를 이진 신호로 변환하며, 이는 원하는 출력을 조정하기 위해 전압 조정 회로에 의해 목표 값과 비교된다. 도 4c에서, 작동을 도시하기 위해 지연 체인 내의 세 개의 탭 노드들만이 사용된다. 그러나, 탭의 개수를 증가시키는 것은 전압 조정 동작에 더욱 도움이 된다. 일례로, 32개의 탭을 지연 체인에 사용하는 것으로 32비트 온도계 코드를 제공할 수 있으며, 온도계-이진 인코더(416)는 상기 32비트 온도계 코드를 5비트 이진수로 인코딩한다.
도 5는 본 발명의 다른 실시예에 따른 지연 고정 레귤레이터를 도시한 간소화된 블록 다이어그램이다. 도 5에 도시된 바와 같이, 회로망의 전원 공급 전압을 제어하는 전압 레귤레이터(500)는 상기 회로망과 관련된 추정 지연을 나타내는 이진 값(520)을 생성하기 위한 지연 추적 회로(510)를 포함한다. 전압 레귤레이터(500)는 지연 추적 회로(510)에 연결된 전압 조정 회로(530)를 더 포함한다. 전압 조정 회로(530)는 상기 값을 목표 지연과 비교하고, 비교 결과에 근거하여 조정 공급 전압(Vreg)(550)을 조절한다. 도 5에서, 지연 추적 회로(510)는 도 4에 도시된 지연 추적 회로(410)와 유사할 수 있다.
도 5에 도시된 바와 같이, 전압 조정 회로(530)는 게이트 지연을 나타내는 이진수를 수신하기 위하여 지연 추적 회로(510)에 연결된다. 또한, 전압 조정 회로(530)는 제 1 이진수(520)와, 목표 지연을 나타내는 제 2 이진수(Target Delay) 간의 차이를 나타내는 제어 신호(DCTRL)를 제공하는 신호 처리 회로(532)를 포함한다. 도 5에 도시된 바와 같이, 신호 처리 회로는 상기 제 1 이진수와, 상기 목표 지연을 나타내는 상기 제 2 이진수 간의 차이를 나타내는 에러 신호(ERROR)를 제공하는 디지털 감산 회로(digital difference circuit)(533)를 포함한다. 디지털 이득 회로(digital gain circuit)(534)는 상기 디지털 감산 회로에 연결되어, 상기 에러 신호를 증폭한다. 디지털 루프 필터 회로(digital loop filter circuit)(535)는 상기 디지털 이득 회로에 연결되어, 상기 전압 레귤레이터에 루프 안정성 제공하도록 구성되며, 상기 제어 신호(DCTRL)를 제공한다. 또한, 전압 조정 회로(530)는 신호 처리 회로(532)에 연결되어, 상기 처리 회로로부터의 상기 제어 신호(DCTRL)에 기반한 조정 출력 전압(Vref)을 제공하는 전압 제어 회로(536)를 포함한다.
디지털 감산 회로(533)는 상기 지연 추적 회로의 상기 제1 이진수와, Target Delay로 도시된 상기 목표 지연을 나타내는 상기 제2 이진수 간의 차이를 나타내는 에러 신호(ERROR)를 제공한다. 상기 디지털 감산 회로는 알려진 디지털 회로 기법들을 사용하여 구현될 수 있다. 일부 실시예들에서, 디지털 감산 회로(533)는 디지털 비교기 또는 감산 회로(subtraction circuit)일 수 있다. 다른 실시예들에서, 상기 감산 회로는 입력 중 하나가 반전된 전가산기(full adder)로 구현될 수 있다.
도 5에서, 디지털 이득 회로(534)는 에러 신호를 디지털 감산 회로(533)로부터 수신하며, 상기 신호를 이득 A로 증폭시킨다. 상기 디지털 이득 회로는 알려진 디지털 회로 기법들을 사용하여 구현될 수 있다. 예를 들어, 일부 실시예들에서, 상기 디지털 이득 회로는 1비트의 이동이 2를 곱하는 결과가 되는 디지털 시프터(digital shifter)일 수 있다.
도 5에서 디지털 루프 필터 회로(535)는 회로 루프 안정성 분석에 기반하여 조정된다. 상기 에러 신호는 상기 디지털 이득 회로에서 증폭되고 상기 디지털 루프 필터 회로에서 필터링된 후, 조정 공급 전압(Vreg)을 제공하기 위해 전압 제어 회로(536)에 공급된다. 일부 실시예들에서, 전압 제어 회로(536)는 PWM(pulse-width modulated) 제어기에 의해 제어되는 알려진 교환 방식 전원 공급 장치(switch mode power supply, SMPS)를 통해 구현될 수 있다. 도 5에 도시된 실시예에서, 전압 제어 회로(536)는 디지털 PWM 제어 신호 생성기(537), 두 개의 트랜지스터, 인덕터, 및 출력 커패시터를 포함하는 벅 변환기(Buck converter)이다. PWM 제어 신호 생성기(537)는 제어 신호(DCTRL)를 수신하며, 상기 벅 변환기 내의 상기 두 개의 트랜지스터로 PWM 제어 펄스들을 생성한다.
본 발명의 실시예들에서, 도 5에서 설명된 시스템을 위한 시스템 선형 이득은 다음 수학식 1로 그 근사치를 계산할 수 있다.
여기서, Hloop(s)는 루프 이득이다. 루프 이득은 다음과 같이 수학식 2로표현될 수 있다.
여기서, Ag는 디지털 이득 스테이지의 이득이고, Hf는 디지털 필터의 반응 함수이며, Apwm은 PWM 생성기의 이득, 그리고 Htdc는 시간-디지털 변환기 또는 지연 추적 회로의 반응 함수이다. Htdc(s)는 비선형일 가능성이 크지만, 이 회로는 인버터 크기를 조정하여 사용함으로써 선형화될 수 있다. 시스템 이득은 하기 수학식 3과 같이 표현될 수 있다.
따라서, Ag x Hf(s) x Apwm x Htdc(s) >> 1 일 때,
H(s) = 1
만일 Ag x Hf(s) x Apwm x Htdc(s) >> 1 이라면, 시스템 이득 H(s)가 1인 것을 볼 수 있으며, 지연 체인의 지연은 목표 지연과 동일해진다. 시스템의 다양한 매개변수들이 이러한 조건을 만족시키기 위해 조절될 수 있다. 예를 들어, 상기 디지털 이득 스테이지의 상기 이득 Ag는 H(s)를 조절하기 위하여 증가될 수 있으며, 상기 디지털 루프 필터는 안정성을 위해 조정될 수 있다.
상술된 지연 추적 회로들은 지연 시간-디지털 수치, 혹은 시간-디지털 변환 회로로서 구성된다. 도 4b에서, 지연 체인(412)은 제1 타이밍 제어 클럭(CLOCK)에 의해 구동되고, 래치들(418)은 제2 타이밍 제어 클럭(CLOCKB)에 의해 구동된다. 도 5 및 6에 도시된 바와 같이, 루프가 설치되어 안정화되면, 상기 래치의 출력 신호는 상기 목표 지연(DTARGET)과 동일해진다. 도 4b 및 4C를 참고로 하면, 이진 인코더 및 래치의 시간-디지털 변환 출력이 숫자 n으로 정의되면, 시간-디지털 변환 방정식은 하기 수학식 4와 같이 나타낼 수 있다.
여기서
Trck1는 인입 클럭(CLOCK)의 상승 에지이고,
Trck2는 래치 입력 클럭(CLOCKB)의 상승 에지이고,
Td는 지연 체인은 단위 게이트 지연(Td는 공정, 공급 전압, 및 온도 등의 함수일 수 있다)이며,
N1은 지연 체인의 온도계 코드가 분기되기 전 부분인 게이트들의 일정한 개수이다.
본 발명의 실시예들에서, 지연 체인의 지연은 전압 조정 회로의 출력 전압인 그 전압 공급에 의해 변화할 수 있다. 전압 조정 회로는 출력 전압을 조절하여, 분기된 지연 체인의 지연이 목표 지연에 일치하도록 한다. 예를 들어, 만일 주어진 목표 지연(DTARGET)=n 이라면, 루프가 설치되었을 때 상기 지연 체인의 목표 지연 탭 지점(온도계 코드)은 이진수 n에 의해 나타낼 수 있다. 이 경우, 실제 단위 게이트 지연은 하기 수학식 5와 같다.
이는 지연 제어 루프의 정밀도가 (Trck1-Trck2), N1, 및 n에 의해 결정된다는 것을 보여준다. N1과 n은 정밀도 제한이 없는 디지털 이진수로 구현된다. 본 발명의 일 실시예들에서, 상승 에지들(Trck1, Trck2) 간의 타이밍 차이가 출력 지연의 정밀도를 결정한다. 일부 실시예들에서, Trck1 및 Trck2 간의 정밀도 관계성은 정밀한 충격 계수(duty cycle)을 갖는 클럭의 하강 에지를 사용함으로써 유지된다. 도 4a 및 4B에 도시된 실시예들에서 나타난 바와 같이, 상기 클럭은 하강 에지로부터 상승 에지를 제공하기 위해 단순히 반전될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 지연 고정 레귤레이터를 도시한 간소화된 블록 다이어그램이다. 도 6에 도시된 바와 같이, 회로망의 전원 공급 전압을 제어하는 전압 레귤레이터(600)는 도 5에 도시된 전압 레귤레이터(500)와 유사하다. 도 6에 도시된 바와 같이, 회로망의 전원 공급 전압을 제어하는 전압 레귤레이터(600)는 상기 회로망과 관련된 추정 지연을 나타내는 이진 값을 생성하기 위한 지연 추적 회로(610)를 포함한다. 전압 레귤레이터(600)는 지연 추적 회로(610)에 연결된 전압 조정 회로(630)도 포함한다. 전압 조정 회로(630)는 상기 값을 목표 지연과 비교하고, 비교 결과에 근거하여 조정 공급 전압(Vreg)(650)을 조절한다.
도 5에 도시된 전압 조정 회로(530)와 유사하게, 도 6에 도시된 전압 조정 회로(630)는 제1 이진수와 목표 지연을 나타내는 제2 이진수 간의 차이를 나타내는 제어 신호(DCTRL)를 제공하는 신호 처리 회로(620)를 포함한다. 도 6에 도시된 바와 같이, 신호 처리 회로(620)는 상기 제 1 이진수와, 상기 목표 지연을 나타내는 상기 제 2 이진수 간의 차이를 나타내는 에러 신호(ERROR)를 제공하는 디지털 감산 회로를 포함한다. 디지털 이득 회로는 상기 디지털 감산 회로에 연결되어, 상기 에러 신호를 증폭하며, 디지털 루프 필터 회로는 상기 디지털 이득 회로에 연결되어 상기 전압 레귤레이터에 루프 안정성 제공하도록 구성되며, 상기 제어 신호를 제공한다. 또한, 전압 조정 회로(630)는 신호 처리 회로(620)에 연결되어 상기 처리 회로로부터의 상기 제어 신호(DCTRL)에 기반한 출력 전압(Vref)을 제공하는 전압 제어 회로(640)를 포함한다.
도 5에 도시된 전압 조정 회로(530)와 도 6에 도시된 전압 조정 회로(630) 의 차이는 전압 조정 회로(630)가 LDO(low-dropout) 회로(644) 및 디지털-아날로그 변환기(digital-to-analog converter, DAC)(642)를 포함하는 전압 제어 회로(640)를 포함한다는 것이다. 상기 LDO의 제어 입력은 상기 DAC에 의해 구동된다. 상기 DAC는 DCTRL로 대표되는 이진수 신호를 아날로그 신호로 변환한다. 또한, 상기 DAC는 최소 및 최대 공급 기준 전압을 포함하며, 이는 LDO 출력이 최대 공급 제한 및 동작 논리(operational logic)를 위한 최소 제한의 범위 내에 존재하는 것을 보장한다. 중간 값들은 상기 디지털 루프 필터의 출력(DCTRL)에 의해 결정되며, 이는 상기 PWM 실시예와 동일하다.
저 드롭아웃(low-dropout) 혹은 LDO 레귤레이터는 출력 전압을 조정할 수 있는 직류 선형 전압 레귤레이터이다. 주요 요소들은 전력 FET 및 차동 증폭기(에러 증폭기)이다. 상기 차동 증폭기의 일 입력단은 출력을 모니터링하고, 상기 차동 증폭기의 제2 입력단은 제어 신호를 수신한다. 출력 전압이 상기 기준 전압에 비하여 과도하게 높이 상승하면, 상기 전력 FET는 일정 출력 전압을 유지하도록 구동이 전환된다. 다른 DC-DC 레귤레이터에 대한 저 드롭아웃(low-dropout) 전압 레귤레이터의 장점은 스위칭 잡음의 부재, 장치의 소형화, 및 설계의 단순화를 포함한다. 단점은, 다른 스위칭 레귤레이터와는 달리, 선형 직류 레귤레이터들이 출력 전압을 조정하기 위해서 조정 장치에 제공되는 전력을 감쇄시켜야 한다는 점이다.
도 7은 본 발명의 다른 실시예에 따른 PWM 신호 생성 회로를 도시한 간소화된 회로도이다. 도 7에 도시된 바와 같이, PWM 신호 생성 회로(700)는 도 5에 도시된 전압 제어 회로(536) 내의 PWM 생성기(538)를 대체하기 위해 사용될 수 있다. PWM 신호 생성 회로(700)는, 상술된 바와 같이 지연 추적 회로에서 생성된 제어 신호(DCTRL[N:0])에 의해 결정되는 시간 지연을 제공하는 프로그래머블 디지털 버퍼 체인(710)을 통해, 시간 지연에 의해 결정되는 펄스 폭을 갖는 전력 스위치 제어 펄스(750)를 생성하는 디지털 논리 회로를 포함한다. 이 예시에서, DCTL은 이진수를 나타내는 N+1비트를 갖는다. 상기 프로그래머블 디지털 버퍼 체인은 복수의 스테이지, 예컨대 Stage 1, Stage 2, Stage 3, ..., 및 Stage N을 포함한다. 각 스테이지는 하나 이상의 지연 소자들을 가질 수 있으며, 각 스테이지는 상기 제어 신호의 각 비트에 대응하여 바이패스될 수 있다.
도 7에 도시된 실시예에서, Stage 1은 인버터 혹은 버퍼 회로일 수 있는 하나의 지연 소자를 갖는다. 또한, Stage 1은 DCTRL[N:0]의 비트 0에 의해 제어되는 두 개의 스위치를 가지며, 비트 0이 0일 때 바이패스된다. 이와 유사하게, Stage 2는 두 개의 지연 소자와 두 개의 스위치를 갖는다. Stage 1은 DCTRL[N:0]의 비트 1에 의해 제어되는 두 개의 스위치를 가지며, 비트 1이 0일 때 바이패스된다. Stage 3은 네 개의 지연 소자들을 가지며 DCTRL[N:0]의 비트 3에 의해 제어되고, Stage N은 2N 개의 지연 소자들을 가지며 DCTRL[N:0]의 비트 N에 의해 제어된다. 도 7에 도시된 바와 같이, 제1 AND 게이트(730)의 출력단에서의 전력 스위치 제어 펄스(750)는 상기 제어 신호(DCTRL[N:0])에 의해 결정되는 시간 지연을 제공하는 프로그래머블 디지털 버퍼 체인(710)을 통해, 시간 지연에 의해 결정되는 펄스 폭을 갖는 제어 펄스이다.
도 7에 도시된 바와 같이, 프로그래머블 디지털 버퍼 체인(710)은 클럭 신호(CLOCK)를 입력으로서 수신하고, 프로그래머블 디지털 버퍼 체인(710)의 출력은 인버터(720)에 의해 수신되며, 이는 제1 AND 게이트(730)에 공급된다. 상기 체인의 출력은 펄스를 제공하기 위해 입력 클럭을 사용하여 AND 연산된다. AND 게이트(730)의 출력단에서의 신호(750)는 디지털 제어 신호에 의해 설정된 디지털 버퍼의 전파 지연을 나타내는 폭을 갖는 펄스 신호이다. 또한, PWM 신호 생성 회로(700)는 출력 신호의 적절한 범위를 보장하기 위한 별도의 회로를 갖는다. 예를 들어, 상기 제어 펄스가 두 개의 비교기 출력 신호에 의해 조절되며, 이는 출력 전압이 과도하게 낮은 경우 상기 PWM 신호가 최대화하거나 출력 전압이 과도하게 높은 경우 상기 PWM 신호가 정지하는 것을 보장한다.
도 7에 도시된 바와 같이, 제2 AND 게이트(760) 및 OR 게이트(770)는 출력 신호를 고 기준 전압(VREFH) 및 저 기준 전압(VREFL) 각각에 비교하는 제1 비교기(762) 및 제2 비교기(764)로부터 신호들을 수신한다. 조정 출력(Vreg)이 VREFH보다 높으면, 상기 PWM 신호는 차단된다. 출력 신호가 VREFL보다 낮으면, 상기 PWM 신호는 통과된다. 출력(780)은 도 5에 도시된 전압 조정 회로(530)의 전압 제어 회로(537) 내의 PMOS 및 NMOS 로 공급될 수 있는 PWM 제어 신호이다. 본 발명의 실시예들에서, PWM 신호 생성 회로(700)는 논리 게이트만을 포함하며, 이는 종래의 정밀도 손실이 없는 PWM 제어 회로보다 구현하기에 더 단순하고 저렴할 수 있다. PWM 신호 생성 회로(700)의 디지털 버퍼에 의해 유발 가능한 정밀도 손실은 본 개시에서 설명된 지연 고정 제어 회로에 의해 보상될 수 있다. 또한, 도 7은 프로그래머블 디지털 버퍼 체인(710)의 스위치들을 제어하는 제어 신호들(B0, B0, B1, B1, ..., BN)이 DCTRL[N:0]로부터 생성되었음을 나타내고 있다.
상기에서 본 발명의 특정 실시예들에 대해 설명하고 있으나, 상기 설명이 본 발명의 범위를 제한하는 것으로 해석되어서는 안 된다. 본 개시에서 설명된 예시들과 실시예들은 설명하기 위한 것일 뿐이며, 이를 고려하여 다양한 수정 및 변경이 가능하다.
110 제1 플립플롭 120 제2 플립플롭
130 조합 논리 블록 200 시스템
210 제1 플립플롭 220 제2 플립플롭
230 조합 논리 블록 300 전압 레귤레이터
310 지연 추적 회로 320 값
330 전압 조정 회로 350 조정 공급 전압(Vreg)
400 전압 레귤레이터 410 지연 추적 회로
412 지연 체인 413 지연 소자들
414 노드 416 온도계-이진 인코더
417 래치 418 래치들
420 이진 값 430 전압 조정 회로
450 지연 추적 회로 500 전압 레귤레이터
510 지연 추적 회로 520 이진 값
530 전압 조정 회로 532 신호 처리 회로
533 디지털 감산 회로 534 디지털 이득 회로
535 디지털 루프 필터 회로 536 전압 제어 회로
537 디지털 PWM 제어 신호 생성기 550 조정 공급 전압(Vreg)
600 전압 레귤레이터 610 지연 추적 회로
620 신호 처리 회로 630 전압 조정 회로
640 전압 제어 회로 642 디지털-아날로그 변환기(DAC)
644 LDO(low-dropout) 회로 650 조정 공급 전압(Vreg)
700 PWM 신호 생성 회로 710 프로그래머블 디지털 버퍼 체인
720 인버터 730 제1 AND 게이트
750 파워 스위치 제어 펄스 760 제2 AND 게이트
762 제1 비교기 764 제2 비교기
770 OR 게이트 780 출력
130 조합 논리 블록 200 시스템
210 제1 플립플롭 220 제2 플립플롭
230 조합 논리 블록 300 전압 레귤레이터
310 지연 추적 회로 320 값
330 전압 조정 회로 350 조정 공급 전압(Vreg)
400 전압 레귤레이터 410 지연 추적 회로
412 지연 체인 413 지연 소자들
414 노드 416 온도계-이진 인코더
417 래치 418 래치들
420 이진 값 430 전압 조정 회로
450 지연 추적 회로 500 전압 레귤레이터
510 지연 추적 회로 520 이진 값
530 전압 조정 회로 532 신호 처리 회로
533 디지털 감산 회로 534 디지털 이득 회로
535 디지털 루프 필터 회로 536 전압 제어 회로
537 디지털 PWM 제어 신호 생성기 550 조정 공급 전압(Vreg)
600 전압 레귤레이터 610 지연 추적 회로
620 신호 처리 회로 630 전압 조정 회로
640 전압 제어 회로 642 디지털-아날로그 변환기(DAC)
644 LDO(low-dropout) 회로 650 조정 공급 전압(Vreg)
700 PWM 신호 생성 회로 710 프로그래머블 디지털 버퍼 체인
720 인버터 730 제1 AND 게이트
750 파워 스위치 제어 펄스 760 제2 AND 게이트
762 제1 비교기 764 제2 비교기
770 OR 게이트 780 출력
Claims (20)
- 복수의 지연 논리 신호들을 온도계 코드로서 제공하는 복수의 지연 소자들을 포함하며, 전압 레귤레이터의 출력 전압을 자신의 공급 전압으로서 수신하는 연속 지연 체인;
상기 연속 지연 체인의 입력단에 연결된 제 1 타이밍 제어 클럭;
상기 온도계 코드를 래치하기 위해 해당 복수의 지연 소자들에 연결된 복수의 래치들;
상기 복수의 래치들에 연결되어, 상기 온도계 코드의 래치 시간을 결정하는 제 2 타이밍 제어 클럭;
상기 복수의 래치들에 연결되어, 상기 복수의 래치들을 통해 상기 연속 지연 체인의 다수의 노드들에 연결됨으로써, 상기 연속 지연 체인의 추정 지연을 나타내는 제 1 이진수를 제공하는 온도계-이진 인코더;
상기 제 1 이진수와 목표 지연을 나타내는 제 2 이진수 간의 차이를 나타내는 디지털 제어 신호를 제공하는 신호 처리 회로; 및
상기 신호 처리 회로에 연결되어, 상기 지연 체인의 상기 추정 지연이 상기 목표 지연에 일치하도록, 상기 처리 회로로부터의 상기 디지털 제어 신호에 기반한 상기 출력 전압을 조절하는 전압 제어 회로를 포함하며,
상기 목표 지연을 나타내는 상기 제 2 이진수는 상기 제 1 타이밍 제어 클럭과 상기 제 2 타이밍 제어 클럭 간의 타이밍 차이를 기반으로 결정되는 전압 레귤레이터. - 제 1 항에 있어서,
상기 온도계-이진 인코더는 상기 연속 지연 체인의 다수의 노드들로부터 온도계 코드 신호를 수신하고, 상기 제1 이진수를 나타내는 복수의 비트들을 포함하는 디지털 신호를 제공하는, 전압 레귤레이터. - 제 1 항에 있어서,
상기 신호 처리 회로는,
상기 제 1 이진수와 상기 목표 지연을 나타내는 상기 제 2 이진수 간의 차이를 나타내는 에러 신호를 제공하는 디지털 감산 회로;
상기 디지털 감산 회로에 연결되어, 상기 에러 신호를 증폭하는 디지털 이득 회로; 및
상기 디지털 이득 회로에 연결되어, 상기 전압 레귤레이터에 루프 안정성 제공하도록 구성되며, 상기 제어 신호를 제공하는 디지털 루프 필터를 포함하는 전압 레귤레이터. - 제 1 항에 있어서,
상기 복수의 지연 소자들은 각각 인버터 또는 버퍼 회로를 포함하는 전압 레귤레이터. - 제 1 항에 있어서,
상기 제 2 타이밍 제어 클럭 신호는 지연 회로에 의해 상기 제 1 타이밍 제어 클럭 신호로부터 유래되는 전압 레귤레이터. - 제 5 항에 있어서,
상기 지연 회로가 인버터, 게이트 지연, 또는 저항-커패시터 지연을 포함하는 전압 레귤레이터. - 제 1 항에 있어서,
상기 전압 제어 회로가 PWM(Pulse Width Modulation) 제어 회로를 포함하는 전압 레귤레이터. - 삭제
- 삭제
- 삭제
- 회로망의 전원 공급 전압을 제어하는 전압 레귤레이터에 있어서,
상기 전압 레귤레이터는, 지연 추적 회로; 및상기 지연 추적 회로에 연결된 전압 조정 회로를 포함하고,
상기 지연 추적 회로는,
복수의 지연 논리 신호들을 온도계 코드로서 제공하는 복수의 지연 소자들을 포함하며, 상기 전압 레귤레이터의 출력 전압을 공급 전압으로서 수신하는 연속 지연 체인; 및
상기 온도계 코드를 상기 연속 지연 체인의 추정 지연을 나타내는 제1 이진수로 변환하는 온도계-이진 인코더를 포함하며,
상기 전압 조정 회로는,
상기 제 1 이진수와 목표 지연을 나타내는 제 2 이진수 간의 차이를 나타내는 디지털 제어 신호를 제공하는 신호 처리 회로; 및
상기 신호 처리 회로에 연결되며, 상기 출력 전압을 조절하여 상기 처리 회로로부터의 상기 디지털 제어 신호에 기반한 상기 연속 지연 체인의 지연을 변화시키되, 상기 지연 체인의 상기 지연이 상기 목표 지연에 일치되도록 하는 전압 제어 회로를 포함하며,
상기 지연 추적 회로는,
상기 온도계 코드를 래치하기 위해 해당 복수의 지연 소자들에 연결된 복수의 래치들;
상기 연속 지연 체인의 입력단에 연결된 제 1 타이밍 제어 클럭; 및
상기 복수의 래치들에 연결되어, 상기 온도계 코드의 래치 시간을 결정하는 제 2 타이밍 제어 클럭을 더 포함하고,
상기 온도계-이진 인코더가 상기 복수의 래치들에 연결되어, 상기 복수의 래치들을 통해 상기 연속 지연 체인의 다수의 노드들에 연결됨으로써, 상기 지연 체인의 추정 지연을 나타내는 상기 제 1 이진수를 제공하며,
상기 목표 지연을 나타내는 상기 제 2 이진수는 상기 제 1 타이밍 제어 클럭과 상기 제 2 타이밍 제어 클럭 간의 타이밍 차이를 기반으로 결정되는 전압 레귤레이터. - 삭제
- 제 11 항에 있어서,
상기 온도계-이진 인코더가 상기 지연 체인의 다수의 노드들로부터 상기 온도계 코드 신호를 수신하고, 상기 제 1 이진수를 나타내는 복수의 비트들을 포함하는 디지털 신호를 제공하는 전압 레귤레이터. - 제 11 항에 있어서,
상기 출력 전압이 상기 복수의 지연 소자들 각각에 연결된 전압 레귤레이터. - 제 11 항에 있어서,
상기 지연 소자들은 각각 인버터를 포함하는 전압 레귤레이터. - 제 11 항에 있어서,
상기 지연 소자들은 각각 버퍼 회로를 포함하는 전압 레귤레이터. - 제 11 항에 있어서,
상기 신호 처리 회로가,
상기 제1 이진수와 상기 목표 지연을 나타내는 상기 제2 이진수 간의 차이를 나타내는 에러 신호를 제공하는 디지털 감산 회로;
상기 디지털 감산 회로에 연결되어, 상기 에러 신호를 증폭하는 디지털 이득 회로; 및
상기 디지털 이득 회로에 연결되어, 상기 전압 레귤레이터에 루프 안정성 제공하도록 구성되며, 상기 제어 신호를 제공하는 디지털 루프 필터를 포함하는 전압 레귤레이터. - 삭제
- 삭제
- 삭제
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Also Published As
| Publication number | Publication date |
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