KR101206300B1 - 디지털 직류-직류 변환기 - Google Patents

디지털 직류-직류 변환기 Download PDF

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황인철
오택준
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강원대학교산학협력단
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Abstract

본 발명은 디지털 직류-직류 변환기에 관한 것이다.
본 발명에 따른 디지털 직류-직류 변환기는 기준전압을 생성하는 기준전압 생성부, 입력전압을 펄스폭 변조신호의 시비율에 따라 스위칭하여 다른 크기의 전압으로 부하(Load)에 공급하는 스위칭부, 상기 기준전압 생성부에서 생성된 기준전압과 상기 부하의 출력전압을 입력받아, 상기 기준전압과 상기 출력전압의 차이값에 비례하는 시비율을 갖는 펄스폭 변조신호를 상기 스위칭부로 출력하는 스위칭 신호 생성부 및 상기 기준전압 생성부에서 생성된 기준전압과 상기 부하의 출력전압을 입력받아, 상기 출력전압이 상기 기준전압보다 높으면 최소 시비율을 갖는 펄스폭 변조신호로 설정하고, 상기 출력전압이 상기 기준전압보다 낮으면 최대 시비율을 갖는 펄스폭 변조신호로 설정하며, 단위시간 동안 상기 출력전압과 상기 기준전압의 차이값 변화량이 미리 정해진 값 이상이면, 상기 스위칭 신호 생성부의 출력을 제한하고, 상기 설정된 최소 시비율 또는 최대 시비율을 갖는 펄스폭 변조신호를 상기 스위칭부로 출력할 수 있도록 셋(Set)상태로 설정하는 최대 및 최소 시비율 검출부를 포함하는 것을 특징으로 한다.

Description

디지털 직류-직류 변환기{DIGITAL DC to DC CONVERTER}
본 발명은 디지털 직류-직류 변환기에 관한 것으로서, 보다 상세하게는 급격한 부하 전류에 따른 출력전압의 시간응답을 향상시킬 수 있는 디지털 직류-직류 변환기에 관한 것이다.
도 1은 종래의 디지털 직류-직류 변환기의 구성도이며, 도 2는 종래의 디지털 직류-직류 변환기에서의 디지털 펄스폭 변환부의 구성도이다.
도시된 바와 같이, 종래의 디지털 직류-직류 변환기는 PMOS FET(P-channel Metal Oxide Semiconductor Field Effect Transistor)과 NMOS FET(N-channel Metal Oxide Semiconductor Field Effect Transistor)로 구성된 스위칭부(10)가 펄스폭 변조신호의 시비율에 비례하여 입력전압(Vin)을 스위칭하고, 인덕터(L)와 캐패시터(C)로 구성된 저역필터(15)를 통해 직류의 출력전압(Vout)으로 필터링한 후 부하(Load)에 공급한다.
이때, 부하(Load)의 전류가 급격히 변동되면 출력전압(Vout)이 변동되고, 출력전압(Vout)을 스위칭부(10)로 피드백하여 출력전압(Vout)을 조정한다. 이에 따라, 밴드갭(20)에서 출력되는 기준전압(Vref)과 출력전압(Vout)의 차이를 아날로그-디지털 변환부(30: Windowed ADC)에서 디지털 코드로 변환하고, PID 컨트롤러(40)에서 필터링한 뒤, 디지털 펄스폭 변조부(50)에서 PID 컨트롤러(40)의 출력코드에 따라 시비율을 갖는 펄스폭 변조신호로 변조한다. 이후, 변조된 펄스폭 변조신호는 데드타임 버퍼부(60)를 통해 스위칭부(10)로 공급되고, 스위칭부(10)는 입력받은 펄스폭 변조신호의 시비율에 따라 스위칭하여 출력전압(Vout)을 조정한다.
그러나, 종래의 디지털 직류-직류 변환기는 급격한 부하전류에 따른 출력전압(Vout)의 시간응답(Transient response)이 PID 컨트롤러(40)에 의해 결정되기 때문에, PID 컨트롤러(40)의 안정도를 유지하면서 시간응답을 빠르게 하기에는 한계가 있다.
또한, 도 2와 같이, 종래의 디지털 직류-직류 변환기에 사용되는 디지털 펄스폭 변조부(50)는 입력주파수 × 1/2n (n= 디지털 펄스폭 변조기의 비트수)의 속도로 RS-래치(51:RS-latch)를 셋(Set) 시킨다. 그리고, 입력주파수를 받아 카운터(52:Counter)에서 나오는 출력과 입력코드의 상위비트인 MSB 코드와 비교기(53)에서 비교를 하며, 비교기(53)에서 상위비트(MSB)와 카운터(52)의 출력이 같을 때 세그먼트 라인(Segment line)으로 출력을 내보낸다. 상술한 세그먼트 라인에는 지연회로가 있어 하위비트(LSB)의 값에 따라 지연정도가 달라져 RS-래치(51)를 리셋하고 시비율을 갖는 펄스폭 변조신호를 출력한다.
그러나, 이러한 종래의 디지털 펄스폭 변조부(50)의 구조는 카운터(52)를 사용하기 때문에, 입력비트 수가 증가하면 입력주파수의 속도가 함께 올라가 전력소모가 급격히 증가되며, 세그먼트 라인(Segment line)의 구성요소도 함께 증가함에 따라 전체 회로의 면적이 커지는 문제가 있다.
따라서, 본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로서, 단위시간 동안 출력전압이 급격히 변화되면, 사전에 설정된 최대 및 최소 시비율을 갖는 펄스 신호로 출력전압을 조정함으로써, 회로의 안정도를 유지하면서 출력전압의 시간응답을 향상시킬 수 있는 디지털 직류-직류 변환기를 제공하는 것이다.
또한, 제안된 디지털 펄스폭 변조부를 포함하여, 입력비트의 수가 증가함에 따라 입력주파수의 속도가 증가되어도, 저전력과 저면적을 유지하면서 입력비트에 따라 시비율이 결정된 펄스폭 변소신호를 출력할 수 있는 디지털 직류-직류 변환기를 제공하는 것이다.
본 발명의 일 실시예에 따른 디지털 직류-직류 변환기는 기준전압을 생성하는 기준전압 생성부; 입력전압을 펄스폭 변조신호의 시비율에 따라 스위칭하여 다른 크기의 전압으로 부하에 공급하는 스위칭부; 상기 기준전압 생성부에서 생성된 기준전압과 상기 부하의 출력전압을 입력받아, 상기 기준전압과 상기 출력전압의 차이값에 비례하는 시비율을 갖는 펄스폭 변조신호를 상기 스위칭부로 출력하는 스위칭 신호 생성부 및 상기 기준전압 생성부에서 생성된 기준전압과 상기 부하의 출력전압을 입력받아, 상기 출력전압이 상기 기준전압보다 높으면 최소 시비율을 갖는 펄스폭 변조신호로 설정하고, 상기 출력전압이 상기 기준전압보다 낮으면 최대 시비율을 갖는 펄스폭 변조신호로 설정하며, 단위시간 동안 상기 출력전압과 상기 기준전압의 차이값 변화량이 미리 정해진 값 이상이면, 상기 스위칭 신호 생성부의 출력을 제한하고, 상기 설정된 최소 시비율 또는 최대 시비율을 갖는 펄스폭 변조신호를 상기 스위칭부로 출력할 수 있도록 셋(Set)상태로 설정하는 최대 및 최소 시비율 검출부를 포함하는 것을 특징으로 한다.
또한, 상기 최대 및 최소 시비율 검출부는 상기 단위시간 동안 상기 출력전압과 상기 기준전압의 차이값 변화량이 미리 정해진 값 이하이면, 상기 설정된 최소 시비율 또는 최대 시비율을 갖는 펄스폭 변조신호가 상기 스위칭부로 출력되는 것을 제한하고, 상기 스위칭 신호 생성부의 출력이 상기 스위칭부로 출력되는 리셋(Reset) 상태로 설정하는 것을 특징으로 한다.
그리고, 상기 디지털 직류-직류 변환기는 상기 스위칭 신호 생성부 또는 상기 최대 및 최소 시비율 검출부가 펄스폭 변조신호를 상기 스위칭부로 전달할 때, 상기 스위칭부 구동에 필요한 버퍼를 제공하고, 상기 스위칭부의 오동작이 방지되도록 데드타임을 제공하는 데드타임 버퍼부를 더 포함하는 것을 특징으로 한다.
한편, 상기 스위칭부는 PMOS FET과 NMOS FET을 포함하되, 상기 PMOS FET의 소스가 입력전압에 연결되고, 드레인이 부하에 연결되고, 게이트로 상기 펄스폭 변조신호를 입력받으며, 상기 NMOS FET의 드레인이 PMOS FET의 드레인 및 부하에 연결되고, 소스가 접지에 연결되고, 게이트로 상기 펄스폭 변조신호를 입력받는 것을 특징으로 한다.
그리고, 상기 스위칭부는 저역필터가 포함되어 스위칭된 입력전압을 직류전압으로 필터링하여 부하로 공급하는 것을 특징으로 한다.
여기서, 상기 스위칭 신호 생성부는 상기 기준전압 생성부에서 생성된 기준전압과 상기 부하의 출력전압을 입력받아, 상기 기준전압과 상기 출력전압의 차이값을 구하고, 상기 차이값을 디지털 코드로 변환하는 아날로그-디지털 변환부; 상기 아날로그-디지털 변환부에서 변환된 디지털 코드를 필터링하는 PID 제어부 및 상기 PID 제어부에서 필터링된 디지털 코드에 따른 시비율로 펄스폭 변조신호를 생성하는 디지털 펄스폭 변조부를 포함하는 것을 특징으로 한다.
또한, 상기 최대 및 최소 시비율 검출부는 상기 기준전압 생성부에서 생성된 기준전압과 상기 부하의 출력전압을 입력받아 펄스신호로 변환하는 VTC블록; 상기 VTC블록에서 변환된 기준전압 펄스신호와 출력전압 펄스신호를 분석하여 상기 출력전압이 상기 기준전압보다 높으면 최소 시비율로 펄스폭 변조신호를 설정하고, 상기 출력전압이 상기 기준전압보다 낮으면 최대 시비율로 펄스폭 변조신호를 설정하는 부호비트 검출부; 상기 부호비트 검출부를 통해 상기 출력전압 펄스신호와 상기 기준전압 펄스신호를 전달받아, 상기 출력전압 펄스신호를 디지털 코드로 변환하는 TDC블록 및 상기 TDC블록에서 변환된 디지털 코드가 오버 및 언더 슈트를 나타내는 설정값이면 상기 셋 상태로 설정하고, 상기 변환된 디지털 코드가 오버 및 언더 슈트를 나타내는 설정값이 아니면 상기 리셋 상태로 설정하는 언더 및 오버 슈트 디텍트 컨트롤러를 포함하는 것을 특징으로 한다.
한편, 상기 디지털 펄스폭 변조부는 온도에 무관한 기준전압을 생성하는 밴드갭; 입력된 디지털 코드의 상위비트를 써마미터 코드로 변환하는 바이너리-써마미터 컨버터; 상기 바이너리-써마미터 컨버터에서 변환된 써마미터 코드에 비례하여 상기 밴드갭에서 출력되는 기준전압을 스위칭하는 스위치부; 삼각파 클럭신호를 출력하는 클럭발생부; 비반전 단자로 입력된 상기 클럭발생부에서 출력된 삼각파 클럭신호와, 반전 단자로 입력된 상기 스위치부에서 스위칭된 기준전압을 비교하여 펄스신호를 출력하는 비교기; 상기 비교기에 출력된 펄스신호의 시비율을 보상하는 시비율 보상기 및 상기 시비율 보상기에서 출력된 펄스신호를 상기 입력된 디지털 코드의 하위비트 코드만큼 지연시켜 RS 래치를 리셋시키고, 상기 클럭발생부의 클럭신호에 의해 상기 RS 래치가 셋 됨으로써, 시비율을 갖는 펄스폭 변조신호를 출력하는 디지털 펄스폭 출력부를 포함하는 것을 특징으로 한다.
이것에 의해 본 발명에 따른 디지털 직류-직류 변환기는 급격한 부하전류에 따라 단위시간 동안 출력전압이 급격히 변화되면, 사전에 설정된 최대 및 최소 시비율을 갖는 펄스 신호로 출력전압을 조정함으로써, 회로의 안정도를 유지함과 동시에 출력전압의 시간응답을 향상시킬 수 있는 효과가 있다.
또한, 제안된 디지털 펄스폭 변조부를 포함하여, 디지털 펄스폭 변조부로 입력되는 입력주파수가 증가되어도, 회로의 구조적인 증가와 고출력 없이도 클럭신호만을 증가시킴으로써 출력전압을 제어할 수 있는 효과가 있다.
도 1은 종래의 디지털 직류-직류 변환기를 도시한 구성도
도 2는 종래의 디지털 직류-직류 변환기에서의 디지털 펄스폭 변조부를 도시한 구성도
도 3은 본 발명의 일 실시예에 따른 디지털 직류-직류 변환기를 도시한 구성도
도 4는 본 발명의 일 실시예에 따른 디지털 직류-직류 변환기에서 최대 및 최소 시비율 검출부를 도시한 구성도
도 5는 본 발명의 일 실시예에 따른 디지털 직류-직류 변환기에서 최대 및 최소 시비율일 검출부를 설명하기 위한 예시도
도 6은 본 발명의 일 실시예에 따른 디지털 직류-직류 변환기에서 디지털 펄스폭 변조부를 나타낸 구성도
이하, 본 발명의 바람직한 일 실시예를 도면을 참조하여 상세하게 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 디지털 직류-직류 변환기를 나타낸 구성도이다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 디지털 직류-직류 변환기는 기준전압 생성부(100), 스위칭부(200), 스위칭 신호 생성부(300), 최대 및 최소 시비율 검출부(400) 및 데드타임 버퍼부(500)를 포함한다.
기준전압 생성부(100)는 기준전압(Vref)을 생성한다.
스위칭부(200)는 입력전압(Vin)을 펄스폭 변조신호의 시비율에 따라 스위칭하여 다른 크기의 전압으로 부하(Load)에 공급한다. 여기서, 스위칭부(200)는 PMOS FET(P-channel Metal Oxide Semiconductor Field Effect Transistor)과 NMOS FET(N-channel Metal Oxide Semiconductor Field Effect Transistor)를 포함하되, PMOS FET의 소스가 입력전압에 연결되고, 드레인이 부하에 연결되고, 게이트로 상기 펄스폭 변조신호를 입력받는다. 그리고, NMOS FET의 드레인이 PMOS FET의 드레인 및 부하에 연결되고, 소스가 접지에 연결되고, 게이트로 상기 펄스폭 변조신호를 입력받는다.
이것에 의해, PMOS FET과 NMOS FET의 게이트로 펄스폭 변조신호가 입력되면, PMOS FET과 NMOS FET이 서로 번갈아 온 및 오프(On and Off)하여 입력전압(Vin)을 스위칭한다. 즉, 스위칭부(200)로 입력되는 펄스폭 변조신호의 시비율이 크면, PMOS FET의 온(On)되는 시간이 증가되어 입력전압(Vin)이 많이 통과됨에 따라 출력전압(Vout)이 증가한다. 이와 반대로, 스위칭부(200)로 입력되는 펄스폭 변조신호의 시비율이 작으면, PMOS FET의 온(On)되는 시간이 짧아지고, NMOS FET의 온(On)되는 시간이 증가하여 입력전압(Vin)이 적게 통과됨에 따라 출력전압(Vout)이 감소한다.
또한, 스위칭부(200)는 저역필터가 포함되어 스위칭된 입력전압(Vin)을 직류전압으로 필터링하여 부하로 공급한다. 상술한 저역필터는 인덕터(L)와 커패시터(C)로 구성되며, 이는 공지된 기술로써 상세한 설명은 생략한다.
스위칭 신호 생성부(300)는 기준전압 생성부(100)에서 생성된 기준전압(Vref)과 부하(Load)의 출력전압(Vout)을 입력받아, 기준전압(Vref)과 출력전압(Vout)의 차이값에 비례하는 시비율을 갖는 펄스폭 변조신호를 스위칭부(200)로 출력한다.
여기서, 스위칭 신호 생성부(300)는 아날로그-디지털 변환부(310), PID(Proportional Integral Derivative) 제어부(320) 및 디지털 펄스폭 변조부(330)를 포함한다.
이를 보다 상세히 설명하면, 아날로그-디지털 변환부(310)는 기준전압 생성부(100)에서 생성된 기준전압(Vref)과 부하(Load)의 출력전압(Vout)을 입력받아, 기준전압(Vref)과 출력전압(Vout)의 차이값을 구하고, 차이값을 디지털 코드(e[N])로 변환한다. 여기서, 일반적인 아날로그-디지털 변환부는 전체 범위의 신호를 디지털 코드로 변환하는 반면, 본 발명에서의 아날로그-디지털 변환부(310: Windowed ADC)는 사용자에 의해 설정된 특정범위만을 디지털 코드(e[N])로 변환한다.
그리고, PID 제어부(320)는 아날로그-디지털 변환부(310)에서 변환된 디지털 코드(e[N])를 필터링한다. 일반적으로 아날로그-디지털 변환부(310)에서 변환된 디지털 코드(e[N])는 에러값이 포함되며, 이러한 디지털 코드(e[N])를 PID 제어부(320)에서 필터링하여 에러값이 제거된 디지털 코드(e[N])로 필터링한다. 상술한 PID 제어부(320)는 비례(Proportional)제어와 비례 적분(Proportional-Integral)제어, 비례 미분(Proportional-Derivative)제어를 조합한 것으로서, 사용자가 지정한 알고리즘에 따라 디지털 코드(d[N])을 필터링한다.
마지막으로, 디지털 펄스폭 변조부(330)는 PID 제어부(320)에서 필터링된 디지털 코드(d[N])에 따른 시비율로 펄스폭 변조신호를 생성한다.
최대 및 최소 시비율 검출부(400)는 기준전압 생성부(100)에서 생성된 기준전압(Vref)과 부하(Load)의 출력전압(Vout)을 입력받아, 출력전압(Vout)이 기준전압(Vref)보다 높으면 최소 시비율을 갖는 펄스폭 변조신호로 설정하고, 출력전압(Vout)이 기준전압(Vref)보다 낮으면 최대 시비율을 갖는 펄스폭 변조신호로 설정하며, 단위시간 동안 출력전압(Vout)과 기준전압(Vref)의 차이값 변화량이 미리 정해진 값 이상이면, 스위칭 신호 생성부(300)의 출력을 제한하고, 설정된 최소 시비율 또는 최대 시비율을 갖는 펄스폭 변조신호를 스위칭부(200)로 출력할 수 있도록 셋(Set)상태로 설정한다.
그리고, 최대 및 최소 시비율 검출부(400)는 단위시간 동안 상기 출력전압(Vout)과 기준전압(Vref)의 차이값 변화량이 미리 정해진 값 이하이면, 설정된 최소 시비율 또는 최대 시비율을 갖는 펄스폭 변조신호가 스위칭부(200)로 출력되는 것을 제한하고, 스위칭 신호 생성부(300)의 출력이 스위칭부(200)로 출력되도록 하는 리셋(Reset) 상태로 설정한다.
도 4는 본 발명의 일 실시예에 따른 디지털 직류-직류 변환기의 최대 및 최소 시비율 검출부의 구성도이며, 도 5는 도 4의 최대 및 최소 시비율 검출부를 설명하기 위한 예시도이다.
도시된 바와 같이, 최대 및 최소 시비율 검출부(400)는 VTC블록(410), 부호비트 검출부(420), TDC블록(430) 및 언더 및 오버 슈트 디텍트 컨트롤러(440)를 포함한다.
이를 보다 상세히 설명하면, VTC블록(410:Voltage to Time Converter)은 기준전압 생성부(100)에서 생성된 기준전압(Vref)과 부하(Load)의 출력전압(Vout)을 입력받아 펄스신호로 변환한다. 여기서, VTC블록(410)은 기준전압(Vref)과 출력전압(Vout)을 펄스신호로 변환하되, 기준전압(Vref)과 출력전압(Vout)의 차이값에 비례하여 출력전압(Vout)의 펄스 승압시간(Rising time)을 조정한다. 즉, 기준전압(Vref)보다 출력전압(Vout)이 크다면, 출력전압(Vout)의 펄스 승압시간이 기준전압(Vref)의 펄스신호보다 늦게 출력되고, 기준전압(Vref)보다 출력전압(Vout)이 작으면, 출력전압(Vout)의 펄스신호가 기준전압(Vref)의 펄스신호보다 빠르게 출력된다.
이후, 부호비트 검출부(420:Sign Bit Detector)는 VTC블록(410)에서 변환된 기준전압 펄스신호와 출력전압 펄스신호를 분석하여 출력전압(Vout)이 기준전압(Vref)보다 높으면 최소 시비율로 펄스폭 변조신호를 설정하고, 출력전압(Vout)이 기준전압(Vref)보다 낮으면 최대 시비율로 펄스폭 변조신호를 설정한다. 즉, 부호비트 검출부(420)는 VTC블록(410)으로부터 전달받은 출력전압 펄스신호와 기준전압 펄스신호의 선후를 파악하여, 출력전압 펄스신호가 기준전압의 펄스신호보다 느리면, 출력전압(Vout)이 기준전압(Vref)보다 높다고 판단하여 스위칭부(200)로 출력할 펄스폭 변조신호의 시비율을 최소로 설정한다. 이와 반대로, 출력전압 펄스신호가 기준전압의 펄스신호보다 빠르면, 출력전압(Vout)이 기준전압(Vref)보다 낮다고 판단하여 스위칭부(200)로 출력할 펄스폭 변조신호의 시비율을 최대로 설정한다. 여기서, 시비율의 최소 및 최대 시비율 범위는 0% 내지 100%이며, 사용자에 의해 설정된다.
그리고, TDC블록(430: Time to Digital Coverter)은 부호비트 검출부(420)를 통해 출력전압 펄스신호와 기준전압 펄스신호를 전달받아, 출력전압 펄스신호를 디지털 코드로 변환한다. 즉, VTC블록(410)에서 변조된 펄스 신호의 펄스폭(지연된 정도)에 따라 디지털 코드값이 증가된다. 여기서, TDC블록(430)은 n 개의 딜레이(D1~Dn)와 n개로 구성된 한 쌍의 D-플립플롭을 포함한다. 따라서, TDC블록(430)으로 입력된 펄스 신호는 딜레이(D1~Dn)에서 지연되며, 지연된 데이터 신호가 n 개로 구성된 한 쌍의 D-플립플롭으로 입력된다. 이때, 첫 번째 D-플립플롭의 입력D로 데이터 신호가 입력되며, 비반전 출력Q에서 출력된 데이터 신호(Q<n>) 는 두 번째 D-플립플롭의 입력D로 입력되고, 두 번째 D-플립플롭의 비반전 출력Q로 데이터 신호(SQ<n>)가 출력되고, 두 번째 D-플립플롭의 반전 출력QB로 데이터 신호(QB<n>)가 출력된다. 이에 따라, 첫 번째 D-플립플롭은 현재 디지털 코드값을 두 번째 D-플립플롭이 이전 디지털 코드값을 나타냄으로써, 하기 언더 및 오버 슈트 디텍트 컨틀로러(440)가 디지털 코드값을 이용하여 출력전압(Vout)의 언더 및 오버 슈트 되는 지점을 파악할 수 있다.
마지막으로, 언더 및 오버 슈트 디텍트 컨트롤러(440:Under and Over Shoot detect Controller)는 TDC블록(430)에서 변환된 디지털 코드가 언더 및 오버 슈트를 나타내는 설정값이면 셋(Set) 상태로 설정하고, 변환된 디지털 코드가 언더 및 오버 슈트를 나타내는 설정값이 아니면 리셋(Reset) 상태로 설정한다. 여기서, 언더 및 오버 슈트 감지부(440)는 TDC블록(430)에서 변환된 디지털 코드(Q<n>,SQ<n>,QB<n>)를 입력받고, 디지털 코드값이 사전에 설정된 값이면, 부호비트 검출부(420)에서 선택된 최대 시비율을 갖는 펄스 신호 또는 최소 시비율을 갖는 펄스 신호를 스위칭 제어부(500)로 출력한다.
예를 들어, 출력전압(Vout)의 변동이 없으면, 출력전압(Vout)과 기준전압(Vref)의 차이값이 같기 때문에 TDC블록(430)에서 출력되는 디지털 코드의 Q[0:1] 값은 00이다. 따라서, 언더 및 오버 슈트 감지부(440)는 리셋(Reset)이다.
반면, 출력전압(Vout)의 변동이 크면, 출력전압(Vout)과 기준전압(Vref)의 차이값이 커지며, TDC블록(430)에서 디지털 코드값이 출력전압(Vout)과 기준전압(Vref)의 차이값에 비례하여 변환된다. 따라서, 언더 및 오버 슈트 감지부(440)는 디지털 코드 Q[0:1] 값이 11로 되면(사전에 설정된 디지털 코드값Q[0:1]이 11 이다.), 출력전압(Vout)이 언더 및 오버 슈트 상태라 판단하고, 셋(Set) 상태로 설정하여, 스위칭 제어부(500)로 최소 시비율 또는 최대 시비율을 갖는 펄스폭 변조신호를 스위칭부(200)로 출력한다.
사용자는 언더 및 오버 슈트 감지부(440)의 최대 및 최소 시비율 제어박스(Max and Min duty control)에 셋 상태로 동작시킬 디지털 코드값과 리셋 상태로 동작시킬 디지털 코드값을 설정할 수 있다. 일반적으로 셋 상태의 디지털 코드값은 단위시간 동안 출력전압(Vout)의 변화량이 급격히 변화할 때이며, 리셋 상태의 디지털 코드값은 출력전압(Vout)이 언더 및 오버 슈트를 지난 상태이다.
또한, 본 발명의 일 실시예에 따른 디지털 직류-직류 변환기는 스위칭 신호 생성부(300) 또는 최대 및 최소 시비율 검출부(400)가 펄스폭 변조신호를 스위칭부(200)로 전달할 때, 스위칭부(200) 구동에 필요한 버퍼를 제공하고, 스위칭부(200)의 오동작이 방지되도록 데드타임을 제공하는 데드타임 버퍼부(500: Dead Time Buffer)를 더 포함한다.
이것에 의해, 부하(Load)전류에 급격한 변화로 출력전압(Vout)이 변동되면, 직류-직류 변환 제어부(300)가 출력전압(Vout)과 기준전압(Vout)의 차이값에 대응되는 시비율을 갖는 펄스신호로 스위칭부(100)를 동작시키기 전에, 최대 및 최소 시비율 제어부(400)가 사전에 설정된 최대 시비율 또는 최소 시비율을 갖는 펄스 신호로 스위칭부(100)를 동작시킴으로써, 시간응답(Trnasient Response)을 향상시킬 수 있다. 즉, 직류-직류 변환 제어부(300)를 사용함에 따라 출력전압(Vout)이 오버슈트 또는 언더슈트 되기 전에 최대 및 최소 시비율 제어부(400)가 사전에 설정된 시비율을 갖는 펄스 신호로 입력전압을 스위칭함으로써, 출력전압(Vout)의 정착 시간(Settling Time)을 앞당길 수 있다.
도 6은 본 발명의 일 실시예에 따른 디지털 직류-직류 변환기의 디지털 펄스폭 변조부의 구성도이다.
도시된 바와 같이, 디지털 펄스폭 변조부(330)는 밴드갭(331), 바이너리-써마미터 컨버터(332), 스위치부(333), 클럭발생부(334), 비교기(335), 시비율 보상기(336) 및 디지털 펄스폭 출력부(337)를 포함한다.
밴드갭(331:Bandgap)은 온도에 무관한 기준전압을 생성한다. 여기서, 밴드갭(331)은 온도에 무관한 전류를 만들기 위해 절대온도에 비례하는 PTAT(Proportional To Absolute Temperature)전류와 절대온도에 반비례하는 CTAT(Conversely proportional To Absolute Temperature) 전류를 합쳐 온도에 무관한 기준전압(VH~VL)을 생성한다.
바이너리-써마미터 컨버터(332:Binary to Thermometer Converter)는 입력된 디지털 코드의 상위비트를 써마미터 코드(Thermometer Code)로 변환한다.
스위치부(333)는 바이너리-써마미터 컨버터(332)에서 변환된 써마미터 코드에 비례하여 밴드갭(331)에서 출력되는 기준전압을 스위칭한다.
예를 들어, 바이너리-써마미터 컨버터(332)로 입력된 디지털 코드(d[n])의 상위비트(MSB: D[9:4])를 써마미터 코드(T[2n-1]: 온도코드)로 변환하고, 스위치부(333)는 밴드갭(331)에서 기준전압(Vref)을 발생시키는 저항(R)을 작은 저항으로 나눈 상태에서, 각 저항에 스위치(T[0], T[1],..., T[2n-1-1], T[2n-1]를 연결하여 써마미터 코드(T[2n-1])에 해당되는 스위치를 턴온한다. 따라서, 입력된 디지털 코드(d[N])의 상위비트(MSB)의 크기가 클수록 스위치부(333)에서 높은 전압이 출력된다.
클럭발생부(334)는 클럭신호를 출력한다. 여기서 클럭신호는 정형파 또는 삼각파일 수 있다.
비교기(335)는 비반전 단자로 클럭발생부(334)에서 출력된 삼각파 클럭신호가 입력되고, 반전 단자로 스위치부(333)에서 스위칭된 기준전압을 입력받아 펄스신호를 출력한다.
시비율 보상기(336)는 비교기(335)에 출력된 펄스신호의 시비율을 보상한다. 여기서, 시비율 보상기(336) 디지털 펄스폭 변환부(330)로 입력된 디지털 코드의 상위비트(MSB)의 위상차를 보정하기 위한 것으로써, 시비율을 보상하는 기술은 대한민국 등록특허 제10-1027679호(2011.03.31, 등록)의 "DLL 회로", 대한민국 등록특허 제10-0578232호(2006.05.02) "지연 고정 루트" 등에 상세히 설명되어 있어, 본 발명에서 상세한 설명은 생략한다.
이후, 디지털 펄스폭 출력부(337)는 시비율 보상기(336)에서 출력된 펄스신호를 입력된 디지털 코드의 하위비트 코드만큼 지연시켜 RS 래치를 리셋시키고, 클럭발생부(334)의 클럭신호에 의해 RS 래치가 셋(Set) 됨으로써, 시비율을 갖는 펄스폭 변조신호를 출력한다. 여기서, 디지털 펄스폭 출력부(337)는 디지털 코드[d[N])의 하위비트(LSB)를 입력받고, 시비율 보상기(336)를 통해 보상된 출력신호를 하위비트(LSB) 코드만큼 지연시킨 후, 클럭발생부(334)의 클럭신호에 따라 RS-래치(SR-latch)를 리셋(Reset)시켜 입력코드에 따른 시비율(듀티)을 갖는 펄스폭 변조신호를 출력한다. 또한, 디지털 펄스폭 출력부(337)는 지연 디지털 펄스폭 변조회로(Delay-Line DPWM)로써, 다수개의 딜레이(D1,D2~...~Dn-1,Dn)로 듀티보상기(336)에서 출력된 신호를 입력받고, 딜레이에서 지연된 신호가 먹스(Mux)로 입력되며, 먹스가 디지털 코드의 하위비트를 입력받아 하위비트만큼 지연된 신호를 RS-래치로 입력하며, RS-래치는 클럭발생부(335)의 클럭신호에 따라 리셋되어 펄스폭 변조신호가 출력된다.
이와 같이, 본 발명의 디지털 펄스폭 변조부(330)는 종래기술에 사용되는 카운터를 제외하고, 클럭신호를 발생하는 클럭발생부(334)를 사용한다. 따라서, 디지털 펄스폭 변조부(330)로 입력되는 입력비트의 증가에 따라 클럽발생부(334) 클럭신호를 비례적으로 증가시킬 수 있고, 이에 따라, 입력비트에 따른 시비율을 갖는 펄스신호를 생성할 수 있다. 이때, 입력비트의 수가 증가된다 하여도, 클럭발생부(334)의 클럭신호만 증가되도록 저항만 조정하면 되기 때문에, 별도의 회로구성을 추가할 필요가 없어 회로의 면적이 증가되지 않으며, 특별히 더 많은 전력이 필요하지 않은 장점이 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되는 것이다.
100: 기준전압 생성부 200: 스위칭부
300: 스위칭 신호 생성부 400: 최대 및 최소 시비율 검출부
500: 데드타임 버퍼부
310: 아날로그-디지털 변환부 320: PID 제어부
330: 디지털 펄스폭 변조부
410: VTC 블록 420: 부호비트 검출부
430: TDC블록 440: 언더 및 오버 슈트 감지부
331: 밴드갭 332: 바이너리-써마미터 컨버터
333: 스위치부 334: 클럭발생부
335: 비교기 336: 시비율 보상기
337: 디지털 펄스폭 출력부

Claims (8)

  1. 기준전압을 생성하는 기준전압 생성부;
    입력전압을 펄스폭 변조신호의 시비율에 따라 스위칭하여 다른 크기의 전압으로 부하(Load)에 공급하는 스위칭부;
    상기 기준전압 생성부에서 생성된 기준전압과 상기 부하의 출력전압을 입력받아, 상기 기준전압과 상기 출력전압의 차이값에 비례하는 시비율을 갖는 펄스폭 변조신호를 상기 스위칭부로 출력하는 스위칭 신호 생성부 및
    상기 기준전압 생성부에서 생성된 기준전압과 상기 부하의 출력전압을 입력받아, 상기 출력전압이 상기 기준전압보다 높으면 최소 시비율을 갖는 펄스폭 변조신호로 설정하고, 상기 출력전압이 상기 기준전압보다 낮으면 최대 시비율을 갖는 펄스폭 변조신호로 설정하며, 단위시간 동안 상기 출력전압과 상기 기준전압의 차이값 변화량이 미리 정해진 값 이상이면, 상기 스위칭 신호 생성부의 출력을 제한하고, 상기 설정된 최소 시비율 또는 최대 시비율을 갖는 펄스폭 변조신호를 상기 스위칭부로 출력할 수 있도록 셋(Set)상태로 설정하는 최대 및 최소 시비율 검출부를 포함하는 것을 특징으로 하는 디지털 직류-직류 변환기.
  2. 제 1 항에 있어서, 상기 최대 및 최소 시비율 검출부는,
    상기 단위시간 동안 상기 출력전압과 상기 기준전압의 차이값 변화량이 미리 정해진 값 이하이면, 상기 설정된 최소 시비율 또는 최대 시비율을 갖는 펄스폭 변조신호가 상기 스위칭부로 출력되는 것을 제한하고, 상기 스위칭 신호 생성부의 출력이 상기 스위칭부로 출력되는 리셋(Reset) 상태로 설정하는 것을 특징으로 하는 디지털 직류-직류 변환기.
  3. 제 1 항에 있어서, 상기 디지털 직류-직류 변환기는,
    상기 스위칭 신호 생성부 또는 상기 최대 및 최소 시비율 검출부가 펄스폭 변조신호를 상기 스위칭부로 전달할 때, 상기 스위칭부 구동에 필요한 버퍼를 제공하고, 상기 스위칭부의 오동작이 방지되도록 데드타임을 제공하는 데드타임 버퍼부(Dead Time Buffer)를 더 포함하는 것을 특징으로 하는 디지털 직류-직류 변환기.
  4. 제 1 항에 있어서,
    상기 스위칭부는 PMOS FET(P-channel Metal Oxide Semiconductor Field Effect Transistor)과 NMOS FET(N-channel Metal Oxide Semiconductor Field Effect Transistor)를 포함하되,
    상기 PMOS FET의 소스가 입력전압에 연결되고, 드레인이 부하에 연결되고, 게이트로 상기 펄스폭 변조신호를 입력받으며,
    상기 NMOS FET의 드레인이 PMOS FET의 드레인 및 부하에 연결되고, 소스가 접지에 연결되고, 게이트로 상기 펄스폭 변조신호를 입력받는 것을 특징으로 하는 디지털 직류-직류 변환기.
  5. 제 1 항에 있어서,
    상기 스위칭부는 저역필터가 포함되어 스위칭된 입력전압을 직류전압으로 필터링하여 부하로 공급하는 것을 특징으로 하는 디지털 직류-직류 변환기.
  6. 제 1 항에 있어서, 상기 스위칭 신호 생성부는,
    상기 기준전압 생성부에서 생성된 기준전압과 상기 부하의 출력전압을 입력받아, 상기 기준전압과 상기 출력전압의 차이값을 구하고, 상기 차이값을 디지털 코드로 변환하는 아날로그-디지털 변환부;
    상기 아날로그-디지털 변환부에서 변환된 디지털 코드를 필터링하는 PID 제어부 및
    상기 PID 제어부에서 필터링된 디지털 코드에 따른 시비율로 펄스폭 변조신호를 생성하는 디지털 펄스폭 변조부를 포함하는 것을 특징으로 하는 디지털 직류-직류 변환기.
  7. 제 2 항에 있어서, 상기 최대 및 최소 시비율 검출부는
    상기 기준전압 생성부에서 생성된 기준전압과 상기 부하의 출력전압을 입력받아 펄스신호로 변환하는 VTC블록(Voltage to Time Converter);
    상기 VTC블록에서 변환된 기준전압 펄스신호와 출력전압 펄스신호를 분석하여 상기 출력전압이 상기 기준전압보다 높으면 최소 시비율로 펄스폭 변조신호를 설정하고, 상기 출력전압이 상기 기준전압보다 낮으면 최대 시비율로 펄스폭 변조신호를 설정하는 부호비트 검출부(Sign Bit Detector);
    상기 부호비트 검출부를 통해 상기 출력전압 펄스신호와 상기 기준전압 펄스신호를 전달받아, 상기 출력전압 펄스신호를 디지털 코드로 변환하는 TDC블록(Time to Digital Coverter) 및
    상기 TDC블록에서 변환된 디지털 코드가 오버 및 언더 슈트를 나타내는 설정값이면 상기 셋(Set) 상태로 설정하고, 상기 변환된 디지털 코드가 오버 및 언더 슈트를 나타내는 설정값이 아니면 상기 리셋(Reset) 상태로 설정하는 언더 및 오버 슈트 디텍트 컨트롤러(Under and Over Shoot detect Controller)를 포함하는 것을 특징으로 하는 디지털 직류-직류 변환기.
  8. 제 6 항에 있어서, 상기 디지털 펄스폭 변조부는,
    온도에 무관한 기준전압을 생성하는 밴드갭(Bandgap);
    입력된 디지털 코드의 상위비트를 써마미터 코드(Thermometer Code)로 변환하는 바이너리-써마미터 컨버터(Binary to Thermometer Converter);
    상기 바이너리-써마미터 컨버터에서 변환된 써마미터 코드에 비례하여 상기 밴드갭에서 출력되는 기준전압을 스위칭하는 스위치부;
    삼각파 클럭신호를 출력하는 클럭발생부;
    비반전 단자로 입력된 상기 클럭발생부에서 출력된 삼각파 클럭신호와, 반전 단자로 입력된 상기 스위치부에서 스위칭된 기준전압을 비교하여 펄스신호를 출력하는 비교기;
    상기 비교기에 출력된 펄스신호의 시비율을 보상하는 시비율 보상기 및
    상기 시비율 보상기에서 출력된 펄스신호를 상기 입력된 디지털 코드의 하위비트 코드만큼 지연시켜 RS 래치를 리셋시키고, 상기 클럭발생부의 클럭신호에 의해 상기 RS 래치가 셋 됨으로써, 시비율을 갖는 펄스폭 변조신호를 출력하는 디지털 펄스폭 출력부를 포함하는 것을 특징으로 하는 디지털 직류-직류 변환기.
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