JP2002064381A - パイプラインａ／ｄ変換器 - Google Patents
パイプラインａ／ｄ変換器Info
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- JP2002064381A JP2002064381A JP2000248343A JP2000248343A JP2002064381A JP 2002064381 A JP2002064381 A JP 2002064381A JP 2000248343 A JP2000248343 A JP 2000248343A JP 2000248343 A JP2000248343 A JP 2000248343A JP 2002064381 A JP2002064381 A JP 2002064381A
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Abstract
(57)【要約】
【課題】 パイプラインステージ間のゲインエラーのば
らつきも補正することが可能なパイプラインＡ／Ｄ変換
器を実現する。 【解決手段】 パイプラインＡ／Ｄ変換器において、直
列接続された複数段のパイプラインステージ及び１ビッ
トＡ／Ｄ変換器から構成されるパイプラインＡ／Ｄ変換
器と、各パイプラインステージのゲインエラーを検出
し、このゲインエラーに基づきパイプラインステージに
供給される基準電圧を制御してゲインエラーを補正する
基準電圧生成手段とを設ける。
らつきも補正することが可能なパイプラインＡ／Ｄ変換
器を実現する。 【解決手段】 パイプラインＡ／Ｄ変換器において、直
列接続された複数段のパイプラインステージ及び１ビッ
トＡ／Ｄ変換器から構成されるパイプラインＡ／Ｄ変換
器と、各パイプラインステージのゲインエラーを検出
し、このゲインエラーに基づきパイプラインステージに
供給される基準電圧を制御してゲインエラーを補正する
基準電圧生成手段とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、パイプラインＡ／
Ｄ変換器に関し、特に直線性を向上したパイプラインＡ
／Ｄ変換器に関する。
Ｄ変換器に関し、特に直線性を向上したパイプラインＡ
／Ｄ変換器に関する。
【０００２】
【従来の技術】従来のパイプラインＡ／Ｄ変換器は入力
信号を１ビットのＡ／Ｄ変換器で量子化すると共に入力
信号から量子化した分のアナログ値を減算して適宜増幅
して後段に出力するパイプラインステージを複数個直列
に接続することによりＡ／Ｄ変換器を構成するものであ
る。
信号を１ビットのＡ／Ｄ変換器で量子化すると共に入力
信号から量子化した分のアナログ値を減算して適宜増幅
して後段に出力するパイプラインステージを複数個直列
に接続することによりＡ／Ｄ変換器を構成するものであ
る。
【０００３】また、特に直線性を向上させたパイプライ
ンＡ／Ｄ変換器としては本願出願人の出願に係る「特願
平１０−３５４２６２」に記載されている。図２は「特
願平１０−３５４２６２」記載された従来のパイプライ
ンＡ／Ｄ変換器の一例を示す構成ブロック図である。
ンＡ／Ｄ変換器としては本願出願人の出願に係る「特願
平１０−３５４２６２」に記載されている。図２は「特
願平１０−３５４２６２」記載された従来のパイプライ
ンＡ／Ｄ変換器の一例を示す構成ブロック図である。
【０００４】図２において１ａ，１ｂ，１ｃ，１ｄ及び
１ｅは１ビットＡ／Ｄ変換器、２ａ，２ｂ，２ｃ及び２
ｄは１ビットＤ／Ａ変換器、３ａ，３ｂ，３ｃ及び３ｄ
は減算器、４ａ，４ｂ，４ｃ及び４ｄは残差増幅器、５
ａ，５ｂ，６ａ，６ｂ，７ａ及び７ｂは抵抗、８はレプ
リカ回路、９ａ及び９ｂはバッファアンプである。１０
０はアナログ入力信号、１０１はＤ／Ａ変換器２ａ〜２
ｄに供給される正負の基準電圧、１０２はディジタル出
力信号である。
１ｅは１ビットＡ／Ｄ変換器、２ａ，２ｂ，２ｃ及び２
ｄは１ビットＤ／Ａ変換器、３ａ，３ｂ，３ｃ及び３ｄ
は減算器、４ａ，４ｂ，４ｃ及び４ｄは残差増幅器、５
ａ，５ｂ，６ａ，６ｂ，７ａ及び７ｂは抵抗、８はレプ
リカ回路、９ａ及び９ｂはバッファアンプである。１０
０はアナログ入力信号、１０１はＤ／Ａ変換器２ａ〜２
ｄに供給される正負の基準電圧、１０２はディジタル出
力信号である。
【０００５】また、１ａ〜４ａはパイプラインステージ
５０ａを、１ｂ〜４ｂはパイプラインステージ５０ｂ
を、１ｃ〜４ｃはパイプラインステージ５０ｃを、１ｄ
〜４ｄはパイプラインステージ５０ｄを、１ｅ及び５０
ａ〜５０ｄはパイプラインＡ／Ｄ変換器５１を、５ａ，
５ｂ，６ａ，６ｂ，７ａ及び７ｂは分圧手段５２を、
８，９ａ，９ｂ及び５２は基準電圧生成手段５３をそれ
ぞれ構成している。
５０ａを、１ｂ〜４ｂはパイプラインステージ５０ｂ
を、１ｃ〜４ｃはパイプラインステージ５０ｃを、１ｄ
〜４ｄはパイプラインステージ５０ｄを、１ｅ及び５０
ａ〜５０ｄはパイプラインＡ／Ｄ変換器５１を、５ａ，
５ｂ，６ａ，６ｂ，７ａ及び７ｂは分圧手段５２を、
８，９ａ，９ｂ及び５２は基準電圧生成手段５３をそれ
ぞれ構成している。
【０００６】アナログ入力信号１００はＡ／Ｄ変換器１
ａの入力端子及び減算器３ａの加算入力端子にそれぞれ
接続され、Ａ／Ｄ変換器１ａのディジタル出力はＭＳＢ
としてディジタル出力信号１０２に出力されると共にＤ
／Ａ変換器２ａのディジタル入力端子に接続される。Ｄ
／Ａ変換器２ａの出力は減算器３ａの減算入力端子に接
続され、減算器３ａの出力は残差増幅器４ａを介して後
段に出力される。
ａの入力端子及び減算器３ａの加算入力端子にそれぞれ
接続され、Ａ／Ｄ変換器１ａのディジタル出力はＭＳＢ
としてディジタル出力信号１０２に出力されると共にＤ
／Ａ変換器２ａのディジタル入力端子に接続される。Ｄ
／Ａ変換器２ａの出力は減算器３ａの減算入力端子に接
続され、減算器３ａの出力は残差増幅器４ａを介して後
段に出力される。
【０００７】残差増幅器４ａの出力はＡ／Ｄ変換器１ｂ
の入力端子及び減算器３ｂの加算入力端子にそれぞれ接
続され、Ａ／Ｄ変換器１ｂのディジタル出力がディジタ
ル出力信号１０２に出力されると共にＤ／Ａ変換器２ｂ
のディジタル入力端子に接続される。Ｄ／Ａ変換器２ｂ
の出力は減算器３ｂの減算入力端子に接続され、減算器
３ｂの出力は残差増幅器４ｂを介して後段に出力され
る。
の入力端子及び減算器３ｂの加算入力端子にそれぞれ接
続され、Ａ／Ｄ変換器１ｂのディジタル出力がディジタ
ル出力信号１０２に出力されると共にＤ／Ａ変換器２ｂ
のディジタル入力端子に接続される。Ｄ／Ａ変換器２ｂ
の出力は減算器３ｂの減算入力端子に接続され、減算器
３ｂの出力は残差増幅器４ｂを介して後段に出力され
る。
【０００８】残差増幅器４ｂの出力はＡ／Ｄ変換器１ｃ
の入力端子及び減算器３ｃの加算入力端子にそれぞれ接
続され、Ａ／Ｄ変換器１ｃのディジタル出力がディジタ
ル出力信号１０２に出力されると共にＤ／Ａ変換器２ｃ
のディジタル入力端子に接続される。Ｄ／Ａ変換器２ｃ
の出力は減算器３ｃの減算入力端子に接続され、減算器
３ｃの出力は残差増幅器４ｃを介して後段に出力され
る。
の入力端子及び減算器３ｃの加算入力端子にそれぞれ接
続され、Ａ／Ｄ変換器１ｃのディジタル出力がディジタ
ル出力信号１０２に出力されると共にＤ／Ａ変換器２ｃ
のディジタル入力端子に接続される。Ｄ／Ａ変換器２ｃ
の出力は減算器３ｃの減算入力端子に接続され、減算器
３ｃの出力は残差増幅器４ｃを介して後段に出力され
る。
【０００９】残差増幅器４ｃの出力はＡ／Ｄ変換器１ｄ
の入力端子及び減算器３ｄの加算入力端子にそれぞれ接
続され、Ａ／Ｄ変換器１ｄのディジタル出力がディジタ
ル出力信号１０２に出力されると共にＤ／Ａ変換器２ｄ
のディジタル入力端子に接続される。Ｄ／Ａ変換器２ｄ
の出力は減算器３ｄの減算入力端子に接続され、減算器
３ｄの出力は残差増幅器４ｄを介して後段に出力され
る。
の入力端子及び減算器３ｄの加算入力端子にそれぞれ接
続され、Ａ／Ｄ変換器１ｄのディジタル出力がディジタ
ル出力信号１０２に出力されると共にＤ／Ａ変換器２ｄ
のディジタル入力端子に接続される。Ｄ／Ａ変換器２ｄ
の出力は減算器３ｄの減算入力端子に接続され、減算器
３ｄの出力は残差増幅器４ｄを介して後段に出力され
る。
【００１０】そして、残差増幅器４ｄの出力はＡ／Ｄ変
換器１ｅの入力端子に接続され、Ａ／Ｄ変換器１ｅのデ
ィジタル出力がＬＳＢとしてディジタル出力信号１０２
に出力される。
換器１ｅの入力端子に接続され、Ａ／Ｄ変換器１ｅのデ
ィジタル出力がＬＳＢとしてディジタル出力信号１０２
に出力される。
【００１１】また、基準電圧１０１の正の基準電圧はＤ
／Ａ変換器２ａの正の基準電圧入力端子、抵抗５ａの一
端及びレプリカ回路８の一方の入力端子に接続され、基
準電圧１０１の負の基準電圧はＤ／Ａ変換器２ａの負の
基準電圧入力端子、抵抗５ｂの一端及びレプリカ回路８
の他方の入力端子に接続される。
／Ａ変換器２ａの正の基準電圧入力端子、抵抗５ａの一
端及びレプリカ回路８の一方の入力端子に接続され、基
準電圧１０１の負の基準電圧はＤ／Ａ変換器２ａの負の
基準電圧入力端子、抵抗５ｂの一端及びレプリカ回路８
の他方の入力端子に接続される。
【００１２】抵抗５ａの他端は抵抗６ａの一端及びＤ／
Ａ変換器２ｂの正の基準電圧入力端子に接続され、抵抗
５ｂの他端は抵抗６ｂの一端及びＤ／Ａ変換器２ｂの負
の基準電圧入力端子に接続される。
Ａ変換器２ｂの正の基準電圧入力端子に接続され、抵抗
５ｂの他端は抵抗６ｂの一端及びＤ／Ａ変換器２ｂの負
の基準電圧入力端子に接続される。
【００１３】抵抗６ａの他端は抵抗７ａの一端及びＤ／
Ａ変換器２ｃの正の基準電圧入力端子に接続され、抵抗
６ｂの他端は抵抗７ｂの一端及びＤ／Ａ変換器２ｃの負
の基準電圧入力端子に接続される。
Ａ変換器２ｃの正の基準電圧入力端子に接続され、抵抗
６ｂの他端は抵抗７ｂの一端及びＤ／Ａ変換器２ｃの負
の基準電圧入力端子に接続される。
【００１４】抵抗７ａの他端はＤ／Ａ変換器２ｄの正の
基準電圧入力端子及びバッファアンプ９ａの出力に接続
され、抵抗７ｂの他端はＤ／Ａ変換器２ｄの負の基準電
圧入力端子及びバッファアンプ９ｂの出力に接続され
る。そして、レプリカ回路８の２つの出力がバッファア
ンプ９ａ及び９ｂの入力端子にそれぞれ接続される。
基準電圧入力端子及びバッファアンプ９ａの出力に接続
され、抵抗７ｂの他端はＤ／Ａ変換器２ｄの負の基準電
圧入力端子及びバッファアンプ９ｂの出力に接続され
る。そして、レプリカ回路８の２つの出力がバッファア
ンプ９ａ及び９ｂの入力端子にそれぞれ接続される。
【００１５】ここで、図２に示す従来例の動作を説明す
る。パイプラインステージは”Ｎ−１”個直列接続され
ており、このパイプラインステージを構成する１ビット
Ａ／Ｄ変換器１ａ〜１ｅは入力されるアナログ信号の極
性のみを判定し、アナログ入力が”０”または”負”の
場合には”０”のディジタル信号を出力し、アナログ入
力が”正”の場合には”１”のディジタル信号を出力す
る。
る。パイプラインステージは”Ｎ−１”個直列接続され
ており、このパイプラインステージを構成する１ビット
Ａ／Ｄ変換器１ａ〜１ｅは入力されるアナログ信号の極
性のみを判定し、アナログ入力が”０”または”負”の
場合には”０”のディジタル信号を出力し、アナログ入
力が”正”の場合には”１”のディジタル信号を出力す
る。
【００１６】一方、Ｄ／Ａ変換器２ａ〜２ｄはＡ／Ｄ変
換器１ａ〜１ｄからのディジタル入力が”０”の場合に
は負の基準電圧を出力し、ディジタル入力が”１”の場
合には正の基準電圧を出力する。例えば、基準電圧１０
１が”＋Ｖｒ”及び”−Ｖｒ”であるとすれば、ディジ
タル入力が”０”及び”１”の場合にはそれぞれ”−Ｖ
ｒ”及び”＋Ｖｒ”を出力する。
換器１ａ〜１ｄからのディジタル入力が”０”の場合に
は負の基準電圧を出力し、ディジタル入力が”１”の場
合には正の基準電圧を出力する。例えば、基準電圧１０
１が”＋Ｖｒ”及び”−Ｖｒ”であるとすれば、ディジ
タル入力が”０”及び”１”の場合にはそれぞれ”−Ｖ
ｒ”及び”＋Ｖｒ”を出力する。
【００１７】アナログ入力信号１００はＡ／Ｄ変換器１
ａによりその極性が判断され、極性が”正”の場合には
Ｄ／Ａ変換器２ａの正の基準電圧が減算器３ａにおいて
アナログ入力信号１００から減算される。残差増幅器４
ａはこの減算結果を２倍に増幅して後段のパイプライン
ステージ５０ｂに出力される。そして、パイプラインス
テージ５０ｂ〜５０ｄにおいて同様の動作が行われ、最
後にＡ／Ｄ変換器１ｅによりディジタル出力信号１０２
のＬＳＢが確定される。
ａによりその極性が判断され、極性が”正”の場合には
Ｄ／Ａ変換器２ａの正の基準電圧が減算器３ａにおいて
アナログ入力信号１００から減算される。残差増幅器４
ａはこの減算結果を２倍に増幅して後段のパイプライン
ステージ５０ｂに出力される。そして、パイプラインス
テージ５０ｂ〜５０ｄにおいて同様の動作が行われ、最
後にＡ／Ｄ変換器１ｅによりディジタル出力信号１０２
のＬＳＢが確定される。
【００１８】すなわち、このようなパイプラインステー
ジを複数段直列接続することにより、アナログ入力信号
１００から基準電圧が順次加算若しくは減算されると共
に２倍されて後段に出力されることになるので”パイプ
ラインステージ数＋１”の分解能を有するＡ／Ｄ変換器
として動作することになる。
ジを複数段直列接続することにより、アナログ入力信号
１００から基準電圧が順次加算若しくは減算されると共
に２倍されて後段に出力されることになるので”パイプ
ラインステージ数＋１”の分解能を有するＡ／Ｄ変換器
として動作することになる。
【００１９】一方、レプリカ回路８は残差増幅器４ａ等
と同一の直流特性を有する演算増幅器を閉ループゲイン
が”１”になるように帰還回路を構成して”２（Ｎ−
２）”個直列接続されている。
と同一の直流特性を有する演算増幅器を閉ループゲイン
が”１”になるように帰還回路を構成して”２（Ｎ−
２）”個直列接続されている。
【００２０】残差増幅器１段で生じる規格化されたゲイ
ンエラー”δ” δ＝ΔＧ／Ｇ≒−１／(Ａ・β) （１） で表され、式（１）に”β＝１／２”を代入することに
より、 δ＝ΔＧ／Ｇ＝−２／Ａ （２） となる。但し、演算増幅器の開ループゲインを”Ａ”、
帰還率を”β”とし、その時のループゲインを”Ｇ”と
している。また。理想ゲインである”１／β”に対して
ゲインエラーを”ΔＧ”としている。
ンエラー”δ” δ＝ΔＧ／Ｇ≒−１／(Ａ・β) （１） で表され、式（１）に”β＝１／２”を代入することに
より、 δ＝ΔＧ／Ｇ＝−２／Ａ （２） となる。但し、演算増幅器の開ループゲインを”Ａ”、
帰還率を”β”とし、その時のループゲインを”Ｇ”と
している。また。理想ゲインである”１／β”に対して
ゲインエラーを”ΔＧ”としている。
【００２１】一方、上述のレプリカ回路８を構成する演
算増幅器１段の規格化されたゲインエラー”δｒｅｐ”
は、 δrep＝ΔＧrep／Ｇrep＝−１／Ａ （３） で表される。
算増幅器１段の規格化されたゲインエラー”δｒｅｐ”
は、 δrep＝ΔＧrep／Ｇrep＝−１／Ａ （３） で表される。
【００２２】ここで、パイプラインＡ／Ｄ変換器５１の
入力フルスケールを”Ｖｆｓｏ（＝４Ｖｒ）”として”
ｋ番目”のパイプラインステージの出力までに蓄積され
た残差増幅器のゲインエラーによる減衰を考えると”ｋ
番目”のパイプラインステージの出力のフルスケール”
Ｖｆｓｋ”は、 となる。
入力フルスケールを”Ｖｆｓｏ（＝４Ｖｒ）”として”
ｋ番目”のパイプラインステージの出力までに蓄積され
た残差増幅器のゲインエラーによる減衰を考えると”ｋ
番目”のパイプラインステージの出力のフルスケール”
Ｖｆｓｋ”は、 となる。
【００２３】一方、レプリカ回路８は閉ループゲイン
が”１”の増幅器が”２（Ｎ−２）”個直列接続されて
おり、最終出力のゲインエラー”δｒｅｐ．ｔｏｔａ
ｌ”は、 となる。
が”１”の増幅器が”２（Ｎ−２）”個直列接続されて
おり、最終出力のゲインエラー”δｒｅｐ．ｔｏｔａ
ｌ”は、 となる。
【００２４】レプリカ回路８の最終出力と基準電圧１０
１の電位差”Ｖｒｅｆ０（＝２Ｖｒ）”をリファレンス
・ラダー抵抗５２で分圧した”ｍ番目”のタップの出力
電圧である補正基準電圧”Ｖｒｅｆｍ”は、 Ｖrefm＝Ｖref0・(１＋δrep.total・ｍ／(Ｎ−２)) ＝Ｖref0・(１−{２(Ｎ−２)／Ａ}・(ｍ／Ｎ−２)) ＝Ｖref0・(１−２ｍ／Ａ) （６） となる。
１の電位差”Ｖｒｅｆ０（＝２Ｖｒ）”をリファレンス
・ラダー抵抗５２で分圧した”ｍ番目”のタップの出力
電圧である補正基準電圧”Ｖｒｅｆｍ”は、 Ｖrefm＝Ｖref0・(１＋δrep.total・ｍ／(Ｎ−２)) ＝Ｖref0・(１−{２(Ｎ−２)／Ａ}・(ｍ／Ｎ−２)) ＝Ｖref0・(１−２ｍ／Ａ) （６） となる。
【００２５】ここで、タップ番号”ｍ”とパイプライン
ステージの番号”ｋ”とが等しくなるように対応させる
と、 Ｖfsk／Ｖrefm＝(Ｖfso／Ｖref0)・(１−２ｋ／Ａ)／(１−２ｍ／Ａ) ＝４Ｖｒ／２Ｖｒ ＝２ （∵ ｋ＝ｍ） （７） となる。
ステージの番号”ｋ”とが等しくなるように対応させる
と、 Ｖfsk／Ｖrefm＝(Ｖfso／Ｖref0)・(１−２ｋ／Ａ)／(１−２ｍ／Ａ) ＝４Ｖｒ／２Ｖｒ ＝２ （∵ ｋ＝ｍ） （７） となる。
【００２６】すなわち、式（７）から分かるように各パ
イプラインステージのフルスケールとＤ／Ａ変換器の補
正基準電圧との比は全てのパイプラインステージで同一
になる。
イプラインステージのフルスケールとＤ／Ａ変換器の補
正基準電圧との比は全てのパイプラインステージで同一
になる。
【００２７】この状態を図３を用いて説明する。図３は
各パイプラインステージを構成するＡ／Ｄ変換器、Ｄ／
Ａ変換器、減算器及び残差増幅器の動作を説明する説明
図であり、図３中（ａ）及び（ｅ）はＡ／Ｄ変換器１ａ
及び１ｂのアナログ入力信号１００に対するディジタル
出力、図３中（ｂ）及び（ｆ）はＤ／Ａ変換器２ａ及び
２ｂのアナログ出力、図３中（ｃ）及び（ｇ）は減算器
３ａ及び３ｂの出力、図３中（ｄ）は残差増幅器４ａの
出力、図３中（ｈ）は３ビット分の量子化レベルをそれ
ぞれ示している。
各パイプラインステージを構成するＡ／Ｄ変換器、Ｄ／
Ａ変換器、減算器及び残差増幅器の動作を説明する説明
図であり、図３中（ａ）及び（ｅ）はＡ／Ｄ変換器１ａ
及び１ｂのアナログ入力信号１００に対するディジタル
出力、図３中（ｂ）及び（ｆ）はＤ／Ａ変換器２ａ及び
２ｂのアナログ出力、図３中（ｃ）及び（ｇ）は減算器
３ａ及び３ｂの出力、図３中（ｄ）は残差増幅器４ａの
出力、図３中（ｈ）は３ビット分の量子化レベルをそれ
ぞれ示している。
【００２８】アナログ入力信号１００のフルスケール
を”−２Ｖｒ〜＋２Ｖｒ”の”４Ｖｒ”、Ｄ／Ａ変換器
に供給される基準電圧を”−Ｖｒ”及び”＋Ｖｒ”とす
ると、Ａ／Ｄ変換器１ａは入力信号の極性を判断するの
でその出力は図３中（ａ）に示すようにアナログ入力信
号１００の”０”を境に”０”と”１”の値を出力す
る。
を”−２Ｖｒ〜＋２Ｖｒ”の”４Ｖｒ”、Ｄ／Ａ変換器
に供給される基準電圧を”−Ｖｒ”及び”＋Ｖｒ”とす
ると、Ａ／Ｄ変換器１ａは入力信号の極性を判断するの
でその出力は図３中（ａ）に示すようにアナログ入力信
号１００の”０”を境に”０”と”１”の値を出力す
る。
【００２９】このため、Ｄ／Ａ変換器２ａの出力は図３
中（ｂ）に示すようにアナログ入力信号１００の”０”
を境に”−Ｖｒ”と”＋Ｖｒ”を出力することになる。
中（ｂ）に示すようにアナログ入力信号１００の”０”
を境に”−Ｖｒ”と”＋Ｖｒ”を出力することになる。
【００３０】一方、減算器３ａはアナログ入力信号１０
０からＤ／Ａ変換器２ａの出力を減算するものであるか
ら、アナログ入力信号１００が”−２Ｖｒ”〜”０”に
増加する範囲ではアナログ入力信号１００から”−Ｖ
ｒ”が減算されるので図３中（ｃ）に示すように減算器
３ａの出力は”−Ｖｒ”〜”＋Ｖｒ”と増加することに
なる。
０からＤ／Ａ変換器２ａの出力を減算するものであるか
ら、アナログ入力信号１００が”−２Ｖｒ”〜”０”に
増加する範囲ではアナログ入力信号１００から”−Ｖ
ｒ”が減算されるので図３中（ｃ）に示すように減算器
３ａの出力は”−Ｖｒ”〜”＋Ｖｒ”と増加することに
なる。
【００３１】また、アナログ入力信号１００が”０”
〜”＋２Ｖｒ”に増加する範囲ではアナログ入力信号１
００から”＋Ｖｒ”が減算されるので図３中（ｃ）に示
すように減算器３ａの出力は”−Ｖｒ”〜”＋Ｖｒ”と
増加することになる。
〜”＋２Ｖｒ”に増加する範囲ではアナログ入力信号１
００から”＋Ｖｒ”が減算されるので図３中（ｃ）に示
すように減算器３ａの出力は”−Ｖｒ”〜”＋Ｖｒ”と
増加することになる。
【００３２】図３中（ｃ）に示すような減算器３ａの出
力が残差増幅器４ａで２倍に増幅されて図３中（ｄ）に
示すようになるが実際には前述のゲインエラーにより完
全な２倍にはならず”−２（１＋δ）Ｖｒ”から”＋２
（１＋δ）Ｖｒ”の範囲内になる。
力が残差増幅器４ａで２倍に増幅されて図３中（ｄ）に
示すようになるが実際には前述のゲインエラーにより完
全な２倍にはならず”−２（１＋δ）Ｖｒ”から”＋２
（１＋δ）Ｖｒ”の範囲内になる。
【００３３】さらに、Ａ／Ｄ変換器１ｂは残差増幅器４
ａの出力の極性を判断するのでその出力は図３中（ｅ）
に示すようにアナログ入力信号１００が”−２Ｖｒ”
〜”−Ｖｒ”及び”０”〜”＋Ｖｒ”の範囲では”０”
の値を出力し、アナログ入力信号１００が”−Ｖｒ”
〜”０”及び”＋Ｖｒ”〜”＋２Ｖｒ”の範囲では”
１”の値を出力する。
ａの出力の極性を判断するのでその出力は図３中（ｅ）
に示すようにアナログ入力信号１００が”−２Ｖｒ”
〜”−Ｖｒ”及び”０”〜”＋Ｖｒ”の範囲では”０”
の値を出力し、アナログ入力信号１００が”−Ｖｒ”
〜”０”及び”＋Ｖｒ”〜”＋２Ｖｒ”の範囲では”
１”の値を出力する。
【００３４】この時、式（７）から残差増幅器４ａの出
力のフルスケール”±２（１＋δ）Ｖｒ”とＤ／Ａ変換
器２ｂの補正基準電圧の比は基準電圧生成手段５３によ
り”２”に保たれるからＤ／Ａ変換器２ｂに供給される
補正基準電圧は”±（１＋δ）Ｖｒ”となる。
力のフルスケール”±２（１＋δ）Ｖｒ”とＤ／Ａ変換
器２ｂの補正基準電圧の比は基準電圧生成手段５３によ
り”２”に保たれるからＤ／Ａ変換器２ｂに供給される
補正基準電圧は”±（１＋δ）Ｖｒ”となる。
【００３５】このため、Ｄ／Ａ変換器２ｂの出力は図３
中（ｆ）に示すようにアナログ入力信号１００が”−２
Ｖｒ”〜”−Ｖｒ”及び”０”〜”＋Ｖｒ”の範囲で
は”−（１＋δ）Ｖｒ”の値を出力し、アナログ入力信
号１００が”−Ｖｒ”〜”０”及び”＋Ｖｒ”〜”＋２
Ｖｒ”の範囲では”＋（１＋δ）Ｖｒ”の値を出力する
ことになる。
中（ｆ）に示すようにアナログ入力信号１００が”−２
Ｖｒ”〜”−Ｖｒ”及び”０”〜”＋Ｖｒ”の範囲で
は”−（１＋δ）Ｖｒ”の値を出力し、アナログ入力信
号１００が”−Ｖｒ”〜”０”及び”＋Ｖｒ”〜”＋２
Ｖｒ”の範囲では”＋（１＋δ）Ｖｒ”の値を出力する
ことになる。
【００３６】ここで、減算器３ｂは図３中（ｄ）に示す
残差増幅器４ａの出力からＤ／Ａ変換器２ｂの出力を減
算するものであるから、アナログ入力信号１００が”−
２Ｖｒ”〜”−Ｖｒ”及び”０”〜”＋Ｖｒ”の範囲で
は残差増幅器４ａの出力から”−（１＋δ）Ｖｒ”が減
算されるので図３中（ｇ）に示すように減算器３ｂの出
力は”−（１＋δ）Ｖｒ”〜”＋（１＋δ）Ｖｒ”と増
加することになる。
残差増幅器４ａの出力からＤ／Ａ変換器２ｂの出力を減
算するものであるから、アナログ入力信号１００が”−
２Ｖｒ”〜”−Ｖｒ”及び”０”〜”＋Ｖｒ”の範囲で
は残差増幅器４ａの出力から”−（１＋δ）Ｖｒ”が減
算されるので図３中（ｇ）に示すように減算器３ｂの出
力は”−（１＋δ）Ｖｒ”〜”＋（１＋δ）Ｖｒ”と増
加することになる。
【００３７】また、アナログ入力信号１００が”−Ｖ
ｒ”〜”０”及び”＋Ｖｒ”〜”＋２Ｖｒ”の範囲では
残差増幅器４ａの出力から”＋（１＋δ）Ｖｒ”が減算
されるので図３中（ｇ）に示すように減算器３ｂの出力
は”−（１＋δ）Ｖｒ”〜”＋（１＋δ）Ｖｒ”と増加
することになる。
ｒ”〜”０”及び”＋Ｖｒ”〜”＋２Ｖｒ”の範囲では
残差増幅器４ａの出力から”＋（１＋δ）Ｖｒ”が減算
されるので図３中（ｇ）に示すように減算器３ｂの出力
は”−（１＋δ）Ｖｒ”〜”＋（１＋δ）Ｖｒ”と増加
することになる。
【００３８】そして、図３（ｇ）に示す減算器３ｂの出
力のゼロクロス点を図３中（ｈ）示すと”●”が量子化
レベルが均等に並び直線性が改善されたことが分かる。
力のゼロクロス点を図３中（ｈ）示すと”●”が量子化
レベルが均等に並び直線性が改善されたことが分かる。
【００３９】この結果、残差増幅器と同一の直流特性を
有する演算増幅器を複数個直列接続されたレプリカ回路
８の出力と基準電圧１０１を分圧手段５２で分圧して各
電圧を各パイプラインステージのＤ／Ａ変換器の補正基
準電圧として供給することにより、各パイプラインステ
ージのフルスケールとＤ／Ａ変換器の補正基準電圧との
比は全てのパイプラインステージで同一になるので、動
作速度を犠牲にすることなく高速で直線性を向上させる
ことが可能になる。
有する演算増幅器を複数個直列接続されたレプリカ回路
８の出力と基準電圧１０１を分圧手段５２で分圧して各
電圧を各パイプラインステージのＤ／Ａ変換器の補正基
準電圧として供給することにより、各パイプラインステ
ージのフルスケールとＤ／Ａ変換器の補正基準電圧との
比は全てのパイプラインステージで同一になるので、動
作速度を犠牲にすることなく高速で直線性を向上させる
ことが可能になる。
【００４０】
【発明が解決しようとする課題】しかし、図２に示す従
来例では各パイプラインステージの残差増幅器がすべて
同一のゲインエラーを有するものとして想定して基準電
圧生成手段５３を構成しているので、パイプラインステ
ージ間でゲインエラーのばらつきがある場合には完全な
補償が困難であると言った問題点があった。従って本発
明が解決しようとする課題は、パイプラインステージ間
のゲインエラーのばらつきも補正することが可能なパイ
プラインＡ／Ｄ変換器を実現することにある。
来例では各パイプラインステージの残差増幅器がすべて
同一のゲインエラーを有するものとして想定して基準電
圧生成手段５３を構成しているので、パイプラインステ
ージ間でゲインエラーのばらつきがある場合には完全な
補償が困難であると言った問題点があった。従って本発
明が解決しようとする課題は、パイプラインステージ間
のゲインエラーのばらつきも補正することが可能なパイ
プラインＡ／Ｄ変換器を実現することにある。
【００４１】
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、パイプ
ラインＡ／Ｄ変換器において、直列接続された複数段の
パイプラインステージ及び１ビットＡ／Ｄ変換器から構
成されるパイプラインＡ／Ｄ変換器と、前記各パイプラ
インステージのゲインエラーを検出し、このゲインエラ
ーに基づきパイプラインステージに供給される基準電圧
を制御して前記ゲインエラーを補正する基準電圧生成手
段とを備えたことにより、パイプラインステージ間のゲ
インエラーのばらつきも補正することが可能になる。
るために、本発明のうち請求項１記載の発明は、パイプ
ラインＡ／Ｄ変換器において、直列接続された複数段の
パイプラインステージ及び１ビットＡ／Ｄ変換器から構
成されるパイプラインＡ／Ｄ変換器と、前記各パイプラ
インステージのゲインエラーを検出し、このゲインエラ
ーに基づきパイプラインステージに供給される基準電圧
を制御して前記ゲインエラーを補正する基準電圧生成手
段とを備えたことにより、パイプラインステージ間のゲ
インエラーのばらつきも補正することが可能になる。
【００４２】請求項２記載の発明は、請求項１記載の発
明であるパイプラインＡ／Ｄ変換器において、前記パイ
プラインステージが、入力信号の極性を判定する１ビッ
トＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力をアナログ
信号に変換する１ビットＤ／Ａ変換器と、前記入力信号
から前記Ｄ／Ａ変換器の出力を減算する減算器と、この
減算器の出力を増幅して出力する残差増幅器とから構成
されることにより、パイプラインステージ間のゲインエ
ラーのばらつきも補正することが可能になる。
明であるパイプラインＡ／Ｄ変換器において、前記パイ
プラインステージが、入力信号の極性を判定する１ビッ
トＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力をアナログ
信号に変換する１ビットＤ／Ａ変換器と、前記入力信号
から前記Ｄ／Ａ変換器の出力を減算する減算器と、この
減算器の出力を増幅して出力する残差増幅器とから構成
されることにより、パイプラインステージ間のゲインエ
ラーのばらつきも補正することが可能になる。
【００４３】請求項３記載の発明は、請求項１記載の発
明であるパイプラインＡ／Ｄ変換器において、前記基準
電圧生成手段が、１段目の前記パイプラインステージを
構成する前記Ｄ／Ａ変換器に供給される基準電圧が入力
された平均補正手段と、前記基準電圧と前記平均補正手
段の出力とを分圧して前記残差増幅器のゲインエラーを
補正する基準電圧を２段目以降の前記各パイプラインス
テージを構成するそれぞれのＤ／Ａ変換器に供給する分
圧手段と、１段目の前記パイプラインステージを構成す
る前記Ｄ／Ａ変換器に供給される基準電圧が入力され、
前記分圧手段のタップ間に電流を供給し前記各パイプラ
インステージ間の局所的なゲインエラーを補正する局所
補正手段と、前記各パイプラインステージのゲインエラ
ーを検出して前記平均補正手段及び前記局所補正手段の
出力を制御する誤差演算手段とから構成されることによ
り、パイプラインステージ間のゲインエラーのばらつき
も補正することが可能になる。
明であるパイプラインＡ／Ｄ変換器において、前記基準
電圧生成手段が、１段目の前記パイプラインステージを
構成する前記Ｄ／Ａ変換器に供給される基準電圧が入力
された平均補正手段と、前記基準電圧と前記平均補正手
段の出力とを分圧して前記残差増幅器のゲインエラーを
補正する基準電圧を２段目以降の前記各パイプラインス
テージを構成するそれぞれのＤ／Ａ変換器に供給する分
圧手段と、１段目の前記パイプラインステージを構成す
る前記Ｄ／Ａ変換器に供給される基準電圧が入力され、
前記分圧手段のタップ間に電流を供給し前記各パイプラ
インステージ間の局所的なゲインエラーを補正する局所
補正手段と、前記各パイプラインステージのゲインエラ
ーを検出して前記平均補正手段及び前記局所補正手段の
出力を制御する誤差演算手段とから構成されることによ
り、パイプラインステージ間のゲインエラーのばらつき
も補正することが可能になる。
【００４４】請求項４記載の発明は、請求項３記載の発
明であるパイプラインＡ／Ｄ変換器において、前記分圧
手段が、複数の抵抗を直列接続し各接続点の電圧を２段
目以降の前記各パイプラインステージを構成するそれぞ
れのＤ／Ａ変換器に供給するラダー抵抗であることによ
り、パイプラインステージ間のゲインエラーのばらつき
も補正することが可能になる。
明であるパイプラインＡ／Ｄ変換器において、前記分圧
手段が、複数の抵抗を直列接続し各接続点の電圧を２段
目以降の前記各パイプラインステージを構成するそれぞ
れのＤ／Ａ変換器に供給するラダー抵抗であることによ
り、パイプラインステージ間のゲインエラーのばらつき
も補正することが可能になる。
【００４５】請求項５記載の発明は、請求項３記載の発
明であるパイプラインＡ／Ｄ変換器において、前記平均
補正手段が、電流出力Ｄ／Ａ変換器であることにより、
パイプラインステージ間のゲインエラーのばらつきも補
正することが可能になる。
明であるパイプラインＡ／Ｄ変換器において、前記平均
補正手段が、電流出力Ｄ／Ａ変換器であることにより、
パイプラインステージ間のゲインエラーのばらつきも補
正することが可能になる。
【００４６】請求項６記載の発明は、請求項３記載の発
明であるパイプラインＡ／Ｄ変換器において、前記局所
補正手段が、差動動作する一対の電流出力Ｄ／Ａ変換器
であることにより、パイプラインステージ間のゲインエ
ラーのばらつきも補正することが可能になる。
明であるパイプラインＡ／Ｄ変換器において、前記局所
補正手段が、差動動作する一対の電流出力Ｄ／Ａ変換器
であることにより、パイプラインステージ間のゲインエ
ラーのばらつきも補正することが可能になる。
【００４７】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るパイプラインＡ／Ｄ変換
器の一実施例を示す構成ブロック図である。図１におい
て１ａ〜１ｅ、２ａ〜２ｄ，３ａ〜３ｄ，４ａ〜４ｄ，
５ａ，５ｂ，６ａ，６ｂ，７ａ，７ｂ，５０ａ〜５０
ｄ，５１，５２及び１００〜１０２は図２と同一符号を
付してあり、１０は誤差演算手段、１１，１２，１３は
電流出力Ｄ／Ａ変換器である。また、１０，１１，１
２，１３及び５２は基準電圧生成手段５４を、１３は平
均補正手段５５を、１１及び１２は局所補正手段５６を
それぞれ構成している。
説明する。図１は本発明に係るパイプラインＡ／Ｄ変換
器の一実施例を示す構成ブロック図である。図１におい
て１ａ〜１ｅ、２ａ〜２ｄ，３ａ〜３ｄ，４ａ〜４ｄ，
５ａ，５ｂ，６ａ，６ｂ，７ａ，７ｂ，５０ａ〜５０
ｄ，５１，５２及び１００〜１０２は図２と同一符号を
付してあり、１０は誤差演算手段、１１，１２，１３は
電流出力Ｄ／Ａ変換器である。また、１０，１１，１
２，１３及び５２は基準電圧生成手段５４を、１３は平
均補正手段５５を、１１及び１２は局所補正手段５６を
それぞれ構成している。
【００４８】アナログ入力信号１００はＡ／Ｄ変換器１
ａの入力端子及び減算器３ａの加算入力端子にそれぞれ
接続され、Ａ／Ｄ変換器１ａのディジタル出力はＭＳＢ
としてディジタル出力信号１０２に出力されると共にＤ
／Ａ変換器２ａのディジタル入力端子に接続される。Ｄ
／Ａ変換器２ａの出力は減算器３ａの減算入力端子に接
続され、減算器３ａの出力は残差増幅器４ａを介して後
段に出力される。
ａの入力端子及び減算器３ａの加算入力端子にそれぞれ
接続され、Ａ／Ｄ変換器１ａのディジタル出力はＭＳＢ
としてディジタル出力信号１０２に出力されると共にＤ
／Ａ変換器２ａのディジタル入力端子に接続される。Ｄ
／Ａ変換器２ａの出力は減算器３ａの減算入力端子に接
続され、減算器３ａの出力は残差増幅器４ａを介して後
段に出力される。
【００４９】残差増幅器４ａの出力はＡ／Ｄ変換器１ｂ
の入力端子及び減算器３ｂの加算入力端子にそれぞれ接
続され、Ａ／Ｄ変換器１ｂのディジタル出力がディジタ
ル出力信号１０２に出力されると共にＤ／Ａ変換器２ｂ
のディジタル入力端子に接続される。Ｄ／Ａ変換器２ｂ
の出力は減算器３ｂの減算入力端子に接続され、減算器
３ｂの出力は残差増幅器４ｂを介して後段に出力され
る。
の入力端子及び減算器３ｂの加算入力端子にそれぞれ接
続され、Ａ／Ｄ変換器１ｂのディジタル出力がディジタ
ル出力信号１０２に出力されると共にＤ／Ａ変換器２ｂ
のディジタル入力端子に接続される。Ｄ／Ａ変換器２ｂ
の出力は減算器３ｂの減算入力端子に接続され、減算器
３ｂの出力は残差増幅器４ｂを介して後段に出力され
る。
【００５０】残差増幅器４ｂの出力はＡ／Ｄ変換器１ｃ
の入力端子及び減算器３ｃの加算入力端子にそれぞれ接
続され、Ａ／Ｄ変換器１ｃのディジタル出力がディジタ
ル出力信号１０２に出力されると共にＤ／Ａ変換器２ｃ
のディジタル入力端子に接続される。Ｄ／Ａ変換器２ｃ
の出力は減算器３ｃの減算入力端子に接続され、減算器
３ｃの出力は残差増幅器４ｃを介して後段に出力され
る。
の入力端子及び減算器３ｃの加算入力端子にそれぞれ接
続され、Ａ／Ｄ変換器１ｃのディジタル出力がディジタ
ル出力信号１０２に出力されると共にＤ／Ａ変換器２ｃ
のディジタル入力端子に接続される。Ｄ／Ａ変換器２ｃ
の出力は減算器３ｃの減算入力端子に接続され、減算器
３ｃの出力は残差増幅器４ｃを介して後段に出力され
る。
【００５１】残差増幅器４ｃの出力はＡ／Ｄ変換器１ｄ
の入力端子及び減算器３ｄの加算入力端子にそれぞれ接
続され、Ａ／Ｄ変換器１ｄのディジタル出力がディジタ
ル出力信号１０２に出力されると共にＤ／Ａ変換器２ｄ
のディジタル入力端子に接続される。Ｄ／Ａ変換器２ｄ
の出力は減算器３ｄの減算入力端子に接続され、減算器
３ｄの出力は残差増幅器４ｄを介して後段に出力され
る。
の入力端子及び減算器３ｄの加算入力端子にそれぞれ接
続され、Ａ／Ｄ変換器１ｄのディジタル出力がディジタ
ル出力信号１０２に出力されると共にＤ／Ａ変換器２ｄ
のディジタル入力端子に接続される。Ｄ／Ａ変換器２ｄ
の出力は減算器３ｄの減算入力端子に接続され、減算器
３ｄの出力は残差増幅器４ｄを介して後段に出力され
る。
【００５２】そして、残差増幅器４ｄの出力はＡ／Ｄ変
換器１ｅの入力端子に接続され、Ａ／Ｄ変換器１ｅのデ
ィジタル出力がＬＳＢとしてディジタル出力信号１０２
に出力される。
換器１ｅの入力端子に接続され、Ａ／Ｄ変換器１ｅのデ
ィジタル出力がＬＳＢとしてディジタル出力信号１０２
に出力される。
【００５３】また、基準電圧１０１の正の基準電圧はＤ
／Ａ変換器２ａの正の基準電圧入力端子、抵抗５ａの一
端及び電流出力Ｄ／Ａ変換器１１，１２及び１３の第１
の入力端子に接続され、基準電圧１０１の負の基準電圧
はＤ／Ａ変換器２ａの負の基準電圧入力端子、抵抗５ｂ
の一端及び電流出力Ｄ／Ａ変換器１１，１２及び１３の
第２の入力端子に接続される。
／Ａ変換器２ａの正の基準電圧入力端子、抵抗５ａの一
端及び電流出力Ｄ／Ａ変換器１１，１２及び１３の第１
の入力端子に接続され、基準電圧１０１の負の基準電圧
はＤ／Ａ変換器２ａの負の基準電圧入力端子、抵抗５ｂ
の一端及び電流出力Ｄ／Ａ変換器１１，１２及び１３の
第２の入力端子に接続される。
【００５４】抵抗５ａの他端は抵抗６ａの一端、Ｄ／Ａ
変換器２ｂの正の基準電圧入力端子及び電流出力Ｄ／Ａ
変換器１１の正出力端子に接続され、抵抗５ｂの他端は
抵抗６ｂの一端、Ｄ／Ａ変換器２ｂの負の基準電圧入力
端子及び電流出力Ｄ／Ａ変換器１２の負出力端子に接続
される。
変換器２ｂの正の基準電圧入力端子及び電流出力Ｄ／Ａ
変換器１１の正出力端子に接続され、抵抗５ｂの他端は
抵抗６ｂの一端、Ｄ／Ａ変換器２ｂの負の基準電圧入力
端子及び電流出力Ｄ／Ａ変換器１２の負出力端子に接続
される。
【００５５】抵抗６ａの他端は抵抗７ａの一端、Ｄ／Ａ
変換器２ｃの正の基準電圧入力端子及び電流出力Ｄ／Ａ
変換器１１の負出力端子に接続され、抵抗６ｂの他端は
抵抗７ｂの一端、Ｄ／Ａ変換器２ｃの負の基準電圧入力
端子及び電流出力Ｄ／Ａ変換器１２の正出力端子に接続
される。
変換器２ｃの正の基準電圧入力端子及び電流出力Ｄ／Ａ
変換器１１の負出力端子に接続され、抵抗６ｂの他端は
抵抗７ｂの一端、Ｄ／Ａ変換器２ｃの負の基準電圧入力
端子及び電流出力Ｄ／Ａ変換器１２の正出力端子に接続
される。
【００５６】抵抗７ａの他端はＤ／Ａ変換器２ｄの正の
基準電圧入力端子及び電流出力Ｄ／Ａ変換器１３の負出
力端子に接続され、抵抗７ｂの他端はＤ／Ａ変換器２ｄ
の負の基準電圧入力端子及び電流出力Ｄ／Ａ変換器１３
の正出力端子に接続される。
基準電圧入力端子及び電流出力Ｄ／Ａ変換器１３の負出
力端子に接続され、抵抗７ｂの他端はＤ／Ａ変換器２ｄ
の負の基準電圧入力端子及び電流出力Ｄ／Ａ変換器１３
の正出力端子に接続される。
【００５７】そして、ディジタル出力信号１０２が誤差
演算手段１０に入力され、誤差演算手段１０の制御出力
は電流出力Ｄ／Ａ変換器１１，１２及び１３の第３の入
力端子にそれぞれ接続される。
演算手段１０に入力され、誤差演算手段１０の制御出力
は電流出力Ｄ／Ａ変換器１１，１２及び１３の第３の入
力端子にそれぞれ接続される。
【００５８】ここで、図１に示す実施例の動作を説明す
る。但し、パイプラインステージは”Ｎ−１”個直列接
続され、動作に関しても図２に示す従来例と同様である
ので説明は省略する。
る。但し、パイプラインステージは”Ｎ−１”個直列接
続され、動作に関しても図２に示す従来例と同様である
ので説明は省略する。
【００５９】誤差演算手段１０は入力されたディジタル
出力信号に基づき各パイプラインステージにおける残差
増幅器のゲインエラーを計測する。例えば、パイプライ
ンＡ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の
入力値を２種類の値でそれぞれ固定しておき、２種類の
値の時にそれぞれ１つのＡ／Ｄ変換器、例えば、Ａ／Ｄ
変換器１ｅの閾値における入力値１００を測定し、それ
らの差分をゲインエラーとする。
出力信号に基づき各パイプラインステージにおける残差
増幅器のゲインエラーを計測する。例えば、パイプライ
ンＡ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の
入力値を２種類の値でそれぞれ固定しておき、２種類の
値の時にそれぞれ１つのＡ／Ｄ変換器、例えば、Ａ／Ｄ
変換器１ｅの閾値における入力値１００を測定し、それ
らの差分をゲインエラーとする。
【００６０】また、残差増幅器のゲインエラーは平均的
なゲインエラーとパイプラインステージ間のゲインエラ
ーに分解でき平均的なゲインエラーは電流出力Ｄ／Ａ変
換器１３により前述の従来例のように補正する。
なゲインエラーとパイプラインステージ間のゲインエラ
ーに分解でき平均的なゲインエラーは電流出力Ｄ／Ａ変
換器１３により前述の従来例のように補正する。
【００６１】一方、パイプラインステージ間のゲインエ
ラーは電流出力Ｄ／Ａ変換器１１及び１２によって補正
する。電流出力Ｄ／Ａ変換器１１と電流出力Ｄ／Ａ変換
器１２とは一対の差動回路として動作する、言い換えれ
ば、電流出力Ｄ／Ａ変換器１２は電流出力Ｄ／Ａ変換器
１１の反転動作をするものであるので電流出力Ｄ／Ａ変
換器１１の動作のみを説明する。
ラーは電流出力Ｄ／Ａ変換器１１及び１２によって補正
する。電流出力Ｄ／Ａ変換器１１と電流出力Ｄ／Ａ変換
器１２とは一対の差動回路として動作する、言い換えれ
ば、電流出力Ｄ／Ａ変換器１２は電流出力Ｄ／Ａ変換器
１１の反転動作をするものであるので電流出力Ｄ／Ａ変
換器１１の動作のみを説明する。
【００６２】例えば、残差増幅器４ａ，４ｃ及び４ｄの
ゲインエラーを一律に平均値”δ”とし、残差増幅器４
ｂのゲインエラーを”δ１”とする。この時、残差増幅
器４ｂ平均的なゲインエラー”δ”を補正するために、
誤差演算手段１０は電流出力Ｄ／Ａ変換器１３の出力電
流”Ｉ”を、 Ｒ×Ｉ／Ｖａ＝δ （８） となるように設定する。但し、”Ｒ”は分圧手段５２を
構成する各抵抗の抵抗値、”Ｖａ”は抵抗５ａと抵抗６
ａとの接続点における電圧である。
ゲインエラーを一律に平均値”δ”とし、残差増幅器４
ｂのゲインエラーを”δ１”とする。この時、残差増幅
器４ｂ平均的なゲインエラー”δ”を補正するために、
誤差演算手段１０は電流出力Ｄ／Ａ変換器１３の出力電
流”Ｉ”を、 Ｒ×Ｉ／Ｖａ＝δ （８） となるように設定する。但し、”Ｒ”は分圧手段５２を
構成する各抵抗の抵抗値、”Ｖａ”は抵抗５ａと抵抗６
ａとの接続点における電圧である。
【００６３】次に、残差増幅器４ｂが平均値よりもばら
ついたゲインエラー”δ１”の補正方法について説明す
る。抵抗６ａと抵抗７ａとの接続点における電圧を”Ｖ
ｂ”とすると、 Ｖｂ／Ｖａ＝１−δ１ （９） となる。
ついたゲインエラー”δ１”の補正方法について説明す
る。抵抗６ａと抵抗７ａとの接続点における電圧を”Ｖ
ｂ”とすると、 Ｖｂ／Ｖａ＝１−δ１ （９） となる。
【００６４】抵抗６ａに流れる電流を”Ｉ６ａ”とする
と、 Ｖｂ＝Ｖａ−Ｒ×Ｉ６ａ （１０） となる。
と、 Ｖｂ＝Ｖａ−Ｒ×Ｉ６ａ （１０） となる。
【００６５】式（１０）を式（９）に代入すると Ｒ×Ｉ６ａ／Ｖａ＝δ１ （１１） となる。
【００６６】式（８）と式（１１）とから電流”Ｉ”
と”Ｉ６ａ”の差を求めると Ｉ６ａ−Ｉ＝Ｖｒ／Ｒ×（δ１−δ） （１２） となる。（Ｖｒは基準電圧１０１の電圧値）
と”Ｉ６ａ”の差を求めると Ｉ６ａ−Ｉ＝Ｖｒ／Ｒ×（δ１−δ） （１２） となる。（Ｖｒは基準電圧１０１の電圧値）
【００６７】誤差演算手段１０はこの値が電流出力Ｄ／
Ａ変換器１１の出力電流”Ｉ１１”になるように制御す
る。すなわち、出力電流”Ｉ１１”は、 Ｉ１１＝Ｖｒ／Ｒ×（δ１−δ） （１３） となる。
Ａ変換器１１の出力電流”Ｉ１１”になるように制御す
る。すなわち、出力電流”Ｉ１１”は、 Ｉ１１＝Ｖｒ／Ｒ×（δ１−δ） （１３） となる。
【００６８】これにより、抵抗６ａには電流”Ｉ”では
なく電流”Ｉ６ａ”が流れて残差増幅器４ｂが平均値よ
りもばらついたゲインエラー”δ１”が補正される。
なく電流”Ｉ６ａ”が流れて残差増幅器４ｂが平均値よ
りもばらついたゲインエラー”δ１”が補正される。
【００６９】また、ここで、電流出力Ｄ／Ａ変換器１１
の正負の出力は抵抗６ａ両端、言い換えれば、分圧手段
５２のタップ間に接続されており、抵抗６ａに流れる電
流を補償する動作をする。
の正負の出力は抵抗６ａ両端、言い換えれば、分圧手段
５２のタップ間に接続されており、抵抗６ａに流れる電
流を補償する動作をする。
【００７０】このため、電流出力Ｄ／Ａ変換器１１の出
力電流が隣接する他の抵抗５ａや抵抗７ａに流れ込むこ
とはない。すなわち、局所的なゲインエラーを補正する
ための電流は他段のパイプラインステージには干渉しな
い。
力電流が隣接する他の抵抗５ａや抵抗７ａに流れ込むこ
とはない。すなわち、局所的なゲインエラーを補正する
ための電流は他段のパイプラインステージには干渉しな
い。
【００７１】この結果、誤差演算手段１０が各パイプラ
インステージのゲインエラーを検出すると共に平均補正
手段５５を制御して平均的なゲインエラーを補正し、局
所的なゲインエラーを局所補正手段５６を制御して補正
することにより、パイプラインステージ間のゲインエラ
ーのばらつきも補正することが可能になる。
インステージのゲインエラーを検出すると共に平均補正
手段５５を制御して平均的なゲインエラーを補正し、局
所的なゲインエラーを局所補正手段５６を制御して補正
することにより、パイプラインステージ間のゲインエラ
ーのばらつきも補正することが可能になる。
【００７２】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１乃至請
求項６の発明によれば、誤差演算手段が各パイプライン
ステージのゲインエラーを検出すると共に平均補正手段
を制御して平均的なゲインエラーを補正し、局所的なゲ
インエラーを局所補正手段を制御して補正することによ
り、パイプラインステージ間のゲインエラーのばらつき
も補正することが可能になる。
本発明によれば次のような効果がある。請求項１乃至請
求項６の発明によれば、誤差演算手段が各パイプライン
ステージのゲインエラーを検出すると共に平均補正手段
を制御して平均的なゲインエラーを補正し、局所的なゲ
インエラーを局所補正手段を制御して補正することによ
り、パイプラインステージ間のゲインエラーのばらつき
も補正することが可能になる。
【図１】本発明に係るパイプラインＡ／Ｄ変換器の一実
施例を示す構成ブロック図である。
施例を示す構成ブロック図である。
【図２】従来のパイプラインＡ／Ｄ変換器の一例を示す
構成ブロック図である。
構成ブロック図である。
【図３】Ａ／Ｄ変換器、Ｄ／Ａ変換器、減算器及び残差
増幅器の動作を説明する説明図である。
増幅器の動作を説明する説明図である。
１ａ，１ｂ，１ｃ，１ｄ，１ｅ １ビットＡ／Ｄ変換器 ２ａ，２ｂ，２ｃ，２ｄ １ビットＤ／Ａ変換器 ３ａ，３ｂ，３ｃ，３ｄ 減算器 ４ａ，４ｂ，４ｃ，４ｄ 残差増幅器 ５ａ，５ｂ，６ａ，６ｂ，７ａ，７ｂ 抵抗 ８ レプリカ回路 ９ａ，９ｂ バッファアンプ １０ 誤差演算手段 １１，１２，１３ 電流出力Ｄ／Ａ変換器 ５０ａ，５０ｂ，５０ｃ，５０ｄ パイプラインステー
ジ ５１ パイプラインＡ／Ｄ変換器 ５２ 分圧手段 ５３，５４ 基準電圧生成手段 ５５ 平均補正手段 ５６ 局所補正手段 １００ アナログ入力信号 １０１ 基準電圧 １０２ ディジタル出力信号
ジ ５１ パイプラインＡ／Ｄ変換器 ５２ 分圧手段 ５３，５４ 基準電圧生成手段 ５５ 平均補正手段 ５６ 局所補正手段 １００ アナログ入力信号 １０１ 基準電圧 １０２ ディジタル出力信号
Claims (6)
- 【請求項１】パイプラインＡ／Ｄ変換器において、 直列接続された複数段のパイプラインステージ及び１ビ
ットＡ／Ｄ変換器から構成されるパイプラインＡ／Ｄ変
換器と、 前記各パイプラインステージのゲインエラーを検出し、
このゲインエラーに基づきパイプラインステージに供給
される基準電圧を制御して前記ゲインエラーを補正する
基準電圧生成手段とを備えたことを特徴とするパイプラ
インＡ／Ｄ変換器。 - 【請求項２】前記パイプラインステージが、 入力信号の極性を判定する１ビットＡ／Ｄ変換器と、 このＡ／Ｄ変換器の出力をアナログ信号に変換する１ビ
ットＤ／Ａ変換器と、 前記入力信号から前記Ｄ／Ａ変換器の出力を減算する減
算器と、 この減算器の出力を増幅して出力する残差増幅器とから
構成されることを特徴とする請求項１記載のパイプライ
ンＡ／Ｄ変換器。 - 【請求項３】前記基準電圧生成手段が、 １段目の前記パイプラインステージを構成する前記Ｄ／
Ａ変換器に供給される基準電圧が入力された平均補正手
段と、 前記基準電圧と前記平均補正手段の出力とを分圧して前
記残差増幅器のゲインエラーを補正する基準電圧を２段
目以降の前記各パイプラインステージを構成するそれぞ
れのＤ／Ａ変換器に供給する分圧手段と、 １段目の前記パイプラインステージを構成する前記Ｄ／
Ａ変換器に供給される基準電圧が入力され、前記分圧手
段のタップ間に電流を供給し前記各パイプラインステー
ジ間の局所的なゲインエラーを補正する局所補正手段
と、 前記各パイプラインステージのゲインエラーを検出して
前記平均補正手段及び前記局所補正手段の出力を制御す
る誤差演算手段とから構成されることを特徴とする請求
項１記載のパイプラインＡ／Ｄ変換器。 - 【請求項４】前記分圧手段が、 複数の抵抗を直列接続し各接続点の電圧を２段目以降の
前記各パイプラインステージを構成するそれぞれのＤ／
Ａ変換器に供給するラダー抵抗であることを特徴とする
請求項３記載のパイプラインＡ／Ｄ変換器。 - 【請求項５】前記平均補正手段が、 電流出力Ｄ／Ａ変換器であることを特徴とする請求項３
記載のパイプラインＡ／Ｄ変換器。 - 【請求項６】前記局所補正手段が、 差動動作する一対の電流出力Ｄ／Ａ変換器であることを
特徴とする請求項３記載のパイプラインＡ／Ｄ変換器。
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| JP2000248343A JP3972567B2 (ja) | 2000-08-18 | 2000-08-18 | パイプラインａ／ｄ変換器 |
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| JP2002064381A true JP2002064381A (ja) | 2002-02-28 |
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Cited By (4)
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|---|---|---|---|---|
| KR100500440B1 (ko) * | 2002-10-15 | 2005-07-12 | 삼성전자주식회사 | 파이프라인 구조를 갖는 다단 ａ/ｄ 컨버터 및 그것을설계하기 위한 코딩 방법 |
| KR100850749B1 (ko) | 2006-12-04 | 2008-08-06 | 한국전자통신연구원 | 동작 모드 변경이 가능한 멀티-비트 파이프라인아날로그-디지털 변환기 |
| JP2015088904A (ja) * | 2013-10-30 | 2015-05-07 | 富士通セミコンダクター株式会社 | アナログデジタル変換回路、アナログデジタル変換回路の制御方法 |
| CN113098511A (zh) * | 2021-03-01 | 2021-07-09 | 深圳市纽瑞芯科技有限公司 | 一种流水线逐次逼近型模数转换器的前端自校准方法 |
-
2000
- 2000-08-18 JP JP2000248343A patent/JP3972567B2/ja not_active Expired - Fee Related
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| US7486216B2 (en) | 2006-12-04 | 2009-02-03 | Electronics And Telecommunications Research Institute | Multi-bit pipeline analog-to-digital converter capable of altering operating mode |
| JP2015088904A (ja) * | 2013-10-30 | 2015-05-07 | 富士通セミコンダクター株式会社 | アナログデジタル変換回路、アナログデジタル変換回路の制御方法 |
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