JP3086637B2 - アナログ−デジタル変換回路 - Google Patents
アナログ−デジタル変換回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はアナログ−デジタル
変換回路（Ａ／Ｄコンバータ）に係り、詳しくは、多段
パイプライン（ステップフラッシュ）構成をとるＡ／Ｄ
コンバータに関するものである。
変換回路（Ａ／Ｄコンバータ）に係り、詳しくは、多段
パイプライン（ステップフラッシュ）構成をとるＡ／Ｄ
コンバータに関するものである。
【０００２】
【従来の技術】近年、ビデオ信号のデジタル処理技術の
進歩に伴い、ビデオ信号処理用のＡ／Ｄコンバータの需
要が大きくなっている。ビデオ信号処理用のＡ／Ｄコン
バータには高速変換動作が要求されるため、従来、２ス
テップフラッシュ（２ステップパラレル）方式が広く用
いられていた。
進歩に伴い、ビデオ信号処理用のＡ／Ｄコンバータの需
要が大きくなっている。ビデオ信号処理用のＡ／Ｄコン
バータには高速変換動作が要求されるため、従来、２ス
テップフラッシュ（２ステップパラレル）方式が広く用
いられていた。
【０００３】しかし、変換ビット数の増大に伴い、２ス
テップフラッシュ方式では十分な変換精度が得られなく
なってきた。分解能を表すＬＳＢ（Least Significant
Bit）は、式（１）に示すように、アナログ入力信号の
入力電圧範囲（ＦＳＲ；FullScale Range）とビット数
Ｎとを用いて表される。
テップフラッシュ方式では十分な変換精度が得られなく
なってきた。分解能を表すＬＳＢ（Least Significant
Bit）は、式（１）に示すように、アナログ入力信号の
入力電圧範囲（ＦＳＲ；FullScale Range）とビット数
Ｎとを用いて表される。
【０００４】１ＬＳＢ＝ＦＳＲ／２N ………（１） 例えば、ビット数が１０ビットでＦＳＲが２Ｖの場合、
式（１）からＬＳＢは２ｍＶとなる。このようにＬＳＢ
が小さくなると、２ステップフラッシュ方式Ａ／Ｄコン
バータを構成する各コンパレータの分解能が限界とな
り、十分な変換精度を得ることが難しくなる。実際問題
として、２ステップフラッシュ方式で９ビット以上を得
ることは現実的でない。
式（１）からＬＳＢは２ｍＶとなる。このようにＬＳＢ
が小さくなると、２ステップフラッシュ方式Ａ／Ｄコン
バータを構成する各コンパレータの分解能が限界とな
り、十分な変換精度を得ることが難しくなる。実際問題
として、２ステップフラッシュ方式で９ビット以上を得
ることは現実的でない。
【０００５】そこで、各段がＡ／Ｄコンバータとデジタ
ル−アナログ変換回路（Ｄ／Ａコンバータ）と差分アン
プとから成る多段パイプライン構成をとるＡ／Ｄコンバ
ータが開発された。
ル−アナログ変換回路（Ｄ／Ａコンバータ）と差分アン
プとから成る多段パイプライン構成をとるＡ／Ｄコンバ
ータが開発された。
【０００６】その動作は、まず、アナログ入力信号に対
して、１段目のＡ／Ｄコンバータを用いてＡ／Ｄ変換を
行う。次に、１段目のＡ／ＤコンバータのＡ／Ｄ変換結
果を１段目のＤ／Ａコンバータに加え、Ｄ／Ａ変換を行
う。続いて、１段目のＤ／ＡコンバータのＤ／Ａ変換結
果とアナログ入力信号とを１段目の差分アンプに加え、
差分を増幅する。その１段目の差分アンプの出力に対し
て、２段目のＡ／Ｄコンバータを用いてＡ／Ｄ変換を行
う。次に、２段目のＡ／ＤコンバータのＡ／Ｄ変換結果
を２段目のＤ／Ａコンバータに加え、Ｄ／Ａ変換を行
う。続いて、２段目のＤ／ＡコンバータのＤ／Ａ変換結
果と１段目の差分アンプの出力とを２段目の差分アンプ
に加え、差分を増幅する。この後は、同様の動作を各段
で順次行う。但し、最後段はＡ／Ｄコンバータだけから
構成され、前段の差分アンプの出力をＡ／Ｄ変換する。
例えば、３段パイプライン構成で、１〜３段目のＡ／Ｄ
コンバータのビット数（ビット構成）がそれぞれａ，
ｂ，ｃの場合には、１段目のＡ／Ｄコンバータから上位
ａビット、２段目のＡ／Ｄコンバータから中位ｂビッ
ト、３段目のＡ／Ｄコンバータから下位ｃビットのデジ
タル出力が得られる。
して、１段目のＡ／Ｄコンバータを用いてＡ／Ｄ変換を
行う。次に、１段目のＡ／ＤコンバータのＡ／Ｄ変換結
果を１段目のＤ／Ａコンバータに加え、Ｄ／Ａ変換を行
う。続いて、１段目のＤ／ＡコンバータのＤ／Ａ変換結
果とアナログ入力信号とを１段目の差分アンプに加え、
差分を増幅する。その１段目の差分アンプの出力に対し
て、２段目のＡ／Ｄコンバータを用いてＡ／Ｄ変換を行
う。次に、２段目のＡ／ＤコンバータのＡ／Ｄ変換結果
を２段目のＤ／Ａコンバータに加え、Ｄ／Ａ変換を行
う。続いて、２段目のＤ／ＡコンバータのＤ／Ａ変換結
果と１段目の差分アンプの出力とを２段目の差分アンプ
に加え、差分を増幅する。この後は、同様の動作を各段
で順次行う。但し、最後段はＡ／Ｄコンバータだけから
構成され、前段の差分アンプの出力をＡ／Ｄ変換する。
例えば、３段パイプライン構成で、１〜３段目のＡ／Ｄ
コンバータのビット数（ビット構成）がそれぞれａ，
ｂ，ｃの場合には、１段目のＡ／Ｄコンバータから上位
ａビット、２段目のＡ／Ｄコンバータから中位ｂビッ
ト、３段目のＡ／Ｄコンバータから下位ｃビットのデジ
タル出力が得られる。
【０００７】ところで、パイプライン動作では、ｍ段目
のＡ／ＤコンバータがＡ／Ｄ変換のサンプリングを行っ
ている時、ｍ＋１段目のＤ／ＡコンバータはＤ／Ａ変換
を行う。つまり、パイプライン動作では、隣合う各段の
動作が異なり、奇数段と偶数段が別の動作を行う。
のＡ／ＤコンバータがＡ／Ｄ変換のサンプリングを行っ
ている時、ｍ＋１段目のＤ／ＡコンバータはＤ／Ａ変換
を行う。つまり、パイプライン動作では、隣合う各段の
動作が異なり、奇数段と偶数段が別の動作を行う。
【０００８】尚、各段において、Ａ／ＤコンバータとＤ
／Ａコンバータのビット数（ビット構成）ｎは同じに設
定されている。また、各段のＡ／Ｄコンバータは、Ａ／
Ｄコンバータ全体と区別するため、サブＡ／Ｄコンバー
タと呼ばれる。そして、サブＡ／Ｄコンバータには、高
速変換動作が可能な全並列比較（フラッシュ）方式が用
いられる。
／Ａコンバータのビット数（ビット構成）ｎは同じに設
定されている。また、各段のＡ／Ｄコンバータは、Ａ／
Ｄコンバータ全体と区別するため、サブＡ／Ｄコンバー
タと呼ばれる。そして、サブＡ／Ｄコンバータには、高
速変換動作が可能な全並列比較（フラッシュ）方式が用
いられる。
【０００９】このように、多段パイプライン構成をとれ
ば、各段において、アナログ入力信号または前段の差分
アンプの出力と、その段のデジタル出力のＤ／Ａ変換結
果との差分が、その段の差分アンプによって増幅され
る。そのため、変換ビット数が増大してＬＳＢが小さく
なっても、Ａ／Ｄコンバータを構成する各コンパレータ
の分解能を実質的に向上させることが可能になり、十分
な変換精度が得られる。
ば、各段において、アナログ入力信号または前段の差分
アンプの出力と、その段のデジタル出力のＤ／Ａ変換結
果との差分が、その段の差分アンプによって増幅され
る。そのため、変換ビット数が増大してＬＳＢが小さく
なっても、Ａ／Ｄコンバータを構成する各コンパレータ
の分解能を実質的に向上させることが可能になり、十分
な変換精度が得られる。
【００１０】
【発明が解決しようとする課題】各段のサブＡ／Ｄコン
バータのデジタル出力には、差分アンプのゲインエラー
などの誤差が含まれる。多段パイプライン構成では、そ
のような各段のデジタル出力の誤差が積み重なって全体
のＡ／Ｄ変換精度を大幅に低下させる。
バータのデジタル出力には、差分アンプのゲインエラー
などの誤差が含まれる。多段パイプライン構成では、そ
のような各段のデジタル出力の誤差が積み重なって全体
のＡ／Ｄ変換精度を大幅に低下させる。
【００１１】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、多段パイプライン構成
をとる高精度なアナログ−デジタル変換回路を提供する
ことにある。
れたものであって、その目的は、多段パイプライン構成
をとる高精度なアナログ−デジタル変換回路を提供する
ことにある。
【００１２】
【課題を解決するための手段】請求項１に記載のアナロ
グ−デジタル変換回路は、各段がアナログ−デジタル変
換回路とデジタル−アナログ変換回路と差分アンプとか
ら成る３段以上の多段パイプライン構成をとり、最終段
を除く各段のそれぞれに対応して、その段のデジタル出
力のエラー補正を行うエラー補正回路を備えたものであ
って、最終段より一つ前の段を除く段に対応する前記エ
ラー補正回路は、対応する段のデジタル出力に対し、後
段から入力される冗長使用信号並びに後段に対応するエ
ラー補正回路から入力される桁上げ信号及び桁借り信号
を加減算することにより、対応する段のデジタル出力を
補正するものであって、後段の冗長使用信号並びに前記
桁上げ信号及び桁借り信号が入力される全加算器及び全
減算器と、この全加算器及び全減算器からの信号が入力
される半加算器及び半減算器とを備え、最終段より一つ
前の段に対応する前記エラー補正回路は、対応する段の
デジタル出力に対し、最終段から入力される冗長使用信
号を加減算することにより、対応する段のデジタル出力
を補正するものであって、最終段からの冗長使用信号が
入力される半加算器及び半減算器を備えることをその要
旨とする。
グ−デジタル変換回路は、各段がアナログ−デジタル変
換回路とデジタル−アナログ変換回路と差分アンプとか
ら成る３段以上の多段パイプライン構成をとり、最終段
を除く各段のそれぞれに対応して、その段のデジタル出
力のエラー補正を行うエラー補正回路を備えたものであ
って、最終段より一つ前の段を除く段に対応する前記エ
ラー補正回路は、対応する段のデジタル出力に対し、後
段から入力される冗長使用信号並びに後段に対応するエ
ラー補正回路から入力される桁上げ信号及び桁借り信号
を加減算することにより、対応する段のデジタル出力を
補正するものであって、後段の冗長使用信号並びに前記
桁上げ信号及び桁借り信号が入力される全加算器及び全
減算器と、この全加算器及び全減算器からの信号が入力
される半加算器及び半減算器とを備え、最終段より一つ
前の段に対応する前記エラー補正回路は、対応する段の
デジタル出力に対し、最終段から入力される冗長使用信
号を加減算することにより、対応する段のデジタル出力
を補正するものであって、最終段からの冗長使用信号が
入力される半加算器及び半減算器を備えることをその要
旨とする。
【００１３】請求項２に記載のアナログ−デジタル変換
回路は、各段がアナログ−デジタル変換回路とデジタル
−アナログ変換回路と差分アンプとから成る３段以上の
多段パイプライン構成をとり、最終段を除く各段のそれ
ぞれに対応して、その段のデジタル出力のエラー補正を
行うエラー補正回路を設けると共に、初段のエラー補正
回路を除いて、前記各エラー補正回路における前段への
出力部に論理回路を設けたものであって、前記論理回路
は、対応する段から入力される冗長使用信号とその段の
エラー補正回路から入力される桁上げ信号との論理をと
ってその段に対する桁上げ信号及び桁借り信号を出力
し、最終段より一つ前の段を除く段に対応する前記エラ
ー補正回路は、対応する段のデジタル出力に対し、後段
の論理回路から入力される桁上げ信号及び桁借り信号を
加減算することにより、対応する段のデジタル出力を補
正するものであって、前記桁上げ信号及び桁借り信号が
入力される全加算器を備え、最終段より一つ前の段に対
応する前記エラー補正回路は、対応する段のデジタル出
力に対し、最終段から入力される冗長使用信号を加減算
することにより、対応する段のデジタル出力を補正する
ものであって、最終段からの冗長使用信号が入力される
全加算器を備えることをその要旨とする。
回路は、各段がアナログ−デジタル変換回路とデジタル
−アナログ変換回路と差分アンプとから成る３段以上の
多段パイプライン構成をとり、最終段を除く各段のそれ
ぞれに対応して、その段のデジタル出力のエラー補正を
行うエラー補正回路を設けると共に、初段のエラー補正
回路を除いて、前記各エラー補正回路における前段への
出力部に論理回路を設けたものであって、前記論理回路
は、対応する段から入力される冗長使用信号とその段の
エラー補正回路から入力される桁上げ信号との論理をと
ってその段に対する桁上げ信号及び桁借り信号を出力
し、最終段より一つ前の段を除く段に対応する前記エラ
ー補正回路は、対応する段のデジタル出力に対し、後段
の論理回路から入力される桁上げ信号及び桁借り信号を
加減算することにより、対応する段のデジタル出力を補
正するものであって、前記桁上げ信号及び桁借り信号が
入力される全加算器を備え、最終段より一つ前の段に対
応する前記エラー補正回路は、対応する段のデジタル出
力に対し、最終段から入力される冗長使用信号を加減算
することにより、対応する段のデジタル出力を補正する
ものであって、最終段からの冗長使用信号が入力される
全加算器を備えることをその要旨とする。
【００１４】請求項３に記載のアナログ−デジタル変換
回路は、各段がアナログ−デジタル変換回路とデジタル
−アナログ変換回路と差分アンプとから成る３段以上の
多段パイプライン構成をとり、最終段を除く各段のそれ
ぞれに対応して、その段のデジタル出力のエラー補正を
行うエラー補正回路を設けると共に、初段のエラー補正
回路を除いて、前記各エラー補正回路における前段への
出力部に論理回路を設けたものであって、前記論理回路
は、その段のエラー補正回路から入力される桁上げ信号
に対し、その段以降の全ての段が出力する冗長使用信号
を反映させた信号との論理をとって、前段に対する桁上
げ信号及び桁借り信号を出力し、最終段より一つ前を除
く段に対応する前記エラー補正回路は、対応する段のデ
ジタル出力に対し、前記論理回路から入力される桁上げ
信号及び桁借り信号を加減算することにより、対応する
段のデジタル出力を補正するものであって、前記桁上げ
信号及び桁借り信号が入力される全加算器を備え、最終
段より一つ前の前記エラー補正回路は、対応する段のデ
ジタル出力に対し、最終段から入力される冗長使用信号
を加減算することにより、対応する段のデジタル出力を
補正するものであって、最終段からの冗長使用信号が入
力される全加算器を備えることをその要旨とする。
回路は、各段がアナログ−デジタル変換回路とデジタル
−アナログ変換回路と差分アンプとから成る３段以上の
多段パイプライン構成をとり、最終段を除く各段のそれ
ぞれに対応して、その段のデジタル出力のエラー補正を
行うエラー補正回路を設けると共に、初段のエラー補正
回路を除いて、前記各エラー補正回路における前段への
出力部に論理回路を設けたものであって、前記論理回路
は、その段のエラー補正回路から入力される桁上げ信号
に対し、その段以降の全ての段が出力する冗長使用信号
を反映させた信号との論理をとって、前段に対する桁上
げ信号及び桁借り信号を出力し、最終段より一つ前を除
く段に対応する前記エラー補正回路は、対応する段のデ
ジタル出力に対し、前記論理回路から入力される桁上げ
信号及び桁借り信号を加減算することにより、対応する
段のデジタル出力を補正するものであって、前記桁上げ
信号及び桁借り信号が入力される全加算器を備え、最終
段より一つ前の前記エラー補正回路は、対応する段のデ
ジタル出力に対し、最終段から入力される冗長使用信号
を加減算することにより、対応する段のデジタル出力を
補正するものであって、最終段からの冗長使用信号が入
力される全加算器を備えることをその要旨とする。
【００１５】請求項４に記載のアナログ−デジタル変換
回路は、請求項４に記載の発明において、前記論理回路
は、その段のエラー補正回路から入力される桁上げ信号
とその段が出力するＨ側の冗長使用信号とその段の前記
エラー補正回路に含まれる全加算器のＹ端子に入力され
る信号と同一の信号との論理をとって桁上げ信号を生成
し、その段のエラー補正回路から入力される桁上げ信号
とその段が出力するＬ側の冗長使用信号とその段の前記
エラー補正回路に含まれる全加算器のＹ端子に入力され
る信号と同一の信号との論理をとって桁借り信号を生成
することをその要旨とする。
回路は、請求項４に記載の発明において、前記論理回路
は、その段のエラー補正回路から入力される桁上げ信号
とその段が出力するＨ側の冗長使用信号とその段の前記
エラー補正回路に含まれる全加算器のＹ端子に入力され
る信号と同一の信号との論理をとって桁上げ信号を生成
し、その段のエラー補正回路から入力される桁上げ信号
とその段が出力するＬ側の冗長使用信号とその段の前記
エラー補正回路に含まれる全加算器のＹ端子に入力され
る信号と同一の信号との論理をとって桁借り信号を生成
することをその要旨とする。
【００１６】請求項５に記載のアナログ−デジタル変換
回路は、請求項２〜４のいずれか１項に記載の発明にお
いて、前記エラー補正回路は、全加算器のみによって加
減算を行うことをその要旨とする。
回路は、請求項２〜４のいずれか１項に記載の発明にお
いて、前記エラー補正回路は、全加算器のみによって加
減算を行うことをその要旨とする。
【００１７】
（第１実施形態）以下、本発明を具体化した第１実施形
態を図面に従って説明する。
態を図面に従って説明する。
【００１８】図１に、本実施形態の８ビット３段パイプ
ライン構成をとるＡ／Ｄコンバータ１のブロック回路を
示す。Ａ／Ｄコンバータ１は、サンプルホールド回路
２、１段目〜３段目の回路３〜５、ラッチ回路６、出力
回路７から構成される。
ライン構成をとるＡ／Ｄコンバータ１のブロック回路を
示す。Ａ／Ｄコンバータ１は、サンプルホールド回路
２、１段目〜３段目の回路３〜５、ラッチ回路６、出力
回路７から構成される。
【００１９】１段目および２段目の回路３，４は、サブ
Ａ／Ｄコンバータ８、Ｄ／Ａコンバータ９、差分アンプ
１０を備える。３段目（最終段）の回路５はサブＡ／Ｄ
コンバータ８だけを備える。１段目（初段）の回路３は
４ビット構成、２段目および３段目の回路４，５はそれ
ぞれ２ビット構成である。１段目および２段目の回路
３，４において、サブＡ／Ｄコンバータ８およびＤ／Ａ
コンバータ９のビット数（ビット構成）ｎは同じに設定
されている。また、サブＡ／Ｄコンバータ８にはフラッ
シュ方式が用いられる。そして、出力回路７はエラー補
正回路１１，１２を備える。尚、２段目および３段目の
回路４，５は１ビット以上の冗長ビットを備える。
Ａ／Ｄコンバータ８、Ｄ／Ａコンバータ９、差分アンプ
１０を備える。３段目（最終段）の回路５はサブＡ／Ｄ
コンバータ８だけを備える。１段目（初段）の回路３は
４ビット構成、２段目および３段目の回路４，５はそれ
ぞれ２ビット構成である。１段目および２段目の回路
３，４において、サブＡ／Ｄコンバータ８およびＤ／Ａ
コンバータ９のビット数（ビット構成）ｎは同じに設定
されている。また、サブＡ／Ｄコンバータ８にはフラッ
シュ方式が用いられる。そして、出力回路７はエラー補
正回路１１，１２を備える。尚、２段目および３段目の
回路４，５は１ビット以上の冗長ビットを備える。
【００２０】次に、Ａ／Ｄコンバータ１の動作を説明す
る。サンプルホールド回路２は、アナログ入力信号Ｖin
をサンプリングして一定時間保持する。サンプルホール
ド回路２から出力されたアナログ入力信号Ｖinは、１段
目の回路３へ転送される。
る。サンプルホールド回路２は、アナログ入力信号Ｖin
をサンプリングして一定時間保持する。サンプルホール
ド回路２から出力されたアナログ入力信号Ｖinは、１段
目の回路３へ転送される。
【００２１】１段目の回路３において、サブＡ／Ｄコン
バータ８はアナログ入力信号Ｖinに対してＡ／Ｄ変換を
行う。サブＡ／Ｄコンバータ８のＡ／Ｄ変換結果である
上位４ビットのデジタル出力Ｄi(7)〜Ｄi(4)（＝２7,２
6,２5,２4 ）は、Ｄ／Ａコンバータ９へ転送されると共
に、３つのラッチ回路６を介して出力回路７へ転送され
る。差分アンプ１０は、Ｄ／Ａコンバータ９のＤ／Ａ変
換結果とアナログ入力信号Ｖinとの差分を増幅する。そ
の差分アンプ１０の出力は、２段目の回路４へ転送され
る。
バータ８はアナログ入力信号Ｖinに対してＡ／Ｄ変換を
行う。サブＡ／Ｄコンバータ８のＡ／Ｄ変換結果である
上位４ビットのデジタル出力Ｄi(7)〜Ｄi(4)（＝２7,２
6,２5,２4 ）は、Ｄ／Ａコンバータ９へ転送されると共
に、３つのラッチ回路６を介して出力回路７へ転送され
る。差分アンプ１０は、Ｄ／Ａコンバータ９のＤ／Ａ変
換結果とアナログ入力信号Ｖinとの差分を増幅する。そ
の差分アンプ１０の出力は、２段目の回路４へ転送され
る。
【００２２】２段目の回路４において、サブＡ／Ｄコン
バータ８は１段目の回路３の差分アンプ１０の出力に対
してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ８のＡ／
Ｄ変換結果である中位２ビットのデジタル出力Ｄi(3),
Ｄi(2)（＝２3,２2 ）は、Ｄ／Ａコンバータ９へ転送さ
れると共に、２つのラッチ回路６を介して出力回路７へ
転送される。また、サブＡ／Ｄコンバータ８は２段目の
冗長使用信号RL(2),RU(2) を生成する。２段目の冗長使
用信号RL(2) はＬ側の冗長使用信号（または、−１信
号）であり、２段目の冗長使用信号RU(2) はＨ側の冗長
使用信号（または、＋１信号）である。差分アンプ１０
は、Ｄ／Ａコンバータ９のＤ／Ａ変換結果とアナログ入
力信号Ｖinとの差分を増幅する。その差分アンプ１０の
出力は、３段目の回路５へ転送される。
バータ８は１段目の回路３の差分アンプ１０の出力に対
してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ８のＡ／
Ｄ変換結果である中位２ビットのデジタル出力Ｄi(3),
Ｄi(2)（＝２3,２2 ）は、Ｄ／Ａコンバータ９へ転送さ
れると共に、２つのラッチ回路６を介して出力回路７へ
転送される。また、サブＡ／Ｄコンバータ８は２段目の
冗長使用信号RL(2),RU(2) を生成する。２段目の冗長使
用信号RL(2) はＬ側の冗長使用信号（または、−１信
号）であり、２段目の冗長使用信号RU(2) はＨ側の冗長
使用信号（または、＋１信号）である。差分アンプ１０
は、Ｄ／Ａコンバータ９のＤ／Ａ変換結果とアナログ入
力信号Ｖinとの差分を増幅する。その差分アンプ１０の
出力は、３段目の回路５へ転送される。
【００２３】３段目の回路５において、サブＡ／Ｄコン
バータ８は２段目の回路４の差分アンプ１０の出力に対
してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ８のＡ／
Ｄ変換結果である下位２ビットのデジタル出力Ｄi(1),
Ｄi(0)（＝２1,２0 ）は、１つのラッチ回路６を介して
出力回路７へ転送される。また、サブＡ／Ｄコンバータ
８は３段目の冗長使用信号RL(3),RU(3) を生成する。３
段目の冗長使用信号RL(3) はＬ側の冗長使用信号（また
は、−１信号）であり、３段目の冗長使用信号RU(3) は
Ｈ側の冗長使用信号（または、＋１信号）である。
バータ８は２段目の回路４の差分アンプ１０の出力に対
してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ８のＡ／
Ｄ変換結果である下位２ビットのデジタル出力Ｄi(1),
Ｄi(0)（＝２1,２0 ）は、１つのラッチ回路６を介して
出力回路７へ転送される。また、サブＡ／Ｄコンバータ
８は３段目の冗長使用信号RL(3),RU(3) を生成する。３
段目の冗長使用信号RL(3) はＬ側の冗長使用信号（また
は、−１信号）であり、３段目の冗長使用信号RU(3) は
Ｈ側の冗長使用信号（または、＋１信号）である。
【００２４】１〜３段目の回路３〜5 のデジタル出力
は、各ラッチ回路６を経て同時に出力回路７に到達す
る。すなわち、各ラッチ回路６は各回路３〜５のデジタ
ル出力の同期をとるために設けられている。
は、各ラッチ回路６を経て同時に出力回路７に到達す
る。すなわち、各ラッチ回路６は各回路３〜５のデジタ
ル出力の同期をとるために設けられている。
【００２５】出力回路７において、各エラー補正回路１
１，１２はそれぞれ、ラッチ回路６を介して転送されて
くる１，２段目の回路３，４のデジタル出力に対してエ
ラー補正を施す。すなわち、エラー補正回路１１は、２
段目の冗長使用信号RL(2),RU(2) と、エラー補正回路１
２の桁上げ信号INC および桁借り信号DEC とに基づい
て、１段目の回路３のデジタル出力Ｄi(7)〜Ｄi(4)にエ
ラー補正を施すことで、デジタル出力Ｄo(7)〜Ｄo(4)を
生成する。また、エラー補正回路１２は、３段目の冗長
使用信号RL(3),RU(3) に基づいて、２段目の回路４のデ
ジタル出力Ｄi(3), Ｄi(2)にエラー補正を施すことで、
デジタル出力Ｄo(3), Ｄo(2)を生成する。そして、出力
回路７は、アナログ入力信号Ｖinの８ビットのデジタル
出力Ｄo(7)〜Ｄo(0)をパラレル出力する。尚、３段目の
回路５のデジタル出力Ｄi(1), Ｄi(0)はエラー補正を施
されることなく、そのままデジタル出力Ｄo(1), Ｄo(0)
として扱われる。
１，１２はそれぞれ、ラッチ回路６を介して転送されて
くる１，２段目の回路３，４のデジタル出力に対してエ
ラー補正を施す。すなわち、エラー補正回路１１は、２
段目の冗長使用信号RL(2),RU(2) と、エラー補正回路１
２の桁上げ信号INC および桁借り信号DEC とに基づい
て、１段目の回路３のデジタル出力Ｄi(7)〜Ｄi(4)にエ
ラー補正を施すことで、デジタル出力Ｄo(7)〜Ｄo(4)を
生成する。また、エラー補正回路１２は、３段目の冗長
使用信号RL(3),RU(3) に基づいて、２段目の回路４のデ
ジタル出力Ｄi(3), Ｄi(2)にエラー補正を施すことで、
デジタル出力Ｄo(3), Ｄo(2)を生成する。そして、出力
回路７は、アナログ入力信号Ｖinの８ビットのデジタル
出力Ｄo(7)〜Ｄo(0)をパラレル出力する。尚、３段目の
回路５のデジタル出力Ｄi(1), Ｄi(0)はエラー補正を施
されることなく、そのままデジタル出力Ｄo(1), Ｄo(0)
として扱われる。
【００２６】図２に、各エラー補正回路１１，１２の構
成を示す。各エラー補正回路１１，１２は、全加算器
（ＦＡ）２１、全減算器（ＦＳ）２２、半加算器（Ａ）
２３、半減算器（Ｓ）２４から構成される。エラー補正
回路１１は、エラー補正回路１２の桁上げ信号INC およ
び桁借り信号DEC を入力する。尚、端子Ｘ，Ｙには被演
算子が入力され、端子ｚには桁上げ（キャリ）信号が入
力され、演算結果は端子Ｓから出力され、桁上げ信号は
端子Ｃ，Ｂから出力される。
成を示す。各エラー補正回路１１，１２は、全加算器
（ＦＡ）２１、全減算器（ＦＳ）２２、半加算器（Ａ）
２３、半減算器（Ｓ）２４から構成される。エラー補正
回路１１は、エラー補正回路１２の桁上げ信号INC およ
び桁借り信号DEC を入力する。尚、端子Ｘ，Ｙには被演
算子が入力され、端子ｚには桁上げ（キャリ）信号が入
力され、演算結果は端子Ｓから出力され、桁上げ信号は
端子Ｃ，Ｂから出力される。
【００２７】このように、本実施形態によれば、以下の
作用および効果を得ることができる。 (1) 多段パイプライン構成をとることで、各段の回路
３，４において、アナログ入力信号Ｖinまたは１段目の
回路３の差分アンプ１１の出力と、その段の回路３，４
のデジタル出力のＤ／Ａ変換結果との差分が、差分アン
プ１１によって増幅される。そのため、変換ビット数が
増大してＬＳＢが小さくなっても、フラッシュ方式のサ
ブＡ／Ｄコンバータ９を構成する各コンパレータの分解
能を実質的に向上させることが可能になり、十分な変換
精度が得られる。
作用および効果を得ることができる。 (1) 多段パイプライン構成をとることで、各段の回路
３，４において、アナログ入力信号Ｖinまたは１段目の
回路３の差分アンプ１１の出力と、その段の回路３，４
のデジタル出力のＤ／Ａ変換結果との差分が、差分アン
プ１１によって増幅される。そのため、変換ビット数が
増大してＬＳＢが小さくなっても、フラッシュ方式のサ
ブＡ／Ｄコンバータ９を構成する各コンパレータの分解
能を実質的に向上させることが可能になり、十分な変換
精度が得られる。
【００２８】(2) 各段の回路３〜５のサブＡ／Ｄコンバ
ータ８のデジタル出力には、差分アンプ１０のゲインエ
ラーなどの誤差が含まれる。しかし、各エラー補正回路
１１，１２を備えているため、１段目および２段目の回
路４，５のサブＡ／Ｄコンバータ８のデジタル出力に含
まれる差分アンプ１０のゲインエラーなどの誤差を補正
することができる。その結果、Ａ／Ｄコンバータ１全体
のＡ／Ｄ変換精度を高めることができる。
ータ８のデジタル出力には、差分アンプ１０のゲインエ
ラーなどの誤差が含まれる。しかし、各エラー補正回路
１１，１２を備えているため、１段目および２段目の回
路４，５のサブＡ／Ｄコンバータ８のデジタル出力に含
まれる差分アンプ１０のゲインエラーなどの誤差を補正
することができる。その結果、Ａ／Ｄコンバータ１全体
のＡ／Ｄ変換精度を高めることができる。
【００２９】(3) 各エラー補正回路１１，１２は、２段
目の冗長使用信号RL(2),RU(2) と３段目の冗長使用信号
RL(3),RU(3) とが同時に発生した場合でも、エラー補正
を施すことができる。
目の冗長使用信号RL(2),RU(2) と３段目の冗長使用信号
RL(3),RU(3) とが同時に発生した場合でも、エラー補正
を施すことができる。
【００３０】（第２実施形態）次に、本発明を具体化し
た第２実施形態を図面に従って説明する。尚、本実施形
態において、第１実施形態と同じ構成部材については符
号を等しくしてその説明を省略する。
た第２実施形態を図面に従って説明する。尚、本実施形
態において、第１実施形態と同じ構成部材については符
号を等しくしてその説明を省略する。
【００３１】図３に、本実施形態の８ビット３段パイプ
ライン構成をとるＡ／Ｄコンバータ３１のブロック回路
を示す。Ａ／Ｄコンバータ３１において、第１実施形態
のＡ／Ｄコンバータ１と異なるのは、各エラー補正回路
１１，１２が各エラー補正回路３２，３３に置き換えら
れ、出力回路７内に論理回路３４が設けられている点だ
けである。
ライン構成をとるＡ／Ｄコンバータ３１のブロック回路
を示す。Ａ／Ｄコンバータ３１において、第１実施形態
のＡ／Ｄコンバータ１と異なるのは、各エラー補正回路
１１，１２が各エラー補正回路３２，３３に置き換えら
れ、出力回路７内に論理回路３４が設けられている点だ
けである。
【００３２】図４に、各エラー補正回路３２，３３の構
成を示す。各エラー補正回路３２，３３は全加算器（Ｆ
Ａ）２１だけから構成される。エラー補正回路３３の桁
上げ信号INC1は論理回路３４に入力される。
成を示す。各エラー補正回路３２，３３は全加算器（Ｆ
Ａ）２１だけから構成される。エラー補正回路３３の桁
上げ信号INC1は論理回路３４に入力される。
【００３３】図５に、論理回路３４の構成を示す。論理
回路３４は、インバータ３５およびＮＯＲ３６から構成
され、２段目の冗長使用信号RL(2),RU(2) とエラー補正
回路３３の桁上げ信号INC1とに基づいて、桁上げ信号IN
C2および桁借り信号DEC を生成する。
回路３４は、インバータ３５およびＮＯＲ３６から構成
され、２段目の冗長使用信号RL(2),RU(2) とエラー補正
回路３３の桁上げ信号INC1とに基づいて、桁上げ信号IN
C2および桁借り信号DEC を生成する。
【００３４】各エラー補正回路３２，３３はそれぞれ、
ラッチ回路６を介して転送されてくる１，２段目の回路
３，４のデジタル出力に対してエラー補正を施す。すな
わち、エラー補正回路３２は、論理回路３４の桁上げ信
号INC2および桁借り信号DECに基づいて、１段目の回路
３のデジタル出力Ｄi(7)〜Ｄi(4)にエラー補正を施すこ
とで、デジタル出力Ｄo(7)〜Ｄo(4)を生成する。また、
エラー補正回路３３は、３段目の冗長使用信号RL(3),RU
(3) に基づいて、２段目の回路４のデジタル出力Ｄi
(3), Ｄi(2)にエラー補正を施すことで、デジタル出力
Ｄo(3), Ｄo(2)を生成する。
ラッチ回路６を介して転送されてくる１，２段目の回路
３，４のデジタル出力に対してエラー補正を施す。すな
わち、エラー補正回路３２は、論理回路３４の桁上げ信
号INC2および桁借り信号DECに基づいて、１段目の回路
３のデジタル出力Ｄi(7)〜Ｄi(4)にエラー補正を施すこ
とで、デジタル出力Ｄo(7)〜Ｄo(4)を生成する。また、
エラー補正回路３３は、３段目の冗長使用信号RL(3),RU
(3) に基づいて、２段目の回路４のデジタル出力Ｄi
(3), Ｄi(2)にエラー補正を施すことで、デジタル出力
Ｄo(3), Ｄo(2)を生成する。
【００３５】このように、本実施形態によれば、論理回
路３４を備えているため、各エラー補正回路３２，３３
を全加算器２１だけで構成することができる。その結
果、各エラー補正回路３２，３３の回路規模を小さくす
ることができる。尚、本実施形態において、エラー補正
回路３２，３３を備えたことによる作用および効果は、
第１実施形態のそれとほぼ同じである。
路３４を備えているため、各エラー補正回路３２，３３
を全加算器２１だけで構成することができる。その結
果、各エラー補正回路３２，３３の回路規模を小さくす
ることができる。尚、本実施形態において、エラー補正
回路３２，３３を備えたことによる作用および効果は、
第１実施形態のそれとほぼ同じである。
【００３６】（第３実施形態）次に、本発明を具体化し
た第３実施形態を図面に従って説明する。尚、本実施形
態において、第２実施形態と同じ構成部材については符
号を等しくしてその説明を省略する。
た第３実施形態を図面に従って説明する。尚、本実施形
態において、第２実施形態と同じ構成部材については符
号を等しくしてその説明を省略する。
【００３７】図６に、本実施形態の８ビット３段パイプ
ライン構成をとるＡ／Ｄコンバータ４１のブロック回路
を示す。Ａ／Ｄコンバータ４１において、第２実施形態
のＡ／Ｄコンバータ３１と異なるのは、各エラー補正回
路３２，３３が各エラー補正回路４２，４３に置き換え
られ、論理回路３４が論理回路４４に置き換えられてい
る点だけである。
ライン構成をとるＡ／Ｄコンバータ４１のブロック回路
を示す。Ａ／Ｄコンバータ４１において、第２実施形態
のＡ／Ｄコンバータ３１と異なるのは、各エラー補正回
路３２，３３が各エラー補正回路４２，４３に置き換え
られ、論理回路３４が論理回路４４に置き換えられてい
る点だけである。
【００３８】図７に、各エラー補正回路４２，４３の構
成を示す。各エラー補正回路４２，４３は全加算器（Ｆ
Ａ）２１だけから構成される。エラー補正回路４３の桁
上げ信号INC1は論理回路４４に入力される。
成を示す。各エラー補正回路４２，４３は全加算器（Ｆ
Ａ）２１だけから構成される。エラー補正回路４３の桁
上げ信号INC1は論理回路４４に入力される。
【００３９】図８に、論理回路４４の構成を示す。論理
回路４４は、インバータ３５、ＮＯＲ３６、ＮＡＮＤ４
５から構成され、２段目の冗長使用信号RL(2),RU(2) と
３段目の冗長使用信号RL(3) とエラー補正回路３３の桁
上げ信号INC1とに基づいて、桁上げ信号INC2および桁借
り信号DEC を生成する。すなわち、論理回路４４は、桁
上げ信号INC1と３段目の冗長使用信号RL(3) と２段目の
冗長使用信号RU(2) との論理をとって桁上げ信号INC2を
生成し、桁上げ信号INC1と３段目の冗長使用信号RL(3)
と２段目の冗長使用信号RL(2) との論理をとって桁借り
信号DEC を生成する。
回路４４は、インバータ３５、ＮＯＲ３６、ＮＡＮＤ４
５から構成され、２段目の冗長使用信号RL(2),RU(2) と
３段目の冗長使用信号RL(3) とエラー補正回路３３の桁
上げ信号INC1とに基づいて、桁上げ信号INC2および桁借
り信号DEC を生成する。すなわち、論理回路４４は、桁
上げ信号INC1と３段目の冗長使用信号RL(3) と２段目の
冗長使用信号RU(2) との論理をとって桁上げ信号INC2を
生成し、桁上げ信号INC1と３段目の冗長使用信号RL(3)
と２段目の冗長使用信号RL(2) との論理をとって桁借り
信号DEC を生成する。
【００４０】各エラー補正回路４２，４３はそれぞれ、
ラッチ回路６を介して転送されてくる１，２段目の回路
３，４のデジタル出力に対してエラー補正を施す。すな
わち、エラー補正回路４２は、論理回路４４の桁上げ信
号INC2および桁借り信号DECに基づいて、１段目の回路
３のデジタル出力Ｄi(7)〜Ｄi(4)にエラー補正を施すこ
とで、デジタル出力Ｄo(7)〜Ｄo(4)を生成する。また、
エラー補正回路４３は、３段目の冗長使用信号RL(3),RU
(3) に基づいて、２段目の回路４のデジタル出力Ｄi
(3), Ｄi(2)にエラー補正を施すことで、デジタル出力
Ｄo(3), Ｄo(2)を生成する。
ラッチ回路６を介して転送されてくる１，２段目の回路
３，４のデジタル出力に対してエラー補正を施す。すな
わち、エラー補正回路４２は、論理回路４４の桁上げ信
号INC2および桁借り信号DECに基づいて、１段目の回路
３のデジタル出力Ｄi(7)〜Ｄi(4)にエラー補正を施すこ
とで、デジタル出力Ｄo(7)〜Ｄo(4)を生成する。また、
エラー補正回路４３は、３段目の冗長使用信号RL(3),RU
(3) に基づいて、２段目の回路４のデジタル出力Ｄi
(3), Ｄi(2)にエラー補正を施すことで、デジタル出力
Ｄo(3), Ｄo(2)を生成する。
【００４１】このように、本実施形態によれば、以下の
作用および効果を得ることができる。尚、本実施形態に
おいて、エラー補正回路４２，４３を備えたことによる
作用および効果は、第１実施形態のそれと同じである。 (1) 論理回路４４を備えているため、各エラー補正回路
４２，４３を全加算器２１だけで構成することができ
る。その結果、各エラー補正回路４２，４３の回路規模
を小さくすることができる。
作用および効果を得ることができる。尚、本実施形態に
おいて、エラー補正回路４２，４３を備えたことによる
作用および効果は、第１実施形態のそれと同じである。 (1) 論理回路４４を備えているため、各エラー補正回路
４２，４３を全加算器２１だけで構成することができ
る。その結果、各エラー補正回路４２，４３の回路規模
を小さくすることができる。
【００４２】(2) 論理回路４４が３段目の冗長使用信号
RL(3) をも論理に加えているため、正確な桁上げ信号IN
C2および桁借り信号DEC を生成することが可能になり、
いかなる場合においても正確なエラー補正を施すことが
できる。
RL(3) をも論理に加えているため、正確な桁上げ信号IN
C2および桁借り信号DEC を生成することが可能になり、
いかなる場合においても正確なエラー補正を施すことが
できる。
【００４３】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）４段以上の多段パイプライン構成に適用する。例
えば、４段パイプライン構成の場合には、１段目のデジ
タル出力のエラー補正に際して、２段目のサブＡ／Ｄコ
ンバータの生成する冗長使用信号だけでなく、３段目お
よび４段目のサブＡ／Ｄコンバータの生成する冗長使用
信号をも含めて論理をとる。また、２段目のデジタル出
力のエラー補正に際して、３段目のサブＡ／Ｄコンバー
タの生成する冗長使用信号だけでなく、４段目のサブＡ
／Ｄコンバータの生成する冗長使用信号をも含めて論理
をとる。
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）４段以上の多段パイプライン構成に適用する。例
えば、４段パイプライン構成の場合には、１段目のデジ
タル出力のエラー補正に際して、２段目のサブＡ／Ｄコ
ンバータの生成する冗長使用信号だけでなく、３段目お
よび４段目のサブＡ／Ｄコンバータの生成する冗長使用
信号をも含めて論理をとる。また、２段目のデジタル出
力のエラー補正に際して、３段目のサブＡ／Ｄコンバー
タの生成する冗長使用信号だけでなく、４段目のサブＡ
／Ｄコンバータの生成する冗長使用信号をも含めて論理
をとる。
【００４４】（２）サブＡ／Ｄコンバータ８をフラッシ
ュ方式以外の方式で具体化する。
ュ方式以外の方式で具体化する。
【００４５】
【発明の効果】
以上詳述したように本発明によれば、多
段パイプライン構成をとる高精度なアナログ−デジタル
変換回路を提供することができる。
段パイプライン構成をとる高精度なアナログ−デジタル
変換回路を提供することができる。
【００４６】
【００４７】
【００４８】
【図１】第１実施形態のブロック回路図。
【図２】第１実施形態の要部回路図。
【図３】第２実施形態のブロック回路図。
【図４】第２実施形態の要部回路図。
【図５】第２実施形態の要部回路図。
【図６】第３実施形態のブロック回路図。
【図７】第３実施形態の要部回路図。
【図８】第３実施形態の要部回路図。
３…１段目の回路 ４…２段目の回路 ５…３段目の回路 ６…４段目の回路 ７…出力回路 ８…サブＡ／Ｄコンバータ ９…Ｄ／Ａコンバータ １０…差分アンプ １１，１２，３２，３３，４２，４３…エラー補正回路 ３４，４４…論理回路 DEC …桁借り信号 INC1,INC2 …桁上げ信号 RL(2),RU(2) …２段目の冗長使用信号 RL(3),RU(3) …３段目の冗長使用信号 Ｄi(7)〜Ｄi(0), Ｄo(7)〜Ｄo(0)…デジタル出力
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−218868（ＪＰ，Ａ) 特開 平３−262212（ＪＰ，Ａ) 特開 平１−136420（ＪＰ，Ａ) 特開 平６−112826（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (5)
- 【請求項１】 各段がアナログ−デジタル変換回路とデ
ジタル−アナログ変換回路と差分アンプとから成る３段
以上の多段パイプライン構成をとり、最終段を除く各段
のそれぞれに対応して、その段のデジタル出力のエラー
補正を行うエラー補正回路を備えたものであって、 最終段より一つ前の段を除く段に対応する前記エラー補
正回路は、対応する段のデジタル出力に対し、後段から
入力される冗長使用信号並びに後段に対応するエラー補
正回路から入力される桁上げ信号及び桁借り信号を加減
算することにより、対応する段のデジタル出力を補正す
るものであって、後段の冗長使用信号並びに前記桁上げ
信号及び桁借り信号が入力される全加算器及び全減算器
と、この全加算器及び全減算器からの信号が入力される
半加算器及び半減算器とを備え、 最終段より一つ前の段に対応する前記エラー補正回路
は、対応する段のデジタル出力に対し、最終段から入力
される冗長使用信号を加減算することにより、対応する
段のデジタル出力を補正するものであって、最終段から
の冗長使用信号が入力される半加算器及び半減算器を備
えることを特徴としたアナログ−デジタル変換回路。 - 【請求項２】 各段がアナログ−デジタル変換回路とデ
ジタル−アナログ変換回路と差分アンプとから成る３段
以上の多段パイプライン構成をとり、最終段を除く各段
のそれぞれに対応して、その段のデジタル出力のエラー
補正を行うエラー補正回路を設けると共に、初段のエラ
ー補正回路を除いて、前記各エラー補正回路における前
段への出力部に論理回路を設けたものであって、 前記論理回路は、対応する段から入力される冗長使用信
号とその段のエラー補正回路から入力される桁上げ信号
との論理をとって、前段に対する桁上げ信号及び桁借り
信号を出力し、 最終段より一つ前の段を除く段に対応する前記エラー補
正回路は、対応する段のデジタル出力に対し、後段の論
理回路から入力される桁上げ信号及び桁借り信号を加減
算することにより、対応する段のデジタル出力を補正す
るものであって、前記桁上げ信号及び桁借り信号が入力
される全加算器を備え、 最終段より一つ前の段に対応する前記エラー補正回路
は、対応する段のデジタ ル出力に対し、最終段から入力
される冗長使用信号を加減算することにより、対応する
段のデジタル出力を補正するものであって、最終段から
の冗長使用信号が入力される全加算器を備えることを特
徴としたアナログ−デジタル変換回路。 - 【請求項３】 各段がアナログ−デジタル変換回路とデ
ジタル−アナログ変換回路と差分アンプとから成る３段
以上の多段パイプライン構成をとり、最終段を除く各段
のそれぞれに対応して、その段のデジタル出力のエラー
補正を行うエラー補正回路を設けると共に、初段のエラ
ー補正回路を除いて、前記各エラー補正回路における前
段への出力部に論理回路を設けたものであって、 前記論理回路は、その段のエラー補正回路から入力され
る桁上げ信号に対し、その段以降の全ての段が出力する
冗長使用信号を反映させた信号との論理をとって、前段
に対する桁上げ信号及び桁借り信号を出力し、 最終段より一つ前を除く段に対応する前記エラー補正回
路は、対応する段のデジタル出力に対し、前記論理回路
から入力される桁上げ信号及び桁借り信号を加減算する
ことにより、対応する段のデジタル出力を補正するもの
であって、前記桁上げ信号及び桁借り信号が入力される
全加算器を備え、 最終段より一つ前の前記エラー補正回路は、対応する段
のデジタル出力に対し、最終段から入力される冗長使用
信号を加減算することにより、対応する段のデジタル出
力を補正するものであって、最終段からの冗長使用信号
が入力される全加算器を備えることを特徴としたアナロ
グ−デジタル変換回路。 - 【請求項４】 前記論理回路は、その段のエラー補正回
路から入力される桁上げ信号とその段が出力するＨ側の
冗長使用信号とその段の前記エラー補正回路に含まれる
全加算器のＹ端子に入力される信号と同一の信号との論
理をとって桁上げ信号を生成し、 その段のエラー補正回路から入力される桁上げ信号とそ
の段が出力するＬ側の冗長使用信号とその段の前記エラ
ー補正回路に含まれる全加算器のＹ端子に入力される信
号と同一の信号との論理をとって桁借り信号を生成する
ことを特徴とした請求項３に記載のアナログ−デジタル
変換回路。 - 【請求項５】 前記エラー補正回路は、全加算器のみに
よって加減算を行うことを特徴とした請求項２〜４のい
ずれか１項に記載のアナログ−デジタル変換 回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07224259A JP3086637B2 (ja) | 1995-08-31 | 1995-08-31 | アナログ−デジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07224259A JP3086637B2 (ja) | 1995-08-31 | 1995-08-31 | アナログ−デジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0969779A JPH0969779A (ja) | 1997-03-11 |
| JP3086637B2 true JP3086637B2 (ja) | 2000-09-11 |
Family
ID=16810978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07224259A Expired - Fee Related JP3086637B2 (ja) | 1995-08-31 | 1995-08-31 | アナログ−デジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3086637B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1034620A1 (en) * | 1997-12-02 | 2000-09-13 | Maxim Integrated Products, Inc. | Efficient error correction in pipelined analog-to-digital converters |
| WO2004062108A1 (ja) * | 2002-12-27 | 2004-07-22 | Thine Electronics, Inc. | アナログ／ディジタル変換器及び電子回路 |
-
1995
- 1995-08-31 JP JP07224259A patent/JP3086637B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0969779A (ja) | 1997-03-11 |
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