JP2003060505A - アナログ／デジタルコンバータにおける入力信号のオフセットエラー補償 - Google Patents

アナログ／デジタルコンバータにおける入力信号のオフセットエラー補償

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JP2003060505A JP2002216749A JP2002216749A JP2003060505A JP 2003060505 A JP2003060505 A JP 2003060505A JP 2002216749 A JP2002216749 A JP 2002216749A JP 2002216749 A JP2002216749 A JP 2002216749A JP 2003060505 A JP2003060505 A JP 2003060505A
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conductor
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オーンハエウザー フランク
Miroslav Oljaca
オルジェカ ミロスラブ
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Abstract

(57)【要約】 【課題】 オフセット成分を含むアナログ入力信号ＶIN
を受信しサンプリングして第１の導体と第２の導体間に
サンプリングされた入力信号を表わす信号を発生し格納
するように構成されたスイッチトキャパシタ入力回路を
含むアナログ／デジタルコンバータを得る。 【解決手段】 変換回路（１）が第１の導体（１７）と
スイッチトキャパシタ入力回路（１０１）に接続されて
デジタル出力信号を発生する。オフセット修正回路
（４）が第２の導体（２７）に接続された出力およびデ
ジタルオフセット修正信号を受信する入力を含み、スイ
ッチトキャパシタ修正回路（４Ａ）を含むオフセット修
正回路（４）はオフセット修正制御信号に応答して電荷
を第２の導体（２７）に対して互いに転送する。変換回
路（１）が第２の導体（２７）により導通される信号の
オフセット修正回路（４）による調節に応答して、オフ
セット成分に対して補償されたデジタル出力信号を発生
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はアナログ／デジタル
コンバータ（ＡＤＣ）の入力に加えられる入力信号（測
定信号とも呼ばれる）のオフセット成分を補償する方法
および回路に関する。本発明は逐次近似レジスタ（ＳＡ
Ｒ）ＡＤＣの入力に加えられる入力信号のオフセット成
分を補償する、またはデルタ−シグマＡＤＣ，パイプラ
インＡＤＣ等の任意の他のタイプのスイッチトキャパシ
タＡＤＣの入力に加えられる入力信号のオフセット成分
を補償する方法および回路にも関連している。
【０００２】
【従来の技術】通常の場合、ＡＤＣの入力に加えられる
アナログ入力信号は非理想的信号である。典型的に、こ
のようなアナログ入力信号はセンサ、トランスジュー
サ、またはアナログ信号を発生する他のインターフェイ
ス回路の非理想的挙動の結果生じるオフセット成分を含
んでいる。例えば、ブリッジ回路、ホール効果センサ
等、またはアナログエンコーダにより作り出されるアナ
ログ信号は相当なオフセット電圧を有することがある。
アナログ／デジタルコンバータの入力に加えられるオフ
セット電圧の極性ははっきりしないことがある。
【０００３】アナログ信号のオフセット成分はセンサや
トランスジューサの温度ドリフトにより生じることがあ
る。あるいは、アナログ信号のオフセット成分はセンサ
その他の回路により作り出される信号に応答してアナロ
グ信号を作り出すフロントエンドバァッファ増幅器によ
り生じることがある。センサ自体の構造がＡＤＣの入力
に加えられるアナログ入力信号のオフセット成分のソー
スとなることがある。例えば、磁気センサにより作り出
されるアナログ信号は磁気回路の磁化により生じるオフ
セット成分を含むことがある。さまざまなセンサおよび
関連するフロントエンド電子装置（バァッファ増幅器
等）の最新の設計には測定信号のオフセット成分の大き
さを最小限に抑えようとする傾向はあるが、それでもオ
フセット成分は、例えば、測定信号内に含まれる有用な
信号情報をマスキングまたは妨害することにより問題を
生じるのに十分な大きさである。
【０００４】したがって、測定信号から有用な信号情報
を引出すための非常に多くのソフトウェア技術およびハ
ードウェア技術が開発されてきている。典型的なハード
ウェア技術はオフセット成分エラーを補償して“クリー
ンな”アナログ信号をＡＤＣの入力に与えることを含ん
でいるが、この問題解決法は追加回路部品のコストによ
りコスト効果的とはならないことがある。オフセット成
分により生じる問題のソフトウェア解決法は一般的にデ
ジタル信号プロセッサ（ＤＳＰ）やマイクロコントロー
ラ等によるより多くの計算時間を必要とする（例えば、
測定信号の正のピーク値（図９におけるＶ+等）および
負のピーク値（図９におけるＶ-等）を測定し、その和
を２で除してオフセット値（Ｖ+＋Ｖ-）を得るために、
あるいはオフセット値に等しい測定信号の“定常状態”
値を測定するために）。タイムクリティカル応用では遅
延は受け入れられないことがある。
【０００５】“従来技術”の波形図９は１.５Ｖの振
幅、２Ｖのピークピーク値７、および０.５Ｖの正のオ
フセットを有する“理想的な”オフセット正弦信号６を
含んでいる。０.５Ｖのオフセットにより波形の９Ａ点
における最大値は＋１.５Ｖとなり、９Ｂ点における最
小値は−０.５Ｖとなる。
【０００６】図９について、オフセット正弦信号６をデ
ジタル表現に変換するには、オフセット入力信号６の２
Ｖピークピーク値を測定するのに通常必要とされる差動
ＡＤＣは３Ｖの入力範囲（−１.５Ｖから＋１.５Ｖ）を
必要とすることが判る。２Ｖピークピークオフセット入
力信号６を表わすＡＤＣにより作り出されるフルスケー
ルデジタル出力信号は、実際上、ゼロオフセットを有す
る３Ｖピークピーク入力信号を表わすことができる。し
たがって、オフセットアナログ入力信号のアナログ／デ
ジタル変換の有効分解能はオフセットの無い同じ振幅の
入力信号の有効分解能よりも本来小さい。
【０００７】
【発明が解決しようとする課題】したがって、追加回路
部品の使用を必要とせず、またアナログ入力信号内に含
まれる真の信号情報を正確に表わす正確なデジタル出力
の計算／決定において実質的な遅延を生じることなく、
ＡＤＣの入力に加えられるアナログ入力信号内の高い範
囲のオフセット成分エラーを自動的に補償することがで
きるＡＤＣを提供することが本発明の目的である。
【０００８】相当なオフセット成分を有する入力信号の
アナログ／デジタル変換の結果として通常生じる分解能
の損失を回避することが本発明のもう一つの目的であ
る。
【０００９】測定信号から有用な情報を引出すのに必要
なソフトウェアオーバヘッドを低減または解消すること
が本発明のもう一つの目的である。
【００１０】
【課題を解決するための手段】簡単に説明すると、一実
施例に従って、本発明はオフセット成分を含むアナログ
入力信号（ＶIN）を受信するアナログ／デジタルコンバ
ータを提供する。アナログ／デジタルコンバータはアナ
ログ入力信号（ＶIN+）をサンプリングして第１の導体
（１７）上にサンプリングされた入力信号を表わす信号
を作り出して格納するように構成されたスイッチトキャ
パシタ入力回路（１０１）を含んでいる。変換回路
（１）が第１の導体（１７）およびスイッチトキャパシ
タ入力回路（１０１）に接続されており、アナログ入力
信号（ＶIN）を表わすデジタル出力信号（ＤＡＴＡ Ｏ
ＵＴ）を作り出すように構成されている。オフセット修
正回路（４）は第２の導体（２７）に接続された出力を
含み、デジタルオフセット修正信号（ＤＡＴＡ ＩＮ）
を受信する入力も含んでいる。オフセット修正回路
（４）はオフセット修正制御信号（ＤＡＴＡ ＩＮ）に
応答して第１の導体（１７）に電荷を転送したりそこか
ら電荷が転送されるように動作するスイッチトキャパシ
タ修正回路（４Ａ）を含んでいる。変換回路（１）の第
１の導体（１７）に接続された部分は、第２の導体（２
７）により導通される信号のオフセット修正回路（４）
による調節に応答して、オフセット成分に対して補償さ
れたデジタル出力信号（ＤＡＴＡ ＯＵＴ）を作り出す
ように動作する。
【００１１】
【発明の実施の形態】図１について、以後単にＡＤＣ１
００と呼ばれる、逐次近似アナログ／デジタルコンバー
タ１００は入力導体１０に加えられる“正の”入力信号
ＶIN+と入力導体２０に加えられる“負の”入力信号Ｖ
IN-との間の差に等しい差分入力信号ＶINを受信する入
力段１０１を含んでいる。入力段１０１はＶIN+を受信
し、それに応答して、導体１７上に信号ＶCPOSを発生
し、それは比較器３１の（＋）入力に接続される“正”
セクション１０１Ａを含んでいる。入力段１０１は導体
２０上のＶIN-を受信し、それに応答して、導体２７上
に信号ＶCNEGを発生し、それは比較器３１の（−）入力
に接続される“負”セクション１０１Ｂも含んでいる。
比較器３１は導体３上に出力信号ＶCOMPを発生する。
【００１２】導体１７は従来のＳＡＲ（逐次近似レジス
タ）回路１の入力にも接続され、それは集約的にＣPで
表わされる個別の並列、２進重み付けキャパシタを逐次
テストすることによりデジタル出力ＤＡＴＡ ＯＵＴの
逐次ビットを求めて、その上に蓄えられた電荷により比
較器３１が比較器出力導体３上に信号ＶCOMPの“１”ま
たは“０”を作り出すかどうかを確認し、従来の逐次近
似アナログ／デジタル変換技術に従ってＤＡＴＡ ＯＵ
Ｔの対応するビットをテストするようにする。ＳＡＲ変
換回路１はＣPで表わされる個別の並列、２進重み付け
キャパシタのテストに応答してバス２上にＮ−ビットデ
ジタル出力信号ＤＡＴＡ ＯＵＴを逐次発生する。
【００１３】入力段１００の正セクション１０１Ａは入
力導体１０とキャパシタ１４の左端子間に接続された入
力スイッチ１１を含み、キャパシタは容量Ｃを有しキャ
パシタＣP1とも呼ばれる。キャパシタＣP1の左端子はス
イッチ１２の一つの端子にも接続され、それはキャパシ
タＣP1の左端子をＶREFまたはＶGNDに選択的に接続す
る。キャパシタＣP1の右端子は導体１７に接続され、そ
れはスイッチ１６の一方の端子および比較器３１の
（＋）入力およびＳＡＲ網１にも接続される。
【００１４】負セクション１０１Ｂは入力導体２０とキ
ャパシタ２４の左端子間に接続されたスイッチ２１を含
み、キャパシタは容量Ｃを有しキャパシタＣN1とも呼ば
れる。キャパシタＣN1の左端子はスイッチ２２の一方の
端子にも接続され、それはＶ REFまたはＶGNDに選択的に
接続される。キャパシタＣN1の右端子は導体２１７に接
続され、それはスイッチ２６の一方の端子および比較器
３１の（−）入力およびオフセット修正網４にも接続さ
れる。スイッチ１６および２６の各々の他方の端子は導
体２０に接続され、その電圧はＶMIDである。
【００１５】導体２７はオフセット修正網４にも接続さ
れ、それは、本発明に従って、入力信号ＶIN内に含まれ
ることがあるオフセット成分を自動的に修正すなわち補
償する。図１のブロック１８はバス２に接続されてＤＡ
ＴＡ ＯＵＴを受信する外部（内部でもよい）制御回路
／システムを表わす。マイクロプロセッサまたはデジタ
ル信号プロセッサ（ＤＳＰ）により容易に実現すること
ができる制御システム１８は、第１のモードで動作して
アナログ／デジタルコンバータ１００に入力信号ＶINの
最大および最小値（図９のＶ+およびＶ-等）を測定かつ
格納させ、さらに、ＶINのピークピーク値およびＶINの
オフセット成分の大きさおよび極性を計算させ、次に、
ＶINのオフセット成分を計算するのに必要なデジタル補
償信号ＤＡＴＡ ＩＮの値を作り出す。
【００１６】また、制御システム１８は第２のモードで
動作してアナログ／デジタルコンバータ１００にアナロ
グ入力信号ＶINの定常状態値（すなわち、共通モード電
圧）を測定させることができ、それは定義によりＶINの
オフセット成分に等しい。あるトランスジューサはその
オフセット成分信号に等しい定常状態信号を作り出すこ
とができ、他のトランスジューサはそれにより測定され
た量を表わすＡＣ成分が重ね合わされる定常状態信号を
作り出すことができない。図１に示すアナログ／デジタ
ル変換システムはいかなる種類のアナログ入力信号のオ
フセット成分も補償することができる。
【００１７】オフセット修正回路４はＣNで表わされる
一群の並列接続、２進重み付けキャパシタを含み、その
各々がＤＡＴＡ ＩＮの値に従ってＶREFまたはＶGNDの
いずれかに選択的に接続され、ＶINのオフセット成分を
自動的に補償して（すなわち、有用にキャンセルし
て）、デジタル出力信号ＤＡＴＡ ＯＵＴがアナログ入
力信号ＶINの大きさプラスまたはマイナスそのオフセッ
ト成分の大きさに等しいフルスケール値を有するように
される（オフセット成分の極性は正または負となること
ができるため）。ＶINのサンプリング中に、２進重み付
けキャパシタＣN21，ＣN22... ＣN2Jは接地される。
【００１８】図２はＳＡＲ ＡＤＣ１００の入力段１０
１を図１よりも幾分詳細に示す。図２において、容量Ｃ
を有しキャパシタＣN2とも呼ばれるキャパシタ２５が導
体２７とＶGNDとの間に接続されている。同様に、容量
Ｃを有しキャパシタＣP2とも呼ばれるキャパシタ１５が
導体１７と単極、双投スイッチ１３との間に接続されて
おり、その単極はＶREFまたはＶGNDのいずれかに選択的
に接続される。後述するように、図２のキャパシタＣP2
およびスイッチ１３は一群の２進重み付けキャパシタお
よび図１のＳＡＲ変換回路の１Ａ部内に含まれる関連ス
イッチを表わす。
【００１９】さらに、図２について、スイッチ１６およ
び２６が閉じられて測定入力信号Ｖ INのサンプリングの
準備をする。それにより、比較器３１の（−）および
（＋）入力は共に中点電圧ＶMIDに等しくなる。測定入
力信号ＶINのサンプリングの準備をする次のステップは
基準スイッチ１３により表わされるスイッチを閉じてＣ
P2で表わされる各キャパシタの一方のプレートを大地電
圧ＶGNDに接続することを含む。ＡＤＣは、スイッチ１
２および２２を開いたまま、スイッチ１１および２１を
閉じることにより開始される測定入力信号ＶINの実際の
サンプリングの準備が完了する。
【００２０】入力サンプリングプロセスの初期遷移期間
中に、導体１７および２７上の電圧が安定化されて、図
３に示す回路構成が得られ（導体１７だけに対する）、
それは入力サンプリングプロセス中の変化するキャパシ
タＣP1およびＣP2に対する回路構成を示す。図３はスイ
ッチ１１が閉じてＶIN+をキャパシタＣP1の左端子に接
続する様子を示している。スイッチ１３はキャパシタＣ
P2の左端子をＶGNDに接続する。スイッチ１６が閉じて
導体１７をＶMIDおよび導体２７に接続する。その結
果、下記に示す等式１で表わされるキャパシタＣP1およ
びＣP2の帯電が生じる。下記に示す等式２で表わされる
キャパシタＣN1およびＣN2の帯電を表わす同様な回路構
成、図示せず、も描くことができる。
【数１】
【数２】
【００２１】等式１および２の帯電プロセスが完了した
後で、アナログ／デジタル変換プロセスの次のステップ
は（＋）および（−）入力がもはや一緒に接続されない
ようにスイッチ１６および２６を開くことである。それ
により、キャパシタＣP1およびＣP2の電荷ＱPSが“フリ
ーズ”され、キャパシタＣN1およびＣN2の電荷ＱNSもフ
リーズされる。次に、入力スイッチ１１および２１が開
かれる。次に、比較プロセスを開始するために、スイッ
チ１２および２２がキャパシタＣN1およびＣN2の左プレ
ートをＶREFに接続するように操作される。キャパシタ
ＣP1およびＣP2の帯電はサンプリング動作中および変換
動作中同じである。ＶCPOSは比較器３１の（＋）入力に
加えられる導体１７上の電圧として定義され、ＶCNEGは
比較器３１の（−）入力に加えられる導体２７上の電圧
である。
【００２２】図４は下記の等式３により規定されるキャ
パシタＣP1およびＣP2の前記スイッチングプロセスを例
示する等価回路を示す。図４はキャパシタＣP1の左端子
をＶ REFに接続するスイッチ１２を示し、かつキャパシ
タＣP2の左端子をＶGNDに接続するスイッチ１３を示し
ている。やはり下記の等式４により規定されるキャパシ
タＣN1およびＣN2の帯電プロセスを例示する同様な等価
回路（図示せず）を描くことができる。
【数３】
【数４】
【００２３】サンプリング動作中のキャパシタＣP1およ
びキャパシタＣP2の帯電は、導体１７からの電荷が他の
どこにも行けないため、変換動作中と同じである。等式
１および等式３を結合して、ＶGNDを０に等しく設定す
ると、下記に示す等式５が得られる。
【数５】 同様な手順が入力段１０１の負側１０１Ｂに適用され、
そこではキャパシタＣN1およびＣN2の帯電はサンプリン
グ動作中および変換動作中同じであり、等式２および等
式４を結合して、ＶGNDを０に等しく設定すると、下記
に示す等式６が得られる。
【数６】
【００２４】したがって、等式５および６は比較器３１
の、それぞれ、（＋）および（−）入力に加えられる電
圧ＶCPOSおよびＶCNEGを電圧ＶIN+およびＶIN-の関数と
して求める。典型的に、キャパシタＣN1およびＣN2はキ
ャパシタＣP1およびキャパシタＣP2と同じ容量Ｃであ
る。等式６に従って求められる電圧ＶCNEGは全変換中一
定であり、下記の等式７により記述することができる。
【数７】
【００２５】この点において、図２，３および４では、
ＣP2はキャパシタＣP21，ＣP22...ＣPNの並列接続を表
わし、ＮはＡＤＣの分解能であることをお判り願いた
い。（例えば、１０ビットＡＤＣに対して、Ｎは１０に
等しい）。通常、キャパシタＣ P1およびＣP2は同じ値Ｃ
を有する。その場合、キャパシタＣP21，ＣP22...ＣPN
は容量値Ｃ/２0,Ｃ/２1... Ｃ/２Nを有し、それらの和
がＣに等しい。それは図５に例示されており、ここで、
参照文字１Ａで表わされるキャパシタＣP2はＮのキャパ
シタＣP21，ＣP22...ＣPNにより表わされ、その各々が
導体１７に接続された右端子および対応するスイッチ１
５１−１，２...ＮによりＶREFまたはＶGN Dに接続され
る（比較器３１による前の比較結果および図１のブロッ
ク１内の従来の制御回路に応答して）左端子を有する。
【００２６】本発明の前記した実施例はアナログ／デジ
タル変換の前後ではなく最中に負電圧ＶCNEGを自動的に
オフセットし、入力信号ＶIN+およびＶIN-のオフセット
エラー成分は、実際上、変換中に自動的に除去されるこ
とをお判り願いたい。変換中に入力信号のオフセットエ
ラーの自動補償すなわちキャンセルを達成するために、
図２のキャパシタＣN2が図６ではキャパシタＣN21，Ｃ
N22...ＣN2Jにより置換され、ここに、Ｊは補償の所望
精度を達成するのに必要なビット数である。図６に示す
ように、追加スイッチ２３１−１，２３１−２...２３
１−Ｊが、それぞれ、キャパシタＣN21，ＣN22...ＣN2J
の左端子に接続されその各々を、デジタルオフセット成
分制御信号ＤＡＴＡ ＩＮに応答して、ＶREFまたはＶ
GNDに選択的に接続できるようにする。図６には、図１
のオフセット修正回路４内に含まれる回路の一部が含ま
れており、参照番号４Ａで示されている。オフセット修
正回路４Ａは各々が導体２７に接続された右端子を有す
るＪ個のキャパシタＣN21，ＣN 22...ＣN2Jを含んでい
る。
【００２７】さらに、図６について、スイッチ２６を閉
じることにより入力信号ＶIN-のサンプリング準備が開
始され、それにより比較器３１の（−）に加えられる電
圧Ｖ CNEGがＶMIDに等しくされる。次に、ＤＡＴＡ ＩＮ
の値に従ってキャパシタＣN2 1，ＣN22...ＣN2Jの左プレ
ートをＶREFまたはＶGNDに接続するようにスイッチ２３
１−１，２...Ｊが操作され（ＶINのサンプリングの始
めには、全てのスイッチ２３１−１，２...ＪがＶGNDに
より閉じられるため、サンプリングの後だけ）、スイッ
チ２２は開いたままである。次に、入力スイッチ２１を
閉じることによりＶIN-の実際のサンプリングが開始す
る。キャパシタＣN21，ＣN22...ＣN2Jの左プレートをサ
ンプリング中にＶGNDに接続し、変換中にＤＡＴＡ ＩＮ
に従ってＶREFまたはＶGNDに接続する前記した接続によ
り一方の極性すなわち方向のオフセットが生じる。他方
の極性すなわち方向のオフセットを得るには、キャパシ
タＣN21，ＣN22...ＣN2Jの左プレートをサンプリング中
にＤＡＴＡ ＩＮに従ってＶREFまたはＶGNDに接続し、
変換中にＶGNDに接続することが必要である。
【００２８】図７はキャパシタＣN1およびキャパシタＣ
N21，ＣN22...ＣN2Jの結果として生じ帯電を表わす等価
回路を示し、便宜上、キャパシタＣN21，ＣN22...ＣN2J
の最初の２個のキャパシタ（すなわち、ＣN21およびＣ
N22）しか図示されていない。図７の等価回路はスイッ
チ２１が閉じてキャパシタＣN1の左端子をＶIN-に接続
することを示し、またスイッチ２６が閉じて導体２７を
ＶMIDに接続することも示している。スイッチ２３−１
がキャパシタＣN22の左端子をＶGNDに接続する。キャパ
シタＣN2およびキャパシタＣN21，ＣN22...ＣN2Jの最初
の２個のキャパシタ（すなわち、キャパシタＣN21およ
びＣN22）の帯電は下記の等式８により表わされる。
【数８】
【００２９】アナログ／デジタル変換およびオフセット
キャンセルプロセスの次のステップは、スイッチ２６を
開いて導体２７により比較器３１の（−）入力に加えら
れる負電圧ＶCNEGがもはやＶMIDに接続されず、電荷Ｑ
NSがキャパシタＣN21，ＣN22...ＣN2J上にフリーズされ
るようにすることを含んでいる。次に、入力スイッチ２
１が開かれる。比較器３１による比較プロセスを開始す
るために、例えば、スイッチ２２がキャパシタＣN1の左
プレートをＶREFに接続するように操作され、スイッチ
２３１−２が本例ではＤＡＴＡ ＩＮの現在値に応答し
てキャパシタＣN 2の左端子をＶGNDからＶREFに切り替え
る。その結果、図８に示す等価回路に例示されている回
路構造となる。図８の等価回路はスイッチ２２が閉じて
キャパシタＣN1の左端子をＶREFに接続する様子を示し
ている。スイッチ２３１−１が閉じられてキャパシタＣ
N21の左端子をＶGNDに接続し、スイッチ２３１−２が閉
じられてキャパシタＣN22の左端子をＶREFに接続する。
便宜上キャパシタＣN21，ＣN22...ＣN2Jの最初の２個し
か図示されていない図８の等価回路では、キャパシタＣ
N1およびキャパシタＣN21，ＣN22...ＣN2Jの最初の２個
のキャパシタ（すなわち、ＣN21およびＣN22）の帯電は
下記の等式９により記述される。
【数９】
【００３０】キャパシタＣN1，ＣN21，ＣN22...ＣN2Jの
帯電はサンプリング動作および変換動作中同じであり、
等式８および等式９を結合しＶGNDを０に等しく設定す
ることにより、下記の等式１０が得られる。
【数１０】
【００３１】キャパシタＣN1の容量はキャパシタ
ＣN21，ＣN22...ＣN2Jの容量の和に等しく、それはＣに
等しく、この式を等式１０に代入すると下記の等式１１
が得られる。
【数１１】
【００３２】等式１１の最初の３項は等式７を構成する
ことが判る。等式１１の残りの項は入力信号ＶIN-のオ
フセット成分の加減算を表わす。したがって、電圧Ｖ
CNEGは入力電圧ＶIN-の関数となり、定基準電圧ＶREFお
よびキャパシタＣN1およびＣN2 1，ＣN22...ＣN2Jの選択
可能な組合せの容量の関数である量だれオフセットさ
れ、選択可能な組合せはオフセット補償制御信号ＤＡＴ
Ａ ＩＮの値により決定される。
【００３３】アナログ／デジタルコンバータ１００の前
記した動作は差分入力電圧ＶIN＝Ｖ IN+−ＶIN-に対する
ものである。しかしながら、大地に対するシングルエン
デッド入力電圧を入力端子１０または２０のいずれかに
加えることができ、他方の入力端子は内部固定基準電圧
または、好ましくは、ＶREFまたはＶGND等の外部固定基
準電圧に接続される。いずれの場合も、前記した内部動
作は同等に応用することができる。
【００３４】図１０Ａは参照番号４０で示すデルタ−シ
グマＡＤＣまたはパイプラインＡＤＣを補償するのに本
発明のオフセットエラー補償技術が利用されるブロック
図を示す。図１と同様に、デジタル出力信号ＤＡＴＡ
ＯＵＴが入力として制御システム１８に与えられ、それ
はオフセット補償信号ＤＡＴＡ ＩＮを発生する。次
に、オフセット補償信号ＤＡＴＡ ＩＮは一対のオフセ
ット補償網４Ａおよび４Ｂの各々における一対の２進重
み付けキャパシタのさまざまなスイッチを制御する。入
力導体１０に加えられた入力信号ＶIN+はＡＤＣ４０の
（＋）に接続された電荷集計導体１７に入力キャパシタ
ＣIN+により結合される。導体１７はスイッチトキャパ
シタ補償回路４Ａの各２進重み付け（または他に重み付
けされた）補償キャパシタの一方の端子および帰還キャ
パシタ４１Ａの一方の端子にも接続され、その他方の端
子はシリアルＤＡＴＡ ＯＵＴ導体２に接続される。同
様に、入力導体２０に加えられた入力信号ＶIN+はＡＤ
Ｃ４０の（−）に接続された電荷集計導体２７に入力キ
ャパシタＣIN-により結合される。導体２７は第２のス
イッチトキャパシタ補償回路４Ｂの各２進重み付け（ま
たは他に重み付けされた）補償キャパシタの一方の端子
および帰還キャパシタ４１Ｂの一方の端子にも接続さ
れ、その他方の端子はシリアルＤＡＴＡ ＯＵＴ導体２
に接続される。図１０Ｂは第２のスイッチトキャパシタ
補償回路４Ｂが省かれている図１０Ａの実施例のバリエ
ーションを示している。
【００３５】本発明の重要な利点はＡＤＣのフルスケー
ル出力がアナログ入力信号のＡＣ成分の大きな振幅を表
わすことができ、そのため、実際上、アナログ入力信号
のオフセット成分が自動的に補償されない状況に比べて
ＡＤＣ分解能が増すことである。本発明のもう一つの利
点は、特にモータ制御において、任意のセンサオフセッ
トを補償するのに特に有用なＡＤＣを提供することであ
る。また、本発明によりある従来技術が入力信号のオフ
セット成分を補償するのに必要なソフトウェアオーバヘ
ッドが低減される。
【００３６】いくつかの詳細な実施例について本発明を
説明してきたが、当業者ならば本発明の精神および範囲
を逸脱することなく本発明の記載された実施例にさまざ
まな修正を加えることができる。著しく違わないまたは
実質的に同じ機能を実質的に同じ方法で実施して特許請
求されるものと同じ結果を達成する要素またはステップ
は全て本発明の範囲内に入るものとする。例えば、図１
のオフセット修正回路４は、デルタ−シグマＡＤＣやパ
イプラインＡＤＣ等の、ＳＡＲ ＡＤＣとは異なる他の
アナログ／デジタルコンバータのスイッチトキャパシタ
アナログ入力信号サンプリング段におけるノード２７と
類似のノードに接続することができる。以上の説明に関
して更に以下の項を開示する。
【００３７】（１）オフセット成分を含むアナログ入力
信号を受信するアナログ／デジタルコンバータであっ
て、前記アナログ／デジタルコンバータは、（ａ）アナ
ログ入力信号をサンプリングし、第１の導体と第２の導
体との間にサンプリングされた入力信号を表わす信号を
作り出して格納するように構成されたスイッチトキャパ
シタ入力回路と、（ｂ）第１の導体およびスイッチトキ
ャパシタ入力回路に接続され、アナログ入力信号を表わ
すデジタル出力信号を作り出すように構成された変換回
路と、（ｃ）第２の導体に接続された出力およびデジタ
ルオフセット修正信号を受信する入力を有するオフセッ
ト修正回路であって、オフセット修正制御信号に応答し
て第２の導体に電荷を転送しそこから電荷が転送される
ように動作するスイッチトキャパシタ修正回路を含むオ
フセット修正回路と、を含み、（ｄ）変換回路は第１の
導体により導通される信号のオフセット修正回路による
調節に応答してオフセット成分に対して補償されたデジ
タル出力信号を作り出すように動作するアナログ／デジ
タルコンバータ。
【００３８】（２）第１項記載のアナログ／デジタルコ
ンバータであって、前記アナログ／デジタルコンバータ
はＳＡＲ（逐次近似レジスタ）アナログ／デジタル変換
回路を含むアナログ／デジタルコンバータ。
【００３９】（３）第１項記載のアナログ／デジタルコ
ンバータであって、前記アナログ／デジタルコンバータ
はデルタ−シグマアナログ／デジタル変換回路を含むア
ナログ／デジタルコンバータ。
【００４０】（４）第１項記載のアナログ／デジタルコ
ンバータであって、前記アナログ／デジタルコンバータ
はパイプラインアナログ／デジタル変換回路を含むアナ
ログ／デジタルコンバータ。
【００４１】（５）第２項記載のアナログ／デジタルコ
ンバータであって、アナログ入力信号は差分信号であ
り、スイッチトキャパシタ入力回路は第１の入力端子を
含む第１のセクションおよび第２の入力端子を含む第２
のセクションを含み、差分入力信号は第１の入力端子と
第２の入力端子間に加えられるアナログ／デジタルコン
バータ。
【００４２】（６）第２項記載のアナログ／デジタルコ
ンバータであって、アナログ入力信号はシングルエンデ
ッド信号であり、スイッチトキャパシタ入力回路は第１
の入力端子を含む第１のセクションおよび第２の入力端
子を含む第２のセクションを含み、第２の入力端子は定
基準電圧に接続され、シングルエンデッド信号は第１の
入力端子に加えられ定基準電圧が第２の入力端子間に加
えられるアナログ／デジタルコンバータ。
【００４３】（７）第２項記載のアナログ／デジタルコ
ンバータであって、アナログ入力信号はシングルエンデ
ッド信号であり、スイッチトキャパシタ入力回路は第１
の入力端子を含む第１のセクションおよび第２の入力端
子を含む第２のセクションを含み、第１の入力端子は定
基準電圧に接続され、シングルエンデッド信号が第２の
入力端子に加えられ定基準電圧が第１の入力端子間に加
えられるアナログ／デジタルコンバータ。
【００４４】（８）第５項記載のアナログ／デジタルコ
ンバータであって、第１のセクションは第１の入力端子
と第１の入力キャパシタの第１の端子間に接続された第
１のスイッチおよび第１の入力キャパシタの第１の端子
を第１の基準電圧または第２の基準電圧に選択的に接続
するように構成された第２のスイッチを含み、第１の入
力キャパシタの第２の端子は第２の導体によりコンピュ
ータの第１の入力に接続されるアナログ／デジタルコン
バータ。
【００４５】（９）第８項記載のアナログ／デジタルコ
ンバータであって、第２のセクションは第２の入力端子
と第２の入力キャパシタの第１の端子間に接続された第
３のスイッチおよび第１の基準電圧と第１の導体間に接
続された第４のスイッチを含み、第１の導体は比較器の
第２の入力に接続されるアナログ／デジタルコンバー
タ。
【００４６】（１０）第９項記載のアナログ／デジタル
コンバータであって、スイッチトキャパシタ入力段の第
１のセクションは第１群の２進重み付けキャパシタを含
み、その各々がそれぞれ対応するスイッチに接続されて
そのキャパシタの第１の端子を第１の基準電圧または第
２の基準電圧に選択的に接続する第１の端子、および第
２の導体に接続された第２の端子を有するアナログ／デ
ジタルコンバータ。
【００４７】（１１）第９項記載のアナログ／デジタル
コンバータであって、オフセット修正回路は第２群の２
進重み付けキャパシタを含み、その各々がそれぞれ対応
するスイッチに接続されてそのキャパシタの第１の端子
を第１の基準電圧または第２の基準電圧に選択的に接続
する第１の端子、および第１の導体に接続された第２の
端子を有するアナログ／デジタルコンバータ。
【００４８】（１２）第１項記載のアナログ／デジタル
コンバータであって、デジタル出力信号は入力信号のピ
ーク値を測定して格納し、入力信号のオフセット成分の
大きさおよび極性を計算してオフセット修正制御信号の
対応する値を作り出すように動作する制御回路により受
信されるアナログ／デジタルコンバータ。
【００４９】（１３）第１２項記載のアナログ／デジタ
ルコンバータであって、制御回路はデータ処理回路を含
む外部制御回路であるアナログ／デジタルコンバータ。
【００５０】（１４）第１３項記載のアナログ／デジタ
ルコンバータであって、データ処理回路はデジタル信号
プロセッサ（ＤＳＰ）を含むアナログ／デジタルコンバ
ータ。
【００５１】（１５）第１３項記載のアナログ／デジタ
ルコンバータであって、データ処理回路はマイクロプロ
セッサを含むアナログ／デジタルコンバータ。
【００５２】（１６）オフセット成分を有するアナログ
入力信号のデジタル信号への変換において分解能の損失
を回避する方法であって、前記方法は、（ａ）オフセッ
ト成分の大きさを求めるステップと、（ｂ）オフセット
成分の大きさを表わすオフセット補償制御信号を作り出
すステップと、（ｃ）アナログ／デジタルコンバータの
スイッチトキャパシタ入力回路内の導体に対するオフセ
ット補償電荷の転送を制御して第１の導体により導通さ
れるアナログ入力電圧を表わす信号を調節し、アナログ
／デジタルコンバータの変換回路にアナログ入力信号プ
ラスまたはマイナスオフセット成分の大きさに等しいフ
ルスケール値を有するデジタル出力信号を作り出させる
ようにするステップと、を含む方法。
【００５３】（１７）第１６項記載の方法であって、ス
テップ（ａ）はオフセット成分の極性を求めることを含
む方法。
【００５４】（１８）第１７項記載の方法であって、ス
テップ（ａ）はアナログ／デジタルコンバータによりア
ナログ入力信号の最小および最大ピーク値を測定し、ピ
ーク値を使用してオフセット成分の大きさおよびオフセ
ット成分の極性を計算し、計算された大きさおよび極性
を使用してオフセット補償信号を作り出すステップを含
む方法。
【００５５】（１９）第１７項記載の方法であって、ス
テップ（ａ）はアナログ入力信号の定常状態値を測定し
てオフセット成分の大きさおよび極性を表わすデジタル
信号値を作り出すステップを含む方法。
【００５６】（２０）第１７項記載の方法であって、ス
テップ（ａ）はアナログ入力信号の定常状態値を測定し
て、アナログ入力信号を発生するトランスジューサがオ
フセット成分を表わす定常状態値を発生するように制御
される場合には、オフセット成分の大きさおよび極性を
表わすデジタル信号値を作り出すステップを含み、ステ
ップ（ａ）はアナログ／デジタルコンバータによりアナ
ログ入力信号の最小および最大ピーク値を測定し、ピー
ク値を使用してオフセット成分の大きさおよびオフセッ
ト成分の極性を計算し、計算された大きさおよび極性を
使用してアナログ入力信号を発生するトランスジューサ
がオフセット成分を表わす定常状態値を発生するように
制御されない場合には、オフセット補償信号を作り出す
ステップを含む方法。
【００５７】（２１）オフセット成分を有するアナログ
入力信号のデジタル信号への変換において分解能の損失
を回避するアナログ／デジタル変換システムであって、
（ａ）オフセット成分の大きさを求める手段と、（ｂ）
オフセット成分の大きさを表わすオフセット補償制御信
号を作り出す手段と、（ｃ）アナログ／デジタルコンバ
ータのスイッチトキャパシタ入力回路内の導体に対する
オフセット補償電荷の転送を制御して第１の導体により
導通されるアナログ入力電圧を表わす信号を調節し、ア
ナログ／デジタルコンバータの変換回路にアナログ入力
信号プラスまたはマイナスオフセット成分の大きさに等
しいフルスケール値を有するデジタル出力信号を作り出
させるようにする手段と、を含むアナログ／デジタル変
換システム。
【００５８】（２２）第２１項記載のアナログ／デジタ
ル変換システムであって、オフセット成分の大きさを求
める手段はオフセット成分の極性も求めるシステム。
【００５９】（２３）第２１項記載のアナログ／デジタ
ル変換システムであって、オフセット補償制御信号を作
り出す手段はアナログ／デジタルコンバータによりアナ
ログ入力信号の最小および最大ピーク値を測定し、ピー
ク値を使用してオフセット成分の大きさおよびオフセッ
ト成分の極性を計算し、計算された大きさおよび極性を
使用してオフセット補償信号を作り出す手段を含むシス
テム。
【００６０】（２４）第２２項記載のアナログ／デジタ
ル変換システムであって、オフセット成分の大きさおよ
び極性を求める手段はアナログ入力信号の定常状態値を
測定してオフセット成分の大きさおよび極性を表わすデ
ジタル信号値を作り出す手段を含むシステム。
【００６１】（２５）第２２項記載のアナログ／デジタ
ル変換システムであって、オフセット成分の大きさおよ
び極性を求める手段はアナログ入力信号の定常状態値を
測定して、アナログ入力信号を発生するトランスジュー
サがオフセット成分を表わす定常状態値を発生するよう
に制御される場合には、オフセット成分の大きさおよび
極性を表わすデジタル信号値を作り出す手段を含み、さ
らに、アナログ／デジタルコンバータによりアナログ入
力信号の最小および最大ピーク値を測定し、ピーク値を
使用してオフセット成分の大きさおよびオフセット成分
の極性を計算し、計算された大きさおよび極性を使用し
てアナログ入力信号を発生するトランスジューサがオフ
セット成分を表わす定常状態値を発生するように制御さ
れない場合には、オフセット補償信号を作り出す手段を
含むシステム。
【００６２】（２６）オフセット成分を含むアナログ入
力信号（ＶIN）を受信するアナログ／デジタルコンバー
タであって、アナログ入力信号（ＶIN）をサンプリング
して第１の導体（１７）と第２の導体（２７）間にサン
プリングされた入力信号を表わす信号を作り出して格納
するように構成されたスイッチトキャパシタ入力回路
（１０１）を含むアナログ／デジタルコンバータ。変換
回路（１）が第１の導体（１７）とスイッチトキャパシ
タ入力回路（１０１）に接続されてデジタル出力信号
（ＤＡＴＡ ＯＵＴ）を発生する。オフセット修正回路
（４）は第２の導体（２７）に接続された出力およびデ
ジタルオフセット修正信号（ＤＡＴＡ ＩＮ）を受信す
る入力を含み、スイッチトキャパシタ修正回路（４Ａ）
を含むオフセット修正回路（４）はオフセット修正制御
信号（ＤＡＴＡ ＩＮ）に応答して電荷を第２の導体
（２７）に転送しそこから電荷が転送されるように動作
する。変換回路（１）が第２の導体（２７）により導通
される信号のオフセット修正回路（４）による調節に応
答して、オフセット成分に対して補償されたデジタル出
力信号（ＤＡＴＡ ＯＵＴ）を発生するように動作す
る。
【図面の簡単な説明】
【図１】本発明の自動入力信号オフセット修正回路を示
す部分回路図である。
【図２】オフセット補償のないＳＡＲ ＡＤＣの入力段
の回路図である。
【図３】図１のＡＤＣの動作の入力サンプリング部分中
のキャパシタＣP1およびＣP2の帯電を説明するのに有用
な等価回路の回路図である。
【図４】図１のＡＤＣの動作の変換部分中のキャパシタ
ＣP1およびＣP2の帯電を説明するのに有用な等価回路の
回路図である。
【図５】ＳＡＲ ＡＤＣの動作の変換プロセスを説明す
るのに有用な、図２と同様な回路図である。
【図６】入力信号のオフセットを補償する図１のＡＤＣ
の入力段に含まれる回路を示す回路図である。
【図７】ＡＤＣの動作の入力サンプリングおよびオフセ
ット補償部分中の図１および図６のＡＤＣの入力段内の
あるキャパシタの帯電を説明するのに有用な等価回路の
回路図である。
【図８】ＡＤＣの動作の変換およびオフセット補償部分
中の図１および図６のＡＤＣの入力段内のあるキャパシ
タの帯電を説明するのに有用なもう一つの等価回路の回
路図である。
【図９】オフセット成分を有する典型的なアナログ入力
信号の波形である。
【図１０】Ａは、ＳＡＲタイプＡＤＣ以外のＡＤＣを含
む本発明の実施例を示すブロック図である。Ｂは、図２
Ａの実施例のバリエーションのブロック図である。
【符号の説明】
１ 逐次近似レジスタ回路 ２，３，１０，１７，２０，２７ 導体 ４ オフセット修正網 １１，１２，１３，１６，２１，２２，２６，１５１−
１，２...Ｎ，２３１−１，２３１−２，２３１−Ｊ
スイッチ １４，１５，２４，２５ キャパシタ １８ 制御システム ３１ 比較器 ４０，１００ アナログ／デジタルコンバータ １０１ 入力段 １０１Ａ 正セクション １０１Ｂ 負セクション
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミロスラブ オルジェカ アメリカ合衆国 アリゾナ、ツーソン、イ ースト リヴァー ロード 5755 Ｆターム(参考） 5J022 AA02 AA05 AC04 BA03 CA07 CA10 CE01 CF01 CF07

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 オフセット成分を含むアナログ入力信号
    を受信するアナログ／デジタルコンバータであって、 （ａ）アナログ入力信号をサンプリングし、第１の導体
    と第２の導体との間にサンプリングされた入力信号を表
    わす信号を作り出して格納するように構成されたスイッ
    チトキャパシタ入力回路と、 （ｂ）第１の導体およびスイッチトキャパシタ入力回路
    に接続され、アナログ入力信号を表わすデジタル出力信
    号を作り出すように構成された変換回路と、 （ｃ）第２の導体に接続された出力およびデジタルオフ
    セット修正信号を受信する入力を有するオフセット修正
    回路であって、オフセット修正制御信号に応答して第２
    の導体に電荷を転送しそこから電荷が転送されるように
    動作するスイッチトキャパシタ修正回路を含むオフセッ
    ト修正回路と、を含み、 （ｄ）前記変換回路は前記第１の導体により導通される
    信号のオフセット修正回路による調節に応答してオフセ
    ット成分に対して補償されたデジタル出力信号を作り出
    すように動作する、アナログ／デジタルコンバータ。
  2. 【請求項２】 オフセット成分を有するアナログ入力信
    号のデジタル信号への変換において分解能の損失を回避
    する方法であって、前記方法は、 （ａ）オフセット成分の大きさを求めるステップと、 （ｂ）オフセット成分の大きさを表わすオフセット補償
    制御信号を作り出すステップと、 （ｃ）アナログ／デジタルコンバータのスイッチトキャ
    パシタ入力回路内の導体に対するオフセット補償電荷の
    転送を制御して第１の導体により導通されるアナログ入
    力電圧を表わす信号を調節し、アナログ／デジタルコン
    バータの変換回路にアナログ入力信号プラスまたはマイ
    ナスオフセット成分の大きさに等しいフルスケール値を
    有するデジタル出力信号を作り出させるようにするステ
    ップと、を含む方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260605A (ja) * 2008-04-16 2009-11-05 Toyota Motor Corp Δς変調器及びδς型ａｄ変換器
CN102098049A (zh) * 2009-12-09 2011-06-15 佳能株式会社 开关电容输入电路和包含开关电容输入电路的模数转换器
CN102098048A (zh) * 2009-12-09 2011-06-15 佳能株式会社 开关电容输入电路和包含它的模拟数字转换器
KR101253224B1 (ko) 2011-08-05 2013-04-16 고려대학교 산학협력단 아날로그 디지털 변환기
JP2013070156A (ja) * 2011-09-21 2013-04-18 Fujitsu Ltd コンパレータシステム、アナログデジタルコンバータおよびコンパレータの閾値補正方法。
JP2017175672A (ja) * 2011-10-06 2017-09-28 マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ 可変サンプルホールドキャパシタを有するマイクロコントローラａｄｃ
JP2018037950A (ja) * 2016-09-01 2018-03-08 株式会社東芝 増幅回路
JP2022002397A (ja) * 2016-06-30 2022-01-06 株式会社半導体エネルギー研究所 コンパレータ、半導体装置
JP2022531567A (ja) * 2019-04-26 2022-07-07 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング センサなどの信号を正確に検出するための方法

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6784824B1 (en) * 2002-08-29 2004-08-31 Xilinx, Inc. Analog-to-digital converter which is substantially independent of capacitor mismatch
US7046046B2 (en) * 2004-03-23 2006-05-16 Microchip Technology Incorporated Switched capacitor signal scaling circuit
WO2005107079A1 (en) * 2004-04-28 2005-11-10 Walter Snoeijs An analog-to-digital converter
JP2006067201A (ja) * 2004-08-26 2006-03-09 Matsushita Electric Ind Co Ltd パイプラインａ／ｄ変換器およびその出力誤差補正方法
US7477079B2 (en) * 2004-09-10 2009-01-13 Cirrus Logic, Inc. Single ended switched capacitor circuit
US7161512B1 (en) * 2005-06-16 2007-01-09 Qualcomm Inc. Gain error correction in an analog-to-digital converter
US7106229B1 (en) * 2005-06-16 2006-09-12 Qualcomm Incorporated Gain error correction in an analog-to-digital converter
US7570181B2 (en) * 2006-06-09 2009-08-04 Cosmic Circuits Private Limited Method and system for input voltage droop compensation in video/graphics front-ends
DE102008016428A1 (de) * 2008-03-31 2009-10-08 Advanced Micro Devices, Inc., Sunnyvale Analogkomparator mit digitaler Offsetkompensation
US7733258B2 (en) 2008-09-30 2010-06-08 Freescale Semiconductor, Inc. Data conversion circuitry for converting analog signals to digital signals and vice-versa and method therefor
US7868796B2 (en) * 2008-09-30 2011-01-11 Freescale Semiconductor, Inc. Self-calibrating data conversion circuitry and method therefor
US7880650B2 (en) * 2008-09-30 2011-02-01 Freescale Semiconductor, Inc. Method and apparatus for testing data converter
US7876254B2 (en) * 2008-09-30 2011-01-25 Freescale Semiconductor, Inc. Data conversion circuitry having successive approximation circuitry and method therefor
US7868795B2 (en) * 2008-09-30 2011-01-11 Freescale Semiconductor, Inc. Data conversion circuitry with an extra successive approximation step and method therefor
US7924062B2 (en) * 2009-07-15 2011-04-12 Mediatek Inc. Sampling circuits
US20110134205A1 (en) * 2009-12-08 2011-06-09 Susanne Arney Imaging terminal
US8587460B2 (en) * 2009-12-11 2013-11-19 Nec Corporation A/D conversion device and compensation control method for A/D conversion device
JP5427658B2 (ja) * 2010-03-16 2014-02-26 パナソニック株式会社 コンパレータのオフセット補正装置
US8599051B2 (en) * 2010-03-26 2013-12-03 Nec Corporation Time-interleaved A/D converter apparatus including correction signal part outputting a dispersion compensation control signal
US8477052B2 (en) 2011-04-05 2013-07-02 Freescale Semiconductor, Inc. Method and apparatus for self-test of successive approximation register (SAR) A/D converter
US8508400B2 (en) * 2011-06-24 2013-08-13 Mediatek Inc. Successive approximation register analog to digital converter and conversion method thereof
US9071264B2 (en) 2011-10-06 2015-06-30 Microchip Technology Incorporated Microcontroller with sequencer driven analog-to-digital converter
US9257980B2 (en) 2011-10-06 2016-02-09 Microchip Technology Incorporated Measuring capacitance of a capacitive sensor with a microcontroller having digital outputs for driving a guard ring
US9467141B2 (en) 2011-10-07 2016-10-11 Microchip Technology Incorporated Measuring capacitance of a capacitive sensor with a microcontroller having an analog output for driving a guard ring
US9437093B2 (en) 2011-10-06 2016-09-06 Microchip Technology Incorporated Differential current measurements to determine ION current in the presence of leakage current
US9252769B2 (en) 2011-10-07 2016-02-02 Microchip Technology Incorporated Microcontroller with optimized ADC controller
US9207209B2 (en) 2011-12-14 2015-12-08 Microchip Technology Incorporated Method and apparatus for detecting smoke in an ion chamber
US9189940B2 (en) 2011-12-14 2015-11-17 Microchip Technology Incorporated Method and apparatus for detecting smoke in an ion chamber
US9176088B2 (en) 2011-12-14 2015-11-03 Microchip Technology Incorporated Method and apparatus for detecting smoke in an ion chamber
US8836549B2 (en) * 2011-12-20 2014-09-16 Analog Devices, Inc. Use of logic circuit embedded into comparator for foreground offset cancellation
US9823280B2 (en) 2011-12-21 2017-11-21 Microchip Technology Incorporated Current sensing with internal ADC capacitor
US8884771B2 (en) 2012-08-01 2014-11-11 Microchip Technology Incorporated Smoke detection using change in permittivity of capacitor air dielectric
JP6111662B2 (ja) * 2012-12-28 2017-04-12 富士通株式会社 アナログ／デジタル変換器
CN103944567B (zh) * 2013-01-21 2017-11-07 瑞昱半导体股份有限公司 连续逼近式模拟至数字转换器及其转换时间校正方法
FR3013921A1 (fr) * 2013-11-22 2015-05-29 St Microelectronics Grenoble 2 Circuit d'un convertisseur analogique-numerique
KR102296174B1 (ko) 2015-06-26 2021-08-31 삼성전자주식회사 전자 장치 및 그의 오디오 변환 방법
JP2019057759A (ja) * 2017-09-19 2019-04-11 株式会社東芝 増幅回路、ａｄ変換器、無線通信装置、及びセンサシステム
US10735019B1 (en) * 2019-07-01 2020-08-04 Infineon Technologies Austria Ag Dynamic common mode control
CN110336561B (zh) * 2019-07-05 2021-02-05 中国电子科技集团公司第二十四研究所 一种流水线型模数转换器及其输出校正方法
CN110632842B (zh) * 2019-09-25 2020-12-04 中国电子科技集团公司第二十四研究所 基于时间及线性受控延时单元的游标架构adc

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4947169A (en) * 1989-10-24 1990-08-07 Burr-Brown Corporation Dummy/trim DAC for capacitor digital-to-analog converter
US5523756A (en) * 1994-01-18 1996-06-04 The Grass Valley Group, Inc. Analog-to-digital converter with offset reduction loop
US5581252A (en) * 1994-10-13 1996-12-03 Linear Technology Corporation Analog-to-digital conversion using comparator coupled capacitor digital-to-analog converters
US5606320A (en) * 1994-12-06 1997-02-25 Pacesetter Inc. Method and apparatus for micropower analog-to-digital conversion in an implantable medical device
US5638072A (en) * 1994-12-07 1997-06-10 Sipex Corporation Multiple channel analog to digital converter
US6285958B1 (en) * 1998-02-12 2001-09-04 American Electronic Components, Inc. Electronic circuit for automatic compensation of a sensor output signal
SE514770C2 (sv) * 1999-05-25 2001-04-23 Ericsson Telefon Ab L M Förfarande och arrangemang för korrigering av offsetfel vid A/D-omvandling

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260605A (ja) * 2008-04-16 2009-11-05 Toyota Motor Corp Δς変調器及びδς型ａｄ変換器
US8907836B2 (en) 2009-12-09 2014-12-09 Canon Kabushiki Kaisha Switched-capacitor input circuit and analog-to-digital converter including the same
CN102098049A (zh) * 2009-12-09 2011-06-15 佳能株式会社 开关电容输入电路和包含开关电容输入电路的模数转换器
CN102098048A (zh) * 2009-12-09 2011-06-15 佳能株式会社 开关电容输入电路和包含它的模拟数字转换器
JP2011124726A (ja) * 2009-12-09 2011-06-23 Canon Inc 入力回路及びそれを備えたアナログ／デジタルコンバータ
US8203473B2 (en) 2009-12-09 2012-06-19 Canon Kabushiki Kaisha Switched-capacitor input circuit and analog-to-digital converter including the same
US8223059B2 (en) 2009-12-09 2012-07-17 Canon Kabushiki Kaisha Switched-capacitor input circuit and analog-to-digital converter including the same
KR101253224B1 (ko) 2011-08-05 2013-04-16 고려대학교 산학협력단 아날로그 디지털 변환기
JP2013070156A (ja) * 2011-09-21 2013-04-18 Fujitsu Ltd コンパレータシステム、アナログデジタルコンバータおよびコンパレータの閾値補正方法。
JP2017175672A (ja) * 2011-10-06 2017-09-28 マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ 可変サンプルホールドキャパシタを有するマイクロコントローラａｄｃ
JP2022002397A (ja) * 2016-06-30 2022-01-06 株式会社半導体エネルギー研究所 コンパレータ、半導体装置
JP7242792B2 (ja) 2016-06-30 2023-03-20 株式会社半導体エネルギー研究所 コンパレータ、半導体装置
JP2018037950A (ja) * 2016-09-01 2018-03-08 株式会社東芝 増幅回路
JP2022531567A (ja) * 2019-04-26 2022-07-07 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング センサなどの信号を正確に検出するための方法
JP7436507B2 (ja) 2019-04-26 2024-02-21 ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング センサなどの信号を正確に検出するための方法

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