JP3856470B2 - 多重電荷再分配変換を有するアナログ／ディジタル変換器 - Google Patents

Description

発明の分野
本発明は、アナログ／ディジタル変換器、特に、一連のより小さい異なる電荷再分配変換として個別のアナログ／ディジタル変換を実行する電荷再分配アナログ／ディジタル変換器に関するものである。
発明の背景
アナログ／ディジタル変換器（ＡＤＣ）は、アナログ信号をこの信号のディジタル表現に変換する。比較的安価な集積回路（ＩＣ）技術を使用して製造することができる１つの種類は電荷再分配（すなわち電荷バランス）ＡＤＣである。一般に、この種の変換器は、サンプリングコンデンサで測定される電圧に関連する電荷量を最初にトラッピングし、次に、容量性はしご形回路を使用してトラップした電荷量を決定することによって作動する。このはしご形回路は、一般的には、一連の２進重み付けコンデンサを含んでいる。このコンデンサの各々は、サンプリングコンデンサに接続され、変換器の１ビットに対応するはしごに各コンデンサを有する共通プレートを有する。最小のはしごコンデンサは変換器の最下位のビット（ＬＳＢ）に対応し、残りのコンデンサの各々は、変換器の最上位のビット（ＭＳＢ）に対応する最大のコンデンサを有する最後のコンデンサの２倍の大きさである。
サンプリングコンデンサでトラップされた電荷量、したがって測定される電圧の値を決定するために、電荷再分配変換器は、通常、アースと正確な電圧基準との間である時点に１回、はしごコンデンサを切り換える。変換器がはしごコンデンサを切り換える度に、サンプリングコンデンサ及びはしごは、アースと基準電圧との間に異なる容量性分圧器を形成し、変換器はこの分圧器の出力を比較器で試験する。試験の結果に応じて、変換器は、試験コンデンサを基準あるいはアースのいずれかに接続されたままにし、対応するビットを１あるいは０にセットする。一旦変換器がはしごコンデンサ毎に試験されると、変換器は、電圧の測定としてディジタル出力に、重み付けられた対応するビットの全ての和を与えることができる。
平均１／ｆ雑音レベルは、一般に、ＡＤＣ ＩＣの２進重み付けばしごにおけるＭＳＢコンデンサのサイズに下位の制限を課している。したがって、最上位のビットの各々を試験することは、一般に、著しい時間量の間、変換器の基準電圧を妨害する可能性がある基準電圧からの大きい電荷転送を必要とする。基準電圧をこれらの試験の間に安定化させることによって、ＡＤＣの最大速度は抑制できる。
電荷再分配変換器の速度を増加させるための１つの方式は、これらのビットのための整定時間を減少させることによって所望の確度より小さい所定の単一の変換器の最上位のビット数を連続して近似することにある。したがって、エラー訂正段階は、各ビットレベルで許可された整定時間を延ばすために使用することができ、誤りのある出力ディジットはディジタル的に訂正される。このような方式は、クーパー（Cooper)他の名称が「連続近似Ａ／Ｄ変換のための方法（Method for Successive Approximation A/D Conversion）」の米国特許第4,620,179号に示されている。クーパー他は、たとえエラー訂正段階が全変換に時間を追加するとしても、時間は最上位のビットから節約されるので、この方式はネット節約ができると述べている。
発明の概要
１つの一般的な態様では、本発明の特徴は、第１のアナログ／ディジタル変換器を使用してアナログ信号を粗いディジタル表現に変える粗い変換を行い、この粗い表現を第２の変換器に伝達し、細かいディジタル表現のための開始値として粗い表現を使用してアナログ信号の細かいアナログ／ディジタル変換を行う。細かい変換は粗い変換と細かい変換との間の不一致を訂正するために使用することができる余分な部分を含むことができ、この訂正は結合伝達関数に従って作動できる。細かい変換は、粗い表現を伝達後に、粗い基準から細かい基準へのスイッチングを含むことができる。細かい変換は、粗い変換後にサンプリングコンデンサの電荷量を比較することも含むことができる。
他の一般的な態様では、本発明の特徴は、アナログ信号を第１の分解能レベルを有するディジタル表現に変換し、変換器回路の帯域幅を調整し、次に、アナログ信号を第２のより高い分解能レベルに変換し続ける。この調整は、比較回路の帯域幅の調整を含み得る。
他の一般的な態様では、本発明の特徴は、第２のサンプリングコンデンサに蓄積された電荷量を評価すると同時に、第１のサンプリングコンデンサでアナログ信号を追跡している。第１のコンデンサに蓄積された電荷量は評価されると同時に第２のコンデンサでこのアナログ信号を追跡する。第１のコンデンサの電荷量の評価は、第１の比較器入力段階によって一部実行される比較を含むことができ、第２のコンデンサの電荷量の評価は第２の比較器入力段階によって一部実行される比較を含むことができる。アナログ／ディジタル変換回路はサンプリングコンデンサ間で多重化することができる。
本発明により設計された回路は、電荷再分配ＡＤＣをより迅速に、より正確に、あるいはどちらにも作動できる点で有利である。より大きいコンデンサで構成されている変換器で実行された細かい変換のための始動点として比較的小さいコンデンサで構成されている変換器からの粗い変換結果を使用することによって、幾つかの電荷転送の代わりに、より大きなコンデンサを単一の電荷転送にスイッチングするための過渡的影響はグルーピングできる。したがって、基準は単一電荷転送からのみ取り出さねばならないが、その方が幾つかの電荷転送から取り出すよりも迅速にできる。
１回の転送後に２つの基準平滑コンデンサ間のスイッチングによって、粗い基準コンデンサは、細かい基準コンデンサに蓄積された電荷に影響を及ぼさないで、その転送からの過渡的影響を吸収することができる。したがって、妨害されない細かい基準は、細かい変換の残りのビットの試験のために直接使用可能であり、これはより高速で、より正確な変換を可能にする。その代わりに、本発明による変換器を使用する回路は、より小さい、安価な外部基準コンデンサを使用して従来の変換器と等価な確度及び性能を達成できる可能性がある。
より大きなコンデンサで構成されている変換器で実行される細かい変換のための始動点として比較的小さいコンデンサで構成されている変換器から粗い変換結果を使用することによって、細かい変換中に試験される電圧差の大きさも減少できる。これによって、細かい変換器の比較器の入力段階におけるヒステリシスは減少し、それによって変換器の確度は改善する。
その帯域幅を減少させ、それによってその信号対雑音比を増加させるように変換中の途中で比較器の一部の帯域幅を調整することによって、最下位のビットのコンデンサを試験する際に必要とされる小さい信号がより正確に測定できることになり、さらに性能は改善できる。さらに、パイプラインアーキテクチャを変換器の入力に提供することによって、連続変換のサンプル時間及び試験時間のオーバーラッピングで処理能力は改善できる。
【図面の簡単な説明】
図１は、本発明による変換回路を使用するアナログ／ディジタル変換器集積回路の簡略ブロック図である。
図２は、図１のアナログ／ディジタル変換器の訂正回路へのその関係を示す図１のアナログ／ディジタル変換器回路の電荷バランス変換回路の概略回路結線図である。
図３は、図１のアナログ／ディジタル変換器回路の基準回路の概略結線回路図である。
図４は、表現が図１の回路の信号取得回路及び他の部分との間の関係を示すように含まれる図１の回路の他の部分のいくつかのより図解的な表現を伴う図１のアナログ／ディジタル変換器回路の信号取得回路の概略回路結線図である。
図５は、図１のアナログ／ディジタル変換器回路の訂正回路の構成及び動作を規定する表である。
図６は、図１のアナログ／ディジタル変換器回路の第２の比較器の概略回路結線図である。
図７は、図１のアナログ／ディジタル変換器の信号のための典型的な概略タイミング及び動作を示す概略タイミング図である。
図８は、本発明による変換回路を使用するアナログ／ディジタル変換器集積回路の他の実施例の一部の概略結線図である。
詳細な説明
図１を参照すると、本発明による変換回路を使用するＡＤＣＩＣ10の一例は、基準回路12と、アナログ取得・電荷再分配回路14と、ディジタル制御・インタフェース回路16とを有する。基準回路は、変換過程で基準として基準電圧を使用するアナログ電荷分配回路に基準電圧を供給する。ディジタル制御・インタフェース回路は、変換器の動作を制御し、マイクロプロセッサ（図示せず）を含む可能性があるより大きいディジタルシステムに対する通信インタフェースの役目を果たす。ＡＤＣＩＣの一部は、参照するためにここに組み込まれている、連続番号第08/235,557号として1994年4月29日に出願された名称が「低電圧ＣＭＯＳ比較器」、連続番号第08/236,509号の下に1994年4月29日に出願された名称が「低電圧ＣＭＯＳアナログ/ディジタル変換器」、連続番号第08/235,087号として1994年4月29日に出願された名称が「システム校正を有する電荷再分配アナログ/ディジタル変換器」、及び連続番号第08/374,169号として1995年1月18日に出願された名称が「電荷再分配アナログ/ディジタル変換器のパワーアップ校正」、の共通に譲渡された同時係属出願に含まれる教示に従って設計することができる。
図１及び図３を参照すると、基準回路12は、オンチップ埋込ツェナー基準のような電圧基準20を含んでいる。電圧基準は、基準出力ピン22に作動可能に接続されている電圧出力上に比較的正確な電圧を供給する。変換するための基準としてこのオンチップ基準を使用するために、ジャンパ26は、ピン24における基準を基準出力ピンに結合できる。その代わりとして、外部基準（図示せず）は、それをピンにおける基準に接続して、基準出力ピンを接続されないままにすることによって基準として使用することができる。
ピン24における基準は、粗い基準フォロアバッファ32の入力及び細かい基準フォロアバッファ34の入力に作動可能に接続されている。粗いバッファの出力31は、粗い外部基準平滑コンデンサピン36及び粗いＡＤＣ回路48の基準入力に作動するように接続されている。細かいバッファの出力は、細かい外部基準平滑コンデンサピン38に作動可能に接続されている。ＩＣ10を使用するシステムの設計者は一般的に、粗い外部コンデンサピンとアナログアース18との間の第１の外部コンデンサ40（公称10マイクロファラド）と、細かい外部コンデンサピンとアナログアースとの間の第２の外部コンデンサ42（公称１マイクロファラド）とを使用する。これらの外部コンデンサは、低内部インダクタンスを有するべきであり、多層セラミックコンデンサであってもよい。
基準回路12は、粗いバッファ32の出力31に作動するように接続された粗い基準入力と細かいバッファ34の出力に作動するように接続された細かい基準入力とを有するアナログマルチプレクサ回路である基準条件付け回路28も含んでいる。この基準回路は、ディジタル／アナログ変換器（ＤＡＣ）52に作動するように接続された基準出力30を有する。基準条件付け回路は、制御・インタフェース回路16に作動可能に接続された選択入力33も有する。基準条件付け回路は、その基準入力の中の１つをその出力に作動するように接続することによって、この選択入力上の選択信号に応答する。
図１を参照すると、アナログ取得・電荷再分配回路14は、アナログ入力ピン54に作動するように接続された非反転入力を有する入力バッファ44を含んでいる。入力バッファの出力は、帯域幅制限コンデンサ29を介してアースに作動可能に接続され、双対サンプル・ホールド（Ｓ／Ｈ）増幅器46の入力にも作動可能に接続されている。双対Ｓ／Ｈ増幅器は、粗いＡＤＣ48に作動するように接続されている第１の出力51を有する。
図２及び図４を参照すると、７つのコンデンサ300、302、304、306、308、310、312のアレイを有する第１の容量性はしご回路39を含む粗いＡＤＣ48は、符号付き６ビットのＡＤＣであってもよい。７つのコンデンサの各々は、第１の比較器49の非反転入力に作動するように接続された一方のプレートと、７つのそれぞれの単極双投半導体スイッチＳ0〜Ｓ6の第１のセットの中の１つの共通極に作動するように接続された他方のプレートとを有する。これらのスイッチの中の各々の第１の“接点”は、アナログアース18に作動するように接続され、第２の接点は粗い基準バッファ出力31に作動するように接続されている。このスイッチは、第１の粗い連続近似レジスタ（ＳＡＲ）47のそれぞれの出力Ｃ0〜Ｃ6によって駆動される。第１のＳＡＲの制御入力は第１の比較器の出力に作動するように接続されている。
粗いＡＤＣ48は、双対Ｓ／Ｈ増幅器46の第１の出力51に作動するように接続された第１のプレートと、第１の比較器49の非反転入力に作動するように接続された第２のプレートとを有する粗いサンプリングコンデンサ43も有している。第１の粗い接地スイッチ35は、粗いサンプリングコンデンサの第１のプレートとアナログアース18との間に作動するように接続されている。第２の粗い接地スイッチ37は、粗いサンプリングコンデンサの第２のプレートとアナログアースとの間に作動するように接続されている。２進重み付け校正アレイは、粗いサンプリングコンデンサと並列に、作動するように接続されていて、この校正アレイは、粗いサンプリングコンデンサのキャパシタンスを有効に変えるために切り換えることができる。調整可能な校正コンデンサ45は、第１の比較器の非反転入力に作動するように接続されている。
双対Ｓ／Ｈ増幅器46は、ＤＡＣ52に作動するように接続されている第２の出力53も有する。ＤＡＣは自己校正スイッチコンデンサＤＡＣ（例えば、符号付き18ビット）である。このＤＡＣは、粗いＡＤＣにおけるコンデンサよりも非常に大きい第２の一連の７つのコンデンサ314、316、318、320、322、324、326を有する第２のスイッチ容量性はしご形回路106を含んでいる（例えば、粗いＡＤＣのＭＳＢコンデンサは、ＤＡＣのＭＳＢコンデンサが50ピコファラッドである場合、1.6ピコファラッドに等しいはずである）。これらの７つのコンデンサは、ＤＡＣの符号コンデンサと６つの最上位のビットコンデンサとを含んでいる。これらは、双対Ｓ／Ｈ増幅器46の第２の出力と基準条件付き回路28の出力30あるいはアナログアース18のいずれかとの間に、並列負荷レジスタ112のそれぞれの出力Ｂ18〜Ｂ12ｕによって駆動される第２のスイッチのセットの制御の下で作動するように接続されている。並列負荷レジスタは、粗いＳＡＲ47と同じビット数を有し、バス70を介して粗いＳＡＲの並列変換の結果出力に作動可能に接続されている並列負荷入力を有している。
ＤＡＣ52は、双対Ｓ／Ｈ増幅器46の第２の出力53と基準条件付き回路28の出力30あるいはアナログアース18のいずれかとの間に、第２のＳＡＲ114のそれぞれの出力Ｂ12〜Ｂ5ｕによって駆動される第３のスイッチのセットの制御の下で作動するように接続された第３の一連の８つのコンデンサ328、330、332、334、336、338、340、342を有する第３のスイッチ容量性はしご形回路108も含んでいる。ＤＡＣは、双対Ｓ／Ｈ増幅器の第１の出力53と基準条件付き回路の出力あるいはアナログアースのいずれかとの間に、第３のＳＡＲ116のそれぞれの出力Ｂ5〜Ｂ0及びＢ0′によって駆動される第４のスイッチのセットの制御の下で作動するように接続された第４の一連の７つのコンデンサ344、346、348、350、352、354、355を有する第４のスイッチ容量性はしご形回路110をさらに含んでいる。第３の容量性はしごは中間有効ビットコンデンサを含み、第４の容量性はしごは、最下位のビットコンデンサ並びにＤＡＣを校正する際に使用するための付加ダミーＬＳＢコンデンサ355を含んでいる。第２及び第３のＳＡＲは第２の比較器50の出力に作動するように接続されている制御入力を有する。
図４及び図６を参照すると、双対Ｓ／Ｈ増幅器46は、第２の比較器50の第１のチャネルの入力段階136の非反転入力に作動するように接続されている第３の出力57及び第２の比較器の第２のチャネルの入力段階138の非反転入力に作動するように接続されている第４の出力59も有している。第１の比較器49の反転入力及び第１及び第２の入力段階の反転入力は、それぞれのダミー回路網61、63、及び65によってアナログアースに作動可能に接続されている。
ダミー回路網61、63及び65の各々は、そのそれぞれの非反転入力での合計キャパシタンスに一致するように選択されたキャパシタンスを有するコンデンサを含んでいる。各コンデンサと並列に、合計スイッチング抵抗に一致し、そのそれぞれの非反転入力でオフセットするスイッチが設けられている。ダミー回路網は、スイッチオフセット、スイッチ抵抗、及びＤＡＣ52及びＡＤＣ48におけるコンデンサ漏れのためのある程度の第１次の補正を実現できる。ＤＡＣは、一般的には、より小さい粗いＡＤＣよりも大きいダミー回路網を必要とし、このより大きいダミー回路網は集積回路上により大きいスペースを取る。この理由で、１つの実施例では、ＤＡＣのためのダミー回路網63、65におけるスイッチは、ＩＣ上に取るスペースの量を減少するために最も良く適合するべきであるサイズの1/3のサイズに減少される。粗いＡＤＣ48のためのダミー回路網61は本実施例では率に応じて増減されない。
図４を参照すると、双対Ｓ／Ｈ増幅器46は、第１のチャネルの入力スイッチ118を介して第１のチャネルのフォロアバッファ120の入力に、及び第２のチャネルの入力スイッチ119を介して第２のチャネルのフォロアバッファ121の入力に作動可能に接続されたその入力を有している。チャネルの入力スイッチの各々は、そのそれぞれのフォロアバッファの入力をアースあるいは双対Ｓ／Ｈ増幅器の入力のいずれかに作動可能に接続することができる。第１のフォロアバッファの出力は、第１のフィードバック多重化スイッチ122を介してフィードバックノード117に作動するように接続され、第２のフォロアバッファ121の出力は、第２のフィードバック多重化スイッチ123を介してフィードバックノードに作動するように接続されている。このフィードバックノードは、双対増幅器の出力を形成し、入力バッファ44の反転入力に作動するように接続されている。
オフセット相殺抵抗器132は、ＡＤＣＩＣ10の入力形態に応じてフィードバックノード117と入力バッファの反転入力との間に作動可能に接続することができる。非差動形態では、入力バッファ44の非反転入力はアナログ入力ピン54に作動可能に接続することができる。本例では、フィードバックノードとフォロア増幅器の反転入力との間には抵抗がほとんど必要とされないかあるいは全然必要とされない。
その代わりにとして、分圧器が第１の入力ピン71と第２の入力ピン73との間に形成される差動方式を使用することができる。この分圧器は、第１の分圧器抵抗器67（例えば、1.5ｋ）と第２の分圧器抵抗器69（例えば、1.5ｋ）とを含み、入力バッファ44の非反転入力に作動するように接続されている出力を有する。この他の方式では、オフセット相殺抵抗器132は、第１及び第２の分圧器抵抗器（例えば、750オーム）の並列の組み合わせの抵抗に等しい値を有するべきである。高められたＢｉＣＭＯＳ工程（例えば、２ミクロン）を有するＩＣを実現することによって、分圧器抵抗器、オフセット相殺抵抗器及び入力・基準バッファ44、32、34はオンチップに備えることができる。
校正目的で、第１の校正スイッチ79は、スイッチがアナログ入力ピンと入力バッファとの間の作動接続を壊すことができるアナログ入力ピン54（あるいはピン71、73）との間に備えることができる。したがって、入力バッファ44の非反転入力は、基準電圧校正スイッチ75を介して基準条件付回路28の基準出力30にあるいは、接地校正スイッチ77を介してアナログアース18に、作動するように接続することができる。
第１のフォロアバッファ120の出力は、第１の帯域幅制限抵抗器113を介して第１の粗いＡＤＣ入力多重化スイッチ124の入力に作動するようにも接続されている。第２のフォロアバッファ121の出力は、第２の帯域幅制限抵抗器115を介して第２の粗いＡＤＣ入力多重化スイッチ125の入力に作動するようにも接続されている。第１及び第２の粗いＡＤＣ入力多重化スイッチの出力は双対Ｓ／Ｈ増幅器46の第１の出力51に作動するように接続されている。
第１のチャネルのサンプリングコンデンサ130の第１の入力プレートは、第１の帯域幅制限抵抗器113と第１の粗いＡＤＣ入力多重化スイッチ124との間のノードに作動するように接続されている。第２のチャネルのサンプリングコンデンサ131の第１の入力プレートは、第２の帯域幅制限抵抗器115と第２の粗いＡＤＣ入力多重化スイッチ125との間のノードに作動するように接続されている。第１のサンプリングコンデンサの第２のプレートは双対Ｓ／Ｈ増幅器46の第３の出力57に作動するように接続され、第２のサンプリングコンデンサの第２のプレートは双対Ｓ／Ｈ増幅器の第４の出力59に作動するように接続されている。それぞれの校正アレイは第１及び第２のサンプリングコンデンサに関連しているので、サンプリングコンデンサの有効コンデンサ値は校正中調整できることができる。第１及び第２のサンプリングコンデンサはＤＡＣ52と“近接して集積され”ているので、動作中正しく整合されたままになる。
第１のチャネル１の接地スイッチ126は第１のサンプリングコンデンサ130の第１のプレートをアナログアース18に作動するように接続することができる。第２のチャネル１の接地スイッチ128は第１のサンプリングコンデンサ130の第２のプレートをアナログアースに作動するように接続することができる。第１のチャネル２の接地スイッチ127は第２のサンプリングコンデンサ131の第１のプレートをアナログアースに作動するように接続することができる。第２のチャネル２の接地スイッチ129は第２のサンプリングコンデンサの第２のプレートをアナログアースに作動するように接続することができる。第１のチャネルのオフセット校正コンデンサ132は、双対Ｓ／Ｈ増幅器46の第３の出力57に作動するように接続されたその第１のプレートを有する。第２のチャネルのオフセット校正コンデンサ133は、双対Ｓ／Ｈ増幅器の第４の出力59に作動するように接続されたその第１のプレートを有する。これらのオフセット校正コンデンサはそれぞれ、その第２のプレートが校正動作中にアナログアースあるいは基準電圧のいずれかに作動するように接続することができるコンデンサのほぼ２進重み付けアレイを示している。これらの校正コンデンサの公称値の数列は、アレイの中にある程度の重複を残すことによってコンデンサにある程度のエラー量を考慮するために、２進数列よりも幾分小さい。これらのアレイのＭＳＢコンデンサは、両極性校正範囲を得るために変換中基準電圧に作動するように接続されていることに注目されたい。
第１のチャネルのＤＡＣ多重化スイッチ134は、第１のサンプリングコンデンサ130の第２のプレートを双対Ｓ／Ｈ増幅器46の第２の出力53に作動するように接続することができる。第２のＤＡＣ多重化スイッチ135は、第２のサンプリングコンデンサ131の第２のプレートを双対Ｓ／Ｈ増幅器の第２の出力に作動するように接続することができる。リセット接地スイッチ81は双対増幅器の第２の出力をアナログアース18に作動するように接続することができる。
図４のＤＡＣ52を示すシンボルの中に示されているように、スケーリング増幅回路169は、ＤＡＣの中の２つの隣接コンデンサ（例えば、ｂ７及びｂ６）の間に備えられている。このスケーリング増幅器を備えることによって、スケーリング増幅器より低位にあるコンデンサは、アレイが純２進である場合よりも大きくすることができる。これによって、これらのコンデンサはより正確に形成できる。
スケーリング増幅器169は、それよりも低位にあるコンデンサ（ｂ6〜ｂ0及びｂ0′）の共通プレートに作動するように接続された非反転入力を有する演算増幅器159を含んでいる。演算増幅器の反転入力はアナログアース18に作動するように接続され、演算増幅器の出力は、出力コンデンサ161を介してそれよりも上位にあるコンデンサｂ18〜ｂ7に作動するように接続されている。フィードバックコンデンサ163及びリセットスイッチ165の並列結合は演算増幅器の入力をその出力に作動するように接続する。
出力コンデンサ161の値は、スケーリング増幅器159に対して次の最も重要なコンデンサｂ7の値に等しい。フィードバックコンデンサ163の値は、スケーリング増幅器よりも低位にあるコンデンサ（ｂ6〜ｂ0及びｂ0′）の合計キャパシタンスに等しいことがあり得る。しかしながら、スケーリング増幅器の出力範囲を減少するために、フィードバックコンデンサ及び出力コンデンサは４倍大きくされる。さらに、校正の目的のために、フィードバックコンデンサは、スケーリング増幅器の利得を増加させるために（例えば、スケーリング係数の106％に）多少小さくすることができる。これによって、より上位にあるコンデンサｂ18〜ｂ７は、可変キャパシタンス量をより意味のある位置のコンデンサに加えることによって、低位（ｂ6〜ｂ0及びｂ0′）にあるコンデンサに対して校正することができるのと同時に、スケーリング増幅器の両側のコンデンサの最適レイアウトも可能にする。粗いＡＤＣ48は、その出力が後述されるように補正されているために、直線的に全く校正される必要がないかも知れない。
図１を参照すると、ディジタル制御・インタフェース回路16は、クロック入力ピン58に作動するように接続されているＴＴＬコンパチブル入力を有するクロック発生回路56を含んでいる。その出力は、ＳＡＲ・制御回路60、校正コントローラ68に、及びクロック信号が必要とされるＩＣの他の部分に作動するように接続されている。ＳＡＲ・制御回路は、並列ロードレジスタ112と、第２のＳＡＲ114と、第３のＳＡＲ116と、制御ロジックとを含んでいる。このＳＡＲ・制御回路は、第２の比較器50の出力に作動するように接続されている入力とディジタルバス70に作動するように接続されている双方向ポート62とを有する。クロック発生回路は、クロック入力ピンがアースに結合される場合に作動される内部発振器も含む。
校正コントローラ68は、第１の比較器49の出力に作動するように接続された第１の入力と第２の比較器50の出力に作動するように接続された第２の入力とを有する。この校正コントローラは、制御レジスタ72の第１の双方向ポートに作動するように接続された双方向ポートも有する。校正コントローラは、粗いＡＤＣ48及びＤＡＣ52を含むＩＣのオフセット、利得及び直線性の校正を制御する。本発明の原理は全く校正回路を有しないＩＣに適用することができるけれども、上記で参照された同時係属出願はＡＤＣ校正に関する若干の詳細な情報を含んでいる。
制御レジスタ72は、ＳＡＲ・制御回路60に作動するように接続された第２のポートと制御ロジック回路74に作動するように接続された第３のポートとを有する。制御回路は、変換器状態を示すビジー状態ピン76に作動可能に接続され、及び、ＩＣ10が非同期動作のために校正されている場合、双対Ｓ／Ｈ増幅器46の現在選択されたチャネルをホールドモードにして、変換を開始する変換開始入力ピン78に、作動するように接続されている。制御回路はバイポーラ／ユニポーラ選択入力80にも作動可能に接続されている。この選択入力80は、バイポーラ入力範囲（−あるいは＋基準電圧）あるいは（アナログアースから基準電圧まで）のユニポーラ範囲のいずれかを選択する。
制御回路は、内部電圧基準を含む全内部回路を停止できるスリープ入力84、全内部ロジックをリセットし校正を開始する校正入力82、二重機能モード／同期入力86にさらに作動するように接続されている。この装置が校正モードにある場合、二重機能入力はどの校正モードが使用されるべきかを決定する。この装置が通常作動モードである場合、変換が同期であるか非同期であるかを決定する。同期動作では、ＩＣは、クロック発生回路56からのクロックと同期して入力を連続的に変換する。非同期動作では、ＩＣは、変換開始ライン78上の変換開始信号の印加に応じてアナログ入力を変換する。
並列インタフェース88は、訂正ロジック回路66を介してバス70に作動するように接続されている。並列インタフェースは、チップ選択ライン94、読み出しライン96、及び19の双方向バスライン90〜91からＩＣの読み出し、書き込みを制御する書き込みライン98に作動するように接続されている。これらのラインの意味及び動作は当業者には容易に明らかである。
並列インタフェース88はアドレス入力ライン92にも作動するように接続されている。この制御入力は、読み出し動作中バス上にあるワードがＡＤＣ変換結果あるいは制御レジスタ72の内容であるかどうかを決定する。ＩＣ10に書き込むとき、アドレス入力は、制御レジスタあるいは校正コントローラ68内の校正データメモリが宛先であるかどうかを決定する。
制御レジスタ72、制御回路74、及び並列インタフェース88は、ＡＤＣＩＣ10の動作を制御し、ＡＤＣＩＣ10が外部回路と通信することを可能にする。これらの制御及びインタフェース回路は、本出願で記載された所望の動作特性により、従来の逐次ディジタルロジック設計技術を使用してオンチップに実現することができる。このような設計作業については十分当業者の能力内にあり、本出願の発明的教示からそれないようにするためこれ以上論じることはしない。
並列インタフェース88は、19ビットのデータ入力（ｄ18〜ｄ0）を介して訂正回路66の出力にさらに作動するように接続されている。訂正回路の入力は、並列ロードレジスタ112の並列出力（ｂ18〜ｂ12ｕ）、第２の連続近似レジスタ114の並列出力（ｂ12〜ｂ5ｕ）、及び第３の連続近似レジスタ116の並列出力（ｂ5〜ｂ0）に作動するように接続されている。この訂正回路は、その入力と出力との間の加算回路と減算回路とを含む結合ロジック回路である。この結合回路は、図５に従って設計され、この図及び下記の説明により当業者によって容易に実現することができる。
図５は、訂正回路の出力ｄ18〜ｄ0の各々を個別に発生するために、入力信号ｂ18〜ｂ0の中のどれが加算される必要があるか、また２進“１”が減算される必要があるかどうかを示している。特に、訂正回路は、ｂ18から２進１を減算するための減算回路を含んでいる。ＩＣ10がバイポーラモードにある場合、この減算はバイポーラ操作のための変換器出力を訂正する。ビットｂ17〜ｂ13は、隣接ビット位置からのキャリー及びボローによって影響を及ぼされることを除けば、訂正回路を通過する。加算回路は、ｄ12ライン上の出力を得るためにｂ12ｕの値とｂ12の値とを加算し、他の減算回路はｂ11ラインから２進１を減算する。ビットｂ10〜ｂ6は、キャリー及びボローによって影響を及ぼされることを除いて、この回路を通過する。他の加算回路はｄ5の出力を得るためにｂ5ｕ及びｂ5の値を加算する。他の減算回路は、ｄ4の出力信号を得るためにｂ4信号から２進１を減算する。最後に、ビットｂ3〜ｂ0はボローによってのみ影響を及ぼされる。
図６を参照するに、第２の比較器回路50は、第１のチャネルの入力段階136と、第２のチャネルの入力段階138と、マルチプレクシング段階140とを含んでいる。このマルチプレクシング段階は、第１の入力段階の出力に作動するように接続された第１の入力と、第２の入力段階の出力に作動するように接続された第２の入力とを有している。マルチプレクサ段階の出力は第２の利得段階142の入力に作動するように接続されており、第２の利得段階の出力は第３の利得段階144の入力に作動するように接続されている。第３の利得段階の出力はラッチング出力段階146の入力に作動するように接続されている。これらの段階の各々は完全差動信号経路を有する。
第１の入力段階136は、この段階のための差動入力を形成する入力ライン対を有する第１の増幅器148を含んでいる。この第１の段階136の入力ラインの中の非反転ラインは、双対Ｓ／Ｈ増幅器46の第３の出力57を受け取る。第１の増幅器はこの段階の差動出力を形成する出力ライン対も有する。第１のリセット装置150は、当業者に公知のように、比較器のためのリセット時間を減少するためにこれら出力ラインの間に備えることができる。第１のオフセット記憶スイッチ対152及び第１のオフセット記憶コンデンサ対154も、公知のように、増幅器の出力オフセットエラーを記憶するためのこれらの出力ラインに備えられている。
第２の入力段階138は、この入力段階のための差動入力を形成する入力ライン対を有する第２の増幅器158を含んでいる。第２の入力段階138の入力ラインの中の非反転ラインは双対増幅器の第４の出力59を受け取る。第２の増幅器はこの段階の差動出力を形成する出力ライン対を有する。第２のリセット装置151は、当業者に公知のように、比較器のためのリセット時間を減少するためにこれら出力ラインの間に備えることができる。第１のオフセット記憶スイッチ対152及び第２のオフセット記憶コンデンサ対164も、公知のように、第２の増幅器の出力オフセットエラーを記憶するためのこれらの出力ラインに備えられている。
マルチプレキシング段階140は、第１のチャネルの選択入力168及びそのコンプリメント169あるいは第２のチャネルの選択入力170及びそのコンプリメント171のいずれかによって作動されるアナログ双極、双投スイッチの役目を果たす。マルチプレキシング段階は、第１のチャネル入力段階136の差動出力と第２のチャネルの入力段階138の差動出力との間で選択し、選択入力段階の出力を第２の利得段階142の差動入力に作動するように接続する。第２の利得段階142は、この段階の差動入力を形成する第１及び第２の入力ラインを有する第３の増幅器178を含んでいる。第３のリセット装置180は増幅器の２つの出力ライン間に作動するように接続されている。第２のオフセット記憶スイッチ対182及び第３のオフセット記憶コンデンサ対184も、これらの出力ラインに備えられている。第３の増幅器の差動出力は、第２の利得段階の出力を形成し、第３の利得段階144の差動入力に作動するように接続されている。
第３の利得段階は、この段階の差動入力を形成するように構成されている２つの入力ラインを有する第４の増幅器188を含んでいる。第４の増幅器は、第４のリセット装置190によって作動するように接続することができ、この段階のための差動出力を形成する正負の出力ラインを有する。第３のオフセット記憶スイッチ対192及び第４のオフセット記憶コンデンサ対194はこれらの出力に備えられている。
帯域幅調整回路200は第３の利得段階144にも含まれている。この帯域幅調整回路は、ＩＣ基板と第４の増幅器188の正の出力ラインとの間に第１の帯域幅調整スイッチ210を介して作動するように接続された第１の並列コンデンサ対202、204を含んでいる。この帯域幅調整回路は、ＩＣ基板と第４の増幅器の負の出力ラインとの間に第２の帯域幅調整スイッチ222を介して作動するように接続された第２の並列コンデンサ対214、216も含んでいる。第１及び第２の帯域幅調整スイッチ210、222は、第１の共通制御ライン226に作動するように接続されたそのゲートを有する。
この同一回路は２回繰り返される。特に、帯域幅調整器回路200は、第３の帯域幅調整スイッチ212を介して、ＩＣ基板と第４の増幅器188の正の出力ラインとの間に作動するように接続された第３の並列コンデンサ対206、208を含んでいる。帯域幅調整器回路は、第４の帯域幅調整スイッチ224を介して、ＩＣ基板と第４の増幅器の負の出力ラインとの間に作動するように接続された第４の並列コンデンサ対218、220を含んでいる。第３及び第４の帯域幅調整スイッチ212、224は第２の共通制御ライン228に作動するように接続されたそのゲートを有する。
ラッチング出力段階146は、第３の利得段階144の出力に作動するように接続された入力ラインを有するラッチング増幅器230を含んでいる。ラッチング出力段階は、ラッチデータ出力232上の出力信号をラッチするラッチング制御入力ライン234、236も有している。遮断ライン160、162は、比較器の中の増幅器まで備えられ、当該技術分野で公知のように、スリープピン84上の信号に応動する。
動作中、図１、図４及び図７を参照すると、ＩＣ10は、２つのインタリーブされたフェーズあるいはパイプライン化フェーズ302、304で変換を実行する。第１の変換フェーズ320中、アナログ入力ピン54上の電圧は、第１のチャネルの入力スイッチ118によって第１のチャネルのフォロアバッファ120に作動するように接続され、このバッファは第１のチャネルのサンプリングコンデンサ130を充電する。さらに、第１のフェーズ中、第１のフィードバックマルチプレキシングスイッチ122は、第１のチャネルのフォロアバッファの出力を入力バッファ44の非反転入力に作動するように接続されているので、第１のチャネルのサンプリングコンデンサの第１のプレートでの電圧はアナログ入力電圧に一致するように駆動される。同時に、アナログ取得・電荷再分配回路14は、前のフェーズ300中に、充電された第２のサンプリングコンデンサ131の電荷を試験することによって変換を実行する。
第２の変換フェーズ304の始めに、２つのサンプリングコンデンサ130、131は役割を切り換える。第２のサンプリングコンデンサ131は、第１のサンプリングコンデンサ130の代わりに入力電圧を追跡し、アナログ取得・電荷再分配回路14は、第１の変換フェーズ302中に充電された第１のサンプリングコンデンサ130の電荷を試験することによって第２の変換を実行し始める。
このインタリーブされたアナログ入力基準のサンプリングは、連続変換のためにサンプリング動作及び変換動作を並列に実行することによって変換器の処理能力を改善する。この方式を使用すると、変換回路は、サンプリングコンデンサが充電されるのを待機するアイドル時間を費やすことがほとんどないかあるいは全くない。この方式によっても、サンプリングコンデンサは、処理能力に強い影響を与えないでより十分に充電することができ、このことは変換器の確度を改善することができる。
図１〜図７を参照するに、非同期変換の開始に備え、制御回路74は、第２のチャネル選択入力170上の第２のチャネルの選択信号322のローからハイへの遷移324を供給し、そのコンプリメント選択入力171上にハイからローへの遷移（図示せず）を供給する。この遷移によって、第２のチャネルの入力段階138の出力は、第２の利得段階142の入力に作動するように接続される。この同じハイからローへの遷移324は、第２のサンプリングコンデンサ131の第１プレートを双対Ｓ／Ｈ増幅器46の第２の出力53に作動するように接続する第２のチャネルのＤＡＣマルチプレキシングスイッチ135にも提供される。この遷移後、ゼロイングスイッチ、リセットスイッチ、及びオフセット記憶スイッチ81、150、151、165、180、182、190、192は作動され、変換のためにＩＣを準備する。これらによって、直流オフセットは、一般的に当該技術分野で公知のように、補正することができる。
変換開始ライン78がその入力信号310上の立ち上がりエッジ312を受け取ると、非同期変換が開始する。制御回路74は、第２のチャネル２の接地スイッチ129を駆動する制御信号314にハイからローへの遷移316を与えることによってこのエッジ312に応動し、それによってこのスイッチを開く。これは第２のサンプリングコンデンサ131の電荷をトラップする。短い期間（例えば、50ナノ秒）後、制御回路74は、第２のチャネル１の接地スイッチ128を駆動する制御信号326にローからハイへの遷移328を供給する。これによって、このスイッチが閉じられ、第１のサンプリングコンデンサ130の第２のプレートを接地する。第１のサンプリングコンデンサの第２のプレートによって、コンデンサの電荷はアナログ入力54での電圧を追跡し始める。
この時点で、この制御回路74は、基準条件付回路28の選択ライン33上の選択信号330にもハイからローへの遷移332を与える。この遷移によって、粗い外部基準平滑コンデンサピン36はＤＡＣ52に作動するように接続される。粗いＡＤＣ48は、第２の（粗い）基準コンデンサ40の電荷（期間306、信号334）に基づいて、低い分解能（例えば、符号付６ビット）電荷再分配変換を開始する。この第１の変換期間306が終わると、細かい変換期間308が開始する。
細かい変換期間308の始めに、制御回路74は、第１の連続近似レジスタ47からの粗い変換の結果をラッチするように制御信号を並列ロードレジスタ112に出す。この制御回路は、第１のチャネル２の接地スイッチ127のための制御信号にローからハイへの遷移321も与える。このことは、第２のサンプリングコンデンサ131の第１のプレートを接地し、サンプリングコンデンサとＤＡＣ52との間の電荷再分配分圧器条件を確立し、細かい変換が行われることを可能にする。細かい変換期間の始めまでこの遷移を遅延することによって、比較器ヒステリシスが減少される。これは、正確であるかあるいは少なくともほぼ正確なコードで並列ロードレジスタがロードされているためであり、したがって、第２の比較器50の第２の入力段階138の非反転入力での電圧は、ＭＳＢコンデンサの個別スイッチにさらされている場合よりも反転入力での電圧に通常非常に近くなる。ＭＯＳ比較器入力装置は、必要な整定時間を増加させるかあるいは分解能を低下させる可能性があるしきい値電圧ヒステリシスを特に示すことができる。
次に、細かい変換は、第２の連続近似レジスタ114の最上位のビットｂ12（信号336）の試験で開始する。この試験中のほぼ中間で、制御回路74は、基準条件付回路28の選択入力33上の信号330をトグルする（エッジ338）。これによって、ＤＡＣのための基準電圧は、粗い外部基準平滑コンデンサピン36から細かい外部基準平滑コンデンサピン38に切り換えられる。第２のＳＡＲ114の最上位のビットｂ12が試験された後、第２のＳＡＲ114の残りのビットｂ11〜ｂ5ｕは、第２の（細かい）基準コンデンサ42からの電荷を使用して試験される。
最上位ビットは粗いＡＤＣ48からの並列ロードレジスタ112にプリロードされるために、これらのビットを連続的に調整する必要がない。これは、ディジタル値が粗いＡＤＣから転送されると同時に、最上位ビットのコンデンサが、ある時点で１回切り換えられる代わりに全て切り換えられることを意味する。得られる大きなグリッチの多くは、第２のＳＡＲ114の第１のビットｂ12の試験の前半中、第１の（粗い）コンデンサ40によって供給されることができる。このビットｂ12の試験の途中で、基準条件付回路28は第２の基準コンデンサ42をＤＡＣに作動されるように接続するので、第２の（細かい）コンデンサ130を使用して残りのテストを実行し、基準電流を供給することができると同時に第１のコンデンサは元どおりに充電される。このように基準コンデンサを切り換えることによって、基準回路12から大きなコンデンサへ電荷転送をする際のＩＣ10の確度に対する影響は減少する。第２の第１の連続近似レジスタ114の第１のビットｂ12は冗長で、後述されるように、粗いＡＤＣ48の比較的低い確度を補償する。
第２のＳＡＲ114の最下位のビットｂ5ｕの試験の終わりで、制御回路74は、帯域幅調整回路220の第１及び第２の共通制御ライン226、228の中の１つあるいは両方上に制御入力信号340のローからハイへの遷移342を加える。これによって、第２の比較器の帯域幅は減少し、その信号対雑音比は増加する。次に、第３のＳＡＲ116の最上位のビットｂ５の試験は開始する（信号344）。この試験の後には、第３のＳＡＲ116の残りの非ダミービットｂ4〜ｂ0の試験が続く。これらの試験は最も有効なコンデンサに対する試験よりも長く続く。
第２の比較器50の帯域幅は、変換の最後のビットに対して減少されるために、この帯域幅は雑音にあまり反応せず、したがって、より精確である。この理由で、第３のＳＡＲ116の最上位のビットｂ5は、冗長で、後述されるように、第２のＳＡＲ114の中間の有効なビットからのあまり精確でない結果を訂正する。小さい電圧差はこれらの最終試験で測定されるために、第２の比較器の減少された帯域幅は適切である。比較器の高い精度は最後のビットの試験に対して有利である。何故なら、これらのテストはこの比較器を使用して、雑音に対する良い感度をもつ傾向がある小さい電圧の比較を実行するからである。
比較器の帯域幅を調整しなければならない場合、ハイの信号が、帯域幅調整回路200の第１及び／又は第２の共通制御入力226、228上に供給される。第１の制御ライン226を付勢すると、第４の増幅器の正の出力ラインと基板との間の第１のコンデンサ対202、204を作動するように接続し、かつ基板と第４の増幅器の負の出力ラインとの間の第２のコンデンサ対214、216を作動するように接続することで、第４の増幅器188の出力のキャパシタンスは増加する。第２の制御ライン228は、同様に作動し、別のキャパシタンスを増幅器の出力に加えることができる。帯域幅調整回路に２つの部品を与えることによって、帯域幅は４つの異なるレベルに設定できる。１つの実施例では、これらのビットはユーザにアクセスできないが、設計者にはアクセスできるので、設計者は、集積回路を製造後に帯域幅をどのくらい調整すると最適の性能を生じるかを経験的に決定できる。
細かい変換期間308の終わりで、制御回路74は、帯域幅調整回路200の共通制御ライン226、228に印加された（エッジ346）制御信号を表明しないことで第２の比較器50の帯域幅をそのより高いレベルに復元する。制御回路は、ビジーライン76上の（エッジ350）ビジー信号348も表明しない。さらに、制御回路によって、チャネルは、ＭＵＸ制御信号352によって示されるような354をスイッチする。ＭＵＸ制御信号によって、第１及び第２の入力バッファスイッチ118、119、第１及び第２のフィードバックマルチプレキシングスイッチ122、123、第１及び第２の粗いＡＤＣマルチプレキシングスイッチ124、125及び第１及び第２のＤＡＣのマルチプレキシングスイッチ134、135の全てはトグルする。第２のチャネルの選択入力170の選択入力信号322及びそのコンプリメント171もトグルされる356。その直後に、第１のチャネルの選択入力168及びそのコンプリメント169はトグルされ、マルチプレキシング段階140は、第２の利得段階142の入力に作動するように接続される第１のチャネルの入力段階136の出力を選択する。このようにトグルされたいろいろなスイッチに関しては、回路はこれで、チャネル１がサンプルされ、試験される第２の変換フェーズ304をいつでも開始できるようになっており、チャネル２はアナログ入力電圧を追跡する。
第１の変換フェーズ302と同様に、第２の変換フェーズ304は、変換開始ライン78上の変換開始信号310の立ち上がりエッジ358で開始する。この立ち上がりエッジの直後に、制御回路74は、第２のチャネル１の接地スイッチ128を制御する制御信号326をロー（エッジ360）に駆動する。その直後に、第２のチャネル２の接地スイッチ129はハイ（エッジ364）に駆動され、基準条件付回路28の選択入力33上の制御信号330はロー（エッジ366）に駆動され、ビジーライン76上のビジー信号348はロー（エッジ368）に駆動され、第１のサンプリングコンデンサ128に記憶された信号（信号370）の粗い変換が開始する。粗い変換は第１の変換フェーズ302と非常に類似して進行する。
いろいろなビットに対する試験の長さは異なることが観測される。第１のＳＡＲ47のビットｂ18〜ｂ12ｕの粗い試験は、比較的小さいコンデンサで行われるため、及び第２のＳＡＲ114の第１のビットｂ12の試験がこれらの試験でのある程度の不精確さを訂正できるために、要する時間が最も少ない（例えば、50ナノ秒）。最も長い試験は第２のＳＡＲ114の第１のビットｂ12の試験であり（例えば、300ナノ秒）、そこでは粗い変換値をＤＡＣ52に転送し基準条件付回路28をスイッチングすることに基づいて大きなグリッチを整定する時間を許すことにある。第２のＳＡＲ114の残りのビットｂ11〜ｂ5ｕは多少より少ない時間（例えば、150ナノ秒）を要する。第３のＳＡＲ116のビットｂ5〜ｂ0は、第２のＳＡＲのそれよりも多少長い時間（例えば、200ナノ秒）を要する。第３のＳＡＲの第１のビットでの訂正のために、第２のＳＡＲのビットは、第３のＳＡＲのビットと同じくらいの長さの間、整定する必要がない（例えば、第２のＳＡＲのビットは18ビットの変換器ＩＣで14ビットの確度に整定することができる）。
図５を参照するに、訂正回路66は、高分解能変換動作で得られた21ビット（ｂ18〜ｂ12ｕ、ｂ12〜ｂ５、及びｂ5ｕ〜ｂ0）の算術演算を実行する。これらの算術演算の結果は、並列インターフェス88によってマイクロプロセッサに供給される18ビットの符号付きの２の補数出力である。これらの算術演算は高分解能変換出力のために３つの調整を実行する。
第１の調整は、最上位のビットの結果からの２進１の減算である。この減算は、全変換結果を１ＭＳＢだけオフセットし、ディジタル出力値のフォーマットを符号付きでない整数値から符号付き（両極性）整数値に変化させる。この訂正回路の機能は制御回路74の両極性／単極性制御入力80によって条件付にすることができるので、部品は両極性モードあるいは単極性モードのいずれかで使用することができる。適切に機能するためのこの調整に関しては、ＭＳＢコンデンサは、サンプリング中、基準電圧に作動するように接続されている。
訂正回路66の第２の調整は、ＤＡＣ52の精度に対して粗いＡＤＣ48のより低い精度に対して訂正することにある。これを行うには、粗いＡＤＣによって試験される並列ロードレジスタ112の最下位のビットｂ12ｕの内容と、ＤＡＣ52によってより精確に決定された第２のＳＡＲ114の（冗長的な）最上位のビットｂ12の内容とを加え、ビット11から２進１を減算する。この調整を適切に機能させるため、第２のＳＡＲ114の最上位のビットｂ12のためのコンデンサは、サンプリング中、基準電圧に作動するように接続されている。
訂正回路66の第３の調整は、第２の比較器50の改良された確度をそのより低い帯域幅モードで訂正することにある。これを行うには、そのより高い帯域幅モードの第２の比較器50で試験される第２のＳＡＲの最下位のビットｂ5ｕの内容と、そのより低い帯域幅モードの第２の比較器50でより精確に試験された第３のＳＡＲ116の（冗長的な）最上位のビットｂ5の内容とを加え、ビットb4から２進１を減算する。この調整を適切に機能させるため、第３のＳＡＲ116の最上位のビットｂ5のためのコンデンサは、サンプリング中、基準電圧に作動するように接続されている。
図２、図４、及び図６を参照すると、ＡＤＣＩＣ10のいろいろな校正回路は、初期設定校正ルーチン中に校正コントローラ68の制御の下で調整される。より精確なＤＡＣ52を校正する際に使用される同じ入力電圧を使用して粗いＡＤＣ48のオフセット及び利得を校正することによって、粗い連続近似レジスタ47から転送される値は、第２のスイッチ容量性はしご形回路106が得るであろう値に比較的ぴったり一致する。
本発明の他の実施例の一部は図８に示されている。本実施例では、取得回路の多くと粗いＡＤＣ回路は図１〜図７の実施例のために提示されたものと同じである。図８の実施例は、幾分異なるＤＡＣ400を使用する点で主に相違している。このＤＡＣは、第１の容量性はしご形回路402とＤＡＣの残りのコンデンサとの間に付加増幅器420を有する。付加バッファによって与えられる利得は比較器450の精度要求を減少させるが、高品質の増幅器を必要とする。この利得は、多重化された入力段階を有する比較器の代わりに、単一入力段階比較器の使用も可能にする。
より詳細には、ＤＡＣ400は、７つのコンデンサのアレイを含む第１の容量性はしご形回路402を含み、７つのコンデンサは並列ロードレジスタ112のそれぞれの出力ｂ18〜ｂ12ｕによって駆動される第２のスイッチセットの制御の下で、双対Ｓ／Ｈ増幅器44の第２の出力と基準条件付回路28の出力30あるいはアナログアース18のいずれかとの間に作動するように接続されている。付加バッファ422は、双対Ｓ／Ｈ増幅器の第２の出力に作動するように接続された非反転入力と、アナログアースに作動するように接続された反転入力とを有する第１の演算増幅器422を含んでいる。フィードバックコンデンサ424とゼロイングスイッチ426の並列結合は、演算増幅器の非反転入力と演算増幅器の出力との間に備えられている。フィードバックコンデンサは64の利得を増幅器に生じる値を有することができる。演算増幅器の出力は、次の最下位の位置のコンデンサ430の２倍のキャパシタンスを有することができる出力コンデンサ428の第１のプレートにも作動するように接続されている。
出力コンデンサ428の第２のプレートは、比較器450の非反転入力に作動するように接続され、ゼロイングスイッチ454によってアースに作動するように接続することができる。この第２のプレートは、ＤＡＣ400の残りのコンデンサの第１のプレートにも直接（430〜431）あるいはスケーリング増幅器440（432〜434）によって作動するように接続されている。ダミー回路網452は比較器の反転端子に作動するように接続することができる。
現在本発明の好ましい実施例とみなされているものが示され、記載されているが、これらの実施例は例としてのみ示されている。いろいろな変更及び修正は添付されたクレームによって規定されたような本発明の範囲を逸脱しないでその範囲内で行うことができることは当業者に明らかである。例えば、本発明の教示は、容量性回路網の代わりに抵抗性回路網を使用する変換器などの他の形態のアナログ／ディジタル変換器に関しても使用可能である。

Claims (7)

1. アナログ信号をアナログ信号の粗いデジタル表現に変換する粗いアナログ／デジタル変換を行う手段と、粗いデジタル表現を細かいデジタル表現のための開始値として利用することにより、アナログ信号のアナログ信号の細かいデジタル表現に細かいアナログ／デジタル変換を行う手段と、粗い変換を行う手段から細かい変換を行う手段へ粗いデジタル表現を転送するための手段とを有するアナログ／デジタル変換手段であって、
   上記粗いアナログ／デジタル変換手段は、粗い表現ソース手段を利用すると共に、上記細かいアナログ／デジタル変換手段は細かい表現手段又は、細かい表現ソース手段によって追随される粗い表現手段を利用し、上記粗い変換手段又は細かい変換手段による変換の効果が減少することを特徴とするアナログ／デジタル変換手段。
2. 上記粗いアナログ／デジタル変換手段は、平行なデジタル変換効果アウトプットを有する第一のアナログ／デジタル変換回路を有し、上記細かいアナログ／デジタル変換手段は、アナログインプットノードに操作可能に接続されたアナログを有する第二のアナログ／デジタル変換回路と、上記第一変換回路のデジタルアウトプットに操作可能に接続されている平行なデジタルインプットと、デジタルアウトプットとを有し、上記粗い、かつ細かい表現手段は、第一及び第二の表現アウトプットを夫々に有する第一及び第二の表現回路を有することを特徴とする請求項１記載のアナログ／デジタル変換手段。
3. 上記第一の参照アウトプットに操作可能に接続されている第一のデータインプットと、上記第二の参照アウトプットに操作可能に接続されている第二のデータインプットと、上記第二の変換回路の参照インプットに操作可能に接続されているデータアウトプットとを有し、上記アナログマルチプレクサは、第二の参照アウトプット及び上記第二の変換回路の参照アウトプットとの間の操作可能な接続を形成することを特徴とする参照アナログマルチプレクサを有することを特徴とする請求項２記載のアナログ／デジタル変換回路。
4. 上記第二の変換回路のデジタルアウトプットは、複数の平行なアウトプットラインを有し、上記デジタルアウトプット内に設けられたアウトプットラインのいくつかは冗長であり、さらに、複数のアウトプットラインに操作可能に接続されたデジタルデータを有する訂正回路をさらに有し、上記訂正回路は、上記第二の変換回路代理機能アウトプットラインに対応する訂正されたラインを有する平行なデジタルデータアウトプットを保持する訂正回路を備えたことを特徴とする請求項３記載のアナログ／デジタル変換回路。
5. 訂正回路は組み合わせの転送機能を有することを特徴とする請求項４記載のアナログ／デジタル変換回路。
6. 上記第一の参照回路は第一のバッファーであって、上記第二の参照回路は第二のバッファーであって、上記第一のバッファーと第二のバッファーは夫々、共通参照電圧供給に接続されたインプットを有することを特徴とする請求項３記載のアナログ／デジタル変換器。
7. 粗いアナログ−デジタル変換器を使用してアナログ信号を、アナログ信号の粗いデジタル表現へ粗いアナログ−デジタル変換を行うステップと、粗い変換を行うステップにおいて得られた粗いデジタル表現を細かいアナログ−デジタル変換器へ移送するステップと、細かいコンバータを使用してアナログ信号の細かいデジタル表現へアナログ信号の細かいアナログ−デジタル変換を行うステップと、細かいなデジタル表現のための開始値として粗いデジタル表現を採用し、細かいアナログ−デジタル変換を行うステップと有し、上記粗いアナログ−デジタル変換手段は、粗い表現ソース手段及び上記細かいアナログ−デジタル変換手段は細かい表現ソース手段又は、細かい表現ソース手段により追随される粗い表現ソース手段を有し、粗い変換手段又は細かい変換手段によって変換される効果は低減されることを特徴とするアナログ−デジタル変換方法。

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