DE69613816T2

DE69613816T2 - Analog-digitalwandlung mit mehreren ladungwiederverteilungsumsetzungen

Info

Publication number: DE69613816T2
Application number: DE69613816T
Authority: DE
Inventors: G. Cotter; J. Garavan
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 1995-02-15
Filing date: 1996-02-15
Publication date: 2002-04-04
Anticipated expiration: 2016-02-16
Also published as: JP3856470B2; DE69613816D1; EP0809889A2; JPH11500590A; WO1996025798A3; EP0809889B1; WO1996025798A2; US5621409A

Description

Bereich der Erfindung

Die vorliegende Erfindung betrifft Analog-Digital-Wandler und im besonderen Ladungsumverteilungs-Analog-Digital-Wandler, die eine einzelne Analog-Digital-Wandlung als eine Reihe kleinerer, unterschiedlicher Ladungsumverteilungswandlungen durchführen.

Hintergrund der Erfindung

Analog-Digital-Wandler (A/D-Wandler) setzen ein analoges Signal in eine digitale Darstellung dieses Signals um. Ein Typ, der unter Verwendung relativ billiger integrierter Schaltungstechnik (IC-Technik) hergestellt werden kann, ist der Ladungsumverteilungs- (oder Ladungsausgleich-)A/D-Wandler. Allgemein funktioniert diese Art von Wandler, indem sie zunächst eine Ladung im Verhältnis zu einer zu messenden Spannung in einem Abtastkondensator einfängt und dann den Betrag der eingefangenen Ladung mit einer kapazitiven Kettenschaltung bestimmt. Die Kettenschaltung beinhaltet im typischen Fall eine Reihe von binären gewichteten Kondensatoren, bei denen jeweils eine gemeinsame Platte mit dem Abtastkondensator verbunden ist, wobei jeder Kondensator in der Kette einem einzelnen Bit des Wandlers entspricht. Der kleinste Kondensator der Kette entspricht dem niedrigstwertigen Bit (LSB) des Wandlers, und die übrigen Kondensatoren sind jeweils doppelt so groß wie der letzte, wobei der größte dem höchstwertigen Bit (MSB) des Wandlers entspricht.
Um den Betrag der im Abtastkondensator eingefangenen Ladung und somit den Wert der zumessenden Spannung zu bestimmen, schalten Ladungsumverteilungswandler gewöhnlich die Kettenschaltungskondensatoren, einen nach dem anderen, zwischen Masse und einer präzisen Spannungsreferenz. Jedesmal, wenn der Wandler einen Kettenschaltungskondensator schaltet, bilden der Abtastkondensator und die Kettenschaltung einen anderen kapazitiven Spannungsteiler zwischen Masse und der Referenzspannung und der Wandler prüft den Ausgang dieses Teilers mit einem Komparator. Je nach dem Ergebnis der Prüfung läßt der Wandler den geprüften Kondensator entweder an die Referenz oder an Masse gelegt und setzt sein entsprechendes Bit auf eine Eins oder auf eine Null. Wenn der Wandler jeden Kettenspannungskondensator geprüft hat, kann er die gewichtete Summe aller entsprechenden Bits an einem digitalen Ausgang als ein Maß der Spannung bereitstellen.
Durchschnittliche 1/f-Rauschpegel bedingen im allgemeinen eine Untergrenze für die Größe des Höchstwertbit-Kondensators in einer binären gewichteten Kettenschaltung in einer A/D- Wandler-IC. Das Prüfen jedes der höchstwertigen Bits beinhaltet daher meist große Ladungstransporte von der Referenz, was die Referenzspannung des Wandlers für eine beträchtliche Zeitdauer stören kann. Wenn sich die Referenz zwischen diesen Prüfungen stabilisieren darf, kann dies die maximale Geschwindigkeit des A/D-Wandlers beschränken.
Ein Ansatz zum Erhöhen der Geschwindigkeit von Ladungsumverteilungswandlern ist die sukzessive Approximation einer bestimmten Anzahl der höchstwertigen Bits eines einzelnen Wandlers bei weniger als einer erwünschten Genauigkeit durch Verringern der Einschwingzeit für diese Bits. Eine Fehlerkorrekturstufe kann dann zum Verlängern der für jeden Bitpegel zugelassenen Einschwingzeit verwendet werden, und fehlerhafte Ausgangsstellen werden digital berichtigt. Ein solches System wird im Cooper et al. erteilten US-Patent Nr. 4,620,179 unter dem Titel "Method for Successive Approximation A/D Conversion" (Verfahren für die A/D-Wandlung durch sukzessive Approximation) dargelegt. Cooper et al. geben an, daß dieser Ansatz eine Nettoeinsparung ergibt, weil trotz der Verlängerung der allgemeinen Umwandlung durch die Fehlerkorrekturstufe bei den höchstwertigen Bits Zeit gespart wird.
Ein weiterer Ansatz ist die Durchführung sukzessiver Grob- und Fein-Analog-Digital-Wandlungen. Konventionell, wie z. B. im US-Patent 5,014,055, werden die gleichen Spannungsreferenzen in den Grob- und Feinwandlungseinrichtungen dieser benutzt.

Zusammenfassung der Erfindung

In einem allgemeinen Aspekt bezieht sich die Erfindung auf die Durchführung einer Grobwandlung eines Analogsignals in eine digitale Grobdarstellung mit Hilfe eines ersten Analog- Digital-Wandlers, die Übertragung der groben Darstellung zu einem zweiten Wandler und die Durchführung einer Analog- Digital-Feinwandlung des Signals unter Verwendung der Grobdarstellung als Ausgangswert für eine Digitalfeindarstellung. Die Feinwandlung kann einen redundanten Teil beinhalten, der zum Korrigieren einer Fehlübereinstimmung zwischen Grob- und Feinwandlungen verwendet werden kann, und diese Korrektur kann gemäß einer kombinatorischen Transferfunktion ablaufen. Die Feinwandlung kann das Umschalten von einer Grobreferenz auf eine Feinreferenz nach der Übertragung der Grobdarstellung beinhalten. Die Feinwandlung kann auch das Vergleichen eines Ladungsbetrags in einem Abtastkondensator nach dem Durchführen der Grobwandlung beinhalten.
In einem weiteren allgemeinen Aspekt beinhaltet die Erfindung das Umwandeln eines Analogsignals in eine Digitaldarstellung mit einem ersten Auflösungsgrad, Abgleichen einer Bandbreite der Wandlerschaltung und dann Fortfahren mit der Wandlung des Analogsignals in einen zweiten höheren Auflösungsgrad. Das Abgleichen kann den Abgleich einer Bandbreite einer Vergleichsschaltung beinhalten.
In einem weiteren allgemeinen Aspekt beinhaltet die Erfindung die Bewertung des in einem zweiten Abtastkondensator gespeicherten Ladungsbetrags während der Erfassung eines Analogsignals mit einem ersten Abtastkondensator. Das Bewerten des Ladungsbetrags im ersten Kondensator kann ein teilweise von einer ersten Komparatoreingangsstufe durchgeführtes Vergleichen beinhalten, das Bewerten des Ladungsbetrags im zweiten Kondensator kann ein teilweise von einer zweiten Komparatoreingangsstufe durchgeführtes Vergleichen beinhalten. Die Analog-Digital-Wandlungsschaltungsanordnung kann zwischen den Abtastkondensatoren multiplexiert sein.
Eine erfindungsgemäß ausgelegte Schaltungsanordnung ist insofern vorteilhaft, als sie es erlaubt, daß Ladungsumverteilungs-A/D-Wandler schneller, genauer oder beides arbeiten. Die Verwendung eines Grobwandlungsergebnisses von einem Wandler, der aus relativ kleinen Kondensatoren besteht, als Ausgangspunkt für eine Feinwandlung, die mit einem aus größeren Kondensatoren bestehenden Wandler durchgeführt wird, ermöglicht das Gruppieren der Übergangseffekte des Schaltens der größeren Kondensatoren in einen einzelnen Ladungstransport anstatt mehrere Ladungstransporte. Die Referenz muß sich also nur von einem einzelnen Ladungstransport erholen, was ihr viel schneller gelingt als bei mehreren Ladungstransporten möglich wäre.
Durch Umschalten zwischen zwei Referenzglättungskondensatoren nach dem einen Transport kann ein Grobreferenzkondensator die Übergangseffekte von diesem Transport absorbieren, ohne in einem Feinreferenzkondensator gespeicherte Ladung zu beeinflussen. Die ungestörte Feinreferenz steht daher sofort für Prüfungen der übrigen Bits in der Feinwandlung zur Verfügung, und das kann schnellere und präzisere Wandlungen zulassen. Alternativ können Wandler, die eine erfindungsgemäße Schaltungsanordnung einsetzen, in der Lage sein, unter Verwendung von kleineren, weniger kostspieligen Kondensatoren mit externer Referenz gegenüber Wandlern vom Stand der Technik gleichwertige Genauigkeit und Leistung zu erzielen.
Die Verwendung eines Grobwandlungsergebnisses von einem Wandler bestehend aus relativ kleinen Kondensatoren als Ausgangspunkt für eine mit einem Wandler bestehend aus größeren Kondensatoren durchgeführte Feinwandlung kann auch die Größe der während der Feinwandlung getesteten Spannungsunterschiede reduzieren. Dies kann die Hysterese in der Eingangsstufe des Komparators in einem Feinwandler reduzieren und dadurch die Genauigkeit des Wandlers verbessern.
Abgleichen der Bandbreite des Komparators halbwegs durch eine Wandlung, um seine Bandbreite zu verringern und dadurch seinen Rauschabstand zu vergrößern, kann weitere Leistungsverbesserungen bewirken, da es zulässt, das am Prüfen der Kondensatoren des niedrigstwertigen Bits beteiligte kleine Signale genauer gemessen werden können. Außerdem kann das Anlegen einer überlappenden Architektur am Eingang des Wandlers den Durchsatz durch Überlappen von Abtast- und Prüfdauern aufeinanderfolgender Wandlungen verbessern.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein vereinfachtes Blockdiagramm einer integrierten Analog-Digital-Wandlerschaltung mit erfindungsgemäßer Wandlungsschaltkreistechnik.
Fig. 2 ist ein schematischer Stromlaufplan der Ladungsausgleichwandlungsschaltanordnung der Analog-Digital- Wandlerschaltung von Fig. 1, der ihre Beziehung zur Korrekturschaltung des Analog-Digital-Wandlers von Fig. 1 zeigt.
Fig. 3 ist ein schematischer Stromlaufplan der Referenzschaltung der Analog-Digital-Wandlerschaltung von Fig. 1.
Fig. 4 ist ein schematischer Stromlaufplan der Signalerfassungsschaltung der Analog-Digital-Wandlerschaltung von Fig. 1 zusammen mit schematischeren Darstellungen einiger der anderen Teile der Schaltung von Fig. 1, wobei diese Darstellungen abgebildet sind, um die Beziehung zwischen der Signalerfassungsschaltung und andere Teilen der Schaltung von Fig. 1 zu zeigen.
Fig. 5 ist eine Tabelle, die die Struktur und Funktionsweise der Korrekturschaltung der Analog-Digital- Wandlerschaltung von Fig. 1 definiert.
Fig. 6 ist ein schematischer Stromlaufplan des zweiten Komparators der Analog-Digital-Wandlerschaltung von Fig. 1.
Fig. 7 ist ein schematischer Impulsplan, der typische ungefähre zeitliche Verläufe von Signalen und Vorgängen des Analog-Digital-Wandlers von Fig. 1 zeigt, und
Fig. 8 ist ein schematischer Stromlaufplan von Teilen einer alternativen Ausgestaltung einer integrierten Analog- Digital-Wandlerschaltung, die erfindungsgemäße Wandlungsschalttechnik einsetzt.

Ausführliche Beschreibung

Bezug nehmend auf Fig. 1, beinhaltet ein Beispiel einer A/D-Wandler-IC 10, die erfindungsgemäße Wandlungsschalttechnik einsetzt, eine Referenzschaltung 12, eine analoge Erfassungs- und Ladungsumverteilungsschaltung 14 und eine digitale Steuer- und Schnittstellenschaltung 16. Die Referenzschaltung legt eine Referenzspannung an die analoge Ladungsverteilungsschaltung an, die sie im Wandlungsprozess als einen Standard verwendet. Die digitale Steuer- und Schnittstellenschaltung steuert den Betrieb des Wandlers und dient als eine Kommunikationsschnittstelle zu einem größeren digitalen System, das einen Mikroprozessor beinhalten kann (nicht gezeigt). Teile der A/D-Wandler-IC können im Einklang mit der Lehre der mitanhängigen Anmeldungen derselben Zessionarin mit dem Titel "LOW VOLTAGE CMOS COMPARATOR" (Niederspannungs-CMOS-Komparator), angemeldet am 29. April 1994 unter Seriennummer 08/235.557; "LOW VOLTAGE CMOS ANALOG- TO-DIGITAL CONVERTER" (Niederspannungs-CMOS-Analog-Digital- Wandler), angemeldet am 29. April 1994 unter Seriennummer 08/236.509, "CHARGE REDISTRIBUTION ANALOG-TO-DIGITAL CONVERTER WITH SYSTEM CALIBRATION (Analog-Digital- Ladungsumverteilungswandler mit Systemkalibrierung), angemeldet am 29. April 1994 unter Seriennummer 08/235.087, und "POWER-UP CALIBRATION OF CHARGE REDISTRIBUTION ANALOG-TO- DIGITAL CONVERTER" (Einschaltkalibrie rung von Analog-Digital- Ladungsumverteilungswandlern), angemeldet am 18. Januar 1995 unter Seriennummer 08/374,169, die durch Bezugnahme hierin einbezogen werden, gestaltet sein.
Die Referenzschaltung 12, Bezug nehmend auf Fig. 1 und 3, weist eine Spannungsreferenz 20 auf, wie z. B. eine chipintegrierte Buried-Zener-Referenz. Die Spannungsreferenz legt eine relativ präzise Spannung an einem Spannungsausgang an, der funktionsmäßig mit einem Referenzausgangspin 22 verbunden ist. Zum Verwenden dieser chipintegrierten Referenz als Standard für Wandlungen kann ein Jumper 26 einen Referenzeingangspin 24 an den Referenzausgangspin binden. Alternativ kann eine externe Referenz (nicht gezeigt) als ein Standard verwendet werden, indem sie mit dem Referenzeingangspin verbunden wird und der Referenzausgangspin unangeschlossen bleibt.
Der Referenzeingangspin 24 ist funktionsmäßig mit einem Eingang eines Grobreferenzfolgepuffers 32 und mit einem Eingang eines Feinreferenzfolgepuffers 34 verbunden. Ein Ausgang 31 des Grobpuffers ist funktionsmäßig mit einem Grob- Externreferenzglättungskondensatorpin 36 verbunden und mit einem Referenzeingang einer Grob-A/D-Wandlerschaltung 48. Ein Ausgang des Feinpuffers ist funktionsmäßig mit einem Fein- Externreferenzglättungskondensatorpin 38 verbunden. Der Entwickler des Systems, das die IC 10 einsetzt, stellt allgemein einen ersten externen Kondensator 40 (Nennkapazität 10 Mikrofarad) zwischen dem Pin des externen Grobkondensators und der Analogmasse 18 und einen zweiten externen Kondensator 42 (Nennkapazität 1 Mikrofarad) zwischen dem Pin des externen Feinkondensators und der Analogmasse bereit. Diese externen Kondensatoren sollten eine niedrige innere Induktivität haben und können Vielschichtkeramikkondensatoren sein.
Die Referenzschaltung 12 hat auch eine Referenzaufbereitungsschaltung 28, die eine Analog- Multiplexerschaltung ist, bei der ein Grobreferenzeingang funktionsmäßig mit dem Ausgang 31 des Grobpuffers verbunden ist und ein Feinreferenzeingang funktionsmäßig mit dem Ausgang des Feinpuffers 34 verbunden ist. Bei ihr ist ein Referenzausgang 30 funktionsmäßig mit einem Digital-Analog- Wandler (D/A-Wandler) 52 verbunden. Die Referenzaufbereitungsschaltung hat auch einen funktionsmäßig mit der Steuer- und Schnittstellenschaltungsanordnung 16 verbundenen Ansteuereingang 33. Sie spricht auf ein Ansteuersignal an diesem Ansteuereingang an, indem sie einen ihrer Referenzeingänge funktionsmäßig mit ihrem Ausgang verbindet.
Die Analogerfassungs- und Ladungsumverteilungsschaltung 14, Bezug nehmend auf Fig. 1, hat einen Eingangspuffer 44 mit einem nicht-invertierenden Eingang, der funktionsmäßig mit einem Analogeingangspin 54 verbunden ist. Ein Ausgang des Eingangspuffers ist über einen Bandbreitenbegrenzungskondensator 29 funktionsmäßig an Masse gelegt und ist auch funktionsmäßig mit dem. Eingang eines Zweikanal-Sample-and-Hold-Verstärkers (S/H-Verstärker) 46 verbunden. Ein erster Ausgang 51 des Zweikanal-S/H-Verstärkers ist funktionsmäßig mit dem Grob-A/D-Wandler 48 verbunden.
Der Grob-A/D-Wandler 48 kann ein A/D-Wandler mit sechs Bit plus Vorzeichen sein, der eine erste kapazitive Kettenschaltung 39 beinhaltet, die eine Matrix mit sieben Kondensatoren 300, 302, 304, 306, 308, 310, 312 hat. Bei jedem der sieben Kondensatoren ist eine Platte funktionsmäßig mit einem nicht-invertierenden Eingang eines ersten Komparators 49 verbunden und eine andere Platte ist funktionsmäßig mit einem gemeinsamen Pol von einem aus einem ersten Satz von sieben betreffenden einpoligen Halbleiter-Umschaltern S0-S6 verbunden. Ein erster "Kontakt" jedes dieser Schalter ist funktionsmäßig mit einer Analogmasse 18 verbunden, und ein zweiter ist funktionsmäßig mit dem Grobreferenzpufferausgang 31 verbunden. Die Schalter werden von betreffenden Ausgängen C0-C6 eines ersten Grob-Registers für sukzessive Approximation (SAR) 47 angesteuert. Ein Steuereingang des ersten SAR ist funktionsmäßig mit einem Ausgang des ersten Komparators verbunden.
Der Grob-A/D-Wandler 48 weist auch einen Grobabtastkondensator 43 auf, der mit einer ersten Platte funktionsmäßig mit dem ersten Ausgang 51 des Zweikanal-S/H- Verstärkers 46 verbunden ist und mit einer zweiten Platte funktionsmäßig mit dem nicht-invertierenden Eingang des ersten Komparators 49 verbunden ist. Ein erster Grob-Erdungsschalter 35 ist zwischen der ersten Platte des Grobabtastkondensators und Analogmasse funktionsmäßig zwischengeschaltet. Ein zweiter Grob-Erdungsschalter 37 ist funktionsmäßig zwischen der zweiten Platte des Grobabtastkondensators und Analogmasse zwischengeschaltet. Eine binäre gewichtete Kalibriermatrix ist funktionsmäßig mit dem Grobabtastkondensator parallel geschaltet, und diese Kalibriermatrix kann geschaltet werden, um die Kapazität des Grobabtastkondensators effektiv zu variieren. Ein verstellbarer Kalibrierungskondensator 45 ist funktionsmäßig mit dem nicht-invertierenden Eingang des ersten Komparators verbunden.
Der Zweikanal-S/H-Verstärker 46 hat auch einen zweiten Ausgang 53, der funktionsmäßig mit dem D/A-Wandler 52 verbunden ist. Der D/A-Wandler ist ein selbstkalibrierender Schalter-Kondensator-D/A-Wandler (z. B. 18 Bit plus Vorzeichen). Er beinhaltet eine zweite geschaltete kapazitative Kettenschaltung 106, die eine zweite Reihe von sieben Kondensatoren 314, 316, 318, 320, 322, 324, 326 hat, die viel größer sind als die im Grob-A/D-Wandler (z. B. der MSB-Kondensator des Grob-A/D-Wandlers [sic...*1] kann gleich 1,6 Picofarad sein, wenn der des D/A-Wandlers 50 Picofarad beträgt). Diese sieben Kondensatoren beinhalten den Vorzeichenkondensator und die sechs Höchstwertbit- Kondensatoren des D/A-Wandlers. Sie sind unter Kontrolle eines zweiten Satzes von Schaltern, die von betreffenden Ausgängen B18-B12u eines Parallellastregisters 112 angesteuert werden, zwischen dem zweiten Ausgang des Zweikanal-S/H-Verstärkers und entweder dem Ausgang 30 der Referenzaufbereitungsschaltung 28 oder Analogmasse 18 funktionsmäßig zwischengeschaltet. Das Parallellastregister hat die gleiche Anzahl von Bits wie das Grob-SAR 47, und es hat über Bus 70 funktionsmäßig mit parallelen Wandlungsergebnisausgängen des Grob-SAR verbundene parallele Lasteingänge.
Der D/A-Wandler 52 hat auch eine dritte geschaltete kapazitive Kettenschaltung 108, bei der eine dritte Reihe von acht Kondensatoren 328, 330, 332, 334, 336, 338, 340, 342 unter der Kontrolle eines dritten Satzes von Schaltern, die von betreffenden Ausgängen B1-B5u eines zweiten SAR 114 angesteuert werden, funktionsmäßig zwischen dem zweiten Ausgang 53 des Zweikanal-S/H-Verstärkers 46 und entweder Ausgang 30 der Referenzaufbereitungsschaltung 28 oder Analogmasse 18 zwischengeschaltet ist. Der D/A-Wandler beinhaltet ferner eine vierte geschaltete kapazitive Kettenschaltung 110 mit einer zwischen dem ersten Ausgang 53 des Zweikanal-S/H-Verstärkers und entweder dem Ausgang der Referenzaufbereitungsschaltung oder Analogmasse funktionsmäßig zwischengeschalteten vierten Reihe von sieben Kondensatoren 344, 346, 348, 350, 352, 354, 355 unter der Kontrolle eines vierten Satzes von Schalter, die von betreffenden Ausgängen B5 -B0 und B0' eines dritten SAR 116 angesteuert werden. Die dritte kapazitive Kettenschaltung beinhaltet Mittelwertbit- Kondensatoren, und die vierte kapazitive Kettenschaltung beinhaltet Niedrigstwertbit-Kondensatoren sowie einen zusätzlichen Leer-LSB-Kondensator 355 zur Verwendung bei der Kalibrierung des D/A-Wandlers. Das zweite und das dritte SAR haben funktionsmäßig mit einem Ausgang eines zweiten Komparators 50 verbundene Steuereingänge.
Beim Zweikanal-S/H-Verstärker 46, Bezug nehmend auf Fig. 4 und 6, ist auch ein dritter Ausgang 57 funktionsmäßig mit einem nicht-invertierenden Eingang einer ersten Kanaleingangsstufe 136 des zweiten Komparators 50 verbunden und ein vierter Ausgang 59 ist funktionsmäßig mit einem nicht-invertierenden Eingang einer zweiten Kanaleingangsstufe 138 des zweiten Komparators verbunden. Ein invertierender Eingang des ersten Komparators 49 und invertierende Eingänge der ersten und zweiten Eingangsstufen sind durch betreffende Leernetzwerke 61 bzw. 63 und 65 funktionsmäßig mit Analogmasse verbunden.
Die Leernetzwerke 61, 63 und 65 beinhalten jeweils einen Kondensator, der eine Kapazität hat, die passend zur Gesamtkapazität an seinem betreffenden nicht-invertierenden Ausgang ausgewählt wurde. Parallel zu jedem Kondensator befindet sich ein Schalter passend zum Gesamtschaltwiderstand und -offset an seinem betreffenden nicht-invertierenden Eingang. Die Leernetzwerke sorgen für etwas Korrektur erster Ordnung für Schalteroffset, Schaltervaiderstand und Kondensatorleckverlust im D/A-Wandler 52 und A/D-Wandler 48. Der D/A-Wandler erfordert typischenfalls ein größeres Leernetzwerk als der kleinere Grob-A/D-Wandler, und dieses größere Leernetzwerk nimmt in der integrierten Schaltung mehr Platz ein. Aus diesem Grund sind die Schalter in den Leernetzwerken 63, 65 für den D/A-Wandler in einer Ausgestaltung auf ein Drittel der Größe untersetzt, die sie für eine optimale Abstimmung haben sollten, um den von ihnen in der IC eingenommenen Platz zu reduzieren. Das Leernetzwerk 61 für den Grob-A/D-Wandler 48 ist in dieser Ausgestaltung nicht untersetzt.
Der Zweikanal-S/H-Verstärker 46, Bezug nehmend auf Fig. 4, ist mit seinem Eingang über einen ersten Kanaleingangsschalter 118 funktionsmäßig mit einem Eingang eines ersten Kanalfolgepuffers 120 und über einen zweiten Kanaleingangsschalter 119 mit einem Eingang eines zweiten Kanalfolgepuffers 121 verbunden. Jeder der Kanaleingangsschalter kann den Eingang seines betreffenden Folgepuffers jeweils funktionsmäßig entweder an Masse oder an den Eingang des Zweikanal-S/H-Verstärkers legen. Ein Ausgang des ersten Folgepuffers ist über einen ersten Rückkopplungs- Multiplexierschalter 122 funktionsmäßig mit einem Rückkopplungsknoten 117 verbunden, und ein Ausgang des zweiten Folgepuffers 121 ist über einen zweiten Rückkopplungs- Multiplexierschalter 123 funktionsmäßig mit dem Rückkopplungsknoten verbunden. Der Rückkopplungsknoten bildet einen Ausgang des Zweikanalverstärkers und ist funktionsmäßig mit einem invertierenden Eingang des Eingangspuffers 44 verbunden.
Zwischen dem Rückkopplungsknoten 117 und dem invertierenden Eingang des Eingangspuffers kann ein Offsetaufhebungswiderstand 132 funktionsmäßig zwischengeschaltet werden, je nach der Eingangskonfiguration der A/D-Wandler-IC 10. In einer nicht-differentiellen Konfiguration kann der nicht-invertierende Eingang des Eingangspuffers 44 funktionsmäßig mit dem Analogeingangspin 54 verbunden werden. In diesem Fall wird zwischen dem Rückkopplungsknoten und dem invertierenden Eingang des Folgeverstärkers wenig oder kein Widerstand benötigt.
Alternativ kann ein differentieller Ansatz angewendet werden, bei dem zwischen einem ersten Eingangspin 71 und einem zweiten Eingangspin 73 ein Spannungsteiler gebildet wird. Der Teiler beinhaltet einen ersten Tellerwiderstand 67 (z. B. 1,5 kOhm)[sic...*2] und einen zweiten Teilerwiderstand 69 (z. B. 1,5 kOhm) und hat einen funktionsmäßig mit dem nicht- invertierenden Eingang des Eingangspuffers 44 verbundenen Ausgang. In diesem alternativen Ansatz sollte der Offsetaufhebungswiderstand 132 einen Wert gleich dem Widerstand der Parallelkombination des ersten und des zweiten Teilerwiderstands (z. B. 750 Ohm) haben. Durch Implementieren der IC mit einem erweiterten BICMOS-Prozess (z. B. 2 Mikrometer) können die Teilerwiderstände, der Offsetaufhebungswiderstand und die Eingangs- und Referenzpuffer 44, 32, 34 chipintegriert bereitgestellt werden.
Für Kalibrierungszwecke kann ein erster Kalibrierungsschalter 79 zwischen [sic...*3] dem Analogeingangspin 54 (oder Pins 71, 73) zwischengeschaltet werden, wobei der Schalter die funktionsmäßige Verbindung zwischen dem Analogeingangsstift und dem Eingangspuffer unterbrechen kann. Der nicht-invertierende Eingang des Eingangspuffers 44 kann dann über einen Referenzspannungskalibrierungsschalter 75 funktionsmäßig mit dem Referenzausgang 30 der Referenzaufbereitungsschaltung 28 oder über einen Massekalibrierungsschalter 77 mit Analogmasse 18 verbunden werden.
Der Ausgang des ersten Folgepuffers 120 ist auch über einen ersten Bandbreitenbegrenzungswiderstand 113 funktionsmäßig mit einem Eingang eines ersten Grob-A/D- Wandler-Eingangsmultiplexierschalters 124 verbunden. Der Ausgang des zweiten Folgepuffers 121 ist auch über einen zweiten Bandbreitenbegrenzungswiderstand 115 funktionsmäßig mit einem Eingang eines zweiten Grob-A/D-Wandler- Eingangsmultiplexierschalters 125 verbunden. Ausgänge des ersten und des zweiten Grob-A/D-Wandler- Eingangsmultiplexierschalters sind funktionsmäßig mit dem ersten Ausgang 51 des Zweikanal-S/H-Verstärkers 46 verbunden.
Eine erste Platte eines ersten Kanalabtastkondensators 130 ist funktionsmäßig mit einem Knoten zwischen dem ersten Bandbreitenbegrenzungswiderstand 113 und dem ersten Grob-A/D- Wandler-Eingangsmultiplexierschalter 124 verbunden. Eine erste Platte eines zweiten Kanalabtastkondensators 131 ist funktionsmäßig mit einem Knoten zwischen dem zweiten Bandbreitenbegrenzungswiderstand 115 und dem zweiten Grob-A/D- Wandler-Eingangsmultiplexierschalter 125 verbunden. Eine zweite Platte des ersten Abtastkondensators ist funktionsmäßig mit dem dritten Ausgang 57 des Zweikanal-S/H-Verstärkers 46 verbunden, und eine zweite Platte des zweiten Abtastkondensators ist funktionsmäßig mit dem vierten Ausgang 59 des Zweikanal-S/H-Verstärkers verbunden. Betreffende Kalibrieranordnungen sind mit dem ersten bzw. dem zweiten Abtastkondensator assoziiert, so daß die effektiven Kapazitätswerte der Abtastkondensatoren während der Kalibrierung abgeglichen werden können. Der erste und der zweite Abtastkondensator sind "eng" in den D/A-Wandler 52 "integriert", so daß sie während des Betriebs gut abgestimmt bleiben.
Ein erster Kanal-Eins-Erdungsschalter 126 kann die erste Platte des ersten Abtastkondensators 130 funktionsmäßig an Analogmasse 18 legen. Ein zweiter Kanal-Eins-Erdungsschalter 128 kann die zweite Platte des ersten Abtastkondensators 130 funktionsmäßig an Analogmasse legen. Ein erster Kanal-Zwei- Erdungsschalter 127 kann die erste Platte des zweiten Abtastkondensators 131 funktionsmäßig an Analogmasse legen. Ein zweiter Kanal-Zwei-Erdungsschalter 129 kann die zweite Platte des zweiten Abtastkondensators an Analogmasse legen. Ein erster Kanaloffset-Kalibrierkondensator 132 ist mit seiner ersten Platte funktionsmäßig mit dem dritten Ausgang 57 des Zweikanal-S/H-Verstärkers 46 verbunden. Ein zweiter Kanaloffset-Kalibrierungskondensator 133 ist mit seiner ersten Platte funktionsmäßig mit dem vierten Ausgang 59 des Zweikanal-S/H-Verstärkers verbunden. Jeder dieser Offset- Kalibrierungskondensatoren repräsentiert eine fast binäre gewichtete Matrix von Kondensatoren, deren zweite Platten während eines Kalibriervorgangs funktionsmäßig entweder an Masse oder an die Referenzspannung gelegt werden können. Die Folge der Nennwerte dieser Kalibrierungskondensatoren ist etwas weniger als eine Binärfolge, um etwas Überlappung in den Matrizen zu lassen und dadurch einen Fehlergrad in den Kondensatoren zu berücksichtigen. Es ist zu beachten, daß die MSB-Kondensatoren dieser Matrizen während der Wandlung funktionsmäßig an die Referenzspannung gelegt sind, um einen bipolaren Kalibrationsbereich zu erzielen.
Ein erster Kanal-D/A-Wandler-Multiplexierschalter 134 kann die zweite Platte des ersten Abtastkondensators 130 funktionsmäßig mit dem zweiten Ausgang 53 des Zweikanal-S/H- Verstärkers 46 verbinden. Ein zweiter D/A-Wandler- Multiplexierschalter 135 kann die zweite Platte des zweiten Abtastkondensators 131 funktionsmäßig mit dem zweiten Ausgang des Zweikanal-S/H-Verstärkers verbinden. Ein Rücksetzerdungsschalter 81 kann den zweiten Ausgang des Zweikanalverstärkers funktionsmäßig an Analogmasse 18 legen.
Wie in dem den D/A-Wandler 52 in Fig. 4 bezeichnenden Symbol dargestellt, kann zwischen zwei aneinandergrenzenden Kondensatoren im D/A-Wandler (z. B. b7 und b6) eine Untersetzungsverstärkerschaltung 169 bereitgestellt werden. Durch Bereitstellen dieses Untersetzungsverstärkers können die Kondensatoren, die sich in geringerwertigen Positionen als der Untersetzungsverstärker befinden, größer gemacht werden, als sie normalerweise sein müßten, wenn die Matrix rein binär wäre. Diese Kondensatoren können deshalb präziser gemacht werden.
Der Untersetzungsverstärker 169 beinhaltet einen Operationsverstärker 159 mit einem nicht-invertierenden Eingang, der funktionsmäßig mit der gemeinsamen Platte der Kondensatoren (b6-b0 und b0') verbunden ist, die sich an einer geringerwertigen Position als er befinden. Ein invertierender Eingang des Operationsverstärkers ist funktionsmäßig an Analogmasse 18 gelegt, und ein Ausgang des Operationsverstärkers ist über einen Ausgangskondensator 161 funktionsmäßig mit den Kondensatoren b18-b7 verbunden, die sich in einer höherwertigen Position als er befinden. Eine parallele Kombination eines Rückkopplungskondensators 163 und eines Rücksetzschalters 165 verbindet den Eingang des Operationsverstärkers funktionsmäßig mit seinem Ausgang.
Der Wert des Ausgangskondensators 161 ist gleich dem des Kondensators b7, der in bezug auf den Untersetzungsverstärker 159 der nächsthöherwertige ist. Der Wert des Rückkopplungskondensators 163 kann der Gesamtkapazität der Kondensatoren (b6-b0 und 0') gleichen, die sich in geringerwertigen Positionen als der Untersetzungskondensator befinden. Um den Ausgangsbereich des Untersetzungsverstärkers zu reduzieren, werden die Rückkopplungs- und Ausgangskondensatoren aber viermal so groß gemacht. Außerdem kann der Rückkopplungskondensator zu Kalibrierungszwecken etwas kleiner gemacht werden, um die Verstärkung des Untersetzungsverstärkers (z. B. auf 106% des Untersetzungsfaktors) zu erhöhen. Dass läßt das Kalibrieren von Kondensatoren in höherwertigen Positionen b188-b7 gegenüber Kondensatoren in geringerwertigen Positionen (b6-b0 und b0') zu, indem zu denen in höherwertigen Positionen ein variabler Kapazitätsbetrag hinzugefügt wird, während es auch das optimale Layout der Kondensatoren auf beiden Seiten des Untersetzungsverstärkers zuläßt. Die Linearität des Grob-A/D- Wandlers 48 braucht eventuell überhaupt nicht kalibriert zu werden, weil sein Ausgang, wie unten besprochen, korrigiert wird.
Die digitale Steuer- und Schnittstellenschaltung 16, Bezug nehmend auf Fig. 1, beinhaltet eine Taktgeberschaltung 56, die einen funktionsmäßig mit einem Takteingangspin 58 verbundenen TTL-kompatiblen Eingang hat. Ihr Ausgang ist funktionsmäßig mit einer SAR- und Steuerschaltung 60, einem Kalibrationscontroller 68 und anderen Teilen der IC, bei denen ein Taktsignal benötigt wird, verbunden. Die SAR- und Steuerschaltung beinhaltet das Parallellastregister 112, das zweite SAR 114, das dritte SAR 116 und Steuerlogik. Sie hat einen funktionsmäßig mit dem Ausgang des zweiten Komparators 50 verbundenen Eingang und einen funktionsmäßig mit dem Digitalbus 70 verbundenen bidirektionalen Port 62. Die Taktgeberschaltung hat auch einen internen Oszillator, der aktiviert ist, wenn der Takteingangspin an Masse gebunden ist.
Der Kalibrationscontroller 68 hat einen funktionsmäßig mit dem Ausgang des ersten Komparators 50 verbundenen ersten Eingang und einen funktionsmäßig mit dem Ausgang des zweiten Komparators 50 verbundenen zweiten Eingang. Außerdem hat er einen bidirektionalen Port, der funktionsmäßig mit einem ersten bidirektionalen Port eines Steuerregisters 72 verbunden ist. Der Kalibrationscontroller steuert die Kalibrierung von Offset, Verstärkung und Linearität der IC, einschließlich Grob-A/D-Wandler 48 und D/A-Wandler 52. Die mitanhängigen Anmeldungen, auf die oben Bezug genommen wird, beinhalten zwar etwas ausführlichere Informationen über A/D- Wandlerkalibrierung, die Grundsätze der Erfindung könnten aber auch auf eine IC angewendet werden, die überhaupt keine Kalibrierungsschalttechnik hat.
Das Steuerregister 72 hat ferner einen zweiten, funktionsmäßig mit der SAR- und Steuerschaltung 60 verbundenen Port und einen dritten, funktionsmäßig mit einer Steuerlogikschaltung 74 verbundenen Port. Die Steuerschaltung ist funktionsmäßig mit einem Belegtetatuspin 76, der den Wandlerstatus anzeigt, und einem Wandlungsstarteingangspin 78 verbunden, der den aktuell angesteuerten Kanal des Zweikanal- S/H-Verstärkers 46 in Halte-Modus setzt und eine Umwandlung startet, wenn die IC 10 für Asynchronbetrieb konfiguriert ist. Die Steuerschaltung ist auch funktionsmäßig mit einem Bipolar-/Unipolar-Ansteuereingang 80 verbunden, der entweder einen bipolaren Eingangsbereich (plus oder minus der Referenzspannung) oder einen unipolaren Bereich (von Analogmasse zur Referenzspannung) ansteuert.
Die Steuerschaltung ist ferner funktionsmäßig mit einem Ruheeingang 84, der alle internen Schaltkreise, einschließlich der internen Spannungsreferenz, abschalten kann, einem Kalibrierungseingang 82, der die ganze interne Logik rücksetzt und eine Kalibrierung einleitet, und einem Zweifunktions- Mode/Sync-Eingang 86 verbunden. Dieser Zweifunktionseingang bestimmt, welcher Kalibriermodus zu verwenden ist, wenn das Bauelement in Kalibriermodus ist. Wenn das Bauelement im Normalbetrieb ist, bestimmt er, ob die Wandlung synchron oder asynchron ist. Im Synchronbetrieb wandelt die IC das Eingangssignal kontinuierlich synchron mit dem Takt von der Taktgeberschaltung 56 um. Im Asynchronbetrieb wandelt die IC den Analogeingang in Reaktion auf das Anlegen eines Wandlungsstartsignals auf der Wandlungsstartleitung 78 um.
Eine Parallelschnittstelle 88 ist über eine Korrekturlogikschaltung 66 funktionsmäßig mit dem Bus 70 verbunden. Die Parallelschnittstelle ist funktionsmäßig mit einer Chipansteuerleitung 94, einer Leseleitung 96 und einer Schreibleitung 98 verbunden, die das Auslesen aus der IC und das Schreiben in die IC von 19 bidirektionalen Busleitungen 90 -91 steuern. Die Bedeutung und Funktionsweise dieser Leitungen ist für den Fachmann offensichtlich.
Die Parallelschnittstelle 88 ist auch funktionsmäßig mit einer Adreßeingangsleitung 92 verbunden. Dieser Steuereingang bestimmt, ob ein während einer Leseoperation auf dem Bus plaziertes Wort ein Wandlungsergebnis des A/D-Wandlers ist oder der Inhalt des Steuerregisters 72. Beim Schreiben in die IC 10 bestimmt der Adreßeingang, ob das Steuerregister oder der Kalibrationsdatenspeicher im Kalibrationscontroller 68 die Zieladresse ist.
Das Steuerregister 72, die Steuerschaltung 74 und die parallele Schnittstelle 88 steuern den Betrieb der A/D- Wandler-IC 10 und lasssen sie mit externer Schalttechnik kommunizieren. Diese Steuer- und Schnittstellenschaltungen können mit konventionellen Methoden für das Design sequentieller Digitallogik gemäß der in dieser Anmeldung beschriebenen erwünschten Betriebscharakteristik auf einem Chip implementiert werden. Eine solche Designaufgabe liegt gut innerhalb der Fähigkeiten eines Fachmanns und wird nicht weiter besprochen, um nicht von der Lehre der Erfindung dieser Anmeldung abzulenken.
Die Parallelschnittstelle 88 ist ferner über einen 19- Bit-Dateneingang (d18-d0) funktionsmäßig mit Ausgängen der Korrekturschaltung 66 verbunden. Eingänge der Korrekturschaltung sind funktionsmäßig mit parallelen Ausgängen des Parallellastregisters 112 (b18-b12u), des zweiten Registers für sukzessive Approximation 114 (b12-b5u) und des dritten Registers für sukzessive Approximation 116 (b5 -b0) verbunden. Die Korrekturschaltung ist eine Kombinationslogikschaltung, die zwischen ihren Eingängen und Ausgängen Addier- und Subtrahierschalttechnik beinhaltet. Das Design dieses Schaltnetzes ist gemäß Fig. 5 und kann von einem Fachmann gemäß dieser Figur und der folgenden Beschreibung leicht implementiert werden.
Fig. 5 zeigt, welche der Eingangssignale b18-b0 addiert werden müssen und ob eine binäre "1" subtrahiert werden muß, um jeden der Ausgänge d18-d0 der Korrekturschaltung einzeln zu erzeugen. Im besonderen beinhaltet die Korrekturschaltung eine Subtrahierschaltung zum Subtrahieren einer binären Eins von b18. Diese Subtraktion korrigiert den Wandlerausgang für bipolaren Betrieb, wenn die IC 10 im bipolaren Modus ist. Bits b17-b13 passieren die Korrekturschaltung, sie werden lediglich von Überträgen und Borgüberträgen von angrenzenden Bitpositionen beeinflußt. Eine Additierschaltung addiert die Werte von b12u mit b12, um den Ausgang auf der d12-Leitung zu erhalten, und eine weitere Subtrahierschaltung subtrahiert eine, binäre Eins von der b11-Leitung. Bits b10-b6 werden durch die Schaltung passiert, sie werden lediglich von Überträgen und Borgüberträgen beeinflußt. Eine weitere Additierschaltung addiert die Werte von Bits b5u und b5, um den d5-Ausgang zu erhalten. Eine weitere Subtrahierschaltung subtrahiert eine binäre Eins vom b4-Signal, um das d4- Ausgangssignal zu erhalten. Die Bits b3 - b0 schließlich werden nur von Borgüberträgen beeinflußt.
Der zweite Komparator 50, Bezug nehmend auf Fig. 6, beinhaltet die erste Kanaleingangsstufe 136, die zweite Kanaleingangsstufe 138 und eine Multiplexierstufe 140. Die Multiplexierstufe hat einen funktionsmäßig mit einem Ausgang der ersten Eingangsstufe verbundenen ersten Eingang und einen funktionsmäßig mit einem Ausgang der zweiten Eingangsstufe verbundenen zweiten Eingang. Ein Ausgang der Multiplexierstufe ist funktionsmäßig mit einem Eingang einer zweiten Verstärkungsstufe 142 verbunden, und ein Ausgang der zweiten Verstärkungsstufe ist funktionsmäßig mit einem Eingang einer dritten Verstärkungsstufe 144 verbunden. Ein Ausgang dieser dritten Verstärkungsstufe ist funktionsmäßig mit einem Eingang einer Latching-Ausgangsstufe 146 verbunden. Jede dieser Stufen hat einen voll differentiellen Signalweg.
Die erste Eingangsstufe 136 beinhaltet einen ersten Verstärker 148, bei dem ein Paar Eingangsleitungen einen Differentialeingang für diese Stufe bilden. Eine nicht- invertierende der Eingangsleitungen der ersten Stufe 136 erhält den dritten Ausgang 57 des Zweikanal-S/H-Verstärkers 46. Der erste Verstärker hat auch ein Paar Ausgangsleitungen, die einen Differentialausgang für die Stufe bilden. Ein erstes Rücksetzbauelement 150 kann zwischen diesen Ausgangsleitungen bereitgestellt werden, um die Rücksetzzeit für den Komparator zu verringern, wie im Fach bekannt ist. An diesen Ausgangsleitungen sind auch ein erstes Paar Offset-Memory- Schalter 152 und ein erstes Paar Offset-Memory-Kondensatoren 154 bereitgestellt zum Speichern eines Ausgangsoffsetfehlers des Verstärkers in einer im Fach bekannten Weise.
Die zweite Eingangsstufe 138 beinhaltet einen zweiten Verstärker 158, bei dem ein Paar Eingangsleitungen einen Differentialeingang für diese Eingangsstufe bildet. Eine nicht-invertierende der Eingangsleitungen der zweiten Eingangsstufe 138 erhält das vierte Ausgangssignal 59 des Zweikanalverstärkers. Der zweite Verstärker hat ein Paar Ausgangsleitungen, die einen Differentialausgang für diese Stufe bilden. Zwischen diesen Ausgangsleitungen kann ein zweites Rücksetzbauelement 151 bereitgestellt werden zum Verringern der Rücksetzzeit für den Komparator, wie im Fach bekannt ist. An diesen Ausgängen sind auch ein erstes Paar Offset-Memory-Schalter 152 und ein zweites Paar Offset-Memory- Kondensatoren 164 bereitgestellt zum Speichern eines Ausgangsoffsetfehlers des zweiten Verstärkers auf eine im Fach bekannte Weise.
Die Multiplexierstufe 140 wirkt als ein analoger zweipoliger Umschalter, der entweder von einem ersten Kanalansteuereingang 168 und seinem Komplement 169 betätigt wird oder von einem zweiten Kanalansteuereingang 170 und seinem Komplement 171. Sie wählt zwischen dem Differentialausgang der ersten Kanaleingangsstufe 136 und dem Differentialausgang der zweiten Kanaleingangsstufe 138 und verbindet den Ausgang der ausgewählten Eingangsstufe funktionsmäßig mit einem Differentialeingang der zweiten Verstärkungsstufe 142. Die zweite Verstärkungsstufe 142 beinhaltet einen dritten Verstärker 178, der erste und zweite Eingangsleitungen hat, die den Differentialeingang zu der Stufe bilden. Ein drittes Rücksetzbauelement 180 ist funktionsmäßig zwischen zwei Ausgangsleitungen des Verstärkers zwischengeschaltet. Ein zweites Paar Offset-Memory-Schalter 182 und ein drittes Paar Offset-Memory-Kondensatoren 184 sind an diesen Ausgangsleitungen ebenfalls bereitgestellt. Der Differentialausgang des dritten Verstärkers bildet den Ausgang der zweiten Verstärkungsstufe und ist funktionsmäßig mit einem Differentialeingang der dritten Verstärkungsstufe 144 verbunden.
Die dritte Verstärkungsstufe beinhaltet einen vierten Verstärker 188, bei dem zwei Eingangsleitungen so konfiguriert sind, daß sie den Differentialeingang zur Stufe bilden. Der vierte Verstärker hat positive und negative Ausgangsleitungen, die von einem vierten Rücksetzbauelement 190 funktionsmäßig verbunden werden können und die einen Differentialausgang für die Stufe bilden. An diesen Ausgängen sind ein drittes Paar Offset-Memory-Schalter 192 und ein viertes Paar Offset-Memory- Schalter 194 bereitgestellt.
In der dritten Verstärkungsstufe 144 befindet sich auch Bandbreitenabgleichschalttechnik 200. Diese Bandbreitenabgleichschalttechnik beinhaltet ein erstes Paar paralleler Kondensatoren 202, 204, das über einen ersten Bandbreitenabgleichschalter 210 funktionsmäßig zwischen dem IC-Substrat und einer positiven Ausgangsleitung des vierten Verstärkers 188 zwischengeschaltet ist. Außerdem beinhaltet sie ein zweites Paar paralleler Kondensatoren 214, 216, das über einen zweiten Bandbreitenabgleichschalter 222 funktionsmäßig zwischen dem IC-Substrat und einem negativen Ausgang des vierten Verstärkers zwischengeschaltet ist. Der erste und der zweite Bandbreitenabgleichschalter 210, 222 sind mit ihren Gates funktionsmäßig an eine erste gemeinsame Steuerleitung 226 angeschlossen.
Diese identische Schalttechnik wird ein zweites Mal wiederholt. Im besonderen beinhaltet die Bandbreitenabgleichschalttechnik 200 ein drittes Paar paralleler Kondensatoren 206, 208, das über einen dritten Bandbreitenabgleichschalter 212 funktionsmäßig zwischen dem IC-Substrat und der positiven Ausgangsleitung des vierten Verstärkers 188 zwischengeschaltet ist. Sie beinhaltet auch ein viertes Paar Kondensatoren 218, 220, das über einen vierten Bandbreitenabgleichschalter 224 funktionsmäßig zwischen dem IC-Substrat und der negativen Ausgangsleitung des vierten Verstärkers zwischengeschaltet ist. Der dritte und der vierte Bandbreitenabgleichschalter 212, 224, sind mit ihren Gates funktionsmäßig an eine zweite gemeinsame Steuerleitung 228 angeschlossen.
Die Latching-Ausgangsstufe 146 beinhaltet einen Latching- Verstärker 230 mit funktionsmäßig mit den Ausgangsleitungen der dritten Verstärkungsstufe 144 verbundenen Eingangsleitungen. Sie hat auch Latching- Steuereingangsleitungen 234, 236, die ein Ausgangssignal auf einen eingeklinkten Datenausgang 232 schalten. Zu den Verstärkern im Komparator sind Ausschaltleitungen 160, 162 bereitgestellt und reagieren auf Signale am Ruhepin 84, wie im Fach bekannt.
Im Betrieb, unter Bezugnahme auf Fig. 1, 4 und 7, führt die IC 10 Wandlungen in zwei verschachtelten oder überlappenden Phasen 302, 304 durch. Während einer ersten Wandlungsphase 302 wird die Spannung am analogen Eingangspin 54 durch den ersten Kanaleingangsschalter 118 funktionsmäßig an den ersten Kanalfolgepuffer 120 gelegt und der Puffer lädt den ersten Kanalabtastkondensator 130. Während dieser ersten Phase legt der erste Rückkopplungsmultiplexierschalter 122 auch den Ausgang des ersten Kanalfolgepuffers funktionsmäßig an den nicht-invertierenden Eingang des Eingangspuffers 44, so daß die Spannung an der ersten Platte des ersten Kanalabtastkondensators getrieben wird, um mit der Analogeingangsspannung übereinzustimmen. Gleichzeitig führt die analoge Erfassungs- und Ladungsumverteilungsschaltung 14 eine Wandlung durch, indem sie die Ladung im zweiten Abtastkondensator 131 testet, der während einer vorherigen Phase 300 geladen wurde.
Zu Beginn der zweiten Wandlungsphase 304 tauschen die beiden Abtastkondensatoren 130, 131 ihre jeweilige Rolle. Anstelle des ersten 130 erfaßt der zweite Abtastkondensator 131 die Eingangsspannung, und die analoge Erfassungs- und Ladungsumverteilungsschaltung 14 beginnt eine zweite Wandlung durch Prüfen der Ladung im ersten Abtastkondensator 130 durchzuführen, der während der ersten Wandlungsphase 302 geladen wurde.
Diese verschachtelte Abtastung der Analogeingangsreferenz verbessert den Durchsatz des Wandlers, indem Abtast- und Wandlungsvorgänge für aufeinanderfolgende Wandlungen parallel durchgeführt werden. Unter Verwendung dieses Ansatzes verbringt die Wandlungsschalttechnik wenig oder keine Leerlaufzeit mit Warten bis zum Laden eines Abtastkondensators. Dieser Ansatz kann auch zulassen, daß der Abtastkondensator voller aufgeladen wird, ohne den Durchsatz zu beeinflussen, und das kann die Genauigkeit des Wandlers verbessern.
In Vorbereitung auf den Start einer Asynchronwandlung, Bezug nehmend auf Fig. 1-7, stellt die Steuerschaltung 74 einen L-H-Übergang 324 am zweiten Kanalansteuersignal 322 am zweiten Kanalansteuereingang 170 und einen H-L-Übergang (nicht abgebildet) an seinem Komplementansteuereingang 171 bereit. Dieser Übergang bewirkt, daß der Ausgang der zweiten Kanaleingangsstufe 138 funktionsmäßig mit dem Eingang der zweiten Verstärkungsstufe 142 verbunden wird. Derselbe H-L- Übergang 324 wird auch an den zweiten Kanal-D/A-Wandler- Multiplexierschalter 135 gelegt werden, der die erste Platte des zweiten Abtastkondensators 131 funktionsmäßig mit dem zweiten Ausgang 53 des Zweikanal-S/H-Verstärkers 46 verbindet. Nach diesem Übergang werden die Nullungs-, Rücksetz- und Offset-Memory-Schalter 81, 150, 151, 165, 180, 182, 190, 192 betätigt, um die IC auf eine Wandlung vorzubereiten. Diese lassen die Korrektur von DC-Offsets zu, wie im Fach allgemein bekannt ist.
Eine asynchrone Wandlung beginnt, wenn die Wandlungsstartleitung 78 eine Anstiegflanke 312 auf ihrem Eingangssignal 310 erhält. Die Steuerschaltung 74 reagiert auf diese Flanke 312, indem sie im Steuersignal 314, das den zweiten Kanal-Zwei-Erdungsschalter 129 ansteuert, einen H-L- Übergang 316 bereitstellt, wodurch dieser Schalter geöffnet wird. Dadurch wird die Ladung im zweiten Abtastkondensator 131 festgehalten. Nach einem kurzen Zeitintervall (z. B. 50 Nanosekunden) legt die Steuerschaltung 74 auf dem Steuersignal 326, das den zweiten Kanal-Eins-Erdungsschalter 128 ansteuert, einen L-H-Übergang 328 an. Das schließt diesen Schalter, wodurch die zweite Platte des ersten Abtastkondensators 130 an Masse gelegt wird, was bewirkt, daß die Ladung im Kondensator die Spannung am Analogeingang 54 zu erfassen beginnt.
An diesem Zeitpunkt sorgt die Steuerschaltung 74 auch für einen H-L-Übergang 332 im ausgewählten Signal 330 auf der Ansteuerleitung 33 der Referenzaufbereitungsschaltung 28. Dieser Übergang bewirkt, daß der Grob- Externreferenzglättungskondensatorpin 36 funktionsmäßig mit dem D/A-Wandler 52 verbunden wird. Der Grob-A/D-Wandler 48 beginnt eine Ladungsumverteilungswandlung niedriger Auflösung (z. B. 6 Bit plus Vorzeichen), gestützt auf die Ladung im zweiten (Grob-)Referenzkondensator 40 (Periode 306, Signale 334). Wenn diese erste Grobwandlungsperiode 306 endet, beginnt eine Feinwandlungsperiode 308.
Zu Beginn der Feinwandlungsperiode 308 gibt die Steuerschaltung 74 ein Steuersignal an das Parallellastregister 112 aus zum Speichern der Ergebnisse der Grobwandlung aus dem ersten Register für sukzessive Approximation 47. Die Steuerschaltung sorgt auch für einen L- H-Übergang 321 auf dem Steuersignal für den ersten Kanal-Zwei- Erdungsschalter 127. Dadurch wird die erste Platte des zweiten Abtastkondensators 131 an Masse gelegt, was den Ladungsumverteilungsspannungsteilerzustand zwischen dem Abtastkondensator und dem D/A-Wandler 52 einrichtet, der ermöglicht, daß die Feinwandlung stattfindet. Durch Verzögern dieses Übergangs bis an den Anfang der Feinwandlungsperiode wird die Komparatorhysterese verringert. Grund dafür ist, daß das Parallellastregister mit einem Code geladen wird, der korrekt oder zumindest fast korrekt ist, und die Spannung am nicht-invertierenden Eingang der zweiten Eingangsstufe 138 des zweiten Komparators 50 deshalb der Spannung am invertierenden Eingang allgemein viel näherkommt, als es der Fall wäre [sic...*4], wenn sie dem einzelnen Schalten der MSB- Kondensatoren ausgesetzt wäre. MOS- Komparatoreingangsbauelemente können sonst eine Schwellenspannungshysterese aufweisen, die die erforderliche Einschwingzeit verlängern oder die Auflösung verschlechtern kann.
Die Feinwandlung beginnt dann mit einem Test des höchstwertigen Bis b12 im zweiten Register für sukzessive Approximation 114 (Signale 336). Ungefähr auf halbem Weg durch diesen Test kippt (Flanke 338) die Steuerschaltung 74 das Signal 330 am Ansteuerungseingang 33 der Referenzaufbereitungsschaltung 28. Das bewirkt, daß die Referenzspannung für den D/A-Wandler vom Grob- Externreferenzglättungskondensatorpin 36 zum Fein- Externreferenzglättungskondensatorpin 38 umgeschaltet wird. Nachdem das höchstwertige Bit b12 im zweiten SAR 114 geprüft worden ist, werden die restlichen Bits b11-b5u im zweiten SAR 114 mit Hilfe von Ladung aus dem zweiten (Fein-)Referenzkondensator 42 geprüft.
Da die Bits der höchsten Ordnung im Parallellastregister 112 aus dem Grob-A/D-Wandler 48 vorausgeladen werden, müssen diese Bits nicht sukzessiv abgeglichen werden. Das bedeutet, daß die Höchstwertbitkondensatoren alle gleichzeitig geschaltet werden, wenn der digitale Wert aus dem Grob-A/D- Wandler übertragen wird, anstatt jeweils einzeln geschaltet zu werden. Für den resultierenden großen Störimpuls kann während der ersten Hälfte der Prüfung des ersten Bits b12 im zweiten SAR 114 hauptsächlich mit dem ersten. (Grob-)Kondensator 40 gesorgt werden. Halbwegs durch das Prüfen dieses Bits b12 hindurch verbindet die Referenzaufbereitungsschaltung 28 den zweiten Referenzkondensator 42 funktionsmäßig mit dem D/A- Wandler, so daß die übrigen Prüfungen mit dem zweiten (Fein-) Kondensator 130 als Referenzstromquelle durchgeführt werden können, während der erste Kondensator wieder aufgeladen wird. Derartiges Schalten der Referenzkondensatoren reduziert die Auswirkungen des Ladungstransports von der Referenzschaltung 12 zu den größeren Kondensatoren auf die Genauigkeit der IC 10. Das erste Bit b12 im zweiten Register für sukzessive Approximation 114 ist redundant und kompensiert die relativ geringere Genauigkeit des Grob-A/D-Wandlers 48, wie unten beschrieben.
Am Ende der Prüfung des niedrigstwertigen Bits b5u im zweiten SAR 114 legt die Steuerschaltung 74 einen L-H-Übergang 342 an das Steuereingangssignal 340 auf der ersten oder der zweiten gemeinsamen Steuerleitung 226, 228 der Bandbreitenabgleichschaltung 220 oder beiden an. Das bewirkt, daß die Bandbreite des zweiten Komparators abnimmt und sein Rauschabstand größer wird. Dann beginnt (Signal 344) das Prüfen des Höchstwertbits b5 des dritten SAR 116. Dieser Prüfung folgt das Prüfen der restlichen Nichtleerbits b4-b0 im dritten SAR 116. Diese Prüfungen dauern länger als die für die Höchstwertkondensatoren.
Weil die Bandbreite des zweiten Komparators 50 für die letzten Bits der Umwandlung verringert ist, ist sie weniger rauschempfindlich und daher präziser. Aus diesem Grund ist das Höchstwertbit b5 im dritten SAR 116 redundant und kompensiert das weniger präzise Ergebnis aus den mittelwertigen Bits im zweiten SAR 114, wie unten besprochen. Da in diesen abschließenden Prüfungen kleine Spannungsdifferenzen gemessen werden, ist die reduzierte Bandbreite des zweiten Komparators ausreichend. Die höhere Präzision des Komparators ist für die Prüfungen der letzten Bits vorteilhaft, da diese den Komparator zum Durchführen von Vergleichen kleiner Spannungen einsetzen, die oft störempfindlich sind.
Wenn die Bandbreite des Komparators abgeglichen werden soll, wird am ersten und/oder zweiten gemeinsamen Steuereingang 226, 228 der Bandbreitenabgleichschaltung 200 ein Hochpegelzustand angelegt. Die Betätigung der ersten Steuerleitung 226 steigert die Kapazität an den Ausgängen des vierten Verstärkers 188 durch funktionsmäßiges Zwischenschalten des ersten Kondensatorenpaares 202, 204 zwischen der positiven Ausgangsleitung des vierten Verstärkers und dem Substrat und durch funktionsmäßiges Zwischenschalten des zweiten Kondensatorenpaares 214, 216 zwischen dem Substrat und der negativen Ausgangsleitung des vierten Verstärkers. Die zweite Steuerleitung 228 wirkt ähnlich und kann den Ausgängen des Verstärkers weitere Kapazität verleihen. Durch Bereitstellen der Bandbreitenabgleichschaltung in zwei Teilen kann die Bandbreite auf vier verschiedene Pegel eingestellt werden. In einer Ausgestaltung sind diese Bits für den Benutzer nicht zugänglich, aber für den Designer, so daß der Designer nach der Fertigung der integrierten Schaltung empirisch bestimmen kann, welcher Bandbreitenabgleichgrad optimale Leistung zur Folge hat.
Am Ende der Feinwandlungsperiode 308 stellt die Steuerschaltung 74 wieder den höheren Bandbreitenpegel des zweiten Komparators 50 her, indem sie das an die gemeinsamen Steuerleitungen 226, 228 der Bandbreitenabgleichschaltung 200 angelegte Steuersignal wegnimmt (Flanke 346). Außerdem nimmt sie das Belegtsignal 348 an der Belegtleitung 76 weg (Flanke 350). Sie bewirkt ferner das Umschalten 354 der Kanäle, wie durch das MUX-Steuersignal 352 dargestellt. Das MUX- Steuersignal bewirkt das Kippen des ersten und des zweiten Eingangspufferschalters 118, 119, des ersten und des zweiten Rückkopplungsmultiplexierschalters 122, 123, des ersten und des zweiten Grob-A/D-Wandler-Multiplexierschalters 124, 125 und des ersten und des zweiten D/A-Wandler- Multiplexierschalters 134, 135. Das Ansteuereingangssignal 322 zum zweiten Kanalansteuereingang 170 und seinem Komplement 171 werden ebenfalls gekippt 356. Kurz danach werden der erste Kanalansteuereingang 168 und sein Komplement 169 gekippt, um zu bewirken, daß die Multiplexierstufe 140 den Ausgang der ersten Kanaleingangsstufe 136 ansteuert, damit sie mit dem Eingang der zweiten Verstärkungsstufe 142 verbunden wird. Wenn die diversen Schalter so gekippt wurden, ist die Schaltung jetzt bereit, mit der zweiten Wandlungsphase 304 zu beginnen, in der Kanal Eins abgetastet und geprüft wird und Kanal Zwei die Analogeingangsspannung erfaßt.
Wie die erste Wandlungsphase 302 beginnt auch die zweite Wandlungsphase 304 mit einer Anstiegflanke 358 des Wandlungsstartsignals 310 auf der Wandlungsstartleitung 78. Unmittelbar im Anschluß an diese Anstiegflanke treibt die Steuerschaltung 74 das Steuersignal 326, das den zweiten Kanal-Eins-Erdungsschalter 128 steuert, auf niedrig (Flanke 360). Kurz darauf wird der zweite Kanal-Zwei-Erdungsschalter 129 auf hoch getrieben (Flanke 364), das Steuersignnal 330 am Ansteuereingang 33 der Referenzaufbereitungsschaltung 28 wird auf niedrig getrieben (Flanke 366), das Belegtsignal 348 auf der Belegtleitung 76 wird auf niedrig getrieben (Flanke 368) und eine Grobwandlung des im ersten Abtastkondensator 128 gespeicherten Signals (Signal 370) beginnt. Die Grobwandlung verläuft größtenteils wie die erste Wandlungsphase 302.
Es wird beobachtet, daß die Länge der Prüfungen für die diversen Bits unterschiedlich ist. Die Grobprüfungen der Bits b18-b12u im ersten SAR 47 haben die kürzeste Dauer (z. B. 50 Nanosekunden), weil sie mit relativ kleinen Kondensatoren durchgeführt werden und weil die Prüfung des ersten Bits b12 des zweiten SAR 114 etwas Ungenauigkeit dieser Prüfungen korrigieren kann. Die längste Prüfung ist die des ersten Bits b12 im zweiten SAR 114 (z. B. 300 Nanosekunden), wodurch Zeit zum Beruhigen des großen Störimpulses vom Transport des Grobwandlungswertes zum D/A-Wandler 52 und zum Schalten der Referenzaufbereitungsschaltung 28 zugelassen wird. Die restlichen Bits b11-b5u im zweiten SAR 114 erfordern etwas weniger Zeit (z. B. 150 Nanosekunden). Die Bits b5-b0 im dritten SAR 116 dauern etwas länger als die im zweiten SAR (z. B. 200 Nanosekunden). Wegen der Korrektur am ersten Bit im dritten SAR müssen die Bits im zweiten SAR nicht so lange einschwingen wie die im dritten SAR (z. B. können die Bits im zweiten SAR in einer 18-Bit-Wandler-IC auf 14-Bit-Genauigkeit einschwingen)
Die Korrekturschaltung 66, Bezug nehmend auf Fig. 5, führt an den im Hochauflösungswandlungsvorgang erhaltenen 21 Bits (b18-b12u, b12-b5 und b5u-b0) arithmetische Operationen durch. Das Ergebnis dieser arithmetischen Operationen ist ein Zweierkomplementausgang von 18 Bit plus Vorzeichen, der von der Parallelschnittstelle 88 des Mikroprozessors bereitgestellt wird. Diese arithmetischen Operationen führen am Ausgang der Hochauflösungswandlung drei Abgleiche durch.
Der erste Abgleich ist die Subtraktion einer binären Eins vom Höchstwertbitergebnis. Diese Subtraktion versetzt das gesamte Wandlungsergebnis um ein MSB, was das Format des digitalen Ausgangswertes von einem ganzzahligen Wert ohne Vorzeichen in einen (bipolaren) ganzzahligen Wert mit Vorzeichen verändert. Diese Funktion der Korrekturschaltung kann vom bipolaren/unipolaren Steuereingang 80 der Steuerschaltung 74 abhängig gemacht werden, so daß das Teil entweder in einem bipolaren oder einem polaren Modus benutzt werden kann. Damit dieser Abgleich richtig funktioniert, wird der MSB-Kondensator während der Abtastung funktionsmäßig mit der Referenzspannung verbunden.
Der zweite Abgleich der Korrekturschaltung 66 dient zum Kompensieren der niedrigeren Präzision des Grob-A/D-Wandlers 48 relativ zu der des D/A-Wandlers 52. Erreicht wird das durch Addieren des Inhalts des niedrigstwertigen Bits b12u im Parallellastregister 112, das vom Grob-A/D-Wandler geprüft wird, mit dem Inhalt des (redundanten) höchstwertigen Bits b12 im zweiten SAR 114, das vom D/A-Wandler 52 präziser bestimmt wird, und Subtrahieren einer binären Eins von Bit B11. Damit dieser Abgleich richtig funktioniert, wird der Kondensator für das höchstwertige Bit b12 im zweiten SAR 114 während der Abtastung funktionsmäßig mit der Referenzspannung verbunden.
Der dritte Abgleich der Korrekturschaltung 66 dient zum Kompensieren der verbesserten Genauigkeit des zweiten Komparators 50 in seinem Modus geringerer Bandbreite. Erreicht wird dies durch Addieren des Inhalts des niedrigstwertigen Bits b5u im zweiten SAR, das mit dem zweiten Komparator 50 in seinem Modus größerer Bandbreite geprüft wird, mit dem Inhalt des (redundanten) höchstwertigen Bits b5 im dritten SAR 116, das mit dem zweiten Komparator in seinem Modus geringerer Bandbreite präziser geprüft wird, und Subtrahieren einer binären Eins von Bit b4. Damit dieser Abgleich richtig funktioniert, wird der Kondensator für das höchstwertige Bit b5 im dritten SAR 116 während der Abtastung funktionsmäßig mit der Referenzspannung verbunden.
Die diversen Kalibrierungsschaltungen in der A/D-Wandler- IC 10, Bezug nehmend auf Fig. 2, 4 und 6, werden während der Initialisierungskalibrationsroutinen unter der Kontrolle des Kalibrationscontrollers 68 abgeglichen. Durch Kalibrieren des Offsets und der Verstärkung des Grob-A/D-Wandlers 48 mit den gleichen Eingangsspannungen, die beim Kalibrieren des präziseren D/A-Wandlers 52 verwendet werden, stimmt der aus dem Register für sukzessive Approximation 47 übertragene Wert relativ gut mit dem Wert überein, den die zweite geschaltete kapazitive spätere [sic...*5] Schaltung 106 abgeleitet hätte.
Teile einer alternativen Ausgestaltung der Erfindung sind in Fig. 8 dargestellt. In dieser Ausgestaltung ist die Grob- A/D-Wandlerschalttechnik und ein Großteil der Erfassungsschalttechnik die gleiche wie die für die Ausgestaltung der Fig. 1-7 dargestellte. Die Ausgestaltung von Fig. 8 unterscheidet sich hauptsächlich dadurch, daß sie einen etwas anderen. D/A-Wandler 400 hat. Dieser D/A-Wandler hat zwischen einer ersten kapazitiven Kettenschaltung 402 und den restlichen Kondensatoren im D/A- Wandler einen zusätzlichen Verstärker 420. Die vom zusätzlichen Puffer bereitgestellte Verstärkung reduziert die Präzisionsbedingung für den Komparator 450, erfordert aber einen Verstärker höherer Qualität. Außerdem berücksichtigt sie die Verwendung eines Komparators mit einzelner Eingangsstufe anstatt eines mit multiplexierten Eingangsstufen.
Im besonderen beinhaltet der D/A-Wandler 400 eine erste kapazitive Kettenschaltung 402, die eine Matrix mit sieben Kondensatoren beinhaltet, die funktionsmäßig zwischen dem zweiten Ausgang des Zweikanal-S/H-Verstärkers 44 und entweder Ausgang 30 der Referenzaufbereitungsschaltung 28 oder Analogmasse zwischengeschaltet sind, unter der Kontrolle eines zweiten Satzes von Schaltern, die von betreffenden Ausgängen B18-B12u eines Parallellastregisters 112 angesteuert werden. Der zusätzliche Puffer 422 beinhaltet einen ersten Operationsverstärker 422 mit einem nicht-invertierenden Eingang, der funktionsmäßig mit dem zweiten Ausgang des Zweikanal-S/H-Verstärkers verbunden ist, und einen funktionsmäßig an Analogmasse gelegten invertierenden Eingang. Eine Parallelkombination eines Rückkopplungskondensators 424 und eines Nullungsschalters 426 ist zwischen dem nicht- invertierenden Eingang des Operationsverstärkers und einem Ausgang des Operationsverstärkers angeordnet. Der Rückkopplungskondensator kann einen Wert haben, der in einer Verstärkerverstärkung von 64 resultiert. Der Ausgang des Operationsverstärkers ist auch funktionsmäßig an eine erste Platte eines Ausgangskondensators 428 gelegt, der die zweifache Kapazität des Kondensators 430 in der nächstniedrigstwertigen Position haben kann.
Die zweite Platte des Ausgangskondensators 428 ist funktionsmäßig mit einem nicht-invertierenden Eingang des Komparators 450 verbunden und kann über einen Nullungsschalter 454 funktionsmäßig an Masse gelegt werden. Außerdem ist sie entweder direkt (430-431) oder durch einen Untersetzungsverstärker 440 (432-434) funktionsmäßig mit einer ersten Platte der übrigen Kondensatoren im D/A-Wandler 400 verbunden. Ein Leernetzwerk 452 kann funktionsmäßig mit dem invertierenden Anschluß des Komparators verbunden werden.
Die Ausgestaltungen wurden zwar als die zur Zeit als die bevorzugten der vorliegenden Erfindung geltenden gezeigt und beschrieben, aber diese Ausgestaltungen werden nur beispielhaft dargestellt. Für den Fachmann ist es offensichtlich, daß an ihnen verschiedene Änderungen und Modifikationen vorgenommen werden können, ohne aus dem Rahmen der Erfindung zu kommen, wie er von den anhängigen Ansprüchen definiert wird. Beispielsweise kann die Lehre der Erfindung auch in Verbindung mit anderen Formen von Analog-Digital- Wandlern nutzbar sein, wie z. B. Wandlern, die resistive Netzwerke anstelle kapazitiver Netzwerke einsetzen.

Claims

1. Analog-Digital-Wandlereinrichtung, umfassend:

Einrichtung zum Durchführen einer Analog-Digital- Grobwandlung (44, 29, 46, 48) eines Analogsignals in eine Digitalgrobdarstellung des Analogsignals,

Einrichtung zum Durchführen einer Analog-Digital- Feinwandlung (52, 50, 60) des Analogsignals in eine Digitalfeindarstellung des Analogsignals durch Anwenden der Digitalgrobdarstellung als einen Ausgangswert für Digitalfeindarstellungen,

Einrichtung (74) zum Übertragen der Digitalgrobdarstellung von der Einrichtung zum Durchführen einer Grobwandlung zu der Einrichtung zum Durchführen einer Feinwandlung

und dadurch gekennzeichnet, daß die Analog-Digital- Grobwandlereinrichtung eine Grobreferenzquelle anwendet und die Analog-Digital-Feinwandlereinrichtung entweder eine Feinreferenzquelle oder die Grobreferenzquelle gefolgt von der Feinreferenzquelle anwendet, wodurch die Auswirkungen der Wandlungen durch die Grobwandlereinrichtung oder die Feinwandlereinrichtung reduziert werden.

2. Analog-Digital-Wandlereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß

die Analog-Digital-Grobwandlereinrichtung eine erste Analog-Digital-Wandlerschaltung (48) mit einem parallelen Digitalwandlungsresultatausgang aufweist,

die Analog-Digital-Feinwandlereinrichtung (52, 50, 60) eine zweite Analog-Digital-Wandlerschaltung aufweist, die einen funktionsmäßig mit dem Analogeingangsknoten verbundenen Analogeingang, einen funktionsmäßig mit dem Digitalausgang der ersten Wandlerschaltung verbundenen parallelen Digitaleingang und einen Digitalausgang hat, und

bei der die Grob- und die Feinreferenzquelle erste und zweite Referenzschaltung mit einem ersten bzw. einem zweiten Referenzausgang aufweisen.

3. Analog-Digital-Wandler nach Anspruch 2, des weiteren gekennzeichnet durch einen Referenz-Analog-Multiplexer (28), der folgendes aufweist:

einen ersten Dateneingang (38), der funktionsmäßig mit dem ersten Referenzausgang (32) verbunden ist,

einen zweiten Dateneingang (36), der funktionsmäßig mit dem zweiten Referenzausgang (36) verbunden ist, und

einen Datenausgang, der funktionsmäßig mit dem Referenzeingang der zweiten Wandlerschaltung verbunden ist, wobei der genannte Multiplexer einen Teil der funktionsmäßigen Verbindung zwischen dem zweiten Referenzausgang und dem Referenzeingang der zweiten Wandlerschaltung bildet.

4. Analog-Digital-Wandler nach Anspruch 3, dadurch gekennzeichnet, daß der Digitalausgang der zweiten Wandlerschaltung eine Mehrzahl von parallelen Ausgangsleitungen aufweist, und bei dem einige der Ausgangsleitungen im Digitalausgang redundant sind, und der des weiteren eine Korrekturschaltung mit einem funktionsmäßig mit der Mehrzahl von Ausgangsleitungen verbundenen Digitaldateneingang hat, wobei die Korrekturschaltung einen parallelen Digitaldatenausgang mit einer korrigierten Leitung hat, die den redundanten Ausgangsleitungen der zweiten Wandlerschaltung entspricht.

5. Analog-Digital-Wandler nach Anspruch 4, bei dem die Korrekturschaltung eine kombinatorische Transferfunktion hat.

6. Analog-Digital-Wandler nach Anspruch 3, dadurch gekennzeichnet, daß die erste Referenzschaltung ein erster Pufferspeicher ist, wobei die zweite Referenzschaltung ein zweiter Puffer ist, und bei dem der erste und der zweite Puffer jeweils einen mit einer gemeinsamen Referenspannungsversorgung (24) verbunden Eingang haben.

7. Analog-Digital-Wandlungsverfahren, das die folgenden Schritte umfaßt:

Durchführen einer Analog-Digital-Grobwandlung eines Analogsignals in eine Digitalgrobdarstellung des Analogsignals mit Hilfe eines Analog-Digital-Grobwandlers,

Übertragen der in den Schritten der Durchführung einer Grobwandlung erhaltenen Digitalgrobdarstellung zu einem Analog-Digital-Feinwandler,

Durchführen einer Analog-Digital-Feinwandlung des Analogsignals in eine Digitalfeindarstellung des Analogsignals mit Hilfe eines Feinwandlers, wobei der Schritt der Durchführung einer Analog-Digital-Feinwandlung die Digitalgrobdarstellung als einen Ausgangswert für Digitalfeindarstellungen anwendet, und dadurch gekennzeichnet, daß

die Analog-Digital-Grobwandlereinrichtung eine Grobreferenzquelle anwendet und die Analog-Digital- Feinwandlereinrichtung entweder eine Feinreferenzquelle oder die Grobreferenzquelle gefolgt von der Feinreferenzquelle anwendet, wodurch die Auswirkungen der Wandlungen durch die Grobwandlereinrichtung oder die Feinwandlereinrichtung reduziert werden.