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GEBIET DER ERFINDUNG
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Die
Erfindung betrifft eine elektronische Vorrichtung zur Analog-Digital-Wandlung
unter Verwendung von sukzessiver Approximation. Die Erfindung betrifft
auch ein Verfahren zur Analog-Digital-Wandlung gemäß der
sukzessiven Approximation.
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HINTERGRUND
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Ein üblicher
Analog-Digital-Wandler (ADC) mit einem Register für sukzessive
Approximation (SAR, engl. Successive Approximation Register) weist
ein kapazitives Feld oder einen kapazitiven Digital-Analog-Wandler
(CDAC) auf, um eine sukzessive Approximation eines abgetasteten
Eingangssignals durchzuführen. Der CDAC weist mehrere Kondensatoren
auf, die jeweils einem Bit des digitalen Ausgabeworts des SAR-ADC
zugewiesen werden können. Die Kondensatoren können
an einer Seite gekoppelt sein, die als gemeinsamer Knoten bezeichnet
wird. Dieser gemeinsame Knoten kann an einen Eingang eines Komparators gekoppelt
sein. Bei jedem Umwandlungsschritt vergleicht der Komparator seine
Eingangssignale und stellt ein Bit eines digitalen Ausgabeworts
für eine Steuerstufe (die auch als Register für
sukzessive Approximation SAR bezeichnet wird) bereit. Die andere
Seite der Kondensatoren des CDAC werden dann entsprechend dem Vergleichsergebnis
geschaltet. Die mehreren Kondensatoren können in zwei oder
mehr Stufen unterteilt sein. Die erste Stufe kann Kondensatoren
umfassen, die sich auf die höchstwertigen Bits (MSB, engl.
Most Significant Bit) des digitalen Ausgabeworts des SAR-ADC beziehen.
Diese Stufe wird als Haupt-CDAC bezeichnet. Die zweite Stufe kann
die Kondensatoren umfassen, die sich auf die niedrigstwertigen Bits
(LSB, engl. Least Significant Bit) des digitalen Ausgabeworts des
SAR-ADC beziehen. Diese zweite Stufe wird als Sub-CDAC bezeichnet.
Es kann ein serieller Kondensator vorhanden sein, der den Haupt-CDAC
und den Sub-CDAC koppelt, um die beiden Stufen für Approximationsschritte,
die sich auf die MSBs bzw. die LSBs beziehen, zu skalieren. Die
absoluten Kapazitätswerte in den beiden Stufen können
nahezu ähnlich sein. Um jedoch eine hohe Auflösung
und eine gute Linearität zu erreichen, ist die Abstimmung
der Kapazitätswerte aufeinander (engl. Matching) wichtig.
Mit den üblichen Abstimmungseinschränkungen von
Kapazitätswerten bei der Halbleiter-(z. B. CMOS-)Technik
kann eine Auflösung des SAR-ADC von etwa 10 bis 12 Bits
erreicht werden. Für eine höhere Auflösung
muss die Kondensatorfehlanpassung angepasst werden. Das digitale
Ausgabewort des SAR-ADC kann digital korrigiert werden, indem digitale
Korrekturwerte addiert oder subtrahiert werden, um die statische
Fehlanpassung der Kapazitätswerte zu kompensieren. Dieser
Lösungsansatz ist jedoch nur anwendbar, solange der Vorgang
der sukzessiven Approximation konvergiert. Konvergenz bedeutet,
dass am Ende des Umwandlungsvorgangs eine Spannungsdifferenz am
Komparatoreingang gleich oder kleiner ist als der Wert, der einem
LSB entspricht. Wenn die Fehlanpassung zu groß wird, wird
die digitale Korrektur unmöglich. Somit müssen
die Kapazitätswerte im Haupt-CDAC nach der Herstellung
physikalisch getrimmt werden, um ein verbessertes Matching zu erreichen
und eine Konvergenz des Vorgangs der sukzessiven Approximation sicherzustellen.
Ideale Konvergenz bedeutet, dass die Spannungsdifferenz zwischen
den Komparatoreingängen einem Wert entspricht, der kleiner
ist als +/– ½ LSB. Die Kondensatoren im Sub-CDAC
(die sich auf die LSBs beziehen) werden gewöhnlich nach
der Herstellung der integrierten Schaltung nicht getrimmt. Es gibt mehrere
verschiedene Prinzipien, die zum Trimmen der Kondensatoren des Haupt-CDAC
angewendet werden können. Eines der Prinzipien beruht auf
dem Lasertrimmen, bei dem unter Verwendung eines Laserstrahls Kondensatorwerte
zu dem oder von dem Kondensatorfeld addiert bzw. subtrahiert werden,
wobei Verbindungen aus einem vorhergehenden Herstellungsschritt
beseitigt werden. Ein weiteres Prinzip beruht auf dem Addieren oder
Subtrahieren von Kondensatoren zu bzw. von dem Kondensatorfeld anhand
von der Einstellung von Schaltern und dem Speichern der entsprechenden
Zustände der Schalter in einem Speicher. Bei beiden Techniken
kann ein Selbstkalibrierungsverfahren angewendet werden, das darauf
abzielt, den Betrag der Fehlanpassung der Kondensatoren zu bestimmen,
der die Kapazitätswerte angibt, die zu oder von den Kondensatoren
des Haupt-CDAC addiert bzw. subtrahiert werden müssen.
Sowohl Trimm- als auch Kalibrierungsverfahren erfordern jedoch einen
relativ komplexen Herstellungsschritt, was die Herstellungskosten
erhöht. Darüber hinaus erfordert das Trimmverfahren
zum Korrigieren der Kapazitätswerte des Haupt-CDAC anhand von
Schaltern und Kondensatoren und eines Speichers sehr viel zusätzliche
Chipfläche für die Schalter und den Speicher.
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Die
US 6,747,589 B2 offenbart
einen dynamischen Fehlerkorrekturschritt für einen SAR-ADC,
um die Geschwindigkeit zu erhöhen und die Anforderungen
hinsichtlich der Stromsteuerung der SAR-ADCs zu senken. Die Grundidee
besteht darin, eine Bitentscheidung dahingehend zu prüfen,
ob der Fehler unter einer maximal zulässigen Grenze liegt
oder nicht. Das Prüfen und Korrigieren wird quasi gleichzeitig
durchgeführt, indem wahlweise ein zusätzlicher
Korrekturkondensator oder zwei zusätzliche Korrekturkondensatoren
mit der gleichen Größe, wie der Kondensator des
geprüften Bits, gekoppelt werden. Die beiden zusätzlichen
Korrekturkondensatoren werden zwischen den Referenzspannungen geschaltet,
um einen Ladungswert zu dem oder von dem Netzwerk zu addieren bzw.
zu subtrahieren, das zu einem bestimmten Bitkondensator äquivalent
ist, und die Ausgabe des Komparators wird als Indikator für
den Fehler verwendet. Die Korrekturkondensatoren stellen sicher,
dass der Vorgang der sukzessiven Approximation konvergiert. Das
digitale Ausgabewort des SAR-ADC wird jedoch korrigiert, indem Einzelbits
addiert oder subtrahiert werden, die der korrigierten Position entsprechen,
und die Fehlanpassung der Kapazitätswerte der Kondensatoren
wird durch Trimmverfahren, wie oben beschrieben, beseitigt.
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Es
gibt in einem digitalen Ausgabewort eines SAR-ADC höherwertige
und niederwertige Bits und entsprechende höherwertige und
niederwertige Kondensatoren im CDAC. Die Wertigkeit eines Kondensators
bezieht sich nicht streng auf seinen Kapazitätswert, sondern
vielmehr auf seinen Beitrag zum Spannungspegel am Komparatoreingang
(Eingangsknoten). Dieser Beitrag kann als Differenzspannung oder
Spannungsschritt ΔV an einem Knoten, üblicherweise
am gemeinsamen Knoten, angesehen werden. Bei dem Vorgang der sukzessiven
Approximation werden die höherwertigen Bits eines digitalen
Ausgabeworts früher bestimmt als die niederwertigen Bits.
Somit wird der Kondensator bzw. werden die Kondensatoren auch in
der Reihenfolge ihrer Wertigkeit verwendet, wobei mit dem höchstwertigen
Kondensator begonnen und mit dem/den niedrigstwertigen Kondensator(en)
geendet wird.
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Bei
einer integrierten Halbleitervorrichtung sind die maximale und die
minimale physikalische Größe eines Kondensators
begrenzt. Die obere Grenze ist aufgrund der Chipfläche
auf die Chipkosten zurückzuführen, und die untere
Grenze ist auf technologische Grenzen zurückzuführen,
wie etwa Strukturgröße und parasitäre
Effekte. Somit sollten der minimale und maximale Kapazitätswert
eines Kondensators innerhalb vernünftiger Grenzen bleiben.
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KURZZUSAMMENFASSUNG
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Eine
Aufgabe der Erfindung besteht darin, eine elektronische Vorrichtung
zur Analog-Digital-Wandlung gemäß sukzessiver
Approximation bereitzustellen, die eine verringerte Chipfläche
und verringerte Herstellungskosten und zumindest die gleiche Performance
wie Vorrichtungen aus dem Stand der Technik hat.
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Dementsprechend
wird eine elektronische Vorrichtung zur Analog-Digital-Wandlung
unter Verwendung von sukzessiver Approximation bereitgestellt. Die
Vorrichtung weist einen kapazitiven Digital-Analog-Wandler (CDAC)
mit mehreren Kondensatoren auf. Die mehreren Kondensatoren sind
mit einer ersten Seite an einen gemeinsamen Knoten gekoppelt. Es
gibt auch einen Komparator, bei dem ein Eingang an den gemeinsamen
Knoten gekoppelt ist. Der Komparator kann Bitentscheidungen treffen,
indem ein Spannungspegel am gemeinsamen Knoten mit einem Spannungspegel
an einem anderen Komparatoreingang verglichen wird. Es gibt eine
Steuerstufe, die so ausgeführt ist, dass sie während
mehrerer Schritte zur sukzessiven Approximation den Spannungspegel
am gemeinsamen Knoten steuert. In Reaktion auf die Bitentscheidungen
des Komparators schaltet die Steuerstufe nacheinander eine zweite
Seite der Kondensatoren der mehreren Kondensatoren an eine erste
Referenzspannung oder eine zweite Referenzspannung. Bei einigen
Ausführungsformen können Masse oder Versorgungsspannungspegel
auch als Referenzspannungspegel dienen. Die elektronische Vorrichtung
kann ferner mindestens einen Fehlerkorrekturschritt nach einem Approximationsschritt durchführen,
um eine maximale Fehlerspannung am gemeinsamen Knoten zu begrenzen
(oder zu reduzieren). Diese Fehlerspannung ist zumindest teilweise
auf die statische Fehlanpassung von Kondensatoren, die während
vorhergehender Approximationsschritte verwendet werden, zurückzuführen.
Die Fehlerspannung entspricht einer maximalen Spannungsänderung
am gemeinsamen Knoten, die während nachfolgender Schritte
erreicht werden kann, oder sie ist niedriger als diese. Die nachfolgenden
Schritte können Schritte für eine normale Approximation
und weitere Fehlerkorrekturschritte umfassen.
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Die
Position des Fehlerkorrekturschritts hängt von vielen Parametern
ab, wie etwa von Architektur, Kondensatorgrößen,
Kapazitätswerte und -verhältnisse, der verwendeten
Halbleitertechnologie usw. Eine geeignete Position für
die Fehlerkorrektur, d. h. für den geeigneten Approximationsschritt,
nach dem ein Fehlerkorrekturschritt durchgeführt werden
muss, kann jedoch stets gemäß den folgenden Überlegungen
bestimmt werden.
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Ein
Analog-Digital-Wandler kann beispielsweise eine Auflösung
von N Bits haben. Er kann in einem einzigen CDAC 2N – 1
Kondensatoren aufweisen. Der Kondensator, der dem kleinsten Spannungsschritt
am gemeinsamen Knoten entspricht, ist der Kondensator, der zur Bestimmung
des LSB benutzt wird. Der Kondensator für das MSB kann
dann 2 hoch N – 1 mal Kapazitätswert des Kondensators
betragen, der für das LSB verwendet wird (binär
gewichtet). Die maximale Fehlanpassung von zwei LSB-Kondensatoren
kann m% betragen. Der Fehlanpassungswert wird durch die verwendete
Technologie vorgegeben. Für die Gaußsche Verteilung
kann die Fehlanpassung des MSB-Kondensators m% mal zweite Wurzel
von 2N-1 betragen.
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Unter
der Berücksichtigung, dass alle kleineren Kondensatoren
(MSB-1 bis LSB) des CDAC mit dem MSB-Kondensator matchen müssen,
folgt, dass m% mal die zweite Wurzel von 2
N-1 die
maximale Fehlanpassung ist. Da das Vorzeichen der Fehlanpassung
ein anderes sein kann, kann die Fehlanpassung in etwa zwei mal m%
mal die zweite Wurzel von 2
N-1 betragen.
Dies ist ein Prozentsatz, der in Abhängigkeit von der Technologie,
von der Anzahl der Kondensatoren und von der Auflösung
des ADC bestimmt werden kann. Wenn der Kapazitätswert des
MSB-Kondensators 2
N-1 mal LSB-Kondensator
beträgt, beträgt der Kapazitätswert des
Korrekturkondensators CCORR:
wobei C
0 der
Kapazitätswert eines Einheitskondensators sein kann. C
0 kann auch der Kapazitätswert des LSB-Kondensators
sein. Die Position, an der der Schritt zur dynamischen Fehlerkorrektur
durchgeführt werden kann, liegt dann beispielsweise zwischen
zwei Kondensatoren C
x und C
x-1 des
CDAC, mit
C
x ≥ CCORR ≥ C
x-1.
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Der
Korrekturschritt kann jedoch in viele kleinere Korrekturschritte
unterteilt werden. Die Gesamtänderung der Spannung ΔV
am gemeinsamen Knoten, die mit der Fehlerkorrektur erreicht werden
muss, beträgt:
ΔV~CCORR.
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Bei
einer Ausführungsform kann N 10 betragen. Der CDAC kann
dann 10 Kondensatoren C0 bis C9 in einem
einzigen Kondensatorfeld haben. Die Kondensatoren sind mit einer
Seite an einen gemeinsamen Knoten gekoppelt. Für eine gegebene
Auflösung und eine gegebene Fehlerverteilung kann eine
maximale Abweichung vorhergesagt werden (zum Beispiel die Gaußsche
Verteilung und 6 σ). Der LSB-Kondensator C0 kann die
Größe eines Einheitskondensators haben, und C9 kann die Größe von 512
Einheitskondensatoren haben. Die maximal zulässige statistische
Fehlanpassung % m zwischen zwei Einheitskondensatoren C0 kann
dann der dreifachen Standardabweichung entsprechen, d. h. 3 σ.
Dieser Wert ist vorgegeben und kann m% = 0,1% betragen.
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Für
die Gaußsche Fehlerverteilung ist die Fehlanpassung von
C
9 maximal und beträgt √
512 m% = 2,26%. Im Worst-Case-Szenario
muss der Rest des Kondensatorfelds CDAC mit C
9 matchen.
Das bedeutet, dass nur 2
N-1 Einheitskondensatoren
berücksichtigt werden müssen. Darüber
hinaus verdoppelt das Vorzeichen der statischen Fehlanpassung die
Fehlanpassung. Mit der obigen Gleichung kann der Kapazitätswert
des Fehlerkondensators wie folgt bestimmt werden:
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Für
die binär gewichteten Kondensatoren des CDAC kann der Fehlerkorrekturschritt
zwischen C5 = 32 C0 und
C4 = 16 C0 platziert
werden.
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Jeder
Kondensator der mehreren Kondensatoren kann eine Wertigkeit haben,
die einem Bit des digitalen Ausgabeworts entspricht, d. h. der entsprechende
Kondensator wird bei dem Verfahren zur sukzessiven Approximation
verwendet, um das entsprechende Bit zu bestimmen. Ein Fehlerkorrekturschritt
(z. B. ein Schritt zur dynamischen Fehlerkorrektur) kann nach einer
spezifischen Bitentscheidung angewendet werden, um eine Konvergenz
des gesamten Verfahrens zur sukzessiven Approximation der Analog-Digital-Wandlung
sicherzustellen. Wenn die Fehlanpassung zwischen den Kapazitätswerten
der Kondensatoren des CDAC zu groß ist, ist es möglich,
dass nach den ersten Approximationsschritten, die die höherwertigen
Kondensatoren des CDAC einschließen, eine Fehlerspannung
auftritt, die zu groß ist, um mit den nachfolgenden Approximationsschritten
kompensiert zu werden. Somit wird ein Schritt zur dynamischen Fehlerkorrektur
eingeführt, um die Konvergenz sicherzustellen oder wieder
herzustellen. Konvergenz bedeutet, dass am Ende der Umwandlung die
absolute Differenzspannung an den Eingängen des Komparators
weniger als die Hälfte eines LSB beträgt.
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Es
können ein oder mehrere Fehlerkorrekturkondensatoren (die
sich auf einen oder mehrere Fehlerkorrekturschritte beziehen) vorgesehen
sein, die mit einer Seite an den gemeinsamen Knoten gekoppelt sind und
mit der anderen Seite an die erste oder zweite Referenzspannung
gekoppelt sein können, um den Fehlerkorrekturschritt bzw.
die Fehlerkorrekturschritte durchzuführen. Dies ist eine
effiziente Methode, um die auf eine Fehlanpassung zurückzuführende
Fehlerspannung zu kompensieren oder zu reduzieren. Nach dem Schalten
der Fehlerkorrekturkondensatoren wird die Spannung am gemeinsamen
Knoten mit dem Komparator hinsichtlich der Plausibilität
geprüft. Wenn die Fehlerspannung den maximal zulässigen
Bereich verlassen hat, wird der Fehlerkondensator geschaltet, um
die Fehlerspannung auf einen Pegel zu reduzieren, der ein Konvergieren
der nachfolgenden Approximationsschritte ermöglicht. Bei
einer Ausführungsform kann die elektronische Vorrichtung
einen ersten Fehlerkorrekturkondensator und einen zweiten Fehlerkorrekturkondensator aufweisen,
die beide mit einer Seite an den gemeinsamen Knoten gekoppelt sind.
Die Fehlerkorrekturkondensatoren können bei dem Fehlerkorrekturschritt
zum Anpassen der ersten Spannung verwendet werden. Bei einem vorteilhaften
Aspekt der Erfindung können die Kapazitätswerte
des ersten Fehlerkorrekturkondensators und des zweiten Fehlerkorrekturkondensators
so gewählt sein, dass sie dem Kapazitätswert des
Kondensators, der beim letzten Approximationsschritt verwendet wurde,
entsprechen. Die Fehlerkorrekturkapazitätswerte können
also größer sein als der halbe Kapazitätswert
des ersten Kondensators und mindestens 3 σ kleiner sein
als der erste Kondensator mit Bezug auf den maximal erwarteten Matchingfehler.
Bei einer weiteren Ausführungsform kann er kleiner sein
als der Kapazitätswert des ersten Kondensators. Bei einer
weiteren vorteilhaften Ausführungsform können
die Fehlerkorrekturkapazitätswerte bezogen auf den maximal
erwarteten Matchingfehler mindestens 3 σ plus ein LSB (obere
Grenze) kleiner sein als der erste Kondensator. Aus praktischen
Gründen kann der Kapazitätswert dann auf den nächsten
vernünftigen Wert unter der zuvor genannten Grenze gerundet
werden.
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Vorteilhafterweise
können die Kapazitätswerte der Korrekturkondensatoren
bezogen auf die maximale Fehlanpassung, die für die verwendete
Technologie zu erwarten ist, bemessen werden. Dieser Aspekt der
Erfindung kann sicherstellen, dass der Schritt zur dynamischen Fehlerkorrektur
keinen zusätzlichen Fehler einführt, der die Konvergenz
verhindern könnte.
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Die
elektronische Vorrichtung kann ferner mindestens einen Feineinstellungskondensator
mit einer Wertigkeit aufweisen, die geringer ist als das niedrigstwertige
Bit. Der Feineinstellungskondensator kann mit einer ersten Seite
an den gemeinsamen Knoten gekoppelt sein. Die Wertigkeit des Kondensators
bezieht sich nicht streng auf seinen Kapazitätswert, sondern
vielmehr auf seinen Spannungs- oder Ladungsbeitrag am gemeinsamen
Knoten, wenn der Feineinstellungskondensator zwischen Referenzspannungen
geschaltet wird. Dieser Beitrag ist kleiner als der Beitrag des
Kondensators, der zur Bestimmung des niedrigstwertigen Bits verwendet
wird. Bei einer Ausführungsform kann der Kapazitätswert
des Feineinstellungskondensators jedoch kleiner sein als der Kapazitätswert
des Kondensators des CDAC, der dem niedrigstwertigen Bit zugeordnet
ist. Der mindestens eine Feineinstellungskondensator kann vorteilhaft
zum analogen Trimmen des CDAC verwendet werden. Gemäß diesem
Aspekt der Erfindung ist es möglich, eine Auflösung
zu erhalten, die sogar höher ist als diejenige, die mit
einem getrimmten oder kalibrierten Kondensatorfeld mit derselben
Größe erreicht werden kann. Es kann einen Feineinstellungskondensator
geben, der den halben Spannungs- oder Ladungsbeitrag (oder Kapazitätswert)
des niedrigstwertigen Kondensators hat, oder es können
mehrere Feineinstellungskondensatoren vorhanden sein, die die Hälfte,
ein Viertel und ein Achtel der Wertigkeit des niedrigstwertigen Kondensators
haben.
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Die
elektronische Vorrichtung kann ferner eine Arithmetikstufe aufweisen,
die digitale Fehlerkorrekturwerte der statischen Fehlanpassung bestimmen
kann. Die Arithmetikstufe kann dann so ausgeführt sein,
dass sie ein digitales Zwischen- oder Endergebnis der Wandlung mit
den digitalen Korrekturwerten anpasst. Bei einer Ausführungsform
kann die elektronische Vorrichtung eine Addierstufe zum Addieren
von digitalen Fehlerkorrekturwerten zu dem digitalen Ausgabewort
umfassen. Die Arithmetikstufe kann so ausgelegt sein, dass die digitalen
Fehlerkorrekturwerte eine statische Fehlanpassung der Kapazitätswerte
der Kondensatoren kompensieren, die eine höhere Wertigkeit
haben als der erste Kondensator. Wenn die Konvergenz des Vorgangs
der sukzessiven Approximation durch den Fehlerkorrekturschritt hergestellt
ist, kann der Fehler der statischen Fehlanpassung durch digitale
Korrektur korrigiert werden, ohne dass jedoch ein Trimmen erforderlich
ist. Die Arithmetikstufe gemäß diesem Aspekt der
Erfindung und die Steuerstufe können so ausgeführt
sein, dass sie nicht nur eine einzige Operation bezogen auf den
Schritt zur dynamischen Fehlerkorrektur durchführen, sondern
alle erforderlichen Berechnungsschritte, um die statische Fehlanpassung
digital oder nummerisch zu kompensieren. Somit können Feineinstellungskondensatoren
und Schalter oder ein Lasertrimmen nach der Herstellung für
die höherwertigen Kondensatoren vermieden werden.
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Die
digitalen Fehlerkorrekturwerte können so erweitert werden,
dass sie eine Bitposition für den mindestens einen Feineinstellungskondensator
umfassen. Die Arithmetikstufe kann so ausgelegt sein, dass sie mathematische
Operationen mit den erweiterten digitalen Fehlerkorrekturwerten
durchführt, um ein erweitertes Zwischen- oder Endergebnis
der Wandlung bereitzustellen. Bei diesem Aspekt der Erfindung können
die digitalen Korrekturwerte so erweitert werden, dass sie Werte
umfassen, die lediglich Bruchteile eines LSB des digitalen Ausgabeworts
umfassen. Die Arithmetikstufe kann dann so ausgelegt sein, dass
sie mit den erweiterten digitalen Korrekturwörtern arbeitet.
Während der Analog-Digital-Wandlung können die
digitalen Korrekturwörter zu einem digitalen Ausgabezwischenwort
addiert werden, das schrittweise durch das Verfahren zur sukzessiven
Approximation gebildet wird. Nach den Umwandlungsschritten, die
sich auf den höchstwertigen Kondensator und auf die niederwertigen
Kondensatoren beziehen, bis zum Umwandlungsschritt, der dem ersten Kondensator
zugeordnet ist, bei dem der Schritt zur dynamischen Fehlerkorrektur
angewendet wird, können die jeweiligen digitalen Fehlerkorrekturwörter
addiert werden, um die statische Fehlanpassung zu kompensieren. Nach
dem Schritt zur dynamischen Fehlerkorrektur werden das LSB oder
die LSBs der digitalen Fehlerkorrekturwerte, die dem einen Feineinstellungskondensator
oder den mehreren Feineinstellungskondensatoren entsprechen, ausgewertet,
und der eine Feineinstellungskondensator bzw. die mehreren Feineinstellungskondensatoren
werden entsprechend den Werten des LSB bzw. der LSBs entweder auf
die erste Referenzspannung oder die zweite Referenzspannung geschaltet.
Das Einstellen der Feineinstellungskondensatoren kann vor dem Umwandlungsschritt
beendet sein, der auf den Umwandlungsschritt folgt, nach dem die
Fehlerkorrektur ausgeführt wird. Diese Aspekte der Erfindung
stellen sicher, dass eine höhere Genauigkeit des digitalen
Ausgabeworts erreicht werden kann. Die Bitlänge des digitalen
Ausgabeworts bleibt jedoch unverändert (d. h. sie wird
nicht erweitert).
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Die
Arithmetikstufe kann ferner so ausgelegt sein, dass sie anhand eines
Werts eines niedrigstwertigen Bits des erweiterten Ausgabezwischenworts
den mindestens einen Feineinstellungskondensator mit einer zweiten
Seite auf die erste oder zweite Referenzspannung schaltet. Dies
bedeutet, dass die Korrektur teilweise analog durchgeführt
wird.
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Der
Spannungsfehler, der auf die statische Fehlanpassung derjenigen
Kondensatoren zurückzuführen ist, die stets im
CDAC verwendet wurden, wird bestimmt und kompensiert, indem digitale
Werte zum digitalen Ausgabezwischenwort addiert werden. Die Mindestbedingung
für die Wertigkeit des ersten Kondensators, bei dem der
Schritt der dynamischen Fehlerkorrektur angewendet wird, besteht
darin, dass der Trimmbereich, der sich auf den ersten Kondensator
bezieht, der von dem Schritt zur dynamischen Fehlerkorrektur abgedeckt
werden kann, groß genug ist, um eine Konvergenz zu erreichen.
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Der
Feineinstellungskondensator bzw. die Feineinstellungskondensatoren
dient/dienen vorteilhafterweise dazu, Werte zu addieren, die kleiner
sind als ein LSB, d. h. Korrekturschritte, die Spannungsschritten von ½, ¼ und/oder
1/8 LSB oder weniger entsprechen. Dies stellt eine digitale Korrektur
in Schritten von ganzen LSBs sicher. Nachdem alle Kondensatoren
geschaltet wurden, die auf grund einer Fehleinpassung ein digitales
Trimmen benötigen (d. h. beispielsweise die Kondensatoren
des HAUPTDAC), wird ein entsprechender digitaler Korrekturwert zum
digitalen Umwandlungszwischenergebnis addiert. Dieser Wert basiert
auf die digitalen Fehlerkorrekturwerte für jeden Kondensator,
der ein Trimmen benötigt. Die digitalen Fehlerkorrekturwerte werden
ursprünglich bei einem Kalibrierungsvorgang bestimmt. Ein
digitaler Korrekturwert kann eine Genauigkeit von mehr als ein LSB
haben, d. h. beispielsweise von ½, ¼ LSB oder
weniger. Dieser Bruchteil eines LSB kann dann analog korrigiert
werden, d. h. durch das Schalten eines Feineinstellungskondensators.
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Bei
einer Ausführungsform kann die Arithmetikstufe so ausgelegt
sein, dass sie entsprechend der Einstellung der Kondensatoren des
Felds viele individuelle digitale Korrekturwerte summiert. Dies
stellt eine zusätzliche Flexibilität sicher und
reduziert die Komplexität der Schaltung.
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Bei
einer Ausführungsform kann die Arithmetikstufe eine Verschiebestufe
(z. B. Register oder Multiplexer) aufweisen, um digitale Werte zu
verschieben. Bei einem Aspekt kann die Verschiebestufe so ausgelegt sein,
dass sie die Auflösung und den Bereich der gespeicherten
Trimmwerte verändert. Gemäß diesem Aspekt kann
vorgesehen sein, dass der Trimmbereich variabel ist und so ausgewählt
sein kann, dass er zwischen einem großen Trimmbereich mit
grober Auflösung (z. B. ganzes LSB) und einem begrenzten
Trimmbereich mit höherer Auflösung (z. B. ½ LSB
oder ¼ LSB oder weniger) liegt.
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Bei
einer Ausführungsform kann die Arithmetikstufe eine Skalierstufe
zum Skalieren des digitalen Korrekturwerts für den niedrigstwertigen
getrimmten Kondensator aufweisen, damit er als zusätzlicher
Korrekturwert für höherwertige Kondensatoren dient,
die ein Trimmen benötigen. Ein Bruchteil des erforderlichen
digitalen Trimmens für die höherwertigen getrimmten
Kondensatoren (höherwertiger als der niedrigstwertige getrimmte
Kondensator) kann von dem digitalen Korrekturwert des niedrigstwertigen
getrimmten Kondensators abgeleitet werden. Die Methode zum Ableiten
der Werte kann darin bestehen, die digitalen Werte zu verschieben
(die Bitpositionen zu verschieben), was einer Multiplikation mit
oder einer Teilung durch zwei für jede verschobene Bitposition
entsprechen kann. Dies sorgt für eine geringere Größe
der digitalen Wörter für die Trimmwörter
der höherwertigeren und höchstwertigen Bits und
kann zum Trimmen des kombinierten Verhältnisses des Kapazitätswerts
des niedrigstwertigen getrimmten Kondensators und aller getrimmter
Kondensatoren mit höherer Wertigkeit bezüglich
der übrigen Kondensatoren des kapazitiven Felds verwendet
werden. Der gesamte HAUPTDAC kann dann beispielsweise bezüglich
des SUBDAC und des Skalierkondensators, der zum Koppeln des HAUTPDAC
und des SUBDAC verwendet wird, effektiv getrimmt werden. Bei ADCs
aus dem Stand der Technik wurde dieses Trimmverfahren durch Lasertrimmen
des Skalierkondensators zwischen dem HAUPTDAC und dem SUBDAC durchgeführt.
Gemäß diesem Aspekt der Erfindung wird statt der
Skalierungskondensatoren der gesamte HAUPTDAC digital getrimmt.
Dadurch werden Schalter vermieden, die an Knoten mit höherer
Impedanz (gemeinsamer Knoten) des CDAC zu koppeln sind.
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Darüber
hinaus kann die Arithmetikstufe so ausgelegt sein, dass sie mit
digitalen Korrekturwerten eine Verstärkungs- und/oder Offset-Korrektur
durchführt. Dies kann vorteilhaft mit den oben erläuterten
Ausführungsformen, die Feineinstellungskondensatoren verwenden,
d. h. mit der partiellen analogen Korrektur von Bruchteilen von
LSBs kombiniert werden. Es kann ein Multiplizierer vorgesehen sein,
um das korrigierte digitale Umwandlungsergebnis (Zwischen- oder
Endergebnis) mit einem Verstärkungsfehlerwert zum Kompensieren
eines Verstärkungsfehlers zu multiplizieren. Der Multiplizierer
kann vorteilhaft so ausgeführt sein, dass er mit einer
Auflösung multipliziert (d. h. rechnet), die höher
ist als die Wertigkeit des kleinsten Feineinstellungskondensators.
Der Multiplizierer kann so implementiert sein, dass er die Multiplikation
als Reihe von aufeinanderfolgenden Addierschritten bei der Analog-Digital-Wandlung
durchführt.
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Die
Erfindung betrifft auch ein Verfahren zur Analog-Digital-Wandlung
unter Verwendung von sukzessiver Approximation. Es werden digitale
Fehlerkorrekturwerte zum Kompensieren einer statischen Fehlanpassung
von Kapazitätswerten von mehreren Kondensatoren bestimmt.
Es werden Schritte zur sukzessiven Approximation durchgeführt,
und ein Umwandlungszwischenergebnis wird mit den Fehlerkorrekturwerten
korrigiert (angepasst). Ein Fehlerkorrekturschritt wird nach einem
Approximationsschritt durchgeführt. Die maximale Fehlerspannung,
die auf eine statische Fehlanpassung von zuvor verwendeten Kondensatoren
zurückzuführen ist, ist (gleich oder) geringer
als eine maximale Spannungsänderung, die während
nachfolgender Schritte am gemeinsamen Knoten erreicht werden kann.
Die nachfolgenden Schritte können Schritte zur normalen Approximation
und weitere Fehlerkorrekturschritte umfassen.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Weitere
Vorteile und Merkmale der Erfindung ergeben sich aus der nachfolgenden
Beschreibung einer bevorzugten Ausführungsform anhand der
beigefügten Zeichnungen. Darin zeigen:
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1 ein
vereinfachtes Schaltbild einer bevorzugten Ausführungsform
der Erfindung;
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2 ein
vereinfachtes Blockschaltbild eines Teils einer Steuer- und Arithmetikstufe
gemäß einer Ausführungsform der Erfindung;
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3 eine
Ausführungsform einer Maschine endlicher Zustände,
die bei der Trimmstufe aus 2 zu verwenden
ist;
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4 ein
vereinfachtes Blockschaltbild einer Arithmetikstufe gemäß einer
Ausführungsform der Erfindung;
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5 ein
vereinfachtes Schaltbild einer Arithmetikstufe gemäß einer
weiteren Ausführungsform der Erfindung; und
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6 ein
vereinfachtes Schaltbild einer Arithmetikstufe gemäß einer
weiteren Ausführungsform der Erfindung.
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AUSFÜHRLICHE BESCHREIBUNG
VON AUSFÜHRUNGSFORMEN
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1 zeigt
ein vereinfachtes Schaltbild einer bevorzugten Ausführungsform
der Erfindung. Mehrere Kondensatoren mit den Kondensatoren C0 bis
C15 sind in Stufen unterteilt, nämlich in ein Sub-CDAC
SUBDAC und ein Haupt-CDAC HAUPTDAC. HAUPTDAC und SUBDAC sind über
einen Verbindungskondensator CC gekoppelt. Der Kondensator CC dient
zwischen den beiden Stufen als Kondensator zum Abskalieren. Die Reihen
aus CC und der Summe des SUBDAC kann den gleichen Kapazitätswert
wie C10 haben. Der HAUPTDAC umfasst die höherwertigen Kondensatoren
C15 bis C10 (Kondensatoren, die den höherwertigen Bits
zugeordnet sind). C15 hat den größten Kapazitätswert
und ist der höchstwertige Kondensator. C0 in SUBDAC hat
den kleinsten Kapazitätswert und ist der niedrigstwertige
Kondensator. Es sind Schalter S0 bis S15 vorgesehen, um eine Seite
der Kondensatoren des CDAC an eine erste Referenzspannung VREF+
oder eine zweite Referenzspannung VREF– oder an eine Eingangsspannung
VIN zu koppeln. Die Schalter werden durch Steuersignale SC gesteuert,
die von der Steuerstufe CNTL gemäß der sukzessiven
Approximation bereitgestellt werden. Die Steuerstufe CNTL weist
auch eine Arithmetikstufe AR auf. Der Komparator COMP hat einen
negativen Eingangsknoten VCN, der gemäß Aspekten
der Erfindung als gemeinsamer Knoten dient. Der positive Eingang
des Komparators COMP ist der Knoten VCP. Der Ausgang 4 des Komparators
COMP ist an die Steuerstufe CNTL gekoppelt. Die Steuerstufe CNTL
weist das Register für sukzessive Approximation auf und
führt alle erforderlichen Schritte gemäß der
vorliegenden Erfindung aus.
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Bei
einer Konfiguration aus dem Stand der Technik werden die Kondensatoren
C15 bis C10 üblicherweise durch ein komplexes Trimmnetzwerk
getrimmt, das Kondensatoren und Schalter umfasst. Bei einer anderen
Lösung aus dem Stand der Technik werden diese Kondensatoren
gewöhnlich in einem Lasertrimmschritt nach der Herstellung
getrimmt. Bei der vorliegenden Erfindung sind jedoch keine Feineinstellungskondensatoren
oder Schalter für die Kondensatoren C15 bis C10 erforderlich.
Jeder statische oder dynamische Fehler, der auf eine Fehlanpassung
der Kapazitätswerte der Kondensatoren C15 bis C10 zurückgeführt
werden kann, wird in einem Fehlerkorrekturschritt kompensiert, der
mit den Kondensatoren C10D und C10U durchgeführt wird.
Nachdem C10 gemäß einem Approximationsschritt
entweder auf VREF+ oder VREF– geschaltet wurde, werden
diese beiden Kondensatoren entweder auf die erste Referenzspannung
VREF+ oder die zweite Referenzspannung VREF– geschaltet,
um eine Konvergenz des gesamten Umwandlungsvorgangs herzustellen. Das
Umwandlungsverfahren beginnt mit dem höchstwertigen Kondensator
C15, um das MSB zu bestimmen, und der Schalter S15 wird dementsprechend
eingestellt. Das Verfahren wird in der Reihenfolge der Wertigkeit (d.
h. in der Reihenfolge des Ladungs-/Spannungsbeitrags am gemeinsamen
Knoten VCN) der verbleibenden Kondensatoren fortgesetzt, d. h. mit
den Kondensatoren C14, C13, C12, C11 und C10. Die entsprechenden Bits,
d. h. die MSBs des digitalen Ausgabeworts, werden dementsprechend
eingestellt. Zu Beginn eines Umwandlungszyklus werden C10U mit VREF– und
C10D mit VREF+ verbunden. Beim Umwandlungsschritt 10 wird der Kondensator
C10 zunächst auf VREF+ geschaltet. Wenn VCN < VCP, dann ist der
Komparatorausgang niedrig, und der Schalter S10 verbindet mit VREF+.
Wenn VCN > VCP, dann
ist der Komparatorausgang hoch, und der Schalter S10 schaltet zurück
auf VREF–. Nach dem Umwandlungsschritt, der C10 entspricht, wird
der Fehlerkorrekturschritt unter Verwendung von C10D und C10U durchgeführt.
Wenn der Komparator zu Beginn des Fehlerkorrekturschritts niedrig
ist, wird C10U von VREF– auf VREF+ geschaltet. Wenn der
Komparatorausgang niedrig bleibt, wird C10U bei VREF+ beibehalten.
Wenn der Komparator auf hoch wechselt, ist keine Korrektur erforderlich,
und C10U wird auf VREF– zurückgeschaltet. Wenn
der Komparatorausgang nach Schritt S10 hoch ist, ändert
sich zu Beginn des Fehlerkorrekturschritts nichts. Wenn der Komparator
hoch bleibt, wird C10D von VREF+ auf VREF– geschaltet.
Wenn der Komparatorausgang auf niedrig wechselt, ist keine Korrektur
erforderlich. Nach diesem Korrekturschritt werden die übrigen
Schritte 9 bis 0 mit den Kondensatoren C9 bis C0 durchgeführt.
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Die
Kapazitätswerte der Kondensatoren C0 bis C15 müssen
eine besondere Bedingung erfüllen. Für den Fall,
dass der letzte Fehlerkorrekturkondensator nach C10 liegt, muss
die Summe der Kapazitätswerte der Kondensatoren C0 bis
C9 gleich oder größer sein als der Kapazitätswert
von C10 minus Kapazitätswert von C0, d. h.
C0 + C1
+ C2 + C3 + C4 + C5 + C6 + C7 + C8 + C9 >= C10–C0
wobei C0 bis C10
die Kapazitätswerte der jeweiligen Kondensatoren sind.
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Der
Fehlerkorrekturschritt mit C10 stellt sicher, dass der verbleibende
Vorgang der sukzessiven Approximation konvergiert, jedoch nur, wenn
die Bedingung erfüllt ist. Wenn mehr als ein Fehlerkorrekturschritt durchgeführt
wird, muss die Konvergenz zumindest soweit sichergestellt sein,
dass die Kombination aller Korrekturschritte eine Konvergenz herstellt.
Gemäß der Bedingung ist es erforderlich, dass
auch bei einer Worst-Case-Bedingung (d. h. maximale Fertigungsstreuung,
d. h. maximale Fehlanpassung) die Summe der Kapazitätswerte
aller Kondensatoren, die Bits mit einer Wertigkeit unter der Fehlerkorrekturposition
zugeordnet sind, kleiner sein müssen als der Kapazitätswert
des Kondensators, bei dem die Fehlerkorrektur angewendet wird, minus
Kapazitätswert des Kondensators, der der Position des niedrigstwertigen
Bits zugeordnet ist. Diese Bedingung kann für jedes kapazitive
Feld eingestellt werden. Um zu bestimmen, bei welcher Position wenigstens
der Fehlerkorrekturschritt durchzuführen ist (d. h. welcher
Kondensator die zugeordneten Korrekturkondensatoren haben sollte),
sollte die Fertigungsstreuung oder die maximale erwartete Fehlanpassung
der Kapazitätswerte der Technologie, die zur Herstellung
der elektronischen Vorrichtung verwendet wird, bekannt sein. Wenn
die Bedingung nicht erfüllt ist, gibt es eine Lücke
bei der Übertragungsfunktion des Analog-Digital-Wandlers,
die allein durch eine digitale Fehlerkorrektur nicht geschlossen
werden kann.
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Wenn
jedoch die Konvergenz des Vorgangs zur sukzessiven Approximation
unter allen Fehlanpassungsbedingungen hergestellt ist, kann die
Fehlanpassung der Kondensatoren in einem anfänglichen Kalibrierungsschritt
bestimmt werden, und die Fehlanpassung kann dann bei Schritten zur
Analog-Digital-Wandlung digital kompensiert werden. Die digitalen
Korrekturwerte, die zum Kompensieren der statischen Fehlanpassung
der Kondensatoren erforderlich sind, können in einem Speicher
MEM gespeichert werden, der ein RAM oder ROM sein kann, wie etwa
ein EEPROM. Während der Analog-Digital-Wandlung kann die
Steuerstufe dann die Korrekturwerte über den Bus MEMSIG
(der alle erforderlichen Daten und Steuersignale umfasst) aus dem
Speicher MEM abrufen und sie zum bzw. von dem Umwandlungsergebnis
addieren oder subtrahieren, das auf Kondensatoren beruht, die nicht
matchen. Somit unterscheiden sich die digitalen Korrekturwerte von Korrekturwerten,
die für die dynamische Fehlerkorrektur aus dem Stand der
Technik verwendet werden können, da die Korrekturwerte
gemäß diesem Aspekt der Erfindung die fehlangepassten
Kapazitätswerte umfassen. Die digitalen Korrekturwerten
stellen eine Kompensation eines statischen Fehlers statt eines dynamischen
Fehlers oder zusätzlich zu einem dynamischen Fehler dar.
In der Praxis haben die Fehlerkorrekturwerte dann mehr relevante
Bits als bei der herkömmlichen dynamischen Fehlerkorrektur,
bei der nur ein einziges Bit an der Fehlerkorrekturposition relevant
ist. Die Bits der digitalen Korrekturwerte sind besonders relevant
in den höchstwertigen Positionen, d. h. für diejenigen
Kondensatoren (z. B. C15 bis C10), die herkömmlicherweise physikalisch
getrimmt werden. Da jedoch das physikalische Trimmen nicht mehr
angewendet wird, wird die Kompensation der Fehlanpassung durch eine
digitale Korrektur durchgeführt, indem digitale Korrekturwerte addiert
oder subtrahiert werden. Die Änderungen an den herkömmlichen
Analog-Digital-Wandlern sind nur gering, da ein Addierer und ein
Speicher bei einer herkömmlichen dynamischen Fehlerkorrektur
immer vorhanden sind.
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Ein
zweiter Fehlerkorrekturschritt kann mit den Korrekturkondensatoren
C6U, C6D ähnlich wie bei dem Fehlerkorrekturschritt mit
C10U, C10D durchgeführt werden. Der zweite Fehlerkorrekturschritt
kann nach dem Approximationsschritt, der sich auf C6 bezieht, durchgeführt
werden, und er kann seinen eigenen Beitrag zur Konvergenz haben.
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Es
gibt einen zusätzlichen Kondensator C10X und einen Schalter
SX, um eine Verstärkungsfehlanpassung zu kompensieren,
wenn das Eingangssignal nur am HAUPTDAC abgetastet wird. Bei einer
Ausführungsform kann dieser Verstärkungsfehler
64/63 betragen. Um den Verstärkungsfehler zu kompensieren,
wird ein zusätzlicher Kondensator C10X mit dem gleichen
Kapazitätswert wie C10 verwendet, um die Eingangsspannung
VIN abzutasten. Nachdem die Eingangsspannung abgetastet wurde, kann
dieser Kondensator auf die negative Referenzspannung VREF– (VREF– kann
Massepegel sein) geschaltet werden. Er kann dann während
der übrigen Umwandlungsschritte ignoriert werden.
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Als
optimale Verbesserung des SARADC gemäß der Erfindung
kann ein Feineinstellungskondensator CA1 an SUBDAC gekoppelt sein.
Der Beitrag hinsichtlich der Spannungsänderung am gemeinsamen
Knoten des Feineinstellungskondensators kann lediglich ein Bruchteil
des Beitrags des Kondensators sein, der einem LSB entspricht. Der
Kapazitätswert von CA1 kann dann nur ein Bruchteil des
Kapazitätswerts des kleinsten Kondensators C0 des CDAC
sein. Der Kondensator CA1 wird als Feineinstellungskondensator verwendet,
um eine zusätzliche Genauigkeit des SARADC bereitzustellen.
Die Fehlerkorrekturwerte zum Kompensieren der Fehlanpassung von
C15 bis C10 können dann vorteilhaft um mindestens ein Bit
(LSB) erweitert werden, um einen Bruchteil eines LSB darzustellen,
der C0 entspricht. Die digitalen Korrekturwerte können
bei einem anfänglichen Kalibrierungsvorgang vor der normalen
Umwandlung bestimmt werden. Die Kalibrierung kann mit hoher Genauigkeit
ausgeführt werden. Die Fehlerkorrekturwerte können
dann eine höhere Auflösung (größere Bitbreite)
haben als das digitale Ausgabewort des Wandlers. Die Fehlanpassung
der Kondensatoren C9 bis C0 kann möglicherweise nicht durch
digitale Fehlerkorrekturwerte kompensiert werden, da die Fehlanpassung dieser
niederwertigen Kondensatoren unbedeutend sein kann. Nach dem letzten
Schritt mit einem getrimmten Kondensator (d. h. in dieser Ausführungsform
nach dem Schalten von C10U oder C10D) werden die LSBs oder das LSB
der erweiterten Fehlerkorrekturwerte ausgewertet und der Schalter
SCA1 entsprechend dem neuen, d. h. zusätzlichen LSB (der
beispielsweise ½, ¼ oder 1/8 LSB oder weniger
beträgt) der digitalen Fehlerkorrekturwerte (d. h. vielmehr
einer Summe aller digitalen Fehlerkorrekturwerte der vorhergehenden
Kondensatoren mit höherer Wertigkeit) eingestellt. Dies
sorgt bei dem vorliegenden Beispiel für eine zusätzliche
Genauigkeit des SARADC. Zusätzlich zu dem einzigen Feineinstellungskondensator
CA1 können mehr Feineinstellungskondensatoren vorgesehen
sein, die dann eine weitere Erweiterung der digitalen Korrekturwerte
mit sich bringen. Dies kann für eine weitere Erhöhung
der internen Genauigkeit des ADC sorgen. Die digitalen Ausgabewörter
DOUT können nicht erweitert werden. Dementsprechend können
zusätzliche Feineinstellungskondensatoren mit ½ LSB, ¼ LSB
und/oder 1/8 LSB vorgesehen sein. Dieser Aspekt der Erfindung sorgt
auch dafür, dass Bruchteile der LSBs nur auf analoge Weise
kompensiert werden. Die digitale Korrektur der Fehlanpassung (z.
B. das Addieren von Korrekturwerten zu Umwandlungszwischenergebnissen
oder Umwandlungsendergebnissen des ADC) können dann auf
ganze LSBs des ADC beschränkt werden.
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2 zeigt
ein vereinfachtes Blockschaltbild einer in 1 gezeigten
Stufe AR der Steuer- und Arithmetikstufe CNTL gemäß einer
Ausführungsform der Erfindung. Die Trimmstufe TS empfängt
digitale Trimmwerte FUSE[45:1]. Es empfängt auch das digitale
Umwandlungszwischenergebnis (oder Endergebnis) DIN[15:0]. Die höherwertigen
Bits DIN[15:10] werden zu einer Maschine endlicher Zustände
FSMTRIM geleitet, und die übrigen niederwertigen Bits DIN[9:0]
werden zu einer Summierstufe SUM (z. B. ein Addierer) geleitet.
Die höherwertigen und höchstwertigen Bits DIN[15:10]
beziehen sich auf die Kondensatoren des HAUPTDAC C15–C10.
Bei dieser Ausführungsform handelt es sich dabei um die
Kondensatoren, die aufgrund ihrer Fehlanpassung getrimmt werden
müssen. Die Maschine endlicher Zustände FSMTRIM
berechnet eine spezifische Trimmsumme TRIM_SUM und zwei zusätzliche
Trimmwerte C_TRIM[1:0], die so gekoppelt sind, dass sie Feineinstellungskondensatoren
schalten, wie etwa den in 1 gezeigten
CA1. Da die Bitbreite von C_TRIM[1:0] zwei beträgt, können
gemäß dieser Ausführungsform zwei Kondensatoren
geschaltet werden. Somit kann eine analoge Korrektur von ½ LSB
und ¼ LSB durchgeführt werden. Das Signal C_TRIM[1:0]
kann in dem in 1 gezeigten Bus SC enthalten
sein (z. B. C_TRIM[1,0] = SC[n1, n2]). DOUT[15:0] ist das digital angepasste
oder getrimmte Umwandlungsergebnis. Es umfasst die Summe der Trimmwerte,
die über die Signale FUSE[X:0], das digitale Umwandlungszwischenergebnis
oder Umwandlungsendergebnis und die digitalen Fehlerkorrekturwerte
DEC für die Fehlerkorrekturschritte von dem Speicher bereitgestellt
werden. Die Busbreite von FUSS bezieht sich auf alle erforderlichen
Korrekturwerte und Steuersignale zum Trimmen der Fehlanpassung der
Kondensatoren des CDAC.
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3 zeigt
ein vereinfachtes Blockschaltbild einer Ausführungsform
der in 2 gezeigten Maschine endlicher Zustände
FSMTRIM. Für jeden Zustand oder Schritt des Umwandlungsvorgangs
des Analog-Digital-Wandlers wird ein spezifischer Wert der Bitwerte,
die von dem Speicher (Signal FUSS) empfangen werden, zu einer Addierstufe
ADD geleitet. Die von der Addierstufe ADD bereitgestellte Summe
wird zu einem Register RFSM geleitet, dessen Ausgang auf die Addierstufe
ADD rückgekoppelt ist. Dementsprechend werden in Abhängigkeit
von dem Umwandlungsergebnis alle digitalen Korrekturwerte, die von
dem Bus FUSS und über den Multiplexer MUX empfangen werden
und zu einem spezifischen Kondensator (z. B. C15 bis C10, C10U und C10D)
des kapazitiven Digital-Analog-Wandlers gehören, aufsummiert,
um den vollständigen digitalen Korrekturwert TRIM_SUM bereitzustellen,
der optionale Bitwerte zum Schalten der Feineinstellungskondensatoren (wie
etwa CA1 in 1) umfasst. Das Register wird
nach jedem vollständigen Trimmzyklus zurückgesetzt
und mit dem Systemtakt getaktet. Bei einer Ausführungsform
kann ein Takt von 8 MHz verwendet werden.
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In 4 ist
eine Ausführungsform einer Arithmetikstufe AR ausführlich
gezeigt. Diese Ausführungsform umfasst die Maschine endlicher
Zustände, die in 3 gezeigt
ist. Alle Kondensatoren, deren Fehlanpassung für den Analog-Digital-Wandler
relevant sind, werden bei einem anfänglichen Kalibrierungsvorgang gemessen.
Die Werte können im Speicher MEM, der in 1 gezeigt
ist, gespeichert werden. Die digitalen Korrekturwerte werden zu
MUX1 als digitale Werte TRIMBIT15<SIGN,8:0>, TRIMBIT14<SIGN,7:0>, TRIMBIT13<SIGN,6:0>, TRIMBIT12<SIGN,5:0>, TRIMBIT11<SIGN,4:0>, TRIMBIT10<SIGN,3:0>, TRIMDEC_AUF<SIGN,3:0> und TRIMDEC_AB<SIGN,3:0> geleitet. Diese Ausführungsform
umfasst ferner einen zusätzlichen digitalen Korrekturwert
TRIM_OFFSET<SIGN,4:0>, um ein Offset des
Analog-Digital-Wandlers anzupassen. Entsprechend seiner Wertigkeit
(Beitrag zum Kapazitätswert oder Spannungsschritt) hat
jeder Korrekturwert eine spezifische Bitlänge. Eine kleinere
Wertigkeit des Kondensators führt zu einer kleineren Bitbreite
des Korrekturworts. Ferner wird entsprechend der Richtung der Abweichung
des Korrekturwerts aufgrund einer Fehlanpassung ein positives oder
negatives Vorzeichen des Korrekturwerts bereitgestellt. Die digitalen
Korrekturwerte werden zum Multiplexer MUX1 geleitet. In Übereinstimmung
mit dem Umwandlungsschritt (Signal ZUSTAND) der Analog-Digital-Wandlung
werden ein, zwei oder mehr der digitalen Werte nacheinander zu einem
zweiten Multiplexer geleitet. Der zweite Multiplexer wird entsprechend
der Komparatorausgabe zwischen dem entsprechenden ausgewählten
digitalen Korrekturwert, der von MUX1 empfangen wird, und einem
Wert ,0' geschaltet. Dies entspricht der Einstellung der entsprechenden
Kondensatoren, da eine Korrektur des Kapazitätswerts nur
dann erforderlich ist, wenn der Komparatorausgang hoch ist (der entsprechende
Kondensator auf einen positiven Referenzspannungspegel geschaltet
ist). Die Ausgabe des Multiplexers MUX2 wird zu einer ersten Addierstufe
ADD1 geleitet, die an ein Register REG gekoppelt ist, um die Summe
der digitalen Korrekturwerte in Übereinstimmung mit den
verwendeten Kondensatoren und dem Umwandlungsschritt zu speichern.
Das Summieren wird in mehreren Zyklen durchgeführt, indem
ein Taktsignal verwendet und das Zwischenergebnis, das im Register
REG enthalten ist, rückgekoppelt wird. Die komplette Summe
TRIM_SUM wird dann zu einem dritten Multiplexer MUX3 geleitet, der
die Trimmauflösung anpassen kann. Der Multiplexer MUX3
dient als Verschiebestufe, die die Auflösung und den Bereich
der gespeicherten Trimmwerte verändern kann. MUX3 kann
den digitalen Korrekturwert TRIM_SUM in Reaktion auf das Steuersignal
TRIMRES<1:0> verschieben, um die
Auflösung der Trimmwerte zu verändern. Das Steuersignal TRIMRES<1:0> kann aus einem Speicher
oder Register abgerufen werden. Der Wert des Auflösungssteuersignals
TRIMRES bezieht sich auf die Auflösung der gespeicherten
digitalen Korrekturwerte. Dieser Aspekt hängt damit zusammen,
ob die Auflösung des Korrekturwerts genauer ist als ein
LSB des ADC oder nicht. Dementsprechend können die Korrekturwerte
für die Feineinstellungskondensatoren (bei dieser Ausführungsform
werden die Feineinstellungssignale als ½ LSB und ¼ LSB
angegeben) einbeschlossen oder ausgeschlossen werden, indem die
Korrekturwerte nach oben oder nach unten verschoben werden. Dies
hat eine Auswirkung auf die Genauigkeit und den Bereich des digitalen
Kalibrierungsvorgangs. Wenn die digitalen Korrekturwerte der Kondensatoren
eine Genauigkeit von weniger als ½ LSB haben, ist es möglicherweise
nicht erforderlich, Feineinstellungskondensatoren zu verwenden.
Gemäß diesem Aspekt kann vorgesehen sein, dass
der Trimmbereich variabel ist und er zwischen einem großen
Trimmbereich mit grober Auflösung (z. B. ganzes LSB) und
einem begrenzten Trimmbereich mit höherer Auflösung
(z. B. ½ LSB oder ¼ LSB oder weniger) ausgewählt
werden kann.
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Der
dritte Multiplexer MUX3 ist an eine zweite Addierstufe ADD2 gekoppelt,
um den angepassten Trimmwert TRIM_SUM<SIGN,9:0> als Signal trim_Wert<SIGN,9:0> zur zweiten Addierstufe ADD2 zu leiten. Diese
Addierstufe ADD2 empfängt ferner Korrekturwerte, die sich
auf die Fehlerkorrekturschritte beziehen: einen ersten Fehlerkorrekturschritt
mit einem Wert DEC1_WERT<SIGN,10:8> und einen zweiten
Korrekturschritt mit einem Wert DEC2_WERT<SIGN,3>. Die Addierstufe ADD2 kann auch alle
Korrekturwerte zum Umwandlungszwischenergebnis oder Umwandlungsendergebnis
DIN<15:0> addieren. Schließlich
stellt die Addierstufe ADD2 das digital korrigierte Umwandlungsergebnis
DOUT<15:0> bereit.
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5 zeigt
ein vereinfachtes Blockschaltbild einer weiteren Ausführungsform
einer Arithmetikstufe der Steuer- und Arithmetikstufe CNTL aus 1.
Die meisten in 5 gezeigten Stufen sind denjenigen
der in 4 gezeigten Ausführungsform ähnlich
und haben die gleiche Funktionalität. Zusätzlich
zu den in 4 gezeigten Stufen weist diese
Ausführungsform einen vierten Multiplexer MUX4 und eine
dritte Addierstufe ADD3 auf. Der Multiplexer MUX4 kann dann als
Skalierstufe für den digitalen Korrekturwert des niedrigstwertigen
getrimmten Kondensators dienen. Dieser niedrigstwertige getrimmte
Kondensator kann bei der vorliegenden Ausführungsform der
Kondensator C10 sein. Wie oben erwähnt, wird bei dieser
Ausführungsform angenommen, dass nur die Kondensatoren
des HAUPTDAC ein Trimmen benötigen. Die Kondensatoren des
HAUPTDAC und die Kondensatoren des SUBDAC können als Ganzes
jedoch eine Fehlanpassung haben. Bei einem herkömmlichen
Lösungsansatz kann ein Lasertrimmen des Skalierungskondensators
CC verwendet werden, um das Verhältnis anzupassen. Bei
dieser Ausführungsform wird ein anderer Lösungsansatz
verwendet. Alle Kondensatoren des HAUPTDAC (alle Kondensatoren eines
CDAC, die ein Trimmen benötigen) werden digital korrigiert.
Diese Skalierung basiert auf der Fehlanpassung des letzten getrimmten
Kondensators bezogen auf den kombinierten Kapazitätswert
der verbleibenden (nicht getrimmten) niederwertigen Kondensatoren.
Bei dieser Ausführungsform kann der letzte getrimmte Kondensator
C10 einen Kapazitätswert haben, der dem kombinierten Kapazitätswert
aller niederwertigen Kondensatoren Wert (C9, C8 ...) entspricht.
Sobald der erforderliche Korrekturwert für diese spezifische
Fehlanpassung bestimmt ist (z. B. bei einem anfänglichen
Kalibrierungsvorgang), muss für alle anderen getrimmten
höherwertigen Kondensatoren (C11 ... C15) der gleiche,
jedoch verschobene Wert verwendet werden. Das Skalierungssignal
TRIM_SKALIERAB<SIGN,3:0> ist dann der digitale
Korrekturwert des niedrigstwertigen getrimmten Kondensators C10,
d. h. es kann TRIMBIT10 aus 4 entsprechen.
Bei dieser Ausführungsform hat es eine Bitbreite von 4
Bit. Entsprechend dem Umwandlungszustand (Zustand) ist das Skalierungssignal
TRIM_SKALIERAB<SIGN,3:0> an Positionen mit
höherwertigen oder niederwertigen Bits des Ausgangssignals
SKALIER_OUT<SIGN,8:0> gekoppelt. Das Signal SKALIER_OUT<SIGN,8:0> wird zu den niedrigstwertigen
Bits MUX1_OUT<SIGN,5:0> des ausgewählten
digitalen Korrekturwerts addiert. Die Addierstufe ADD3 addiert die
beiden Werte und leitet die Summe an den Multiplexer MUX2. Da das
Signal TRIM_SKALIERAB der digitale Korrekturwert für C10
ist, kann TRIMBIT10 bei MUX1 ausgelassen werden. Ferner kann die
Bitbreite von allen anderen digitalen Korrekturwerten TRIMBIT11
bis TRIMBIT15 um die Anzahl der Bits von TRIM_SKALIERAB oder TRIMBIT10
reduziert werden. Die digitalen Korrekturwerte werden dann als digitale
Werte TRIMBIT15<SIGN,5:0>, TRIMBIT14<SIGN,5:0>, TRIMBIT13<SIGN,5:0>, TRIMBIT12<SIGN,4:0>, TRIMBIT11<SIGN,4:0>, TRIMDEC_AUF<SIGN,3:0> und TRIMDEC_AB<SIGN,3:0> und als der Offset-Trimmwert
TRIM_OFFSET<SIGN,4:0> zu MUX1 geleitet.
Somit kann ein Teil des zusätzlichen Speicherplatzes, der
für die digitale Korrektur aller Haupt-ADC-Kondensatoren erforderlich
ist, wiedergewonnen werden. Mit anderen Worten ermöglicht
die Skalierstufe MUX4 (und der Addierer ADD3) zum Skalieren des
digitalen Korrekturwerts TRIM_SKALIERAB des niedrigstwertigen getrimmten
Kondensators eine Verwendung des digitalen Korrekturwerts TRIM_SKALIERAB
für getrimmte, höherwertige Kondensatoren. Dies
sorgt für eine kleinere Größe des digitalen
Worts für die Trimmwörter mit den höherwertigen
und höchstwertigen Bits. Dies kann verwendet werden, um
das kombinierte Verhältnis des Kapazitätswerts
des niedrigstwertigen getrimmten Kondensators und von allen anderen
getrimmten, höherwertigen Kondensatoren mit Bezug auf die übrigen
Kondensatoren des kapazitiven Felds zu trimmen. Der gesamte HAUPTDAC
kann dann beispielsweise bezüglich des SUBDAC effizient
getrimmt werden, einschließlich Skalierungskondensator,
der zum Koppeln des HAUPTDAC und SUBDAC verwendet wird, wenn ein
Skalierungskondensator verwendet wird.
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Diese
Konfiguration benötigt weniger Speicher als die in 4 gezeigte
Konfiguration.
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6 ist
der Ausführungsform aus 5 ähnlich.
Zusätzlich zu den Stufen in 5 weist
die Ausführungsform aus 6 auch einen
Multiplizierer MULT zum Durchführen eines Verstärkungskorrekturschritts auf.
Das Korrigieren der Verstärkung des digitalen Umwandlungsergebnisses
bedeutet, dass eine Multiplikation durchgeführt werden
muss. Das Ausgangssignal der Addierstufe ADD2 ist nun der digitale
Ausgabewert D1<15:0>. Dieser Ausgabewert
wird mit einem Verstärkungstrimmwert TRIM_VERSTÄRKUNG<SIGN,8:0> multipliziert. Das
Ergebnis ist ein korrigierter digitaler Ausgabewert VERSTÄRKUNG_CORR,
der zum getrimmten Ausgabewert D1<15:0> addiert werden muss.
Dies wird mit der Addierstufe ADD4 durchgeführt. Das Ergebnis
wird am Ausgang der Addierstufe ADD4 als digitales Ausgangssignal
DOUT bereitgestellt. Der Multiplizierer MULT umfasst auch die Bits
für die Feineinstellungskondensatoren in der Berechnung
und stellt korrigierte Werte für die Feineinstellungskondensatoren
als ½ LSB und ¼ LSB (C_TRIM[1:0]) bereit.
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Bei
einer Ausführungsform kann zur Vermeidung von abrupten Änderungen
der Ausgangswerte (z. B. eines ganzen LSB) die Multiplikation intern
mit einer höheren Genauigkeit durchgeführt werden,
die ½-, ¼- und 1/8-LSB-Werte umfasst. Der Bruchteil
eines LSB wird dann auf analoge Weise korrigiert, während
der ganzzahlige Teil digital korrigiert wird. Der Multiplizierer
kann dann so ausgelegt sein, dass er genügend Positionen für
Bitbruchteile hat, sodass er einen Fehler der Korrekturwerte auf
einen Wert begrenzt, der kleiner ist als die Hälfte des
kleinsten Bruchteils eines LSB (z. B. 0,5·1/8 LSB).
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Ein
guter Zeitpunkt zum Bereitstellen des Ergebnisses der Multiplikation
und zum Einstellen der analogen Korrekturkondensatoren kann vor
dem letzten Fehlerkorrekturschritt liegen. Dies kann erforderlich
sein, um jeglichen Einfluss der Feineinstellungskondensatoren (z.
B. ½, ¼ und 1/8 LSB) auf die Konvergenz des Analog-Digital-Wandlers
zu vermeiden. Bei dieser Ausführungsform ist somit das
Produkt aus dem Korrekturwert und den LSBs vorteilhafterweise kleiner
als 1/16 LSB.
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Bei
einer alternativen Ausführungsform kann der Multiplizierer
als Addierer implementiert sein, der aufeinanderfolgende Additionen
während der Umwandlung durchführt.
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Obwohl
die beschriebenen Ausführungsformen sich auf 16-Bit-Analog-Digital-Wandler
beziehen, können andere Ausführungsformen mehr
oder weniger Bits haben, wie beispielsweise 12, 14, 18 oder 20,
22 oder 24 Bits.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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