TWI481201B - 平行訊號型漸進式類比數位轉換器及方法 - Google Patents

Description

平行訊號型漸進式類比數位轉換器及方法

本發明是有關於一種漸進式類比數位轉換器及方法，且特別是有關於一種平行訊號型漸進式類比數位轉換器及方法。

隨著科技的進步，電子技術與設備在現代生活中扮演越來越重要的角色，舉凡各式資料的處理：聲音、溫度、光線、壓力、訊號，都可見到由電子設備處理的應用，然而電子設備通常僅可處理電子數位訊號，因此類比數位轉換器(Analog to Digital Converter，ADC)便應運而生。

類比數位轉換器的主要作用是把自然界的類比訊號轉換為電子設備可以處理的數位訊號，其中漸進式(Successive Approximation Register，SAR)類比數位轉換器(ADC)被公認有著低功耗的特性，卻由於SAR ADC本身的架構需進行多次比較周期，進而限制了其轉換速度，因此傳統的SAR ADC一直被限制在低功率、低速的應 用。

近年來隨著架構和製程的改良，SAR ADC也已經開始朝向發展高速的應用，尤其是分時平行式(timing-interleaved)的架構更經常被採用於高速的類比數位轉換器。SAR ADC的基本工作原理，是利用二進制的方式來尋找每個位元的解析度，因此需要一個比取樣頻率更高的位元循環時脈(Bit cycling clock)來達成，若以解析度10位元為例，就需要高出取樣頻率的10倍以上的位元循環時脈，為了避免這個高速時脈通過整個晶片，非同步位元循環時脈(asynchronous Bit cycling clock)便應運而生。

但習知的SAR ADC即使相較最初發展時期已克服許多問題並且提高速度，卻仍舊受限於其架構需進行多次比較，而為了在每次比較都能正常運作，在每進行下一次比較前都需要延遲足夠的時間以確保輸入訊號能穩定通過SAR ADC電路，此延遲時間同時也限制了SAR ADC的速度，延遲時間成為SAR ADC發展更高速的瓶頸。

因此，本發明之一目的是在提供一種平行訊號型漸進式類比數位轉換器及方法，以進行高速的漸進式類比數位轉換。

依據本發明之一實施方式，提供一種平行訊號型漸進式類比數位轉換器，其包含二開關、二電容陣列、一 比較模組、一快速緩衝器、一緩慢緩衝器、一延遲緩衝器及一控制邏輯模組，其中各電容陣列分別電性連接各開關，且各電容陣列具有複數電容，比較模組具有二輸入端、一輸出端及一比較時脈端，各輸入端分別電性連接各電容陣列，比較模組用以產生一比較訊號；快速緩衝器電性連接比較模組之輸出端，且快速緩衝器具有一快速緩衝時間，快速緩衝器用以接收比較訊號並產生一有效快速訊號，有效快速訊號用以切換二電容陣列之那些電容；緩慢緩衝器電性連接比較模組之輸出端，緩慢緩衝器具有一緩慢緩衝時間，且緩慢緩衝時間長於快速緩衝時間，緩慢緩衝器用以接收比較訊號並產生一有效緩慢訊號，有效緩慢訊號用以觸發切換二電容陣列之那些電容；延遲緩衝器電性連接比較模組之輸出端及比較時脈端，延遲緩衝器具有一延遲緩衝時間，且延遲緩衝時間短於緩慢緩衝時間而長於快速緩衝時間，延遲緩衝器自輸出端接收比較訊號並產生一有效迴圈訊號，且比較模組之比較時脈端用以接收有效迴圈訊號以重置比較模組；控制邏輯模組電性連接快速緩衝器、緩慢緩衝器及二電容陣列，控制邏輯模組接收有效快速訊號及有效緩慢訊號以產生複數切換訊號，這些切換訊號用以控制二電容陣列之那些電容的電壓值。

依據上述之平行訊號型漸進式類比數位轉換器，其中開關可為靴帶式開關，比較模組可包含一比較器及一比較器反及閘，其中比較器具有二比較輸出端、二輸入端及比較時脈端，比較器用以產生二比較輸出訊號，各比較 輸出訊號分別輸出於各比較輸出端，比較器反及閘電性連接二比較輸出端並產生比較訊號。

依據上述之平行訊號型漸進式類比數位轉換器，其中控制邏輯模組可包含一循環時脈產生器、一邏輯單元、複數驅動器及複數切換器，其中循環時脈產生器用以接收緩慢緩衝器產生之有效緩慢訊號及一預設取樣時脈訊號，並產生有序的複數循環時脈訊號，那些循環時脈訊號用以觸發切換二電容陣列的那些電容，邏輯單元與快速緩衝器、循環時脈產生器及比較器之二比較輸出端電性連接，邏輯單元用以接收各比較輸出訊號、那些循環時脈訊號、預設取樣時脈訊號及快速緩衝器產生之有效快速訊號，邏輯單元並產生複數位元訊號，那些驅動器與邏輯單元電性連接，用以接收那些位元訊號並產生複數驅動訊號，各切換器與各驅動器電性連接，那些切換器用以接收那些驅動訊號並產生那些切換訊號。其中循環時脈產生器可為D型正反器陣列。

依據上述之平行訊號型漸進式類比數位轉換器，其中更可包含一比較時脈模組，其電性連接延遲緩衝器、循環時脈產生器及比較模組之比較時脈端，比較時脈模組包含一比較時脈反或閘及一比較時脈反閘，比較時脈反或閘用以接收預設取樣時脈訊號、延遲緩衝器產生之有效迴圈訊號、及循環時脈產生器產生之那些循環時脈訊號之最後一者，並產生一比較時脈反或訊號，比較時脈反閘則電性連接比較時脈反或閘，用以接收比較時脈反或訊號並產 生一比較時脈訊號，比較時脈訊號用以輸入至比較模組之比較時脈端以重置比較模組。

依據本發明另一實施方式，提供一種平行訊號型漸進式類比數位轉換器，其包含二開關、二電容陣列、一比較模組、一快速緩衝器、一緩慢緩衝器、一延遲緩衝器、一循環時脈產生器、一邏輯單元、複數驅動器、複數切換器及一比較時脈模組，其中各電容陣列分別電性連接各開關，且各電容陣列具有複數電容，比較模組具有二輸入端、一輸出端及一比較時脈端，各輸入端各分別電性連接各電容陣列，比較模組用以產生二比較輸出訊號並將二比較輸出訊號經反及運算而產生一比較訊號；快速緩衝器電性連接比較模組之輸出端，快速緩衝器具有一快速緩衝時間，且快速緩衝器用以接收比較訊號並產生一有效快速訊號；緩慢緩衝器電性連接比較模組之輸出端，緩慢緩衝器具有一緩慢緩衝時間，且緩慢緩衝時間長於快速緩衝時間，緩慢緩衝器用以接收比較訊號並產生一有效緩慢訊號；延遲緩衝器電性連接比較模組之輸出端及比較時脈端，延遲緩衝器具有一延遲緩衝時間，且延遲緩衝時間短於緩慢緩衝時間而長於快速緩衝時間，延遲緩衝器自輸出端接收比較訊號並產生一有效迴圈訊號，且比較模組之比較時脈端用以接收有效迴圈訊號以重置比較模組；循環時脈產生器用以接收緩慢緩衝器產生之有效緩慢訊號及一預設取樣時脈訊號，並產生有序的複數循環時脈訊號，那些循環時脈訊號用以觸發切換二電容陣列的那些電容；邏輯單元與快速 緩衝器、比較模組及循環時脈產生器電性連接，邏輯單元用以接收各比較輸出訊號、那些循環時脈訊號、預設取樣時脈訊號及快速緩衝器產生之有效快速訊號，並產生複數位元訊號；那些驅動器與邏輯單元電性連接，那些驅動器用以接收那些位元訊號並產生複數驅動訊號；各切換器與各驅動器電性連接，那些切換器用以接收那些驅動訊號並產生複數切換訊號，那些切換訊號用以控制二電容陣列之那些電容的電壓值；比較時脈模組電性連接延遲緩衝器、循環時脈產生器及比較模組之比較時脈端，比較時脈模組用以接收預設取樣時脈訊號、延遲緩衝器產生之有效迴圈訊號、及循環時脈產生器產生之那些循環時脈訊號之最後一者，並產生一比較時脈訊號以輸入至比較模組之比較時脈端，藉以重置比較模組。

依據上述之平行訊號型漸進式類比數位轉換器，其中開關可為靴帶式開關，循環時脈產生器可為D型正反器陣列。

依據本發明又一實施方式，提供一種平行訊號型漸進式類比數位轉換方法，其包含步驟：進行一比較步驟，比較步驟將二輸入訊號透過一比較模組轉換為一比較訊號，將比較訊號延遲一快速緩衝時間而產生一有效快速訊號，進行一準備電容步驟，準備電容步驟將比較訊號延遲一緩慢緩衝時間而產生一有效緩慢訊號，其中緩慢緩衝時間長於快速緩衝時間，藉由有效緩慢訊號以觸發切換二電容陣列之複數電容，進行一漸進式轉換步驟，漸進式轉換 步驟利用有效快速訊號及有效緩慢訊號產生複數切換訊號，並藉由那些切換訊號以控制二電容陣列之那些電容的電壓值，進行一準備比較器步驟，準備比較器步驟將比較訊號延遲一延遲緩衝時間而產生一有效迴圈訊號，其中延遲緩衝時間短於緩慢緩衝時間而長於快速緩衝時間，並藉由有效迴圈訊號以重置比較模組。

依據上述之平行訊號型漸進式類比數位轉換方法，其中比較步驟更可包含將二輸入訊號透過一比較器轉換為二比較輸出訊號，及將各比較輸出訊號分別進行一反及邏輯運算而產生比較訊號。

依據上述之平行訊號型漸進式類比數位轉換方法，其中準備電容步驟更可包含將有效緩慢訊號配合一預設取樣時脈訊號而產生有序的複數循環時脈訊號，及藉由那些循環時脈訊號觸發切換二電容陣列之那些電容。

依據上述之平行訊號型漸進式類比數位轉換方法，其中漸進式轉換步驟更可包含將各比較輸出訊號配合有效快速訊號、預設取樣時脈訊號及那些循環時脈訊號之一者而轉換為一位元訊號，將位元訊號轉換為驅動訊號，將驅動訊號轉換為那些切換訊號之一者，切換訊號切換二電容陣列之那些電容之一者以控制二電容陣列之那些電容的電壓值，將二電容陣列之電壓值作為二輸入訊號。

依據上述之平行訊號型漸進式類比數位轉換方法，其中準備比較器步驟更可包含將有效迴圈訊號配合預設取樣時脈訊號及那些循環時脈訊號之最後一者而產生一 比較時脈訊號，將比較時脈訊號輸入至比較模組以重置比較模組。

由上述可知，本發明之平行訊號型漸進式類比數位轉換器及平行訊號型漸進式類比數位轉換方法採用二路平行式非同步時脈來完成漸進式類比數位轉換器的轉換過程，使得每次轉換所需之觸發訊號在上個比較周期就已準備好，因此能節省每次轉換等待觸發訊號的時間，進而提升類比數位轉換的取樣頻率，達到高速的效能。

110、120‧‧‧開關

111、112‧‧‧接點

210‧‧‧第一電容陣列

211、212‧‧‧接點

220‧‧‧第二電容陣列

300‧‧‧比較模組

301‧‧‧輸出端

310‧‧‧比較器

311‧‧‧第一輸入端

312‧‧‧第二輸入端

313‧‧‧第一比較輸出端

314‧‧‧第二比較輸出端

315‧‧‧比較時脈端

320‧‧‧比較器反及閘

400‧‧‧快速緩衝器

401、402‧‧‧接點

500‧‧‧緩慢緩衝器

600‧‧‧延遲緩衝器

700‧‧‧控制邏輯模組

710‧‧‧循環時脈產生器

711‧‧‧D型正反器

720‧‧‧邏輯單元

721‧‧‧邏輯單元及閘

722‧‧‧邏輯單元D型正反器

730‧‧‧驅動器

731、732‧‧‧接點

740‧‧‧切換器

741、742‧‧‧接點

800‧‧‧比較時脈模組

810‧‧‧比較時脈反或閘

820‧‧‧比較時脈反閘

S101~S107‧‧‧步驟

S910‧‧‧比較步驟

S920‧‧‧產生有效快速訊號步驟

S930‧‧‧準備電容步驟

S940‧‧‧準備比較器步驟

S950‧‧‧漸進式轉換步驟

S960‧‧‧進行下一周期步驟

Biti‧‧‧位元

Clk(i+1)‧‧‧循環時脈訊號

Clk12‧‧‧循環時脈訊號之最後一者

Clki‧‧‧循環時脈訊號之一者

Clkc‧‧‧比較時脈訊號

Clkcb‧‧‧比較時脈反或訊號

Clks‧‧‧預設取樣時脈訊號

Outp‧‧‧第一比較輸出訊號

Outn‧‧‧第二比較輸出訊號

Spi、Sni‧‧‧位元訊號

Vip、Vin‧‧‧輸入訊號

ValidPre‧‧‧比較訊號

ValidFast‧‧‧有效快速訊號

ValidSlow‧‧‧有效緩慢訊號

ValidLoop‧‧‧有效迴圈訊號

第1圖係繪示依照本發明一實施方式的平行訊號型漸進式類比數位轉換器的架構示意圖。

第2圖係繪示依照第1圖的平行訊號型漸進式類比數位轉換器的轉換流程示意圖。

第3圖係繪示第1圖的開關的電路圖。

第4圖係繪示第1圖的第一電容陣列的電路佈局圖。

第5圖係繪示第1圖的比較器的電路圖。

第6圖係繪示第1圖的快速緩衝器的電路圖。

第7圖係繪示第1圖的循環時脈產生器及比較時脈反或閘的電路圖。

第8圖係繪示第1圖的邏輯單元的電路圖。

第9圖係繪示第7圖及第8圖中訊號的時序圖。

第10圖係繪示第1圖的驅動器的電路圖。

第11圖係繪示第1圖的切換器的電路圖。

第12圖係繪示依照本發明又一實施方式的平行訊號型漸進式類比數位轉換方法的流程圖。

請參照第1圖，其繪示依照本發明一實施方式的平行訊號型漸進式類比數位轉換器的架構示意圖，本實施方式以10位元的平行訊號型漸進式類比數位轉換器為例，但實際應用的位元數可由所屬技術領域中具有通常知識者依需求而自行變化。

如第1圖所示之平行訊號型漸進式類比數位轉換器包含二開關110及120、一第一電容陣列210、一第二電容陣列220、一比較模組300、一快速緩衝器400、一緩慢緩衝器500、一延遲緩衝器600、一控制邏輯模組700及一比較時脈模組800，其中第一電容陣列210電性連接開關110，第二電容陣列220電性連接開關120，第一電容陣列210及第二電容陣列220各具有複數電容，第一電容陣列210由其電容的電壓值而提供一輸入訊號Vip至比較模組300，第二電容陣列220由其電容的電壓值而提供一輸入訊號Vin至比較模組300。

比較模組300具有二輸入端、一輸出端301及一比較時脈端315，其中二輸入端分別為一第一輸入端311及一第二輸入端312，第一輸入端311電性連接第一電容陣列210用以接收輸入訊號Vip，第二輸入端312電性連 接第二電容陣列220用以接收輸入訊號Vin。比較模組300用以產生一比較訊號ValidPre於輸出端301。更詳細地說，比較模組300包含一比較器310及一比較器反及閘320，比較器310具有二比較輸出端、二輸入端及比較時脈端315，其中二輸入端分別為前述的第一輸入端311及第二輸入端312，二比較輸出端分別為一第一比較輸出端313及一第二比較輸出端314，比較器310用以產生一第一比較輸出訊號Outp於第一比較輸出端313及一第二比較輸出訊號Outn於第二比較輸出端314，比較器反及閘320電性連接比較器310的第一比較輸出端313及第二比較輸出端314，使得第一比較輸出訊號Outp及第二比較輸出訊號Outn共同經過比較器反及閘320，並產生一比較訊號ValidPre於輸出端301。

快速緩衝器400電性連接比較模組300之輸出端301，且快速緩衝器400具有一快速緩衝時間，快速緩衝器400用以接收比較訊號ValidPre並產生一有效快速訊號ValidFast。有效快速訊號ValidFast係用以切換第一電容陣列210或第二電容陣列220之電容，其機制將與控制邏輯模組700一併於後詳述。

緩慢緩衝器500電性連接比較模組300之輸出端301，緩慢緩衝器500具有一緩慢緩衝時間，且緩慢緩衝時間長於快速緩衝時間，緩慢緩衝器500用以接收比較訊號ValidPre並產生一有效緩慢訊號ValidSlow。有效緩慢訊號ValidSlow係用以觸發切換第一電容陣列210或第二電容 陣列220之電容，其機制將控制邏輯模組700一併於後詳述。

延遲緩衝器600電性連接比較模組300之輸出端301，延遲緩衝器600具有一延遲緩衝時間，且延遲緩衝時間短於緩慢緩衝時間而長於快速緩衝時間，延遲緩衝器600自輸出端301接收比較訊號ValidPre並產生一有效迴圈訊號ValidLoop。迴圈訊號ValidLoop係用以輸入至比較時脈模組800以重置比較模組300，其機制將與比較時脈模組800一併於後詳述。

控制邏輯模組700電性連接快速緩衝器400、緩慢緩衝器500、第一電容陣列210及第二電容陣列220，控制邏輯模組700接收有效快速訊號ValidFast及有效緩慢訊號ValidSlow以產生複數切換訊號，這些切換訊號用以控制第一電容陣列210及第二電容陣列220的那些電容的電壓值，以進行漸進式類比數位轉換。

更詳細地說，控制邏輯模組700包含一循環時脈產生器710、一邏輯單元720、複數驅動器730及複數切換器740，循環時脈產生器710係用以接收預設取樣時脈訊號Clks及緩慢緩衝器500所產生之有效緩慢訊號ValidSlow，並產生有序的複數循環時脈訊號Clk(i+1)，這些循環時脈訊號Clk(i+1)用以觸發切換第一電容陣列210及第二電容陣列220的那些電容；邏輯單元720與快速緩衝器400、循環時脈產生器710、及比較器310之二比較輸出端313及314電性連接，邏輯單元720係用以接收各比 較輸出訊號Outp或Outn、那些循環時脈訊號Clk(i+1)、預設取樣時脈訊號Clks、及快速緩衝器400產生之有效快速訊號ValidFast，並產生複數位元訊號；各驅動器730分別與邏輯單元720電性連接，驅動器730用以接收那些位元訊號並產生複數驅動訊號；各切換器740分別與各驅動器730電性連接，切換器740係用以接收那些驅動訊號並產生前述的那些切換訊號，用以控制第一電容陣列210及第二電容陣列220的那些電容的電壓值。

比較時脈模組800與延遲緩衝器600、循環時脈產生器710、及比較模組300之比較時脈端315電性連接，比較時脈模組800自延遲緩衝器600接收有效迴圈訊號ValidLoop並產生一比較時脈訊號Clkc輸出至比較模組300之比較時脈端315，用以重置比較模組300。更詳細地說，比較時脈模組800包含一比較時脈反或閘810及一比較時脈反閘820，比較時脈反或閘810用以接收預設取樣時脈訊號Clks、延遲緩衝器600產生之有效迴圈訊號ValidLoop、及循環時脈產生器710產生之那些循環時脈訊號Clk(i+1)之最後一者Clk12，並產生一比較時脈反或訊號Clkcb，比較時脈反閘820電性連接比較時脈反或閘810，用以接收比較時脈反或訊號Clkcb，並產生上述的比較時脈訊號Clkc以輸入至比較模組300之比較時脈端315以重置比較模組300。

配合參照第2圖，其係繪示依照第1圖的平行訊號型漸進式類比數位轉換器的轉換流程示意圖。於開始 後，進行步驟S101，由比較模組300比較判斷第一電容陣列210所輸入的輸入訊號Vip是否大於第二電容電列220所輸入的輸入訊號Vin，於此第一次比較周期時不需切換任何電容即可開始進行比較。若步驟S101的判斷結果為是，即若輸入訊號Vip大於輸入訊號Vin，則進從進行步驟S102，將此比較周期所比較的位元Biti設為1，並進行步驟S103，切換第一電容陣列210的電容改變電容值，使得切換後的第一電容陣列210中的輸入訊號Vip成為原輸入訊號Vip-Vref/2ⁱ ，其中Vref為平行訊號型漸進式類比數位轉換器的電壓值範圍，而第二電容陣列220中的輸入訊號Vin維持不變，再繼續進行步驟S106；若步驟S101的判斷結果為否，即若輸入訊號Vip不大於輸入訊號Vin，則進從進行步驟S104，將此比較周期所比較的位元Biti設為0，並進行步驟S105，切換第二電容陣列220的電容改變電容值，使得切換後的第二電容陣列220中的輸入訊號Vin成為原輸入訊號Vin-Vref/2ⁱ ，其中Vref為平行訊號型漸進式類比數位轉換器的電壓值範圍，而第一電容陣列210中的輸入訊號Vip維持不變，再繼續進步驟S106。步驟S106判斷i=N，其中N表示平行訊號型漸進式類比數位轉換器共有N位元，因此步驟S106用以判斷目前比較的第i位元是否是最後一位，例如第1圖所示的實施方式為10位元，則N=10，代表總共會進行10次比較。若步驟S106的結果為否，即若比較未完成，則進行步驟S107，設定i為i+1以繼續進行下一位元的比較，並回到步驟S101繼 續；若步驟S106的結果為是，即代表完成所有位元的比較，則停止，完成平行訊號型漸進式類比數位轉換。

配合參照第3圖，其係繪示第1圖的開關110的電路圖，開關110及開關120皆可使用如第3圖所繪示的靴帶式開關，在此僅以開關110為例說明。開關110之接點111接收一預設預設取樣時脈訊號Clks以作為觸發開關110的訊號，接點112則輸出一開關訊號至第一電容陣列210。另外，開關120可使用與開關110相同或類似的結構，其中開開120輸出的另一開關訊號則傳送至第二電容陣列220，在此不另加繪示。開關110及開關120另可採用MOS開關或其他開關，而不限於本實施方式之靴帶式開關。

配合參照第4圖，其係繪示第1圖的第一電容陣列210的電路佈局圖，第二電容陣列220與第一電容陣列210皆可使用如第4圖所繪示的電路佈局，在此僅以第一電容陣列210為例說明。第一電容陣列210之接點211與第3圖中開關110的接點112電性連接，接點211用以接收來自接點112的開關訊號，並以接點212電性連接至比較模組300的第一輸入端311；第二電容陣列220可使用與第一電容陣列210相同或類似的電路佈局，則第二電容陣列接收來自開關120的開關訊號並電性連接至比較模組300的第二輸入端312。

配合參照第5圖，其係繪示第1圖中比較模組300的比較器310的電路圖，其中來自第一電容陣列210的訊號自第一輸入端311輸入至比較器310，來自第二電容陣 列220的訊號自第二輸入端312輸入至比較器310，比較時脈端315用以接受比較時脈訊號Clkc以重置比較器310，第一比較輸出訊號Outp則自第一比較輸出端313電性連接至比較器反及閘320，第二比較輸出訊號Outn自第二比較輸出端314電性連接至比較器反及閘320，經比較器反及閘320產生比較訊號ValidPre至輸出端301。

配合參照第6圖，其係繪示第1圖的快速緩衝器400的電路圖，其中快速緩衝器400、緩慢緩衝器500及延遲緩衝器600皆可採用類似第6圖所繪示的電路圖，在此僅以快速緩衝器400為例。快速緩衝器400的接點401電性連接比較模組300的輸出端301並接受比較訊號ValidPre，經第6圖所示電路而延遲一快速緩衝時間，產生有效快速訊號ValidFast至接點402，快速緩衝器400的接點402電性連接至控制邏輯模組700的邏輯單元720；緩慢緩衝器500則電性連接比較模組300的輸出端301，接受比較訊號ValidPre並延遲一緩慢緩衝時間，產生有效緩慢訊號ValidSlow並電性連接至邏輯模組700的循環時脈產生器710；延遲緩衝器600則電性連接比較模組300的輸出端301，接受比較訊號ValidPre並延遲一延遲緩衝時間，產生有效迴圈訊號ValidLoop並電性連接至比較時脈模組800的比較時脈反或閘810。

配合參照第7圖，其係繪示第1圖的循環時脈產生器710及比較時脈反或閘810的電路圖，其中循環時脈產生器710可採用由D型正反器711所組成的D型正反器 陣列，循環時脈產生器710接收預設取樣時脈訊號Clks及有效緩慢訊號ValidSlow，並依序產生循環時脈訊號Clk(i+1)，其中i表示目前正在比較決定的位元，Clki用於觸發切換第一電容陣列210或第二電容陣列220的電容，循環時脈訊號Clk(i+1)則用以觸發切換下一比較周期中的第一電容陣列210或第二電容陣列220的電容，因此下一比較周期中的電容觸發訊號在上一比較周期就可準備好，所以應用本實例的平行訊號型漸進式類比數位轉換器可節省此等待電容觸發訊號的延遲時間，進而可提高平行訊號型漸進式類比數位轉換器的取樣頻率而達到高速的應用。本實施方式以10位元為例，因此依序產生循環時脈訊號Clk1、Clk2、Clk3、...、Clk12的高電位，其中Clk12電性連接至比較時脈模組800的比較時脈反或閘810，用以產生比較時脈訊號Clkc。

請共同參照第1圖、第2圖及第8圖，第8圖係繪示第1圖的邏輯單元720的電路圖。邏輯單元720可包含一邏輯單元及閘721及一邏輯單元D型正反器722，邏輯單元及閘721接受來自循環時脈產生器710的循環時脈訊號Clki及來自快速緩衝器400的有效快速訊號ValidFast，再將輸出電性連接至邏輯單元D型正反器722。邏輯單元D型正反器722的輸入及輸出與第2圖中的步驟S101的判斷結果相關，先以當步驟S101的判斷結果為是為例，代表輸入訊號Vip大於輸入訊號Vin，則邏輯單元D型正反器722接受邏輯單元及閘721的輸出、第一比較輸 出端313的第一比較輸出訊號Outp、預設取樣時脈訊號Clks，並產生位元訊號Spi及位元Biti，其中Biti為1；若第2圖中的步驟S101的判斷結果為否，代表輸入訊號Vip不大於輸入訊號Vin，則邏輯單元D型正反器722接受邏輯單元及閘721的輸出、第二比較輸出端314的第二比較輸出訊號Outn、預設取樣時脈訊號Clks，並產生位元訊號Sni及位元Biti，其中Biti為0。

請共同參照第1圖、第7圖、第8圖及第9圖，第9圖係繪示第7圖及第8圖中各訊號的時序圖，包含預設取樣時脈訊號Clks、比較時脈訊號Clkc、有效快速訊號ValidFast、有效緩慢訊號ValidSlow、循環時脈訊號Clk1、循環時脈訊號Clk1及有效快速訊號ValidFast共同通過邏輯單元及閘721後的訊號Clk1&ValidFast、循環時脈訊號Clk2、循環時脈訊號Clk2及效快速訊號ValidFast共同通過邏輯單元及閘721後的訊號Clk2&ValidFast、循環時脈訊號Clk9、循環時脈訊號Clk10、循環時脈訊號Clk11及循環時脈訊號之最後一者Clk12。可看出預設取樣時脈訊號Clks使得如第7圖所示的第一個D型正反器711的接點Qb設為「1」，即產生循環時脈訊號Clk1，其它D型正反器則重置為「0」；隨著有效緩慢訊號ValidSlow的切換，1的訊號依序傳遞位移，即循環時脈訊號Clk2至循環時脈訊號Clk11依序產生高電位，即循環時脈訊號Clk2至循環時脈訊號Clk11依序被設為「1」；當「1」的訊號傳遞至Clk11時，最後一個D型正反器所產生的循環時脈訊號之最後一 者Clk12被設為「1」，並且修正比較時脈訊號Clkc的值為高電位，此時一個周期完成；當下一個預設取樣時脈訊號Clks的高電位產生時，則所有D型正反器再次回到初始值，開始下一周期。

繼續參照第10圖，其係繪示第1圖的驅動器730的電路圖，其中接點731係電性連接邏輯單元720，並接受第8圖中的位元訊號Spi或Sni，接點732係電性連接切換器740。各驅動器730分別電性連接各切換器740，用以觸發切換器740以觸發切換電容。

請共同參照第1圖、第4圖及第11圖，第11圖係繪示第1圖的切換器740的電路圖，其中接點741電性連接驅動器730，接點742電性連接第一電容陣列210或第二電容陣列220之電容之一者之接點211，其中第一電容陣列210及第二電容陣列220之每一電容皆電性連接一切換器740，切換器740用以切換電容以改變電容的電壓值，進而改變電容所在的第一電容陣列210的輸入訊號Vip的電壓值，或改變變電容所在的第二電容陣列220的輸入訊號Vin的電壓值，又在每一位元的比較周期中，只有一切換器740會切換一電容。

由上述本發明之實施方式可知，延遲緩衝器600的延遲緩衝時間需長於快速緩衝器400的快速緩衝時間，但延遲緩衝時間比起快速緩衝時間可約略相等而只稍微長一點，以維持訊號的穩定，同時又達成相當短的延遲；又透過延遲緩衝器600所產生的有效迴圈訊號ValidLoop重 置比較模組300，因此下一周期的比較模組300的重置可在上一周期就完成，使得無需花費額外時間等待比較器的重置，因此達成平行訊號型漸進式類比數位轉換器所必需的延遲時間可縮減到相當快；更透過緩慢緩衝器500產生的有效緩慢訊號ValidSlow可觸發切換下一位元比較周期的電容，節省了等待電容觸發準備的延遲時間。

根據上述之實施方式，比較模組300花費的時間可為150ps(皮秒)，快速緩衝器400的快速緩衝時間可為70ps，邏輯單元720花費的時間可為110ps，驅動器730花費的時間可為80ps，切換器740花費的時間可為50ps，因此每比較轉換一位元所花費的總共延遲時間可為310ps，相較習知技術大為減少，也因此依據本發明之一實施方式的取樣頻率可達167MS/s(每秒百萬次)，下表為以本發明之一實例為例的規格表相較相較先前技術的規格表：

由上表可看出依據本發明之一實施方式相較先前技術表現極佳，尤其是取樣頻率相較先前技術達到大幅提升。

請參照第12圖並一同參照上述說明，第12圖係繪示依照本發明又一實施方式的平行訊號型漸進式類比數位轉換方法的流程圖。開始後，先進行一比較步驟S910，將二輸入訊號透過一比較器轉換為二比較輸出訊號，並將各比較輸出訊號分別進行一反及邏輯運算而產生一比較訊號。

接著進行產生有效快速訊號步驟S920、準備電容步驟S930、及準備比較器步驟S940，產生有效快速訊號步驟S920係將比較訊號延遲一快速緩衝時間而產生一有效快速訊號ValidFast；準備電容步驟S930係將比較訊號延 遲一緩慢緩衝時間而產生一有效緩慢訊號，其中緩慢緩衝時間長於快速緩衝時間，將有效緩慢訊號配合一預設取樣時脈訊號以產生有序的複數循環時脈訊號Clk(i+1)，藉由這些循環時脈訊號Clk(i+1)觸發切換二電容陣列的那些電容；準備比較器步驟S940係將比較訊號延遲一延遲緩衝時間而產生一有效迴圈訊號，其中延遲緩衝時間短於緩慢緩衝時間而長於快速緩衝時間，將有效迴圈訊號配合預設取樣時脈訊號及那些循環時脈訊號Clk(i+1)之最後一者而產生一比較時脈訊號Clkc，將比較時脈訊號Clkc輸入至比較模組以重置比較模組。

漸進式轉換步驟S950利用產生有效快速訊號步驟S920所產生的有效快速訊號ValidFast及準備電容步驟S930所產生的循環時脈訊號Clk(i+1)而進行一位元的類比數位轉換，包含將各比較輸出訊號配合有效快速訊號ValidFast、預設取樣時脈訊號及那些循環時脈訊號Clk(i+1)之一者Clki而轉換為一位元訊號及一位元Biti，將位元訊號轉換為驅動訊號，將驅動訊號轉換為一切換訊號，切換訊號切換二電容陣列之那些電容之一者以控制二電容陣列之那些電容的電壓值，將二電容陣列之電壓值作為比較器的二輸入訊號。

進行下一周期步驟S960判斷是否已完成所有位元的比較轉換，若未完成所有位元的比較轉換則回到比較步驟S910繼續，若已完成所有位元的比較轉換則結束。

綜上所述，應用本發明的平行訊號型漸進式類比 數位轉換器及平行訊號型漸進式類比數位轉換方法提前準備下一位元比較周期所需訊號，達到縮短必需的延遲時間，進而大幅提升取樣頻率，達到高速，並維持漸進式類比數位轉換器的低功率的優勢，而同時達到低功率、高速的優點。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

110、120‧‧‧開關

210‧‧‧第一電容陣列

220‧‧‧第二電容陣列

300‧‧‧比較模組

301‧‧‧輸出端

310‧‧‧比較器

311‧‧‧第一輸入端

312‧‧‧第二輸入端

313‧‧‧第一比較輸出端

314‧‧‧第二比較輸出端

315‧‧‧比較時脈端

320‧‧‧比較器反及閘

400‧‧‧快速緩衝器

500‧‧‧緩慢緩衝器

600‧‧‧延遲緩衝器

700‧‧‧控制邏輯模組

710‧‧‧循環時脈產生器

720‧‧‧邏輯單元

730‧‧‧驅動器

740‧‧‧切換器

800‧‧‧比較時脈模組

810‧‧‧比較時脈反或閘

820‧‧‧比較時脈反閘

Claims (14)

1. 一種平行訊號型漸進式類比數位轉換器，其包含：二開關；二電容陣列，各該電容陣列分別電性連接各該開關，且各該電容陣列具有複數電容；一比較模組，其具有二輸入端、一輸出端及一比較時脈端，各該輸入端分別電性連接各該電容陣列，該比較模組用以產生一比較訊號；一快速緩衝器，其電性連接該比較模組之該輸出端，該快速緩衝器具有一快速緩衝時間，該快速緩衝器用以接收該比較訊號並產生一有效快速訊號，該有效快速訊號用以切換該二電容陣列之該些電容；一緩慢緩衝器，其電性連接該比較模組之該輸出端，該緩慢緩衝器具有一緩慢緩衝時間，且該緩慢緩衝時間長於該快速緩衝時間，該緩慢緩衝器用以接收該比較訊號並產生一有效緩慢訊號，該有效緩慢訊號用以觸發切換該二電容陣列之該些電容；一延遲緩衝器，其電性連接該比較模組之該輸出端及該比較時脈端，該延遲緩衝器具有一延遲緩衝時間，且該延遲緩衝時間短於該緩慢緩衝時間而長於該快速緩衝時間，該延遲緩衝器自該輸出端接收該比較訊號並產生一有效迴圈訊號，且該比較時脈端用以接收該有效迴圈訊號以重置該比較模組；及一控制邏輯模組，其電性連接該快速緩衝器、該緩慢 緩衝器及該二電容陣列，該控制邏輯模組接收該有效快速訊號及該有效緩慢訊號以產生複數切換訊號，該些切換訊號用以控制該二電容陣列之該些電容的電壓值。
2. 如請求項1之平行訊號型漸進式類比數位轉換器，其中該開關為靴帶式開關。
3. 如請求項1之平行訊號型漸進式類比數位轉換器，其中該比較模組包含：一比較器，其具有二比較輸出端、該二輸入端及該比較時脈端，該比較器用以產生二比較輸出訊號，各該比較輸出訊號分別輸出於各該比較輸出端；及一比較器反及閘，其電性連接該二比較輸出端並產生該比較訊號。
4. 如請求項3之平行訊號型漸進式類比數位轉換器，其中該控制邏輯模組包含：一循環時脈產生器，用以接收該緩慢緩衝器產生之該有效緩慢訊號及一預設取樣時脈訊號，並產生有序的複數循環時脈訊號，該些循環時脈訊號用以觸發切換該二電容陣列的該些電容；一邏輯單元，與該快速緩衝器、該循環時脈產生器及該比較器之該二比較輸出端電性連接，該邏輯單元用以接收各該比較輸出訊號、該些循環時脈訊號、該預設取樣時 脈訊號及該快速緩衝器產生之該有效快速訊號，並產生複數位元訊號；複數驅動器，與該邏輯單元電性連接，用以接收該些位元訊號並產生複數驅動訊號；及複數切換器，各該切換器與各該驅動器電性連接，該些切換器用以接收該些驅動訊號並產生該些切換訊號。
5. 如請求項4之平行訊號型漸進式類比數位轉換器，其中該循環時脈產生器為D型正反器陣列。
6. 如請求項4之平行訊號型漸進式類比數位轉換器，其中更包含：一比較時脈模組，其電性連接該延遲緩衝器、該循環時脈產生器及該比較模組之該比較時脈端，該比較時脈模組包含：一比較時脈反或閘，用以接收該預設取樣時脈訊號、該延遲緩衝器產生之該有效迴圈訊號、及該循環時脈產生器產生之該些循環時脈訊號之最後一者，並產生一比較時脈反或訊號；及一比較時脈反閘，其電性連接該比較時脈反或閘，用以接收該比較時脈反或訊號並產生一比較時脈訊號，該比較時脈訊號用以輸入至該比較模組之該比較時脈端以重置該比較模組。
7. 一種平行訊號型漸進式類比數位轉換器，其包含：二開關；二電容陣列，各該電容陣列分別電性連接各該開關，且各該電容陣列具有複數電容；一比較模組，其具有二輸入端、一輸出端及一比較時脈端，各該輸入端各分別電性連接各該電容陣列，該比較模組用以產生二比較輸出訊號並將該二比較輸出訊號經反及運算而產生一比較訊號；一快速緩衝器，其電性連接該比較模組之該輸出端，該快速緩衝器具有一快速緩衝時間，該快速緩衝器用以接收該比較訊號並產生一有效快速訊號；一緩慢緩衝器，其電性連接該比較模組之該輸出端，該緩慢緩衝器具有一緩慢緩衝時間，且該緩慢緩衝時間長於該快速緩衝時間，該緩慢緩衝器用以接收該比較訊號並產生一有效緩慢訊號；一延遲緩衝器，其電性連接該比較模組之該輸出端及該比較時脈端，該延遲緩衝器具有一延遲緩衝時間，且該延遲緩衝時間短於該緩慢緩衝時間而長於該快速緩衝時間，該延遲緩衝器自該輸出端接收該比較訊號並產生一有效迴圈訊號，且該比較時脈端用以接收該有效迴圈訊號以重置該比較模組；一循環時脈產生器，用以接收該緩慢緩衝器產生之該有效緩慢訊號及一預設取樣時脈訊號，並產生有序的複數循環時脈訊號，該些循環時脈訊號用以觸發切換該二電容 陣列的該些電容；一邏輯單元，與該快速緩衝器、該比較模組及該循環時脈產生器電性連接，該邏輯單元用以接收各該比較輸出訊號、該些循環時脈訊號、該預設取樣時脈訊號及該快速緩衝器產生之該有效快速訊號，並產生複數位元訊號；複數驅動器，與該邏輯單元電性連接，用以接收該些位元訊號並產生複數驅動訊號；複數切換器，各該切換器與各該驅動器電性連接，該些切換器用以接收該些驅動訊號並產生複數切換訊號，該些切換訊號用以控制該二電容陣列之該些電容的電壓值；以及一比較時脈模組，其電性連接該延遲緩衝器、該循環時脈產生器及該比較模組之該比較時脈端，該比較時脈模組用以接收該預設取樣時脈訊號、該延遲緩衝器產生之該有效迴圈訊號、及該循環時脈產生器產生之該些循環時脈訊號之最後一者，並產生一比較時脈訊號以輸入至該比較時脈端，藉以重置該比較模組。
8. 如請求項7之平行訊號型漸進式類比數位轉換器，其中該開關為靴帶式開關。
9. 如請求項7之平行訊號型漸進式類比數位轉換器，其中該循環時脈產生器為D型正反器陣列。
10. 一種平行訊號型漸進式類比數位轉換方法，其包含：進行一比較步驟：將二輸入訊號透過一比較模組轉換為一比較訊號；將該比較訊號延遲一快速緩衝時間而產生一有效快速訊號；進行一準備電容步驟：將該比較訊號延遲一緩慢緩衝時間而產生一有效緩慢訊號，其中該緩慢緩衝時間長於該快速緩衝時間，藉由該有效緩慢訊號以觸發切換二電容陣列之複數電容；進行一漸進式轉換步驟：利用該有效快速訊號及該有效緩慢訊號產生複數切換訊號，藉由該些切換訊號以控制該二電容陣列之該些電容的電壓值；及進行一準備比較器步驟：將該比較訊號延遲一延遲緩衝時間而產生一有效迴圈訊號，其中該延遲緩衝時間短於該緩慢緩衝時間而長於該快速緩衝時間，藉由該有效迴圈訊號以重置該比較模組。
11. 如請求項10之平行訊號型漸進式類比數位轉換方法，其中該比較步驟更包含：將該二輸入訊號透過一比較器轉換為二比較輸出訊號；及將各該比較輸出訊號分別進行一反及邏輯運算而產生該比較訊號。
12. 如請求項11之平行訊號型漸進式類比數位轉換方法，其中該準備電容步驟更包含：將該有效緩慢訊號配合一預設取樣時脈訊號而產生有序的複數循環時脈訊號；及藉由該些循環時脈訊號觸發切換該二電容陣列之該些電容。
13. 如請求項12之平行訊號型漸進式類比數位轉換方法，其中該漸進式轉換步驟更包含：將各該比較輸出訊號配合該有效快速訊號、該預設取樣時脈訊號及該些循環時脈訊號之一者而轉換為一位元訊號；將該位元訊號轉換為驅動訊號；將該驅動訊號轉換為該些切換訊號之一者；該切換訊號切換該二電容陣列之該些電容之一者以控制該二電容陣列之該些電容的電壓值；及將該二電容陣列之電壓值作為該二輸入訊號。
14. 如請求項12之平行訊號型漸進式類比數位轉換方法，其中該準備比較器步驟包含：將該有效迴圈訊號配合該預設取樣時脈訊號及該些循環時脈訊號之最後一者而產生一比較時脈訊號；及將該比較時脈訊號輸入至該比較模組以重置該比較模組。