JP2005012250A - Ａ／ｄ変換器 - Google Patents
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Abstract
【課題】逐次比較型Ａ／Ｄ変換器の小サイズおよび低消費電力の特徴とフラッシュ型Ａ／Ｄ変換器の変換速度が大きいという特徴とを併せ持つＡ／Ｄ変換器を得ること。
【解決手段】サンプルホールド回路１０４のホールド動作期間内に、フラッシュ型のように並列に配置した各比較回路１０３にて順次比較動作が行われ、最上位ビットから最下位ビットまでのＡ／Ｄ変換が行われる。この各比較回路におけるビット変換動作は、サンプルホールド回路１０４のホールド動作期間内に相対的に遅延を持って発生するラッチ用クロック信号ＣＬＫｉ（ｉ＝１〜ｎ）によって対応する各ラッチ回路１０５がラッチ動作に入るまでには終了する。したがって、各ラッチ回路１０５では、サンプルホールド回路１０４のホールド動作期間内に所定ビットのデジタル信号を出力することができる。
【選択図】 図１
【解決手段】サンプルホールド回路１０４のホールド動作期間内に、フラッシュ型のように並列に配置した各比較回路１０３にて順次比較動作が行われ、最上位ビットから最下位ビットまでのＡ／Ｄ変換が行われる。この各比較回路におけるビット変換動作は、サンプルホールド回路１０４のホールド動作期間内に相対的に遅延を持って発生するラッチ用クロック信号ＣＬＫｉ（ｉ＝１〜ｎ）によって対応する各ラッチ回路１０５がラッチ動作に入るまでには終了する。したがって、各ラッチ回路１０５では、サンプルホールド回路１０４のホールド動作期間内に所定ビットのデジタル信号を出力することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、アナログ信号をデジタル信号に変換するアナログ・デジタル変換器（Ａ／Ｄ変換器）に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳプロセスの微細化が進展するのに伴い、デジタル回路では、サイズや消費電力をスケーリング則に従って低減していくことが可能である。しかし、アナログ回路においては、動作速度や入出力ダイナミックレンジの要求などから、低電圧化や小サイズ化、低消費電力化などは困難である場合が多い。そのため、近年、ＬＳＩにおけるアナログ回路部のサイズと消費電力の占める割合は、デジタル回路部のそれに比べて大きくなっていく傾向にある。
【０００３】
同様に、Ａ／Ｄ変換器においても、アナログ回路部のサイズ及び消費電力の占める割合は、デジタル回路部のそれに比較して大きい場合が多い。したがって、Ａ／Ｄ変換器全体の小サイズ化、低消費電力化を図り、変換速度を向上させるためには、アナログ回路部のサイズ及び消費電力の占める割合をデジタル回路部の占める割合に比べて小さくすることが必要である。
【０００４】
【発明が解決しようとする課題】
ところで、Ａ／Ｄ変換器には、変換速度、サイズ、消費電力の要求に応じて各種のＡ／Ｄ変換器が存在している。代表例として、逐次比較型Ａ／Ｄ変換器と、フラッシュ型Ａ／Ｄ変換器と、２ステップ型Ａ／Ｄ変換器またはパイプライン型Ａ／Ｄ変換器とを挙げ、それらについて上記の検討を加える。
【０００５】
逐次比較型Ａ／Ｄ変換器は、比較回路は１つだけで構成されるので、サイズと消費電力は小さいが、分解能のビット数分だけ変換期間を必要とするために変換速度が遅い。
【０００６】
フラッシュ型Ａ／Ｄ変換器は、比較回路を並列に並べて一斉に比較動作を行なうので高速動作が可能であるが、比較回路数が多くなるために、サイズと消費電力は大きくなる。
【０００７】
２ステップ型Ａ／Ｄ変換器またはパイプライン型Ａ／Ｄ変換器は、上記２つのＡ／Ｄ変換器の中間的な性能を備えるものであるが、高速高精度なサンプルホールド回路やＯＰアンプ回路を必要とするためにサイズや消費電力を小さくすることが困難である場合が多い。
【０００８】
この発明は、上記に鑑みてなされたもので、逐次比較型Ａ／Ｄ変換器の小サイズおよび低消費電力の特徴とフラッシュ型Ａ／Ｄ変換器の変換速度が大きいという特徴とを併せ持つＡ／Ｄ変換器を得ることを目的とする。
【０００９】
また、この発明は、従来の２ステップ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器に比べて低消費電力化、小サイズ化が図れるＡ／Ｄ変換器を得ることを目的とする。
【００１０】
さらに、この発明は、現在使用中の既存Ａ／Ｄ変換器を回路要素に取り込みその既存Ａ／Ｄ変換器に対して高ビット化拡張が行えるＡ／Ｄ変換器を得ることを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかるＡ／Ｄ変換器は、Ａ／Ｄ変換レンジから参照電圧群を生成する参照電圧発生回路と、生成された参照電圧群から１つの参照電圧を出力制御信号に従って選択する選択回路と、アナログ入力信号を基準クロック信号に従ってサンプリングし保持出力するサンプルホールド回路と、前記サンプルホールド回路の出力と前記選択回路が選択した参照電圧との大小比較を行う比較回路であって、前記サンプルホールド回路のホールド動作期間内において、最上位ビットから最下位ビットまでの比較動作を順々に行うビット数分の比較回路と、前記基準クロック信号に従って前記サンプルホールド回路のホールド動作期間において相対的に遅延を持った必要数のラッチ用クロック信号を順々に発生するクロック生成回路と、前記比較回路毎に設けられ、対応する比較回路の出力を対応する前記ラッチ用クロックに従って取り込み保持出力するラッチ回路と、前記ラッチ回路の出力ビットの論理状態に基づき、前記選択回路が最上位ビット判定用の参照電圧から最下位ビット判定用の参照電圧に向かって順々に選択することになる前記出力制御信号を発生するデコーダ回路とを備えたことを特徴とする。
【００１２】
この発明によれば、サンプルホールド回路のホールド動作期間内に、フラッシュ型のように並列に配置した各比較回路にて順次比較動作が行われ、最上位ビットから最下位ビットまでのＡ／Ｄ変換が行われる。この各比較回路におけるビット変換動作は、サンプルホールド回路のホールド動作期間内に相対的に遅延を持って発生するラッチ用クロック信号によって対応する各ラッチ回路がラッチ動作に入るまでには終了する。したがって、各ラッチ回路では、サンプルホールド回路のホールド動作期間内に所定ビットのデジタル信号を出力することができる。
【００１３】
また、つぎの発明にかかるＡ／Ｄ変換器は、Ａ／Ｄ変換レンジから参照電圧群を生成する参照電圧発生回路と、生成された参照電圧群から１つの参照電圧を出力制御信号に従って選択する選択回路と、アナログ入力信号を基準クロック信号に従ってサンプリングし保持出力するサンプルホールド回路と、前記サンプルホールド回路の出力と前記選択回路が選択した参照電圧との大小比較を行う多ビットのＡ／Ｄ変換モジュールであって、前記サンプルホールド回路のホールド動作期間内において、比較動作を順々に行う複数のＡ／Ｄ変換モジュールと、前記基準クロック信号に従って前記サンプルホールド回路のホールド動作期間において相対的に遅延を持った必要数のラッチ用クロック信号を順々に発生するクロック生成回路と、前記Ａ／Ｄ変換モジュール毎に設けられ、対応するＡ／Ｄ変換モジュールの多ビット出力を対応する前記ラッチ用クロックに従って取り込み保持出力するラッチ回路と、前記ラッチ回路の出力ビットの論理状態に基づき、前記選択回路が最上位側の前記Ａ／Ｄ変換モジュール用の参照電圧から最下位側の前記Ａ／Ｄ変換モジュール用の参照電圧に向かって順々に選択することになる前記出力制御信号を発生するデコーダ回路とを備えたことを特徴とする。
【００１４】
この発明によれば、サンプルホールド回路のホールド動作期間内に、フラッシュ型のように並列に配置した各多ビットのＡ／Ｄ変換モジュールにて順次比較動作が行われることにより、最上位ビットから最下位ビットまでのＡ／Ｄ変換が行われる。この各多ビットのＡ／Ｄ変換モジュールにおけるＡ／Ｄ変換動作は、サンプルホールド回路のホールド動作期間内に相対的に遅延を持って発生するラッチ用クロック信号によって対応する各ラッチ回路がラッチ動作に入るまでには終了する。したがって、各ラッチ回路では、サンプルホールド回路のホールド動作期間内に所定ビットのデジタル信号を出力することができる。
【００１５】
また、つぎの発明にかかるＡ／Ｄ変換器は、Ａ／Ｄ変換レンジから参照電圧群を生成する参照電圧発生回路と、生成された参照電圧群から１つの参照電圧を出力制御信号に従って選択する選択回路と、アナログ入力信号を基準クロック信号に従ってサンプリングし保持出力するサンプルホールド回路と、任意の分解能を持つ既存Ａ／Ｄ変換器と、前記サンプルホールド回路の出力と前記選択回路で選択された参照電圧群との差分を前記既存Ａ／Ｄ変換器の入力レンジに適合させる入力レンジ変換回路と、前記サンプルホールド回路の出力と参照電圧発生回路が生成する参照電圧群との大小比較を行う多ビットのＡ／Ｄ変換モジュールであって、前記サンプルホールド回路のホールド動作期間内において、最上位ビットから最下位ビットまでの比較動作を行うＡ／Ｄ変換モジュールと、前記基準クロック信号に従って前記サンプルホールド回路のホールド動作期間において相対的に遅延を持った必要数のラッチ用クロック信号を順々に発生するクロック生成回路と、前記Ａ／Ｄ変換モジュールの多ビット出力を前記ラッチ用クロックに従って取り込み保持出力するラッチ回路と、前記ラッチ回路の出力ビットの論理状態に基づき、前記選択回路が前記既存Ａ／Ｄ変換器の最上位ビット判定用の参照電圧から最下位ビット判定用の参照電圧に向かって順々に選択することになる前記出力制御信号を発生するデコーダ回路と、前記ラッチ回路の出力と前記既存のＡ／Ｄ変換器の出力コードとの同期を取って出力する同期回路とを備えたことを特徴とする。
【００１６】
この発明によれば、サンプルホールド回路のホールド動作期間内に、拡張ビット用の多ビットＡ／Ｄ変換モジュールに拡張ビットの最上位ビットから最下位ビットまでを順々にビット変換させ、その得られた拡張ビットに基づき選択した参照電圧を、入力レンジを合わせる変換を行って既存のＡ／Ｄ変換器に与えて既存Ａ／Ｄ変換器を従前通りに動作させ、両者の変換ビットを同期して取り出すことができる。
【００１７】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるＡ／Ｄ変換器の好適な実施の形態を詳細に説明する。
【００１８】
実施の形態１．
図１は、この発明の実施の形態１であるＡ／Ｄ変換器の構成を示すブロック図である。図１に示すように、実施の形態１によるＡ／Ｄ変換器は、参照電圧発生回路（Ｒｅｆｅｒｅｎｃｅ Ｇｅｎｅｒａｔｏｒ）１０１と、スイッチ選択回路（Ｓｗｉｔｃｈ Ｓｅｌｅｃｔｏｒ Ｍａｔｒｉｘ）１０２と、比較回路１０３と、サンプルホールド回路（ＳＨＣ）１０４と、ラッチ回路１０５と、デコーダ回路１０６と、クロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）１０７とを備えている。
【００１９】
参照電圧発生回路１０１は、Ａ／Ｄ変換レンジの上限電圧値ＶＲＴと下限電圧値ＶＲＢとの間を複数に分割した参照電圧群Ｖｒｅｆｉを発生し、スイッチ選択回路１０２に並列に供給する。
【００２０】
スイッチ選択回路１０２は、参照電圧群Ｖｒｅｆｉと比較回路１０３が接続されるｎ個の出力ポートとの間を切り替えて接続するスイッチ回路を備え、デコーダ回路１０６からの出力制御信号に従って参照電圧群Ｖｒｅｆｉから１つの参照電圧を選択してｎ個の出力ポートの対応する出力ポートに出力する。
【００２１】
サンプルホールド回路１０４は、アナログ入力信号Ｖｉｎを基準クロック信号ＣＬＫ０に従ってサンプリングし、そのサンプリング値をホールドすることを各クロック期間において実行する。
【００２２】
比較回路１０３は、ｎ個の比較回路ＣＭＰ１〜ＣＭＰｎで構成され、それぞれ、一方の入力がスイッチ選択回路１０２の出力であり、他方の入力がサンプルホールド回路１０４の出力である。
【００２３】
ラッチ回路１０５は、ｎ個の比較回路ＣＭＰ１〜ＣＭＰｎと１対１対応で設けられるｎ個のラッチ回路Ｌａｔｃｈ１〜Ｌａｔｃｈｎで構成され、それぞれ、クロック生成回路１０７からのクロック信号ＣＬＫｉ（ｉ＝１〜ｎ）によって比較回路１０３における対応する比較回路ＣＭＰｉ（ｉ＝１〜ｎ）の出力を取り込み、保持出力する。これらｎ個のラッチ回路Ｌａｔｃｈ１〜Ｌａｔｃｈｎの出力が当該Ａ／Ｄ変換器のデジタル出力（ＡＤＣ Ｄｉｇｉｔａｌ Ｏｕｔｐｕｔ）となる。ラッチ回路Ｌａｔｃｈｎの出力は、最下位ビットＬＳＢを与え、ラッチ回路Ｌａｔｃｈ１の出力は、最上位ビットＭＳＢを与える。
【００２４】
デコーダ回路１０６は、ラッチ回路Ｌａｔｃｈ１の出力を入力とする１ビットデコーダ回路（１ｂｉｔ Ｄｅｃｏｄｅｒ）と、ラッチ回路Ｌａｔｃｈ１，Ｌａｔｃｈ２の出力を入力とする２ビットデコーダ回路（２ｂｉｔ Ｄｅｃｏｄｅｒ）と、ラッチ回路Ｌａｔｃｈ１〜Ｌａｔｃｈ３の出力を入力とする３ビットデコーダ回路（３ｂｉｔ Ｄｅｃｏｄｅｒ）と、・・・、ラッチ回路Ｌａｔｃｈ１〜ラッチ回路Ｌａｔｃｈｎ−１の出力を入力とするｎ−１ビットデコーダ回路（ｎ−１ｂｉｔ Ｄｅｃｏｄｅｒ）とで構成され、各デコーダ回路の出力がスイッチ選択回路１０２に与えられる出力制御信号となっている。
【００２５】
図２は、図１に示すクロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）の構成例を示す回路図である。図２示すように、クロック生成回路１０７は、複数のインバータを直列に接続した遅延回路（Ｄｅｌａｙ Ｃｉｒｃｕｉｔ）の多段接続によって、基準クロック信号ＣＬＫ０を順々に遅延させ、ラッチ回路１０５へのクロック信号ＣＬＫｉ（ｉ＝１〜ｎ）を順々に生成するように構成されている。
【００２６】
すなわち、初段の遅延回路２０１−１は、最上位ビットを出力するラッチ回路Ｌａｔｃｈ１へのクロック信号ＣＬＫ１を発生する。２段目の遅延回路２０１−２は、ラッチ回路Ｌａｔｃｈ２へのＣＬＫ２を発生する。３段目の遅延回路２０１−３は、ラッチ回路Ｌａｔｃｈ３へのＣＬＫ３を発生する。以降、同様に最終段の遅延回路２０１−ｎは、最下位ビットを出力するラッチ回路ＬａｔｃｈｎへのＣＬＫｎを発生する。
【００２７】
次に、図３は、図１に示すサンプルホールド回路（ＳＨＣ）の構成例を示す回路図である。図３に示すように、このサンプルホールド回路１０４は、基準クロック信号ＣＬＫ０がＨレベルであるときに閉路してアナログ入力信号Ｖｉｎを取り込むスイッチ（ＳＷ）３０１と、スイッチ（ＳＷ）３０１が取り込んだアナログ入力信号Ｖｉｎを基準クロック信号ＣＬＫ０がＬレベルである期間内保持するホールド容量素子（Ｃ）３０２と、ホールド容量素子（Ｃ）３０２が保持している電位を出力端から負帰還をかけてバッファリングするＯＰアンプ（Ａ）３０３とで構成されている。
【００２８】
次に、図１〜図４を参照して、この実施の形態１によるＡ／Ｄ変換器の動作を説明する。なお、図４は、図１に示すＡ／Ｄ変換器の動作を説明するタイムチャートである。
【００２９】
図４において、サンプルホールド回路１０４は、ＳＨＣ動作として示すように、基準クロック信号ＣＬＫ０がＨレベル状態にあるときサンプル動作を行い、Ｌレベル状態にあるときホールド動作を行うことを繰り返す。
【００３０】
クロック生成回路１０７では、基準クロック信号ＣＬＫ０がＬレベル状態にある期間内、ラッチ回路１０５へのクロック信号ＣＬＫｉを、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，・・、ＣＬＫｎと順々に所定の間隔を置いて発生する。すなわち、ラッチ回路１０５へのクロック信号ＣＬＫｉは、サンプルホールド回路１０４のホールド動作期間において相対的な遅延を持って発生する。
【００３１】
比較回路１０３では、ＡＤＣ動作として示すように、サンプルホールド回路１０４がホールド動作を行っている期間内に比較動作を行い、ビット変換を行う。すなわち、比較回路ＣＭＰ１が１ビット目の変換を行い、比較回路ＣＭＰ２が２ビット目の変換を行い、比較回路ＣＭＰ３が３ビット目の変換を行い、以降同様に、比較回路ＣＭＰｎがｎビット目の変換を行う。
【００３２】
このとき、１ビット目からｎビット目までの各ビットの変換動作は、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，…，ＣＬＫｎの立ち上がりによってラッチ回路（Ｌａｔｃｈ１〜Ｌａｔｃｈｎ）１０５がそれぞれラッチ動作に入るまでに終了するようになっている。
【００３３】
Ａ／Ｄ変換動作は、次の手順で行われる。すなわち、１ビット目の変換では、スイッチ選択回路１０２は、参照電圧群Ｖｒｅｆｉの中からＡ／Ｄ変換レンジの中間値である（ＶＲＴ＋ＶＲＢ）／２を参照電圧として選択し、比較回路ＣＭＰ１に与えるので、比較回路ＣＭＰ１では、参照電圧（ＶＲＴ＋ＶＲＢ）／２とサンプルホールド回路１０４の出力であるアナログ入力信号Ｖｉｎとの大小比較を行う。その比較結果は、クロック信号ＣＬＫ１の立ち上がりによってラッチ回路Ｌａｔｃｈ１にラッチされ、最上位ビットＭＳＢが出力される。
【００３４】
その結果、１ビットデコーダ回路（１ｂｉｔ Ｄｅｃｏｄｅｒ）では、ラッチ回路Ｌａｔｃｈ１の出力レベルに応じた出力制御信号を生成するので、スイッチ選択回路１０２では、次に用いる参照電圧（上限値または下限値）の選択が行われる。
【００３５】
すなわち、比較回路ＣＭＰ１の比較結果がＶｉｎ＞（ＶＲＴ＋ＶＲＢ）／２であり、ラッチ回路Ｌａｔｃｈ１のラッチ出力がＨレベル状態にあるときは、スイッチ選択回路１０２は、（ＶＲＴ＋ＶＲＢ）３／４なる参照電圧を選択し、比較回路ＣＭＰ２に与える。
【００３６】
一方、比較回路ＣＭＰ１の比較結果がＶｉｎ＜（ＶＲＴ＋ＶＲＢ）／２であり、ラッチ回路Ｌａｔｃｈ１のラッチ出力がＬレベル状態にあるときは、スイッチ選択回路１０２は、（ＶＲＴ＋ＶＲＢ）／４なる参照電圧を選択し、比較回路ＣＭＰ２に与える。
【００３７】
次に、２ビット目の変換では、比較回路ＣＭＰ２は、スイッチ選択回路にて上記のように選択された参照電圧とアナログ入力信号Ｖｉｎとの大小比較を行う。その比較結果は、クロック信号ＣＬＫ２の立ち上がりによってラッチ回路Ｌａｔｃｈ２にラッチされ、２ビット目が出力される。
【００３８】
これによって、２ビットデコーダ回路（２ｂｉｔ Ｄｅｃｏｄｅｒ）では、ラッチ回路Ｌａｔｃｈ１，Ｌａｔｃｈ２の出力レベルに応じた出力制御信号を生成するので、スイッチ選択回路１０２では、次に用いる参照電圧（上限値または下限値）の選択が行われる。
【００３９】
すなわち、スイッチ選択回路１０２にて選択された参照電圧が（ＶＲＴ＋ＶＲＢ）３／４である場合に、比較回路ＣＭＰ２の比較結果がＶｉｎ＞（ＶＲＴ＋ＶＲＢ）３／４であり、ラッチ回路Ｌａｔｃｈ２のラッチ出力がＨレベル状態にあるときは、スイッチ選択回路１０２は、（ＶＲＴ＋ＶＲＢ）７／８なる参照電圧を選択し、比較回路ＣＭＰ３に与える。
【００４０】
一方、比較回路ＣＭＰ２の比較結果がＶｉｎ＜（ＶＲＴ＋ＶＲＢ）３／４であり、ラッチ回路Ｌａｔｃｈ２のラッチ出力がＬレベル状態にあるときは、スイッチ選択回路１０２は、（ＶＲＴ＋ＶＲＢ）５／８なる参照電圧を選択し、比較回路ＣＭＰ３に与える。
【００４１】
また、スイッチ選択回路にて選択された参照電圧が（ＶＲＴ＋ＶＲＢ）／４である場合に、比較回路ＣＭＰ２の比較結果がＶｉｎ＞（ＶＲＴ＋ＶＲＢ）／４であり、ラッチ回路Ｌａｔｃｈ２のラッチ出力がＨレベル状態にあるときは、スイッチ選択回路１０２は、（ＶＲＴ＋ＶＲＢ）３／８なる参照電圧を選択し、比較回路ＣＭＰ３に与える。
【００４２】
一方、比較回路ＣＭＰ２の比較結果がＶｉｎ＜（ＶＲＴ＋ＶＲＢ）／４であり、ラッチ回路Ｌａｔｃｈ２のラッチ出力がＬレベル状態にあるときは、スイッチ選択回路１０２は、（ＶＲＴ＋ＶＲＢ）／８なる参照電圧を選択し、比較回路ＣＭＰ３に与える。
【００４３】
同様の手順で３ビット目以降ｎ−１ビット目までの変換が行われる。ｎ−１ビット目の変換において、スイッチ選択回路１０２にて参照電圧が同様の手順で選択され、比較回路ＣＭＰｎに与えられる。ｎビット目の変換では、比較回路ＣＭＰｎの出力をラッチ回路Ｌａｔｃｈｎに取り込む。これによって、ｎ個のラッチ出力がｎビットＡ／Ｄ変換器の出力（ＡＤＣＤｉｇｉｔａｌ Ｏｕｔｐｕｔ）として得られる。
【００４４】
以上のように、実施の形態１によれば、比較回路をフラッシュ型のように並列に配置するとともに、基準クロック信号を遅延回路に通して、基準クロック信号における１クロックのＬレベル期間内に必要個数のラッチ用クロック信号を順々に発生させ、そのＬレベル期間内に最上位ビットから最下位ビットまでを順々にビット変換してラッチ出力するようにしたので、従来の逐次比較型Ａ／Ｄ変換器に比べて変換速度の高速化を図ることができる。
【００４５】
実施の形態２．
図５は、この発明の実施の形態２であるＡ／Ｄ変換器の構成を示すブロック図である。なお、図５では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００４６】
図５に示すように、実施の形態２によるＡ／Ｄ変換器は、図１に示した構成において、１個のサンプルホールド回路（ＳＨＣ）１０４に代えて、サンプルホールド回路４０１が設けられている。また、クロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）１０７に代えてクロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）４０２が設けられている。
【００４７】
サンプルホールド回路４０１は、ｎ個の比較回路ＣＭＰ１〜ＣＭＰｎと１対１に対応して設けられるｎ個のサンプルホールド回路ＳＨＣ１〜ＳＨＣｎで構成されている。ｎ個のサンプルホールド回路ＳＨＣ１〜ＳＨＣｎは、それぞれ、アナログ入力信号Ｖｉｎをクロック信号ＣＬＫＳｉに従ってサンプリングし、そのサンプリング値をホールドして対応する比較回路ＣＭＰｉ（ｉ＝１〜ｎ）に出力することを各クロック期間において実行する。
【００４８】
クロック生成回路４０２は、基準クロック信号ＣＬＫＳａｚから、サンプルホールド回路４０１へのクロック信号ＣＬＫＳｉとラッチ回路１０５へのクロック信号ＣＬＫＬｉ（ｉ＝１〜ｎ）とを生成する。図６は、図５に示すクロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）の構成例を示す回路図である。
【００４９】
図６に示すように、クロック生成回路４０２は、基準クロック信号ＣＬＫＳａｚから、まずクロック信号ＣＬＫＳｉｎ、クロック信号ＣＬＫＳｒｅｆをこの順に生成する。クロック信号ＣＬＫＳｉｎは、基準クロック信号ＣＬＫＳａｚを２段のインバータを通して遅延させたものである。クロック信号ＣＬＫＳｒｅｆは、クロック信号ＣＬＫＳｉｎを３段のインバータを通して遅延させたものである。サンプルホールド回路４０１へのクロック信号ＣＬＫＳｉは、基準クロック信号ＣＬＫＳａｚと、クロック信号ＣＬＫＳｉｎ，ＣＬＫＳｒｅｆとで構成されている。
【００５０】
そして、クロック信号ＣＬＫＳｒｅｆを複数のインバータを直列に接続した遅延回路（Ｄｅｌａｙ Ｃｉｒｃｕｉｔ）の多段接続によって順々に遅延させ、ラッチ回路１０５へのクロック信号ＣＬＫＬｉ（ｉ＝１〜ｎ）を順々に生成するようになっている。すなわち、初段の遅延回路４２０−１は、最上位ビットを出力するラッチ回路Ｌａｔｃｈ１へのクロック信号ＣＬＫＬ１を発生する。２段目の遅延回路４２０−２は、ラッチ回路Ｌａｔｃｈ２へのＣＬＫＬ２を発生する。３段目の遅延回路４２０−３は、ラッチ回路Ｌａｔｃｈ３へのＣＬＫＬ３を発生する。以降、同様に最終段の遅延回路４２０−ｎは、最下位ビットを出力するラッチ回路ＬａｔｃｈｎへのＣＬＫＬｎを発生する。
【００５１】
次に、図７は、図５に示すサンプルホールド回路（ＳＨＣ１〜ＳＨＣｎ）の構成例を示す回路図である。図７に示すように、ｎ個のサンプルホールド回路ＳＨＣ１〜ＳＨＣｎは、それぞれ、基準クロック信号ＣＬＫＳａｚ、クロック信号ＣＬＫＳｉｎ，ＣＬＫＳｒｅｆで動作するチョッパ型アンプで構成されている。
【００５２】
すなわち、サンプルホールド回路ＳＨＣｉ（ｉ＝１〜ｎ）は、ＯＰアンプ（Ａ）５００と、一端にアナログ入力信号Ｖｉｎが印加されクロック信号ＣＬＫＬｉｎによって動作するスイッチ（ＳＷｉｎ）５０１と、一端に参照電圧群Ｖｒｅｆｉが印加されクロック信号ＣＬＫＳｒｅｆによって動作するスイッチ（ＳＷｒｅｆ）５０２と、一端が接地されクロック信号ＣＬＫＬｉｎによって動作するスイッチ（ＳＷｉｎ）５０３と、一端が接地されクロック信号ＣＬＫＳｒｅｆによって動作するスイッチ（ＳＷｒｅｆ）５０４と、スイッチ（ＳＷｉｎ）５０１およびスイッチ（ＳＷｒｅｆ）５０２の他端とＯＰアンプ（Ａ）５０７の一方の入力端との間に介在するホールド容量素子（Ｃ）５０６と、スイッチ（ＳＷｉｎ）５０３およびスイッチ（ＳＷｒｅｆ）５０４の他端とＯＰアンプ（Ａ）５０７の他方の入力端との間に介在するホールド容量素子（Ｃ）５０７と、ＯＰアンプ（Ａ）５００の一方の入力端と一方の出力端との間に介在しクロック信号ＣＬＫＳａｚによって動作するスイッチ（ＳＷａｚ）５０８と、ＯＰアンプ（Ａ）５００の他方の入力端と他方の出力端との間に介在しクロック信号ＣＬＫＳａｚによって動作するスイッチ（ＳＷａｚ）５０９とで構成され、アナログ入力信号Ｖｉｎと参照電圧Ｖｒｅｆｉとの差分を増幅するようになっている。
【００５３】
なお、クロック生成回路図４０２は、チョッパ型アンプの使用を想定して構成したが、サンプルホールド回路ＳＨＣｉ（ｉ＝１〜ｎ）は、チョッパ型アンプ以外に、図３に示したサンプルホールド回路も使用することができ、またスイッチドキヤパシタ型サンプルホールド回路も使用することができる。これらの場合には、クロック生成回路も対応して構成すればよい。
【００５４】
次に、図５〜図８を参照して、この実施の形態２によるＡ／Ｄ変換器の動作を説明する。なお、図８は、図５に示すＡ／Ｄ変換器の動作を説明するタイムチャートである。
【００５５】
図８において、クロック生成回路４０２では、基準クロック信号ＣＬＫＳａｚからサンプルホールド回路４０１に与えるクロック信号ＣＬＫＳｉｎ、ＣＬＫＳｒｅｆをこの順に生成する。基準クロック信号ＣＬＫＳａｚに対して、クロック信号ＣＬＫＳｉｎは、同相の極性関係で変化し、クロック信号ＣＬＫＳｒｅｆは、逆相の極性関係で変化している。
【００５６】
サンプルホールド回路４０１は、ＳＨＣ動作として示すように、基準クロック信号ＣＬＫＳａｚがＨレベル状態にあるときオートゼロ動作を行い、クロック信号ＣＬＫＳｉｎがＬレベル状態でかつクロック信号ＣＬＫＳｒｅｆがＨレベル状態のときホールド動作を行うことを繰り返す。
【００５７】
クロック生成回路４０２では、クロック信号ＣＬＫＳｒｅｆがＨレベル状態にある期間内、ラッチ回路１０５へのクロック信号ＣＬＫＬｉを、ＣＬＫＬ１，ＣＬＫＬ２，ＣＬＫＬ３，・・、ＣＬＫＬｎと順々に所定の間隔を置いて発生する。すなわち、ラッチ回路１０５へのクロック信号ＣＬＫＬｉ（ｉ＝１〜ｎ）は、サンプルホールド回路４０１のホールド動作期間において相対的な遅延を持って発生する。
【００５８】
比較回路１０３では、ＡＤＣ動作として示すように、サンプルホールド回路４０１がホールド動作を行っている期間内に比較動作を行なう。正確には、基準クロック信号ＣＬＫＳａｚがＬレベル状態にある期間内に比較動作を行なうが、各ビットの変換は、クロック信号ＣＬＫＬ１，ＣＬＫＬ２，ＣＬＫＬ３，…，ＣＬＫＬｎの立ち上がりによってラッチ回路（Ｌａｔｃｈ１〜Ｌａｔｃｈｎ）１０５がラッチ動作に入るまでに終了するようになっている。
【００５９】
したがって、この実施の形態２によるＡ／Ｄ変換器でのＡ／Ｄ変換手順は、実施の形態１にて説明した手順と同じ手順で進行するので、その説明は割愛する。
【００６０】
以上のように、実施の形態２では、実施の形態１においてサンプルホールド回路をビット数分の比較回路と１対１対応に設け、実施の形態１と同様の手順でＡ／Ｄ変換が行えるので、実施の形態１と同様に、従来の逐次比較型Ａ／Ｄ変換器に比べて変換速度の高速化を図ることができる。
【００６１】
このとき、各サンプルホールド回路をチョッパ型アンプで構成する場合はサンプルホールド回路の高精度化が図れるので、当該Ａ／Ｄ変換器の分解能を高めることができる。また、各サンプルホールド回路を図３に示したサンプルホールド回路で構成する場合は、サンプルホールド回路の低消費電力化、小サイズ化が図れる。
【００６２】
実施の形態３．
図９は、この発明の実施の形態３であるＡ／Ｄ変換器の構成を示すブロック図である。なお、図９では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００６３】
図９に示すように、実施の形態３によるＡ／Ｄ変換器は、図１に示した構成において、比較回路（ＣＭＰ１〜ＣＭＰｎ）１０３に代えて、Ａ／Ｄ変換モジュール６０１が設けられている。それに伴い、ラッチ回路（Ｌａｔｃｈ１〜Ｌａｔｃｈｎ）１０５に代えてラッチ回路６０２が設けられ、デコーダ回路１０６に代えてデコーダ回路６０３が設けられている。
【００６４】
Ａ／Ｄ変換モジュール６０１は、Ｍ１ビットＡ／Ｄ変換モジュール（Ｍ１ｂｉｔ ＡＤＣＭ）、Ｍ２ビットＡ／Ｄ変換モジュール（Ｍ２ｂｉｔＡＤＣＭ）、Ｍ３ビットＡ／Ｄ変換モジュール（Ｍ３ｂｉｔＡＤＣＭ）、・・・、ＭｎビットＡ／Ｄ変換モジュール（ＭｎｂｉｔＡＤＣＭ）で構成されている。
【００６５】
ラッチ回路６０２は、Ｍ１ビットＡ／Ｄ変換モジュールが出力するＭ１ビットをラッチするラッチ回路（Ｌａｔｃｈ Ｍ１）、Ｍ２ビットＡ／Ｄ変換モジュールが出力するＭ２ビットをラッチするラッチ回路（Ｌａｔｃｈ Ｍ２）、Ｍ３ビットＡ／Ｄ変換モジュールが出力するＭ３ビットをラッチするラッチ回路（Ｌａｔｃｈ Ｍ３）、・・・、ＭｎビットＡ／Ｄ変換モジュールが出力するＭｎビットをラッチするラッチ回路（Ｌａｔｃｈ Ｍｎ）で構成されている。
【００６６】
デコーダ回路６０３は、ラッチ回路（Ｌａｔｃｈ Ｍ１）が出力するＭ１ビットをデコードするデコーダ回路（Ｍ１ ｂｉｔ Ｄｅｃｏｒｄｅｒ）、ラッチ回路（Ｌａｔｃｈ Ｍ１、Ｌａｔｃｈ Ｍ２）が出力するＭ１＋Ｍ２ビットをデコードするデコーダ回路（Ｍ１＋Ｍ２ ｂｉｔ Ｄｅｃｏｒｄｅｒ）、ラッチ回路（Ｌａｔｃｈ Ｍ１、Ｌａｔｃｈ Ｍ２、Ｌａｔｃｈ Ｍ３）が出力するＭ１＋Ｍ２＋Ｍ３ビットをデコードするデコーダ回路（Ｍ１＋Ｍ２＋Ｍ３ ｂｉｔ Ｄｅｃｏｒｄｅｒ）、ラッチ回路（Ｌａｔｃｈ Ｍ１〜Ｌａｔｃｈ Ｍｎ−１）が出力するＭ１＋・・・＋Ｍｎ−１ビットをデコードするデコーダ回路（Ｍ１＋…＋Ｍｎ−１ｂｉｔＤｅｃｏｒｄｅｒ）で構成されている。
【００６７】
図１０は、図９に示すＡ／Ｄ変換モジュール（ＡＤＣＭ）の構成例を示すブロック図である。図１０に示すように、Ｍｉ（ｉ＝１〜ｎ）ビットのＡ／Ｄ変換モジュール（ＡＤＣＭ）は、２Ｍｉ−１個の比較回路（ＣＭＰ１，ＣＭＰ２，ＣＭＰ３，…，ＣＭＰ２Ｍｉ−１）７０１と、これらの出力をＭｉビットＡ／Ｄ変換コードに変換するエンコーダ回路（Ｅｎｃｏｒｄｅｒ Ｃｉｒｃｕｉｔ）７０２とによつて構成されている。
【００６８】
次に、図９、図１０を参照して、この実施の形態３によるＡ／Ｄ変換器の動作を説明する。サンプルホールド回路（ＳＨＣ）１０４は、基準クロック信号ＣＬＫ０がＨレベル状態にあるときサンプル動作を行い、Ｌレベル状態にあるときホールド動作を行うことを繰り返す。
【００６９】
Ａ／Ｄ変換モジュール６０１は、サンプルホールド回路（ＳＨＣ）１０４がホールド動作を行っている期間において、Ｍ１ビット、Ｍ２ビット、Ｍ３ビット、…、ＭｎビットのＡ／Ｄ変換動作を順次行なう。Ｍ１ビット、Ｍ２ビット、Ｍ３ビット、…、Ｍｎビットの各変換動作は、それぞれ、図４に示したクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、‥、ＣＬＫｎの立ち上がりによってラッチ回路（Ｌａｔｃｈ Ｍ１〜Ｌａｔｃｈ Ｍｎ）６０２がラッチ動作に入るまでに行なわれる。
【００７０】
Ａ／Ｄ変換動作は、次の手順で行われる。すなわち、Ａ／Ｄ変換レンジを２Ｍ１分の１に分割した２Ｍ１−１個の参照電圧群Ｖｒｅｆｉとアナログ入力信号ＶｉｎがＭ１ビットＡ／Ｄ変換モジュール（Ｍ１ｂｉｔＡＤＣＭ）に入力され、Ｍ１ビットのＡ／Ｄ変換が行なわれる。
【００７１】
その変換結果は、クロック信号ＣＬＫ１の立ち上がりによってラッチ回路（Ｌａｔｃｈ Ｍ１）にラッチされる。Ｍ１ビットのデコーダ回路（Ｍ１ ｂｉｔ Ｄｅｃｏｒｄｅｒ）は、ラッチ回路（Ｌａｔｃｈ Ｍ１）のＭ１ビット出力から２Ｍ１ビットの出力制御信号を作りスイッチ選択回路１０２に与えるので、スイッチ選択回路１０２にて次に用いる参照電圧（上限値と下限値）が選択される。
【００７２】
次いで、スイッチ選択回路１０２が選択した参照電圧の上限値と下限値の範囲を２Ｍ２分の１に分割した２Ｍ２−１個の参照電圧群Ｖｒｅｆｉとアナログ入力信号ＶｉｎがＭ２ビットＡ／Ｄ変換モジュール（Ｍ２ｂｉｔＡＤＣＭ）に入力され、Ｍ２ビットのＡ／Ｄ変換が行なわれる。
【００７３】
その変換結果は、クロック信号ＣＬＫ２の立ち上がりによってラッチ回路（ＬａｔｃｈＭ２）にラッチされる。Ｍ１＋Ｍ２ビットデコーダ回路（Ｍ１＋Ｍ２ ｂｉｔ Ｄｅｃｏｒｄｅｒ）は、ラッチ回路（ＬａｔｃｈＭ１）とラッチ回路（ＬａｔｃｈＭ２）とにラッチされたＭ１＋Ｍ２ビットから２Ｍ１＋Ｍ２ビットの出力制御信号を作りスイッチ選択回路１０２に与えるので、スイッチ選択回路１０２にて次に用いる参照電圧（上限値と下限値）が選択される。
【００７４】
同様の手順によって、Ｍｎ−１ビット目までのＡ／Ｄ変換動作が行われる。Ｍｎビット目の変換では、ＭｎビットＡ／Ｄ変換モジュール（ＭｎｂｉｔＡＤＣＭ）の出力をラッチ回路（Ｌａｔｃｈ Ｍｎ）に取り込む。これによって、ラッチ回路（Ｌａｔｃｈ Ｍ１〜Ｌａｔｃｈ Ｍｎ）６０２の出力から、Ｍ１＋Ｍ２＋Ｍ３＋…＋ＭｎビットＡ／Ｄ変換器の出力（ＡＤＣ Ｄｉｇｉｔａｌ Ｏｕｔｐｕｔ）が得られる。
【００７５】
以上のように、実施の形態３によれば、多ビットのＡ／Ｄ変換モジュールをフラッシュ型のように並列に配置するとともに、基準クロック信号を遅延回路に通して基準クロック信号における１クロックのＬレベル期間内に必要個数のラッチ用クロック信号を順々に発生させ、そのＬレベル期間内に各多ビットのＡ／Ｄ変換モジュールが順々にビット変換するようにしたので、従来の２ステップ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器において必要とされる高速高精度なサンプルホールド回路やＯＰアンプ回路を使用せずに、従来の２ステップ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器と同内容のＡ／Ｄ変換が行える。したがって、従来の２ステップ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器に比べて小サイズ化や低消費電力化を図ることができる。
【００７６】
実施の形態４．
図１１は、この発明の実施の形態４であるＡ／Ｄ変換器の構成を示すブロック図である。なお、図１１では、図９に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００７７】
図１１に示すように、実施の形態４によるＡ／Ｄ変換器は、図９に示した構成において、１個のサンプルホールド回路（ＳＨＣ）１０４に代えて、サンプルホールド回路８０１が設けられている。サンプルホールド回路８０１は、分散型サンプルホールド回路モジュール（Ｄｉｓｔｒｉｂｕｔｅｄ ＳＨＣ Ｍｏｄｕｌｅ）で構成されている。分散型サンプルホールド回路モジュール（Ｄｉｓｔｒｉｂｕｔｅｄ ＳＨＣ Ｍｏｄｕｌｅ）８０１の各サンプルホールド回路は、この実施の形態４では、図７に示したチョッパ型アンプで構成するとしている。したがって、図９に示した構成において、クロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）１０７に代えてクロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）４０２が設けられている。勿論、図３に示したサンプルホールド回路も使用することができる。その場合には、クロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）１０７を使用すればよい。
【００７８】
次に、図１１を参照して、この実施の形態４によるＡ／Ｄ変換器の動作を説明する。分散型サンプルホールド回路モジュール（Ｄｉｓｔｒｉｂｕｔｅｄ ＳＨＣ Ｍｏｄｕｌｅ）８０１の各サンプルホールド回路は、図８に示したように、基準クロック信号ＣＬＫＳａｚがＨレベル状態にあるときオートゼロ動作を行い、クロック信号ＣＬＫＳｉｎがＬレベル状態でかつクロック信号ＣＬＫＳｒｅｆがＨレベル状態のときホールド動作を行うことを繰り返す。
【００７９】
Ａ／Ｄ変換モジュール６０１は、分散型サンプルホールド回路モジュール（Ｄｉｓｔｒｉｂｕｔｅｄ ＳＨＣ Ｍｏｄｕｌｅ）８０１の各サンプルホールド回路がホールド動作を行っている期間にて、Ｍ１ビット、Ｍ２ビット、Ｍ３ビット、…、ＭｎビットのＡ／Ｄ変換動作を順次行なう。Ｍ１ビット、Ｍ２ビット、Ｍ３ビット、…、Ｍｎビットの変換動作は、それぞれ、図８に示したクロック信号ＣＬＫＬ１、ＣＬＫＬ２、ＣＬＫＬ３、‥、ＣＬＫＬｎの立ち上がりによってラッチ回路（Ｌａｔｃｈ Ｍ１〜Ｌａｔｃｈ
Ｍｎ）６０２がラッチ動作に入るまでに終了するようになっている。
【００８０】
したがって、この実施の形態４によるＡ／Ｄ変換器でのＡ／Ｄ変換手順は、実施の形態３にて説明した手順と同じ手順で進行するので、その説明は割愛する。
【００８１】
以上のように、実施の形態４では、実施の形態３においてサンプルホールド回路を分散型サンプルホールド回路モジュールで構成し、実施の形態３と同様の手順でＡ／Ｄ変換が行えるので、実施の形態３と同様に、従来の２ステップ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器に比べて小サイズ化や低消費電力化を図ることができる。
【００８２】
このとき、分散型サンプルホールド回路モジュールの各サンプルホールド回路をチョッパ型アンプで構成する場合はサンプルホールド回路の高精度化が図れるので、当該Ａ／Ｄ変換器の分解能を高めることができる。また、各サンプルホールド回路を図３に示したサンプルホールド回路で構成する場合は、サンプルホールド回路の低消費電力化、小サイズ化が図れる。
【００８３】
実施の形態５．
図１２は、この発明の実施の形態５であるＡ／Ｄ変換器の構成を示すブロック図である。なお、図１２では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。
【００８４】
図１２に示すように、実施の形態５によるＡ／Ｄ変換器は、参照電圧発生回路（Ｒｅｆｅｒｅｎｃｅ Ｇｅｎｅｒａｔｏｒ）１０１と、スイッチ選択回路（Ｓｗｉｔｃｈ Ｓｅｌｅｃｔｏｒ Ｍａｔｒｉｘ）１０２と、サンプルホールド回路（ＳＨＣ）１０４と、クロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）１０７と、入力レンジ変換回路（Ｉｎｐｕｔ Ｒａｎｇｅ Ｍｏｄｕｌａｔｏｒ（２ｙｔｉｍｅｓ））９０１と、ｘビットの既存Ａ／Ｄ変換器（ｘ ｂｉｔ Ｃｏｎｖｅｎｔｉｎａｌ ＡＤＣ）９０２と、ｙビットのＡ／Ｄ変換拡張ビットモジュール（ｙｂｉｔ Ｅｘｔｅｎｄｅｄ ＡＤＣＭ）９０３と、ｙビットのラッチ回路（Ｌａｔｃｈｙ）９０４と、ｙビットのデコーダ回路（ｙｂｉｔ Ｄｅｃｏｄｅｒ）９０５と、同期回路（Ｓｙｎｃ．）９０６とを備えている。
【００８５】
参照電圧発生回路１０１は、Ａ／Ｄ変換レンジの上限電圧値ＶＲＴと下限電圧値ＶＲＢとの間を複数に分割した参照電圧群Ｖｒｅｆｉを発生し、スイッチ選択回路１０２とＡ／Ｄ変換拡張ビットモジュール９０３とに並列に供給する。
【００８６】
スイッチ選択回路１０２は、デコーダ回路９０５からの出力制御信号に従い参照電圧群Ｖｒｅｆｉから１つの参照電圧を選択して入力レンジ変換回路９０１に出力する。
【００８７】
クロック生成回路１０７は、図２に示すように構成され、基準クロック信号ＣＬＫ０からクロック信号ＣＬＫｉを生成する。サンプルホールド回路１０４は、アナログ入力信号Ｖｉｎを基準クロック信号ＣＬＫ０に従ってサンプリングし、そのサンプリング値をホールドすることを各クロック期間において実行する。
【００８８】
入力レンジ変換回路９０１は、サンプルホールド回路１０４の出力とスイッチ選択回路１０２にて選択された参照電圧群Ｖｒｅｆｉの各参照電圧Ｖｒｅｆとの差分を２ｙ倍し、既存Ａ／Ｄ変換器９０２の入力レンジに合わせることを行う。
【００８９】
Ａ／Ｄ変換拡張ビットモジュール９０３は、図１０に示すように構成され、サンプルホールド回路１０４がホールド動作を行っている期間内にｙビットのＡ／Ｄ変換を行う。ラッチ回路９０４は、クロック信号ＣＬＫ１に従ってＡ／Ｄ変換拡張ビットモジュール９０３のｙビット出力をラッチし、デコーダ回路９０５と同期回路９０６とに出力する。
【００９０】
同期回路９０６は、ラッチ回路９０４の出力と既存Ａ／Ｄ変換器９０２の出力との同期を取り、ｘ＋ｙビットのＡ／Ｄ変換出力（ＡＤＣＤｉｇｉｔａｌ Ｏｕｔｐｕｔ）を行う。デコーダ回路９０５は、ラッチ回路９０４のｙビット出力から出力制御信号を作成しスイッチ選択回路１０２に与える。
【００９１】
次に、図１２を参照して、この実施の形態５によるＡ／Ｄ変換器の動作を説明する。サンプルホールド回路１０４は、基準クロック信号ＣＬＫ０がＨレベル状態にあるときサンプル動作を行い、Ｌレベル状態にあるときホールド動作を行うことを繰り返す。
【００９２】
Ａ／Ｄ変換拡張ビットモジュール９０３は、サンプルホールド回路１０４がホールド動作を行っている期間において、参照電圧発生回路１０１からの参照電圧群Ｖｒｅｆｉとサンプルホールド回路１０４と大小比較を実施してｙビットのＡ／Ｄ変換動作を行う。このｙビットのＡ／Ｄ変換動作は、クロック信号ＣＬＫ１の立ち上がりによってラッチ回路９０４がラッチ動作に入るまでに終了するようなっている。
【００９３】
Ａ／Ｄ変換動作は、次のような手順で行われる。すなわち、Ａ／Ｄ変換レンジを２ｙ分の１に分割した２ｙ−１個の参照電圧群Ｖｒｅｆｉとアナログ入力信号ＶｉｎがＡ／Ｄ変換拡張ビットモジュール９０３に入力され、ｙビットのＡ／Ｄ変換が行なわれる。その変換結果は、クロック信号ＣＬＫ１の立ち上がりによってｙビットのラッチ回路９０４にラッチされる。
【００９４】
このラッチ回路９０４のｙビット出力は、ｙビットのデコーダ回路９０３にてスイッチ選択回路１０２への出力制御信号となり、スイッチ選択回路１０２にて既存Ａ／Ｄ変換器９０２用の参照電圧（上限値と下限値）が選択される。
【００９５】
そこで、入力レンジ変換回路９０１では、このようにスイッチ選択回路１０２にて選択された参照電圧の上限値と下限値の範囲を２ｘ分の１に分割した２ｘ−１個の参照電圧群Ｖｒｅｆとアナログ入力信号Ｖｉｎとの各差分を２ｙ倍し、上限値ＶＲＴと下限値ＶＲＢの入力レンジを既存Ａ／Ｄ変換器９０２のそれに一致させ、参照電圧群Ｖｒｅｆｉを既存Ａ／Ｄ変換器９０２に与える。これによって、既存Ａ／Ｄ変換器９０２では、従前通りｘビットのＡ／Ｄ変換を行うことができる。
【００９６】
この既存Ａ／Ｄ変換器９０２のｘビット出力とラッチ回路９０４のｙビット出力とを同期回路９０６にて同期させ、ｙ＋ｘビットのＡ／Ｄ変換出力を得る。
【００９７】
以上のように、実施の形態５によれば、基準クロック信号における１クロックのＬレベル期間内に必要個数のラッチ用クロック信号を順々に発生させ、そのＬレベル期間内に拡張ビット用のＡ／Ｄ変換モジュールに拡張ビットの最上位ビットから最下位ビットまでを順々にビット変換させるようにし、その拡張ビットに基づき選択した参照電圧を、入力レンジを合わせる変換を行って既存のＡ／Ｄ変換器に与えて既存Ａ／Ｄ変換器を従前通りに動作させ、両者の変換ビットを同期して取り出すようしたので、既存のＡ／Ｄ変換器に対して高ビット化拡張を行うことができる。
【００９８】
実施の形態６．
図１３は、この発明の実施の形態６であるＡ／Ｄ変換器の構成を示すブロック図である。なお、図１３では、図１２に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態６に関わる部分を中心に説明する。
【００９９】
図１３に示すように、実施の形態６によるＡ／Ｄ変換器は、図１２に示した構成において、１個のサンプルホールド回路（ＳＨＣ）１０４に代えて、サンプルホールド回路９５０が設けられている。サンプルホールド回路９５０は、分散型サンプルホールド回路モジュール（Ｄｉｓｔｒｉｂｕｔｅｄ ＳＨＣ Ｍｏｄｕｌｅ）で構成されている。分散型サンプルホールド回路モジュール（Ｄｉｓｔｒｉｂｕｔｅｄ ＳＨＣ Ｍｏｄｕｌｅ）の各サンプルホールド回路は、この実施の形態６では、図７に示したチョッパ型アンプで構成するとしている。したがって、図１２に示した構成において、クロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）１０７に代えてクロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）４０２が設けられている。勿論、図３に示したサンプルホールド回路も使用することができる。その場合には、クロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）１０７を使用すればよい。
【０１００】
次に、図１３を参照して、この実施の形態６によるＡ／Ｄ変換器の動作を説明する。分散型サンプルホールド回路モジュール（Ｄｉｓｔｒｉｂｕｔｅｄ ＳＨＣ Ｍｏｄｕｌｅ）９５０の各サンプルホールド回路は、図８に示したように、基準クロック信号ＣＬＫＳａｚがＨレベル状態にあるときオートゼロ動作を行い、クロック信号ＣＬＫＳｉｎがＬレベル状態でかつクロック信号ＣＬＫＳｒｅｆがＨレベル状態のときホールド動作を行うことを繰り返す。
【０１０１】
Ａ／Ｄ変換拡張ビットモジュール９０３は、サンプルホールド回路１０４がホールド動作を行っている期間において、ｙビットのＡ／Ｄ変換動作をクロック信号ＣＬＫＬ１の立ち上がりによってラッチ回路９０４がラッチ動作に入るまでに行うようなっている。
【０１０２】
したがって、この実施の形態６によるＡ／Ｄ変換器でのＡ／Ｄ変換手順は、実施の形態５にて説明した手順と同じ手順で進行するので、その説明は割愛する。
【０１０３】
以上のように、実施の形態６では、実施の形態５においてサンプルホールド回路を分散型サンプルホールド回路で構成し、実施の形態５と同様の手順でＡ／Ｄ変換が行えるので、実施の形態５と同様に、既存のＡ／Ｄ変換器に対して高ビット化拡張を行うことができる。
【０１０４】
このとき、各サンプルホールド回路をチョッパ型アンプで構成する場合はサンプルホールド回路の高精度化が図れるので、当該Ａ／Ｄ変換器の分解能を高めることができる。また、各サンプルホールド回路を図３に示したサンプルホールド回路で構成する場合は、サンプルホールド回路の低消費電力化、小サイズ化が図れる。
【０１０５】
【発明の効果】
以上説明したように、この発明によれば、サンプルホールド回路のホールド動作期間内に、フラッシュ型のように並列に配置した各比較回路にて順次比較動作が行われることにより、最上位ビットから最下位ビットまでのＡ／Ｄ変換が行われる。この比較回路におけるビット変換動作は、サンプルホールド回路のホールド動作期間内に相対的に遅延を持って発生するラッチ用クロック信号によって対応する各ラッチ回路がラッチ動作に入るまでには終了するので、各ラッチ回路では、サンプルホールド回路のホールド動作期間内に所定ビットのデジタル信号を出力することができる。したがって、従来の逐次比較型Ａ／Ｄ変換器に比べて変換速度の高速化を図ることができる。
【０１０６】
つぎの発明によれば、サンプルホールド回路のホールド動作期間内に、フラッシュ型のように並列に配置した各多ビットのＡ／Ｄ変換モジュールにて順次比較動作が行われることにより、最上位ビットから最下位ビットまでのＡ／Ｄ変換が行われる。この各多ビットのＡ／Ｄ変換モジュールにおけるＡ／Ｄ変換動作は、サンプルホールド回路のホールド動作期間内に相対的に遅延を持って発生するラッチ用クロック信号によって対応する各ラッチ回路がラッチ動作に入るまでには終了するので、各ラッチ回路では、サンプルホールド回路のホールド動作期間内に所定ビットのデジタル信号を出力することができる。したがって、従来の２ステップ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器に比べて低消費電力化、小サイズ化を図ることができる。
【０１０７】
つぎの発明によれば、サンプルホールド回路のホールド動作期間内に、拡張ビット用の多ビットＡ／Ｄ変換モジュールに拡張ビットの最上位ビットから最下位ビットまでを順々にビット変換させ、その得られた拡張ビットに基づき選択した参照電圧を、入力レンジを合わせる変換を行って既存のＡ／Ｄ変換器に与えて既存Ａ／Ｄ変換器を従前通りに動作させ、両者の変換ビットを同期して取り出すことができるので、既存のＡ／Ｄ変換器に対して高ビット化拡張を行うことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるＡ／Ｄ変換器の構成を示すブロック図である。
【図２】図１に示すクロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）の構成例を示す回路図である。
【図３】図１に示すサンプルホールド回路（ＳＨＣ）の構成例を示す回路図である。
【図４】図１に示すＡ／Ｄ変換器の動作を説明するタイムチャートである。
【図５】この発明の実施の形態２であるＡ／Ｄ変換器の構成を示すブロック図である。
【図６】図５に示すクロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）の構成例を示す回路図である。
【図７】図５に示すサンプルホールド回路（ＳＨＣ１〜ＳＨＣｎ）の構成例を示す回路図である。
【図８】図５に示すＡ／Ｄ変換器の動作を説明するタイムチャートである。
【図９】この発明の実施の形態３であるＡ／Ｄ変換器の構成を示すブロック図である。
【図１０】図９に示すＡ／Ｄ変換モジュール（ＡＤＣＭ）の構成例を示すブロック図である。
【図１１】この発明の実施の形態４であるＡ／Ｄ変換器の構成を示すブロック図である。
【図１２】この発明の実施の形態５であるＡ／Ｄ変換器の構成を示すブロック図である。
【図１３】この発明の実施の形態６であるＡ／Ｄ変換器の構成を示すブロック図である。
【符号の説明】
１０１ 参照電圧発生回路（Ｒｅｆｅｒｅｎｃｅ Ｇｅｎｅｒａｔｏｒ）、１０２ スイッチ選択回路（Ｓｗｉｔｃｈ Ｓｅｌｅｃｔｏｒ Ｍａｔｒｉｘ）、１０３ 比較回路（ＣＭＰ１〜ＣＭＰｎ）、１０４ サンプルホールド回路（ＳＨＣ）、１０５ ラッチ回路（Ｌａｔｃｈ１〜Ｌａｔｃｈｎ）、１０６ デコーダ回路（１ｂｉｔ Ｄｅｃｏｄｅｒ〜ｎ−１ｂｉｔ Ｄｅｃｏｄｅｒ）、１０７，４０２ クロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）、２０１−１〜２０１−ｎ，４０１−１〜４０１−ｎ 遅延回路（Ｄｅｌａｙ Ｃｉｒｃｕｉｔ）、４０１ サンプルホールド回路（ＳＨＣ１〜ＳＨＣｎ）、６０１ Ａ／Ｄ変換モジュール（Ｍ１ｂｉｔ ＡＤＣＭ〜Ｍｎｂｉｔ ＡＤＣＭ）、６０２ ラッチ回路（ＬａｔｃｈＭ１〜ＬａｔｃｈＭｎ）、６０３ デコーダ回路（Ｍ１ｂｉｔ Ｄｅｃｏｄｅｒ〜Ｍ１＋…Ｍｎ−１ｂｉｔ Ｄｅｃｏｄｅｒ）、８０１，９５０ サンプルホールド回路（Ｄｉｓｔｒｉｂｕｔｅｄ ＳＨＣ Ｍｏｄｕｌｅ）、９０１ 入力レンジ変換回路（Ｉｎｐｕｔ Ｒａｎｇｅ Ｍｏｄｕｌａｔｏｒ（２ｙｔｉｍｅｓ））、９０２ 既存Ａ／Ｄ変換器（ｘ ｂｉｔ Ｃｏｎｖｅｎｔｉｎａｌ ＡＤＣ）、９０３ Ａ／Ｄ変換拡張ビットモジュール（ｙｂｉｔ Ｅｘｔｅｎｄｅｄ ＡＤＣＭ）、９０４ ラッチ回路（Ｌａｔｃｈｙ）、９０５ デコーダ回路（ｙｂｉｔ Ｄｅｃｏｄｅｒ）、９０６ 同期回路（Ｓｙｎｃ．）。
【発明の属する技術分野】
この発明は、アナログ信号をデジタル信号に変換するアナログ・デジタル変換器（Ａ／Ｄ変換器）に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳプロセスの微細化が進展するのに伴い、デジタル回路では、サイズや消費電力をスケーリング則に従って低減していくことが可能である。しかし、アナログ回路においては、動作速度や入出力ダイナミックレンジの要求などから、低電圧化や小サイズ化、低消費電力化などは困難である場合が多い。そのため、近年、ＬＳＩにおけるアナログ回路部のサイズと消費電力の占める割合は、デジタル回路部のそれに比べて大きくなっていく傾向にある。
【０００３】
同様に、Ａ／Ｄ変換器においても、アナログ回路部のサイズ及び消費電力の占める割合は、デジタル回路部のそれに比較して大きい場合が多い。したがって、Ａ／Ｄ変換器全体の小サイズ化、低消費電力化を図り、変換速度を向上させるためには、アナログ回路部のサイズ及び消費電力の占める割合をデジタル回路部の占める割合に比べて小さくすることが必要である。
【０００４】
【発明が解決しようとする課題】
ところで、Ａ／Ｄ変換器には、変換速度、サイズ、消費電力の要求に応じて各種のＡ／Ｄ変換器が存在している。代表例として、逐次比較型Ａ／Ｄ変換器と、フラッシュ型Ａ／Ｄ変換器と、２ステップ型Ａ／Ｄ変換器またはパイプライン型Ａ／Ｄ変換器とを挙げ、それらについて上記の検討を加える。
【０００５】
逐次比較型Ａ／Ｄ変換器は、比較回路は１つだけで構成されるので、サイズと消費電力は小さいが、分解能のビット数分だけ変換期間を必要とするために変換速度が遅い。
【０００６】
フラッシュ型Ａ／Ｄ変換器は、比較回路を並列に並べて一斉に比較動作を行なうので高速動作が可能であるが、比較回路数が多くなるために、サイズと消費電力は大きくなる。
【０００７】
２ステップ型Ａ／Ｄ変換器またはパイプライン型Ａ／Ｄ変換器は、上記２つのＡ／Ｄ変換器の中間的な性能を備えるものであるが、高速高精度なサンプルホールド回路やＯＰアンプ回路を必要とするためにサイズや消費電力を小さくすることが困難である場合が多い。
【０００８】
この発明は、上記に鑑みてなされたもので、逐次比較型Ａ／Ｄ変換器の小サイズおよび低消費電力の特徴とフラッシュ型Ａ／Ｄ変換器の変換速度が大きいという特徴とを併せ持つＡ／Ｄ変換器を得ることを目的とする。
【０００９】
また、この発明は、従来の２ステップ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器に比べて低消費電力化、小サイズ化が図れるＡ／Ｄ変換器を得ることを目的とする。
【００１０】
さらに、この発明は、現在使用中の既存Ａ／Ｄ変換器を回路要素に取り込みその既存Ａ／Ｄ変換器に対して高ビット化拡張が行えるＡ／Ｄ変換器を得ることを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかるＡ／Ｄ変換器は、Ａ／Ｄ変換レンジから参照電圧群を生成する参照電圧発生回路と、生成された参照電圧群から１つの参照電圧を出力制御信号に従って選択する選択回路と、アナログ入力信号を基準クロック信号に従ってサンプリングし保持出力するサンプルホールド回路と、前記サンプルホールド回路の出力と前記選択回路が選択した参照電圧との大小比較を行う比較回路であって、前記サンプルホールド回路のホールド動作期間内において、最上位ビットから最下位ビットまでの比較動作を順々に行うビット数分の比較回路と、前記基準クロック信号に従って前記サンプルホールド回路のホールド動作期間において相対的に遅延を持った必要数のラッチ用クロック信号を順々に発生するクロック生成回路と、前記比較回路毎に設けられ、対応する比較回路の出力を対応する前記ラッチ用クロックに従って取り込み保持出力するラッチ回路と、前記ラッチ回路の出力ビットの論理状態に基づき、前記選択回路が最上位ビット判定用の参照電圧から最下位ビット判定用の参照電圧に向かって順々に選択することになる前記出力制御信号を発生するデコーダ回路とを備えたことを特徴とする。
【００１２】
この発明によれば、サンプルホールド回路のホールド動作期間内に、フラッシュ型のように並列に配置した各比較回路にて順次比較動作が行われ、最上位ビットから最下位ビットまでのＡ／Ｄ変換が行われる。この各比較回路におけるビット変換動作は、サンプルホールド回路のホールド動作期間内に相対的に遅延を持って発生するラッチ用クロック信号によって対応する各ラッチ回路がラッチ動作に入るまでには終了する。したがって、各ラッチ回路では、サンプルホールド回路のホールド動作期間内に所定ビットのデジタル信号を出力することができる。
【００１３】
また、つぎの発明にかかるＡ／Ｄ変換器は、Ａ／Ｄ変換レンジから参照電圧群を生成する参照電圧発生回路と、生成された参照電圧群から１つの参照電圧を出力制御信号に従って選択する選択回路と、アナログ入力信号を基準クロック信号に従ってサンプリングし保持出力するサンプルホールド回路と、前記サンプルホールド回路の出力と前記選択回路が選択した参照電圧との大小比較を行う多ビットのＡ／Ｄ変換モジュールであって、前記サンプルホールド回路のホールド動作期間内において、比較動作を順々に行う複数のＡ／Ｄ変換モジュールと、前記基準クロック信号に従って前記サンプルホールド回路のホールド動作期間において相対的に遅延を持った必要数のラッチ用クロック信号を順々に発生するクロック生成回路と、前記Ａ／Ｄ変換モジュール毎に設けられ、対応するＡ／Ｄ変換モジュールの多ビット出力を対応する前記ラッチ用クロックに従って取り込み保持出力するラッチ回路と、前記ラッチ回路の出力ビットの論理状態に基づき、前記選択回路が最上位側の前記Ａ／Ｄ変換モジュール用の参照電圧から最下位側の前記Ａ／Ｄ変換モジュール用の参照電圧に向かって順々に選択することになる前記出力制御信号を発生するデコーダ回路とを備えたことを特徴とする。
【００１４】
この発明によれば、サンプルホールド回路のホールド動作期間内に、フラッシュ型のように並列に配置した各多ビットのＡ／Ｄ変換モジュールにて順次比較動作が行われることにより、最上位ビットから最下位ビットまでのＡ／Ｄ変換が行われる。この各多ビットのＡ／Ｄ変換モジュールにおけるＡ／Ｄ変換動作は、サンプルホールド回路のホールド動作期間内に相対的に遅延を持って発生するラッチ用クロック信号によって対応する各ラッチ回路がラッチ動作に入るまでには終了する。したがって、各ラッチ回路では、サンプルホールド回路のホールド動作期間内に所定ビットのデジタル信号を出力することができる。
【００１５】
また、つぎの発明にかかるＡ／Ｄ変換器は、Ａ／Ｄ変換レンジから参照電圧群を生成する参照電圧発生回路と、生成された参照電圧群から１つの参照電圧を出力制御信号に従って選択する選択回路と、アナログ入力信号を基準クロック信号に従ってサンプリングし保持出力するサンプルホールド回路と、任意の分解能を持つ既存Ａ／Ｄ変換器と、前記サンプルホールド回路の出力と前記選択回路で選択された参照電圧群との差分を前記既存Ａ／Ｄ変換器の入力レンジに適合させる入力レンジ変換回路と、前記サンプルホールド回路の出力と参照電圧発生回路が生成する参照電圧群との大小比較を行う多ビットのＡ／Ｄ変換モジュールであって、前記サンプルホールド回路のホールド動作期間内において、最上位ビットから最下位ビットまでの比較動作を行うＡ／Ｄ変換モジュールと、前記基準クロック信号に従って前記サンプルホールド回路のホールド動作期間において相対的に遅延を持った必要数のラッチ用クロック信号を順々に発生するクロック生成回路と、前記Ａ／Ｄ変換モジュールの多ビット出力を前記ラッチ用クロックに従って取り込み保持出力するラッチ回路と、前記ラッチ回路の出力ビットの論理状態に基づき、前記選択回路が前記既存Ａ／Ｄ変換器の最上位ビット判定用の参照電圧から最下位ビット判定用の参照電圧に向かって順々に選択することになる前記出力制御信号を発生するデコーダ回路と、前記ラッチ回路の出力と前記既存のＡ／Ｄ変換器の出力コードとの同期を取って出力する同期回路とを備えたことを特徴とする。
【００１６】
この発明によれば、サンプルホールド回路のホールド動作期間内に、拡張ビット用の多ビットＡ／Ｄ変換モジュールに拡張ビットの最上位ビットから最下位ビットまでを順々にビット変換させ、その得られた拡張ビットに基づき選択した参照電圧を、入力レンジを合わせる変換を行って既存のＡ／Ｄ変換器に与えて既存Ａ／Ｄ変換器を従前通りに動作させ、両者の変換ビットを同期して取り出すことができる。
【００１７】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるＡ／Ｄ変換器の好適な実施の形態を詳細に説明する。
【００１８】
実施の形態１．
図１は、この発明の実施の形態１であるＡ／Ｄ変換器の構成を示すブロック図である。図１に示すように、実施の形態１によるＡ／Ｄ変換器は、参照電圧発生回路（Ｒｅｆｅｒｅｎｃｅ Ｇｅｎｅｒａｔｏｒ）１０１と、スイッチ選択回路（Ｓｗｉｔｃｈ Ｓｅｌｅｃｔｏｒ Ｍａｔｒｉｘ）１０２と、比較回路１０３と、サンプルホールド回路（ＳＨＣ）１０４と、ラッチ回路１０５と、デコーダ回路１０６と、クロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）１０７とを備えている。
【００１９】
参照電圧発生回路１０１は、Ａ／Ｄ変換レンジの上限電圧値ＶＲＴと下限電圧値ＶＲＢとの間を複数に分割した参照電圧群Ｖｒｅｆｉを発生し、スイッチ選択回路１０２に並列に供給する。
【００２０】
スイッチ選択回路１０２は、参照電圧群Ｖｒｅｆｉと比較回路１０３が接続されるｎ個の出力ポートとの間を切り替えて接続するスイッチ回路を備え、デコーダ回路１０６からの出力制御信号に従って参照電圧群Ｖｒｅｆｉから１つの参照電圧を選択してｎ個の出力ポートの対応する出力ポートに出力する。
【００２１】
サンプルホールド回路１０４は、アナログ入力信号Ｖｉｎを基準クロック信号ＣＬＫ０に従ってサンプリングし、そのサンプリング値をホールドすることを各クロック期間において実行する。
【００２２】
比較回路１０３は、ｎ個の比較回路ＣＭＰ１〜ＣＭＰｎで構成され、それぞれ、一方の入力がスイッチ選択回路１０２の出力であり、他方の入力がサンプルホールド回路１０４の出力である。
【００２３】
ラッチ回路１０５は、ｎ個の比較回路ＣＭＰ１〜ＣＭＰｎと１対１対応で設けられるｎ個のラッチ回路Ｌａｔｃｈ１〜Ｌａｔｃｈｎで構成され、それぞれ、クロック生成回路１０７からのクロック信号ＣＬＫｉ（ｉ＝１〜ｎ）によって比較回路１０３における対応する比較回路ＣＭＰｉ（ｉ＝１〜ｎ）の出力を取り込み、保持出力する。これらｎ個のラッチ回路Ｌａｔｃｈ１〜Ｌａｔｃｈｎの出力が当該Ａ／Ｄ変換器のデジタル出力（ＡＤＣ Ｄｉｇｉｔａｌ Ｏｕｔｐｕｔ）となる。ラッチ回路Ｌａｔｃｈｎの出力は、最下位ビットＬＳＢを与え、ラッチ回路Ｌａｔｃｈ１の出力は、最上位ビットＭＳＢを与える。
【００２４】
デコーダ回路１０６は、ラッチ回路Ｌａｔｃｈ１の出力を入力とする１ビットデコーダ回路（１ｂｉｔ Ｄｅｃｏｄｅｒ）と、ラッチ回路Ｌａｔｃｈ１，Ｌａｔｃｈ２の出力を入力とする２ビットデコーダ回路（２ｂｉｔ Ｄｅｃｏｄｅｒ）と、ラッチ回路Ｌａｔｃｈ１〜Ｌａｔｃｈ３の出力を入力とする３ビットデコーダ回路（３ｂｉｔ Ｄｅｃｏｄｅｒ）と、・・・、ラッチ回路Ｌａｔｃｈ１〜ラッチ回路Ｌａｔｃｈｎ−１の出力を入力とするｎ−１ビットデコーダ回路（ｎ−１ｂｉｔ Ｄｅｃｏｄｅｒ）とで構成され、各デコーダ回路の出力がスイッチ選択回路１０２に与えられる出力制御信号となっている。
【００２５】
図２は、図１に示すクロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）の構成例を示す回路図である。図２示すように、クロック生成回路１０７は、複数のインバータを直列に接続した遅延回路（Ｄｅｌａｙ Ｃｉｒｃｕｉｔ）の多段接続によって、基準クロック信号ＣＬＫ０を順々に遅延させ、ラッチ回路１０５へのクロック信号ＣＬＫｉ（ｉ＝１〜ｎ）を順々に生成するように構成されている。
【００２６】
すなわち、初段の遅延回路２０１−１は、最上位ビットを出力するラッチ回路Ｌａｔｃｈ１へのクロック信号ＣＬＫ１を発生する。２段目の遅延回路２０１−２は、ラッチ回路Ｌａｔｃｈ２へのＣＬＫ２を発生する。３段目の遅延回路２０１−３は、ラッチ回路Ｌａｔｃｈ３へのＣＬＫ３を発生する。以降、同様に最終段の遅延回路２０１−ｎは、最下位ビットを出力するラッチ回路ＬａｔｃｈｎへのＣＬＫｎを発生する。
【００２７】
次に、図３は、図１に示すサンプルホールド回路（ＳＨＣ）の構成例を示す回路図である。図３に示すように、このサンプルホールド回路１０４は、基準クロック信号ＣＬＫ０がＨレベルであるときに閉路してアナログ入力信号Ｖｉｎを取り込むスイッチ（ＳＷ）３０１と、スイッチ（ＳＷ）３０１が取り込んだアナログ入力信号Ｖｉｎを基準クロック信号ＣＬＫ０がＬレベルである期間内保持するホールド容量素子（Ｃ）３０２と、ホールド容量素子（Ｃ）３０２が保持している電位を出力端から負帰還をかけてバッファリングするＯＰアンプ（Ａ）３０３とで構成されている。
【００２８】
次に、図１〜図４を参照して、この実施の形態１によるＡ／Ｄ変換器の動作を説明する。なお、図４は、図１に示すＡ／Ｄ変換器の動作を説明するタイムチャートである。
【００２９】
図４において、サンプルホールド回路１０４は、ＳＨＣ動作として示すように、基準クロック信号ＣＬＫ０がＨレベル状態にあるときサンプル動作を行い、Ｌレベル状態にあるときホールド動作を行うことを繰り返す。
【００３０】
クロック生成回路１０７では、基準クロック信号ＣＬＫ０がＬレベル状態にある期間内、ラッチ回路１０５へのクロック信号ＣＬＫｉを、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，・・、ＣＬＫｎと順々に所定の間隔を置いて発生する。すなわち、ラッチ回路１０５へのクロック信号ＣＬＫｉは、サンプルホールド回路１０４のホールド動作期間において相対的な遅延を持って発生する。
【００３１】
比較回路１０３では、ＡＤＣ動作として示すように、サンプルホールド回路１０４がホールド動作を行っている期間内に比較動作を行い、ビット変換を行う。すなわち、比較回路ＣＭＰ１が１ビット目の変換を行い、比較回路ＣＭＰ２が２ビット目の変換を行い、比較回路ＣＭＰ３が３ビット目の変換を行い、以降同様に、比較回路ＣＭＰｎがｎビット目の変換を行う。
【００３２】
このとき、１ビット目からｎビット目までの各ビットの変換動作は、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，…，ＣＬＫｎの立ち上がりによってラッチ回路（Ｌａｔｃｈ１〜Ｌａｔｃｈｎ）１０５がそれぞれラッチ動作に入るまでに終了するようになっている。
【００３３】
Ａ／Ｄ変換動作は、次の手順で行われる。すなわち、１ビット目の変換では、スイッチ選択回路１０２は、参照電圧群Ｖｒｅｆｉの中からＡ／Ｄ変換レンジの中間値である（ＶＲＴ＋ＶＲＢ）／２を参照電圧として選択し、比較回路ＣＭＰ１に与えるので、比較回路ＣＭＰ１では、参照電圧（ＶＲＴ＋ＶＲＢ）／２とサンプルホールド回路１０４の出力であるアナログ入力信号Ｖｉｎとの大小比較を行う。その比較結果は、クロック信号ＣＬＫ１の立ち上がりによってラッチ回路Ｌａｔｃｈ１にラッチされ、最上位ビットＭＳＢが出力される。
【００３４】
その結果、１ビットデコーダ回路（１ｂｉｔ Ｄｅｃｏｄｅｒ）では、ラッチ回路Ｌａｔｃｈ１の出力レベルに応じた出力制御信号を生成するので、スイッチ選択回路１０２では、次に用いる参照電圧（上限値または下限値）の選択が行われる。
【００３５】
すなわち、比較回路ＣＭＰ１の比較結果がＶｉｎ＞（ＶＲＴ＋ＶＲＢ）／２であり、ラッチ回路Ｌａｔｃｈ１のラッチ出力がＨレベル状態にあるときは、スイッチ選択回路１０２は、（ＶＲＴ＋ＶＲＢ）３／４なる参照電圧を選択し、比較回路ＣＭＰ２に与える。
【００３６】
一方、比較回路ＣＭＰ１の比較結果がＶｉｎ＜（ＶＲＴ＋ＶＲＢ）／２であり、ラッチ回路Ｌａｔｃｈ１のラッチ出力がＬレベル状態にあるときは、スイッチ選択回路１０２は、（ＶＲＴ＋ＶＲＢ）／４なる参照電圧を選択し、比較回路ＣＭＰ２に与える。
【００３７】
次に、２ビット目の変換では、比較回路ＣＭＰ２は、スイッチ選択回路にて上記のように選択された参照電圧とアナログ入力信号Ｖｉｎとの大小比較を行う。その比較結果は、クロック信号ＣＬＫ２の立ち上がりによってラッチ回路Ｌａｔｃｈ２にラッチされ、２ビット目が出力される。
【００３８】
これによって、２ビットデコーダ回路（２ｂｉｔ Ｄｅｃｏｄｅｒ）では、ラッチ回路Ｌａｔｃｈ１，Ｌａｔｃｈ２の出力レベルに応じた出力制御信号を生成するので、スイッチ選択回路１０２では、次に用いる参照電圧（上限値または下限値）の選択が行われる。
【００３９】
すなわち、スイッチ選択回路１０２にて選択された参照電圧が（ＶＲＴ＋ＶＲＢ）３／４である場合に、比較回路ＣＭＰ２の比較結果がＶｉｎ＞（ＶＲＴ＋ＶＲＢ）３／４であり、ラッチ回路Ｌａｔｃｈ２のラッチ出力がＨレベル状態にあるときは、スイッチ選択回路１０２は、（ＶＲＴ＋ＶＲＢ）７／８なる参照電圧を選択し、比較回路ＣＭＰ３に与える。
【００４０】
一方、比較回路ＣＭＰ２の比較結果がＶｉｎ＜（ＶＲＴ＋ＶＲＢ）３／４であり、ラッチ回路Ｌａｔｃｈ２のラッチ出力がＬレベル状態にあるときは、スイッチ選択回路１０２は、（ＶＲＴ＋ＶＲＢ）５／８なる参照電圧を選択し、比較回路ＣＭＰ３に与える。
【００４１】
また、スイッチ選択回路にて選択された参照電圧が（ＶＲＴ＋ＶＲＢ）／４である場合に、比較回路ＣＭＰ２の比較結果がＶｉｎ＞（ＶＲＴ＋ＶＲＢ）／４であり、ラッチ回路Ｌａｔｃｈ２のラッチ出力がＨレベル状態にあるときは、スイッチ選択回路１０２は、（ＶＲＴ＋ＶＲＢ）３／８なる参照電圧を選択し、比較回路ＣＭＰ３に与える。
【００４２】
一方、比較回路ＣＭＰ２の比較結果がＶｉｎ＜（ＶＲＴ＋ＶＲＢ）／４であり、ラッチ回路Ｌａｔｃｈ２のラッチ出力がＬレベル状態にあるときは、スイッチ選択回路１０２は、（ＶＲＴ＋ＶＲＢ）／８なる参照電圧を選択し、比較回路ＣＭＰ３に与える。
【００４３】
同様の手順で３ビット目以降ｎ−１ビット目までの変換が行われる。ｎ−１ビット目の変換において、スイッチ選択回路１０２にて参照電圧が同様の手順で選択され、比較回路ＣＭＰｎに与えられる。ｎビット目の変換では、比較回路ＣＭＰｎの出力をラッチ回路Ｌａｔｃｈｎに取り込む。これによって、ｎ個のラッチ出力がｎビットＡ／Ｄ変換器の出力（ＡＤＣＤｉｇｉｔａｌ Ｏｕｔｐｕｔ）として得られる。
【００４４】
以上のように、実施の形態１によれば、比較回路をフラッシュ型のように並列に配置するとともに、基準クロック信号を遅延回路に通して、基準クロック信号における１クロックのＬレベル期間内に必要個数のラッチ用クロック信号を順々に発生させ、そのＬレベル期間内に最上位ビットから最下位ビットまでを順々にビット変換してラッチ出力するようにしたので、従来の逐次比較型Ａ／Ｄ変換器に比べて変換速度の高速化を図ることができる。
【００４５】
実施の形態２．
図５は、この発明の実施の形態２であるＡ／Ｄ変換器の構成を示すブロック図である。なお、図５では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００４６】
図５に示すように、実施の形態２によるＡ／Ｄ変換器は、図１に示した構成において、１個のサンプルホールド回路（ＳＨＣ）１０４に代えて、サンプルホールド回路４０１が設けられている。また、クロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）１０７に代えてクロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）４０２が設けられている。
【００４７】
サンプルホールド回路４０１は、ｎ個の比較回路ＣＭＰ１〜ＣＭＰｎと１対１に対応して設けられるｎ個のサンプルホールド回路ＳＨＣ１〜ＳＨＣｎで構成されている。ｎ個のサンプルホールド回路ＳＨＣ１〜ＳＨＣｎは、それぞれ、アナログ入力信号Ｖｉｎをクロック信号ＣＬＫＳｉに従ってサンプリングし、そのサンプリング値をホールドして対応する比較回路ＣＭＰｉ（ｉ＝１〜ｎ）に出力することを各クロック期間において実行する。
【００４８】
クロック生成回路４０２は、基準クロック信号ＣＬＫＳａｚから、サンプルホールド回路４０１へのクロック信号ＣＬＫＳｉとラッチ回路１０５へのクロック信号ＣＬＫＬｉ（ｉ＝１〜ｎ）とを生成する。図６は、図５に示すクロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）の構成例を示す回路図である。
【００４９】
図６に示すように、クロック生成回路４０２は、基準クロック信号ＣＬＫＳａｚから、まずクロック信号ＣＬＫＳｉｎ、クロック信号ＣＬＫＳｒｅｆをこの順に生成する。クロック信号ＣＬＫＳｉｎは、基準クロック信号ＣＬＫＳａｚを２段のインバータを通して遅延させたものである。クロック信号ＣＬＫＳｒｅｆは、クロック信号ＣＬＫＳｉｎを３段のインバータを通して遅延させたものである。サンプルホールド回路４０１へのクロック信号ＣＬＫＳｉは、基準クロック信号ＣＬＫＳａｚと、クロック信号ＣＬＫＳｉｎ，ＣＬＫＳｒｅｆとで構成されている。
【００５０】
そして、クロック信号ＣＬＫＳｒｅｆを複数のインバータを直列に接続した遅延回路（Ｄｅｌａｙ Ｃｉｒｃｕｉｔ）の多段接続によって順々に遅延させ、ラッチ回路１０５へのクロック信号ＣＬＫＬｉ（ｉ＝１〜ｎ）を順々に生成するようになっている。すなわち、初段の遅延回路４２０−１は、最上位ビットを出力するラッチ回路Ｌａｔｃｈ１へのクロック信号ＣＬＫＬ１を発生する。２段目の遅延回路４２０−２は、ラッチ回路Ｌａｔｃｈ２へのＣＬＫＬ２を発生する。３段目の遅延回路４２０−３は、ラッチ回路Ｌａｔｃｈ３へのＣＬＫＬ３を発生する。以降、同様に最終段の遅延回路４２０−ｎは、最下位ビットを出力するラッチ回路ＬａｔｃｈｎへのＣＬＫＬｎを発生する。
【００５１】
次に、図７は、図５に示すサンプルホールド回路（ＳＨＣ１〜ＳＨＣｎ）の構成例を示す回路図である。図７に示すように、ｎ個のサンプルホールド回路ＳＨＣ１〜ＳＨＣｎは、それぞれ、基準クロック信号ＣＬＫＳａｚ、クロック信号ＣＬＫＳｉｎ，ＣＬＫＳｒｅｆで動作するチョッパ型アンプで構成されている。
【００５２】
すなわち、サンプルホールド回路ＳＨＣｉ（ｉ＝１〜ｎ）は、ＯＰアンプ（Ａ）５００と、一端にアナログ入力信号Ｖｉｎが印加されクロック信号ＣＬＫＬｉｎによって動作するスイッチ（ＳＷｉｎ）５０１と、一端に参照電圧群Ｖｒｅｆｉが印加されクロック信号ＣＬＫＳｒｅｆによって動作するスイッチ（ＳＷｒｅｆ）５０２と、一端が接地されクロック信号ＣＬＫＬｉｎによって動作するスイッチ（ＳＷｉｎ）５０３と、一端が接地されクロック信号ＣＬＫＳｒｅｆによって動作するスイッチ（ＳＷｒｅｆ）５０４と、スイッチ（ＳＷｉｎ）５０１およびスイッチ（ＳＷｒｅｆ）５０２の他端とＯＰアンプ（Ａ）５０７の一方の入力端との間に介在するホールド容量素子（Ｃ）５０６と、スイッチ（ＳＷｉｎ）５０３およびスイッチ（ＳＷｒｅｆ）５０４の他端とＯＰアンプ（Ａ）５０７の他方の入力端との間に介在するホールド容量素子（Ｃ）５０７と、ＯＰアンプ（Ａ）５００の一方の入力端と一方の出力端との間に介在しクロック信号ＣＬＫＳａｚによって動作するスイッチ（ＳＷａｚ）５０８と、ＯＰアンプ（Ａ）５００の他方の入力端と他方の出力端との間に介在しクロック信号ＣＬＫＳａｚによって動作するスイッチ（ＳＷａｚ）５０９とで構成され、アナログ入力信号Ｖｉｎと参照電圧Ｖｒｅｆｉとの差分を増幅するようになっている。
【００５３】
なお、クロック生成回路図４０２は、チョッパ型アンプの使用を想定して構成したが、サンプルホールド回路ＳＨＣｉ（ｉ＝１〜ｎ）は、チョッパ型アンプ以外に、図３に示したサンプルホールド回路も使用することができ、またスイッチドキヤパシタ型サンプルホールド回路も使用することができる。これらの場合には、クロック生成回路も対応して構成すればよい。
【００５４】
次に、図５〜図８を参照して、この実施の形態２によるＡ／Ｄ変換器の動作を説明する。なお、図８は、図５に示すＡ／Ｄ変換器の動作を説明するタイムチャートである。
【００５５】
図８において、クロック生成回路４０２では、基準クロック信号ＣＬＫＳａｚからサンプルホールド回路４０１に与えるクロック信号ＣＬＫＳｉｎ、ＣＬＫＳｒｅｆをこの順に生成する。基準クロック信号ＣＬＫＳａｚに対して、クロック信号ＣＬＫＳｉｎは、同相の極性関係で変化し、クロック信号ＣＬＫＳｒｅｆは、逆相の極性関係で変化している。
【００５６】
サンプルホールド回路４０１は、ＳＨＣ動作として示すように、基準クロック信号ＣＬＫＳａｚがＨレベル状態にあるときオートゼロ動作を行い、クロック信号ＣＬＫＳｉｎがＬレベル状態でかつクロック信号ＣＬＫＳｒｅｆがＨレベル状態のときホールド動作を行うことを繰り返す。
【００５７】
クロック生成回路４０２では、クロック信号ＣＬＫＳｒｅｆがＨレベル状態にある期間内、ラッチ回路１０５へのクロック信号ＣＬＫＬｉを、ＣＬＫＬ１，ＣＬＫＬ２，ＣＬＫＬ３，・・、ＣＬＫＬｎと順々に所定の間隔を置いて発生する。すなわち、ラッチ回路１０５へのクロック信号ＣＬＫＬｉ（ｉ＝１〜ｎ）は、サンプルホールド回路４０１のホールド動作期間において相対的な遅延を持って発生する。
【００５８】
比較回路１０３では、ＡＤＣ動作として示すように、サンプルホールド回路４０１がホールド動作を行っている期間内に比較動作を行なう。正確には、基準クロック信号ＣＬＫＳａｚがＬレベル状態にある期間内に比較動作を行なうが、各ビットの変換は、クロック信号ＣＬＫＬ１，ＣＬＫＬ２，ＣＬＫＬ３，…，ＣＬＫＬｎの立ち上がりによってラッチ回路（Ｌａｔｃｈ１〜Ｌａｔｃｈｎ）１０５がラッチ動作に入るまでに終了するようになっている。
【００５９】
したがって、この実施の形態２によるＡ／Ｄ変換器でのＡ／Ｄ変換手順は、実施の形態１にて説明した手順と同じ手順で進行するので、その説明は割愛する。
【００６０】
以上のように、実施の形態２では、実施の形態１においてサンプルホールド回路をビット数分の比較回路と１対１対応に設け、実施の形態１と同様の手順でＡ／Ｄ変換が行えるので、実施の形態１と同様に、従来の逐次比較型Ａ／Ｄ変換器に比べて変換速度の高速化を図ることができる。
【００６１】
このとき、各サンプルホールド回路をチョッパ型アンプで構成する場合はサンプルホールド回路の高精度化が図れるので、当該Ａ／Ｄ変換器の分解能を高めることができる。また、各サンプルホールド回路を図３に示したサンプルホールド回路で構成する場合は、サンプルホールド回路の低消費電力化、小サイズ化が図れる。
【００６２】
実施の形態３．
図９は、この発明の実施の形態３であるＡ／Ｄ変換器の構成を示すブロック図である。なお、図９では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００６３】
図９に示すように、実施の形態３によるＡ／Ｄ変換器は、図１に示した構成において、比較回路（ＣＭＰ１〜ＣＭＰｎ）１０３に代えて、Ａ／Ｄ変換モジュール６０１が設けられている。それに伴い、ラッチ回路（Ｌａｔｃｈ１〜Ｌａｔｃｈｎ）１０５に代えてラッチ回路６０２が設けられ、デコーダ回路１０６に代えてデコーダ回路６０３が設けられている。
【００６４】
Ａ／Ｄ変換モジュール６０１は、Ｍ１ビットＡ／Ｄ変換モジュール（Ｍ１ｂｉｔ ＡＤＣＭ）、Ｍ２ビットＡ／Ｄ変換モジュール（Ｍ２ｂｉｔＡＤＣＭ）、Ｍ３ビットＡ／Ｄ変換モジュール（Ｍ３ｂｉｔＡＤＣＭ）、・・・、ＭｎビットＡ／Ｄ変換モジュール（ＭｎｂｉｔＡＤＣＭ）で構成されている。
【００６５】
ラッチ回路６０２は、Ｍ１ビットＡ／Ｄ変換モジュールが出力するＭ１ビットをラッチするラッチ回路（Ｌａｔｃｈ Ｍ１）、Ｍ２ビットＡ／Ｄ変換モジュールが出力するＭ２ビットをラッチするラッチ回路（Ｌａｔｃｈ Ｍ２）、Ｍ３ビットＡ／Ｄ変換モジュールが出力するＭ３ビットをラッチするラッチ回路（Ｌａｔｃｈ Ｍ３）、・・・、ＭｎビットＡ／Ｄ変換モジュールが出力するＭｎビットをラッチするラッチ回路（Ｌａｔｃｈ Ｍｎ）で構成されている。
【００６６】
デコーダ回路６０３は、ラッチ回路（Ｌａｔｃｈ Ｍ１）が出力するＭ１ビットをデコードするデコーダ回路（Ｍ１ ｂｉｔ Ｄｅｃｏｒｄｅｒ）、ラッチ回路（Ｌａｔｃｈ Ｍ１、Ｌａｔｃｈ Ｍ２）が出力するＭ１＋Ｍ２ビットをデコードするデコーダ回路（Ｍ１＋Ｍ２ ｂｉｔ Ｄｅｃｏｒｄｅｒ）、ラッチ回路（Ｌａｔｃｈ Ｍ１、Ｌａｔｃｈ Ｍ２、Ｌａｔｃｈ Ｍ３）が出力するＭ１＋Ｍ２＋Ｍ３ビットをデコードするデコーダ回路（Ｍ１＋Ｍ２＋Ｍ３ ｂｉｔ Ｄｅｃｏｒｄｅｒ）、ラッチ回路（Ｌａｔｃｈ Ｍ１〜Ｌａｔｃｈ Ｍｎ−１）が出力するＭ１＋・・・＋Ｍｎ−１ビットをデコードするデコーダ回路（Ｍ１＋…＋Ｍｎ−１ｂｉｔＤｅｃｏｒｄｅｒ）で構成されている。
【００６７】
図１０は、図９に示すＡ／Ｄ変換モジュール（ＡＤＣＭ）の構成例を示すブロック図である。図１０に示すように、Ｍｉ（ｉ＝１〜ｎ）ビットのＡ／Ｄ変換モジュール（ＡＤＣＭ）は、２Ｍｉ−１個の比較回路（ＣＭＰ１，ＣＭＰ２，ＣＭＰ３，…，ＣＭＰ２Ｍｉ−１）７０１と、これらの出力をＭｉビットＡ／Ｄ変換コードに変換するエンコーダ回路（Ｅｎｃｏｒｄｅｒ Ｃｉｒｃｕｉｔ）７０２とによつて構成されている。
【００６８】
次に、図９、図１０を参照して、この実施の形態３によるＡ／Ｄ変換器の動作を説明する。サンプルホールド回路（ＳＨＣ）１０４は、基準クロック信号ＣＬＫ０がＨレベル状態にあるときサンプル動作を行い、Ｌレベル状態にあるときホールド動作を行うことを繰り返す。
【００６９】
Ａ／Ｄ変換モジュール６０１は、サンプルホールド回路（ＳＨＣ）１０４がホールド動作を行っている期間において、Ｍ１ビット、Ｍ２ビット、Ｍ３ビット、…、ＭｎビットのＡ／Ｄ変換動作を順次行なう。Ｍ１ビット、Ｍ２ビット、Ｍ３ビット、…、Ｍｎビットの各変換動作は、それぞれ、図４に示したクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、‥、ＣＬＫｎの立ち上がりによってラッチ回路（Ｌａｔｃｈ Ｍ１〜Ｌａｔｃｈ Ｍｎ）６０２がラッチ動作に入るまでに行なわれる。
【００７０】
Ａ／Ｄ変換動作は、次の手順で行われる。すなわち、Ａ／Ｄ変換レンジを２Ｍ１分の１に分割した２Ｍ１−１個の参照電圧群Ｖｒｅｆｉとアナログ入力信号ＶｉｎがＭ１ビットＡ／Ｄ変換モジュール（Ｍ１ｂｉｔＡＤＣＭ）に入力され、Ｍ１ビットのＡ／Ｄ変換が行なわれる。
【００７１】
その変換結果は、クロック信号ＣＬＫ１の立ち上がりによってラッチ回路（Ｌａｔｃｈ Ｍ１）にラッチされる。Ｍ１ビットのデコーダ回路（Ｍ１ ｂｉｔ Ｄｅｃｏｒｄｅｒ）は、ラッチ回路（Ｌａｔｃｈ Ｍ１）のＭ１ビット出力から２Ｍ１ビットの出力制御信号を作りスイッチ選択回路１０２に与えるので、スイッチ選択回路１０２にて次に用いる参照電圧（上限値と下限値）が選択される。
【００７２】
次いで、スイッチ選択回路１０２が選択した参照電圧の上限値と下限値の範囲を２Ｍ２分の１に分割した２Ｍ２−１個の参照電圧群Ｖｒｅｆｉとアナログ入力信号ＶｉｎがＭ２ビットＡ／Ｄ変換モジュール（Ｍ２ｂｉｔＡＤＣＭ）に入力され、Ｍ２ビットのＡ／Ｄ変換が行なわれる。
【００７３】
その変換結果は、クロック信号ＣＬＫ２の立ち上がりによってラッチ回路（ＬａｔｃｈＭ２）にラッチされる。Ｍ１＋Ｍ２ビットデコーダ回路（Ｍ１＋Ｍ２ ｂｉｔ Ｄｅｃｏｒｄｅｒ）は、ラッチ回路（ＬａｔｃｈＭ１）とラッチ回路（ＬａｔｃｈＭ２）とにラッチされたＭ１＋Ｍ２ビットから２Ｍ１＋Ｍ２ビットの出力制御信号を作りスイッチ選択回路１０２に与えるので、スイッチ選択回路１０２にて次に用いる参照電圧（上限値と下限値）が選択される。
【００７４】
同様の手順によって、Ｍｎ−１ビット目までのＡ／Ｄ変換動作が行われる。Ｍｎビット目の変換では、ＭｎビットＡ／Ｄ変換モジュール（ＭｎｂｉｔＡＤＣＭ）の出力をラッチ回路（Ｌａｔｃｈ Ｍｎ）に取り込む。これによって、ラッチ回路（Ｌａｔｃｈ Ｍ１〜Ｌａｔｃｈ Ｍｎ）６０２の出力から、Ｍ１＋Ｍ２＋Ｍ３＋…＋ＭｎビットＡ／Ｄ変換器の出力（ＡＤＣ Ｄｉｇｉｔａｌ Ｏｕｔｐｕｔ）が得られる。
【００７５】
以上のように、実施の形態３によれば、多ビットのＡ／Ｄ変換モジュールをフラッシュ型のように並列に配置するとともに、基準クロック信号を遅延回路に通して基準クロック信号における１クロックのＬレベル期間内に必要個数のラッチ用クロック信号を順々に発生させ、そのＬレベル期間内に各多ビットのＡ／Ｄ変換モジュールが順々にビット変換するようにしたので、従来の２ステップ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器において必要とされる高速高精度なサンプルホールド回路やＯＰアンプ回路を使用せずに、従来の２ステップ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器と同内容のＡ／Ｄ変換が行える。したがって、従来の２ステップ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器に比べて小サイズ化や低消費電力化を図ることができる。
【００７６】
実施の形態４．
図１１は、この発明の実施の形態４であるＡ／Ｄ変換器の構成を示すブロック図である。なお、図１１では、図９に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００７７】
図１１に示すように、実施の形態４によるＡ／Ｄ変換器は、図９に示した構成において、１個のサンプルホールド回路（ＳＨＣ）１０４に代えて、サンプルホールド回路８０１が設けられている。サンプルホールド回路８０１は、分散型サンプルホールド回路モジュール（Ｄｉｓｔｒｉｂｕｔｅｄ ＳＨＣ Ｍｏｄｕｌｅ）で構成されている。分散型サンプルホールド回路モジュール（Ｄｉｓｔｒｉｂｕｔｅｄ ＳＨＣ Ｍｏｄｕｌｅ）８０１の各サンプルホールド回路は、この実施の形態４では、図７に示したチョッパ型アンプで構成するとしている。したがって、図９に示した構成において、クロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）１０７に代えてクロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）４０２が設けられている。勿論、図３に示したサンプルホールド回路も使用することができる。その場合には、クロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）１０７を使用すればよい。
【００７８】
次に、図１１を参照して、この実施の形態４によるＡ／Ｄ変換器の動作を説明する。分散型サンプルホールド回路モジュール（Ｄｉｓｔｒｉｂｕｔｅｄ ＳＨＣ Ｍｏｄｕｌｅ）８０１の各サンプルホールド回路は、図８に示したように、基準クロック信号ＣＬＫＳａｚがＨレベル状態にあるときオートゼロ動作を行い、クロック信号ＣＬＫＳｉｎがＬレベル状態でかつクロック信号ＣＬＫＳｒｅｆがＨレベル状態のときホールド動作を行うことを繰り返す。
【００７９】
Ａ／Ｄ変換モジュール６０１は、分散型サンプルホールド回路モジュール（Ｄｉｓｔｒｉｂｕｔｅｄ ＳＨＣ Ｍｏｄｕｌｅ）８０１の各サンプルホールド回路がホールド動作を行っている期間にて、Ｍ１ビット、Ｍ２ビット、Ｍ３ビット、…、ＭｎビットのＡ／Ｄ変換動作を順次行なう。Ｍ１ビット、Ｍ２ビット、Ｍ３ビット、…、Ｍｎビットの変換動作は、それぞれ、図８に示したクロック信号ＣＬＫＬ１、ＣＬＫＬ２、ＣＬＫＬ３、‥、ＣＬＫＬｎの立ち上がりによってラッチ回路（Ｌａｔｃｈ Ｍ１〜Ｌａｔｃｈ
Ｍｎ）６０２がラッチ動作に入るまでに終了するようになっている。
【００８０】
したがって、この実施の形態４によるＡ／Ｄ変換器でのＡ／Ｄ変換手順は、実施の形態３にて説明した手順と同じ手順で進行するので、その説明は割愛する。
【００８１】
以上のように、実施の形態４では、実施の形態３においてサンプルホールド回路を分散型サンプルホールド回路モジュールで構成し、実施の形態３と同様の手順でＡ／Ｄ変換が行えるので、実施の形態３と同様に、従来の２ステップ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器に比べて小サイズ化や低消費電力化を図ることができる。
【００８２】
このとき、分散型サンプルホールド回路モジュールの各サンプルホールド回路をチョッパ型アンプで構成する場合はサンプルホールド回路の高精度化が図れるので、当該Ａ／Ｄ変換器の分解能を高めることができる。また、各サンプルホールド回路を図３に示したサンプルホールド回路で構成する場合は、サンプルホールド回路の低消費電力化、小サイズ化が図れる。
【００８３】
実施の形態５．
図１２は、この発明の実施の形態５であるＡ／Ｄ変換器の構成を示すブロック図である。なお、図１２では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。
【００８４】
図１２に示すように、実施の形態５によるＡ／Ｄ変換器は、参照電圧発生回路（Ｒｅｆｅｒｅｎｃｅ Ｇｅｎｅｒａｔｏｒ）１０１と、スイッチ選択回路（Ｓｗｉｔｃｈ Ｓｅｌｅｃｔｏｒ Ｍａｔｒｉｘ）１０２と、サンプルホールド回路（ＳＨＣ）１０４と、クロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）１０７と、入力レンジ変換回路（Ｉｎｐｕｔ Ｒａｎｇｅ Ｍｏｄｕｌａｔｏｒ（２ｙｔｉｍｅｓ））９０１と、ｘビットの既存Ａ／Ｄ変換器（ｘ ｂｉｔ Ｃｏｎｖｅｎｔｉｎａｌ ＡＤＣ）９０２と、ｙビットのＡ／Ｄ変換拡張ビットモジュール（ｙｂｉｔ Ｅｘｔｅｎｄｅｄ ＡＤＣＭ）９０３と、ｙビットのラッチ回路（Ｌａｔｃｈｙ）９０４と、ｙビットのデコーダ回路（ｙｂｉｔ Ｄｅｃｏｄｅｒ）９０５と、同期回路（Ｓｙｎｃ．）９０６とを備えている。
【００８５】
参照電圧発生回路１０１は、Ａ／Ｄ変換レンジの上限電圧値ＶＲＴと下限電圧値ＶＲＢとの間を複数に分割した参照電圧群Ｖｒｅｆｉを発生し、スイッチ選択回路１０２とＡ／Ｄ変換拡張ビットモジュール９０３とに並列に供給する。
【００８６】
スイッチ選択回路１０２は、デコーダ回路９０５からの出力制御信号に従い参照電圧群Ｖｒｅｆｉから１つの参照電圧を選択して入力レンジ変換回路９０１に出力する。
【００８７】
クロック生成回路１０７は、図２に示すように構成され、基準クロック信号ＣＬＫ０からクロック信号ＣＬＫｉを生成する。サンプルホールド回路１０４は、アナログ入力信号Ｖｉｎを基準クロック信号ＣＬＫ０に従ってサンプリングし、そのサンプリング値をホールドすることを各クロック期間において実行する。
【００８８】
入力レンジ変換回路９０１は、サンプルホールド回路１０４の出力とスイッチ選択回路１０２にて選択された参照電圧群Ｖｒｅｆｉの各参照電圧Ｖｒｅｆとの差分を２ｙ倍し、既存Ａ／Ｄ変換器９０２の入力レンジに合わせることを行う。
【００８９】
Ａ／Ｄ変換拡張ビットモジュール９０３は、図１０に示すように構成され、サンプルホールド回路１０４がホールド動作を行っている期間内にｙビットのＡ／Ｄ変換を行う。ラッチ回路９０４は、クロック信号ＣＬＫ１に従ってＡ／Ｄ変換拡張ビットモジュール９０３のｙビット出力をラッチし、デコーダ回路９０５と同期回路９０６とに出力する。
【００９０】
同期回路９０６は、ラッチ回路９０４の出力と既存Ａ／Ｄ変換器９０２の出力との同期を取り、ｘ＋ｙビットのＡ／Ｄ変換出力（ＡＤＣＤｉｇｉｔａｌ Ｏｕｔｐｕｔ）を行う。デコーダ回路９０５は、ラッチ回路９０４のｙビット出力から出力制御信号を作成しスイッチ選択回路１０２に与える。
【００９１】
次に、図１２を参照して、この実施の形態５によるＡ／Ｄ変換器の動作を説明する。サンプルホールド回路１０４は、基準クロック信号ＣＬＫ０がＨレベル状態にあるときサンプル動作を行い、Ｌレベル状態にあるときホールド動作を行うことを繰り返す。
【００９２】
Ａ／Ｄ変換拡張ビットモジュール９０３は、サンプルホールド回路１０４がホールド動作を行っている期間において、参照電圧発生回路１０１からの参照電圧群Ｖｒｅｆｉとサンプルホールド回路１０４と大小比較を実施してｙビットのＡ／Ｄ変換動作を行う。このｙビットのＡ／Ｄ変換動作は、クロック信号ＣＬＫ１の立ち上がりによってラッチ回路９０４がラッチ動作に入るまでに終了するようなっている。
【００９３】
Ａ／Ｄ変換動作は、次のような手順で行われる。すなわち、Ａ／Ｄ変換レンジを２ｙ分の１に分割した２ｙ−１個の参照電圧群Ｖｒｅｆｉとアナログ入力信号ＶｉｎがＡ／Ｄ変換拡張ビットモジュール９０３に入力され、ｙビットのＡ／Ｄ変換が行なわれる。その変換結果は、クロック信号ＣＬＫ１の立ち上がりによってｙビットのラッチ回路９０４にラッチされる。
【００９４】
このラッチ回路９０４のｙビット出力は、ｙビットのデコーダ回路９０３にてスイッチ選択回路１０２への出力制御信号となり、スイッチ選択回路１０２にて既存Ａ／Ｄ変換器９０２用の参照電圧（上限値と下限値）が選択される。
【００９５】
そこで、入力レンジ変換回路９０１では、このようにスイッチ選択回路１０２にて選択された参照電圧の上限値と下限値の範囲を２ｘ分の１に分割した２ｘ−１個の参照電圧群Ｖｒｅｆとアナログ入力信号Ｖｉｎとの各差分を２ｙ倍し、上限値ＶＲＴと下限値ＶＲＢの入力レンジを既存Ａ／Ｄ変換器９０２のそれに一致させ、参照電圧群Ｖｒｅｆｉを既存Ａ／Ｄ変換器９０２に与える。これによって、既存Ａ／Ｄ変換器９０２では、従前通りｘビットのＡ／Ｄ変換を行うことができる。
【００９６】
この既存Ａ／Ｄ変換器９０２のｘビット出力とラッチ回路９０４のｙビット出力とを同期回路９０６にて同期させ、ｙ＋ｘビットのＡ／Ｄ変換出力を得る。
【００９７】
以上のように、実施の形態５によれば、基準クロック信号における１クロックのＬレベル期間内に必要個数のラッチ用クロック信号を順々に発生させ、そのＬレベル期間内に拡張ビット用のＡ／Ｄ変換モジュールに拡張ビットの最上位ビットから最下位ビットまでを順々にビット変換させるようにし、その拡張ビットに基づき選択した参照電圧を、入力レンジを合わせる変換を行って既存のＡ／Ｄ変換器に与えて既存Ａ／Ｄ変換器を従前通りに動作させ、両者の変換ビットを同期して取り出すようしたので、既存のＡ／Ｄ変換器に対して高ビット化拡張を行うことができる。
【００９８】
実施の形態６．
図１３は、この発明の実施の形態６であるＡ／Ｄ変換器の構成を示すブロック図である。なお、図１３では、図１２に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態６に関わる部分を中心に説明する。
【００９９】
図１３に示すように、実施の形態６によるＡ／Ｄ変換器は、図１２に示した構成において、１個のサンプルホールド回路（ＳＨＣ）１０４に代えて、サンプルホールド回路９５０が設けられている。サンプルホールド回路９５０は、分散型サンプルホールド回路モジュール（Ｄｉｓｔｒｉｂｕｔｅｄ ＳＨＣ Ｍｏｄｕｌｅ）で構成されている。分散型サンプルホールド回路モジュール（Ｄｉｓｔｒｉｂｕｔｅｄ ＳＨＣ Ｍｏｄｕｌｅ）の各サンプルホールド回路は、この実施の形態６では、図７に示したチョッパ型アンプで構成するとしている。したがって、図１２に示した構成において、クロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）１０７に代えてクロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）４０２が設けられている。勿論、図３に示したサンプルホールド回路も使用することができる。その場合には、クロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）１０７を使用すればよい。
【０１００】
次に、図１３を参照して、この実施の形態６によるＡ／Ｄ変換器の動作を説明する。分散型サンプルホールド回路モジュール（Ｄｉｓｔｒｉｂｕｔｅｄ ＳＨＣ Ｍｏｄｕｌｅ）９５０の各サンプルホールド回路は、図８に示したように、基準クロック信号ＣＬＫＳａｚがＨレベル状態にあるときオートゼロ動作を行い、クロック信号ＣＬＫＳｉｎがＬレベル状態でかつクロック信号ＣＬＫＳｒｅｆがＨレベル状態のときホールド動作を行うことを繰り返す。
【０１０１】
Ａ／Ｄ変換拡張ビットモジュール９０３は、サンプルホールド回路１０４がホールド動作を行っている期間において、ｙビットのＡ／Ｄ変換動作をクロック信号ＣＬＫＬ１の立ち上がりによってラッチ回路９０４がラッチ動作に入るまでに行うようなっている。
【０１０２】
したがって、この実施の形態６によるＡ／Ｄ変換器でのＡ／Ｄ変換手順は、実施の形態５にて説明した手順と同じ手順で進行するので、その説明は割愛する。
【０１０３】
以上のように、実施の形態６では、実施の形態５においてサンプルホールド回路を分散型サンプルホールド回路で構成し、実施の形態５と同様の手順でＡ／Ｄ変換が行えるので、実施の形態５と同様に、既存のＡ／Ｄ変換器に対して高ビット化拡張を行うことができる。
【０１０４】
このとき、各サンプルホールド回路をチョッパ型アンプで構成する場合はサンプルホールド回路の高精度化が図れるので、当該Ａ／Ｄ変換器の分解能を高めることができる。また、各サンプルホールド回路を図３に示したサンプルホールド回路で構成する場合は、サンプルホールド回路の低消費電力化、小サイズ化が図れる。
【０１０５】
【発明の効果】
以上説明したように、この発明によれば、サンプルホールド回路のホールド動作期間内に、フラッシュ型のように並列に配置した各比較回路にて順次比較動作が行われることにより、最上位ビットから最下位ビットまでのＡ／Ｄ変換が行われる。この比較回路におけるビット変換動作は、サンプルホールド回路のホールド動作期間内に相対的に遅延を持って発生するラッチ用クロック信号によって対応する各ラッチ回路がラッチ動作に入るまでには終了するので、各ラッチ回路では、サンプルホールド回路のホールド動作期間内に所定ビットのデジタル信号を出力することができる。したがって、従来の逐次比較型Ａ／Ｄ変換器に比べて変換速度の高速化を図ることができる。
【０１０６】
つぎの発明によれば、サンプルホールド回路のホールド動作期間内に、フラッシュ型のように並列に配置した各多ビットのＡ／Ｄ変換モジュールにて順次比較動作が行われることにより、最上位ビットから最下位ビットまでのＡ／Ｄ変換が行われる。この各多ビットのＡ／Ｄ変換モジュールにおけるＡ／Ｄ変換動作は、サンプルホールド回路のホールド動作期間内に相対的に遅延を持って発生するラッチ用クロック信号によって対応する各ラッチ回路がラッチ動作に入るまでには終了するので、各ラッチ回路では、サンプルホールド回路のホールド動作期間内に所定ビットのデジタル信号を出力することができる。したがって、従来の２ステップ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器に比べて低消費電力化、小サイズ化を図ることができる。
【０１０７】
つぎの発明によれば、サンプルホールド回路のホールド動作期間内に、拡張ビット用の多ビットＡ／Ｄ変換モジュールに拡張ビットの最上位ビットから最下位ビットまでを順々にビット変換させ、その得られた拡張ビットに基づき選択した参照電圧を、入力レンジを合わせる変換を行って既存のＡ／Ｄ変換器に与えて既存Ａ／Ｄ変換器を従前通りに動作させ、両者の変換ビットを同期して取り出すことができるので、既存のＡ／Ｄ変換器に対して高ビット化拡張を行うことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるＡ／Ｄ変換器の構成を示すブロック図である。
【図２】図１に示すクロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）の構成例を示す回路図である。
【図３】図１に示すサンプルホールド回路（ＳＨＣ）の構成例を示す回路図である。
【図４】図１に示すＡ／Ｄ変換器の動作を説明するタイムチャートである。
【図５】この発明の実施の形態２であるＡ／Ｄ変換器の構成を示すブロック図である。
【図６】図５に示すクロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）の構成例を示す回路図である。
【図７】図５に示すサンプルホールド回路（ＳＨＣ１〜ＳＨＣｎ）の構成例を示す回路図である。
【図８】図５に示すＡ／Ｄ変換器の動作を説明するタイムチャートである。
【図９】この発明の実施の形態３であるＡ／Ｄ変換器の構成を示すブロック図である。
【図１０】図９に示すＡ／Ｄ変換モジュール（ＡＤＣＭ）の構成例を示すブロック図である。
【図１１】この発明の実施の形態４であるＡ／Ｄ変換器の構成を示すブロック図である。
【図１２】この発明の実施の形態５であるＡ／Ｄ変換器の構成を示すブロック図である。
【図１３】この発明の実施の形態６であるＡ／Ｄ変換器の構成を示すブロック図である。
【符号の説明】
１０１ 参照電圧発生回路（Ｒｅｆｅｒｅｎｃｅ Ｇｅｎｅｒａｔｏｒ）、１０２ スイッチ選択回路（Ｓｗｉｔｃｈ Ｓｅｌｅｃｔｏｒ Ｍａｔｒｉｘ）、１０３ 比較回路（ＣＭＰ１〜ＣＭＰｎ）、１０４ サンプルホールド回路（ＳＨＣ）、１０５ ラッチ回路（Ｌａｔｃｈ１〜Ｌａｔｃｈｎ）、１０６ デコーダ回路（１ｂｉｔ Ｄｅｃｏｄｅｒ〜ｎ−１ｂｉｔ Ｄｅｃｏｄｅｒ）、１０７，４０２ クロック生成回路（Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）、２０１−１〜２０１−ｎ，４０１−１〜４０１−ｎ 遅延回路（Ｄｅｌａｙ Ｃｉｒｃｕｉｔ）、４０１ サンプルホールド回路（ＳＨＣ１〜ＳＨＣｎ）、６０１ Ａ／Ｄ変換モジュール（Ｍ１ｂｉｔ ＡＤＣＭ〜Ｍｎｂｉｔ ＡＤＣＭ）、６０２ ラッチ回路（ＬａｔｃｈＭ１〜ＬａｔｃｈＭｎ）、６０３ デコーダ回路（Ｍ１ｂｉｔ Ｄｅｃｏｄｅｒ〜Ｍ１＋…Ｍｎ−１ｂｉｔ Ｄｅｃｏｄｅｒ）、８０１，９５０ サンプルホールド回路（Ｄｉｓｔｒｉｂｕｔｅｄ ＳＨＣ Ｍｏｄｕｌｅ）、９０１ 入力レンジ変換回路（Ｉｎｐｕｔ Ｒａｎｇｅ Ｍｏｄｕｌａｔｏｒ（２ｙｔｉｍｅｓ））、９０２ 既存Ａ／Ｄ変換器（ｘ ｂｉｔ Ｃｏｎｖｅｎｔｉｎａｌ ＡＤＣ）、９０３ Ａ／Ｄ変換拡張ビットモジュール（ｙｂｉｔ Ｅｘｔｅｎｄｅｄ ＡＤＣＭ）、９０４ ラッチ回路（Ｌａｔｃｈｙ）、９０５ デコーダ回路（ｙｂｉｔ Ｄｅｃｏｄｅｒ）、９０６ 同期回路（Ｓｙｎｃ．）。
Claims (4)
- Ａ／Ｄ変換レンジから参照電圧群を生成する参照電圧発生回路と、
生成された参照電圧群から１つの参照電圧を出力制御信号に従って選択する選択回路と、
アナログ入力信号を基準クロック信号に従ってサンプリングし保持出力するサンプルホールド回路と、
前記サンプルホールド回路の出力と前記選択回路が選択した参照電圧との大小比較を行う比較回路であって、前記サンプルホールド回路のホールド動作期間内において、最上位ビットから最下位ビットまでの比較動作を順々に行うビット数分の比較回路と、
前記基準クロック信号に従って前記サンプルホールド回路のホールド動作期間において相対的に遅延を持った必要数のラッチ用クロック信号を順々に発生するクロック生成回路と、
前記比較回路毎に設けられ、対応する比較回路の出力を対応する前記ラッチ用クロックに従って取り込み保持出力するラッチ回路と、
前記ラッチ回路の出力ビットの論理状態に基づき、前記選択回路が最上位ビット判定用の参照電圧から最下位ビット判定用の参照電圧に向かって順々に選択することになる前記出力制御信号を発生するデコーダ回路と、
を備えたことを特徴とするＡ／Ｄ変換器。 - Ａ／Ｄ変換レンジから参照電圧群を生成する参照電圧発生回路と、
生成された参照電圧群から１つの参照電圧を出力制御信号に従って選択する選択回路と、
アナログ入力信号を基準クロック信号に従ってサンプリングし保持出力するサンプルホールド回路と、
前記サンプルホールド回路の出力と前記選択回路が選択した参照電圧との大小比較を行う多ビットのＡ／Ｄ変換モジュールであって、前記サンプルホールド回路のホールド動作期間内において、比較動作を順々に行う複数のＡ／Ｄ変換モジュールと、
前記基準クロック信号に従って前記サンプルホールド回路のホールド動作期間において相対的に遅延を持った必要数のラッチ用クロック信号を順々に発生するクロック生成回路と、
前記Ａ／Ｄ変換モジュール毎に設けられ、対応するＡ／Ｄ変換モジュールの多ビット出力を対応する前記ラッチ用クロックに従って取り込み保持出力するラッチ回路と、
前記ラッチ回路の出力ビットの論理状態に基づき、前記選択回路が最上位側の前記Ａ／Ｄ変換モジュール用の参照電圧から最下位側の前記Ａ／Ｄ変換モジュール用の参照電圧に向かって順々に選択することになる前記出力制御信号を発生するデコーダ回路と、
を備えたことを特徴とするＡ／Ｄ変換器。 - Ａ／Ｄ変換レンジから参照電圧群を生成する参照電圧発生回路と、
生成された参照電圧群から１つの参照電圧を出力制御信号に従って選択する選択回路と、
アナログ入力信号を基準クロック信号に従ってサンプリングし保持出力するサンプルホールド回路と、
任意の分解能を持つＡ／Ｄ変換器と、
前記サンプルホールド回路の出力と前記選択回路で選択された参照電圧群との差分を前記既存Ａ／Ｄ変換器の入力レンジに適合させる入力レンジ変換回路と、
前記サンプルホールド回路の出力と参照電圧発生回路が生成する参照電圧群との大小比較を行う多ビットのＡ／Ｄ変換モジュールであって、前記サンプルホールド回路のホールド動作期間内において、最上位ビットから最下位ビットまでの比較動作を行うＡ／Ｄ変換モジュールと、
前記基準クロック信号に従って前記サンプルホールド回路のホールド動作期間において相対的に遅延を持った必要数のラッチ用クロック信号を順々に発生するクロック生成回路と、
前記Ａ／Ｄ変換モジュールの多ビット出力を前記ラッチ用クロックに従って取り込み保持出力するラッチ回路と、
前記ラッチ回路の出力ビットの論理状態に基づき、前記選択回路が前記既存Ａ／Ｄ変換器の最上位ビット判定用の参照電圧から最下位ビット判定用の参照電圧に向かって順々に選択することになる前記出力制御信号を発生するデコーダ回路と、
前記ラッチ回路の出力と前記既存のＡ／Ｄ変換器の出力コードとの同期を取って出力する同期回路と、
を備えたことを特徴とするＡ／Ｄ変換器。 - 前記サンプルホールド回路は、ビット数分設けられるチョッパ型で構成されていることを特徴とする請求項１または２に記載のＡ／Ｄ変換器。
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Cited By (5)
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|---|---|---|---|---|
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2003
- 2003-06-16 JP JP2003170728A patent/JP4236519B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7893857B2 (en) | 2008-02-14 | 2011-02-22 | Hynix Semiconductor Inc. | Analog to digital converter using successive approximation |
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