JP2023501099A

JP2023501099A - アナログデジタルコンバータ

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Publication number: JP2023501099A
Application number: JP2022523085A
Authority: JP
Inventors: ゴーシュソヴァン; エルドポールミンクル; ヴィヴェックトリプラリラクシミ; クマルクンドゥアマル
Original assignee: テキサスインスツルメンツインコーポレイテッド; 日本テキサス・インスツルメンツ合同会社
Priority date: 2019-10-18
Filing date: 2020-10-19
Publication date: 2023-01-18
Also published as: US20210119638A1; US11349492B2; WO2021077068A1; CN114641935A; US10886933B1

Abstract

アナログデジタルコンバータ（ＡＤＣ）回路が、信号入力端子（１０１）と、サンプル・ホールド回路（１１０）と、逐次比較レジスタ（ＳＡＲ）ＡＤＣ（１１２）とを含む。サンプル・ホールド回路（１１０）は、信号入力端子（１０１）に結合される入力端子（１１０Ａ）を含む。ＳＡＲＡＤＣ（１１２）は、コンパレータと、第１の容量性デジタル‐アナログコンバータ（ＣＤＡＣ）と、第２のＣＤＡＣとを含む。第１のＣＤＡＣは、信号入力端子に結合される第１の入力端子と、サンプル・ホールド回路の出力端子に結合される第２の入力端子と、コンパレータの第１の入力端子に結合される出力端子とを含む。第２のＣＤＡＣは、信号入力端子に結合される第１の入力端子と、コンパレータの第２の入力端子に結合される出力端子とを含む。

Description

アナログドメインからデジタルドメインへ電気信号を変換するために、種々のアナログ－デジタルデータコンバータ及び変換技術が利用可能である。一般に、アナログ－デジタル変換のプロセスは、アナログ信号をサンプリングし、サンプリングされたアナログ信号を閾値と比較することを含む。比較の結果に応じて、バイナリ結果が記録される。サンプルを閾値と比較するプロセスは、異なる閾値とサンプルの残りを用いて、それぞれの連続的な比較で複数回繰り返され得る。反復回数は典型的には、特定の反復におけるノイズレベル、並びに、最終的なデジタル信号の分解能によって決定される。

逐次比較レジスタ（ＳＡＲ）コンバータは、アナログデジタルコンバータ（ＡＤＣ）の一例である。ＳＡＲＡＤＣは、アナログ信号の電圧に最もよく対応するデジタル値のバイナリ検索を実施する。ＳＡＲＡＤＣにおいて、電圧入力が電圧基準の２分の１と比較される。電圧入力が電圧基準の２分の１より大きい場合、論理「１」がレジスタに格納される。あるいは、電圧入力が電圧基準の２分の１より小さい場合、論理「０」がレジスタに格納される。次に、前回の比較で、電圧入力が電圧基準の２分の１より大きいことが示された場合、電圧入力は、電圧基準の４分の３と比較される。この場合も、比較が条件より大きいことを示す場合、論理「１」がレジスタに格納される。対照的に、比較が条件未満を示す場合、論理「０」がレジスタに記憶される。あるいは、前回の比較で、電圧入力が電圧基準の２分の１未満であることが示された場合、電圧入力が電圧基準の４分の１と比較される。この場合も、比較が条件より大きいことを示す場合、論理「１」がレジスタに格納される。対照的に、比較が条件未満を示す場合、論理「０」がレジスタに記憶される。このプロセスは、電圧基準の下位の倍数に対して継続される。理解されるように、前述のプロセスは、比較的短い時間で高分解能のＡＤＣ結果を提供することができる。特に、分解能の各ビットを生成するために用いられ得るのは、１回の反復のみである。例えば、１０ビット分解能の場合、理論的には１０回の反復が必要であり、２０ビットの分解能の場合、理論的には２０回の反復が必要である。

動的エラー補正により粗ＳＡＲＡＤＣ分解能を改善する２ステップ逐次比較レジスタ（ＳＡＲ）アナログデジタルコンバータ（ＡＤＣ）が本明細書において開示される。一例において、アナログデジタルコンバータ（ＡＤＣ）回路が、信号入力端子と、サンプル・ホールド回路と、逐次比較レジスタ（ＳＡＲ）ＡＤＣとを含む。サンプル・ホールド回路は、信号入力端子に結合される入力端子を含む。ＳＡＲＡＤＣは、比較器と、第１の容量性デジタル‐アナログコンバータ（ＣＤＡＣ）と、第２のＣＤＡＣとを含む。第１のＣＤＡＣは、信号入力端子に結合される第１の入力端子と、サンプル・ホールド回路の出力端子に結合される第２の入力端子と、比較器の第１の入力端子に結合される出力端子とを含む。第２のＣＤＡＣは、信号入力端子に結合される第１の入力端子と、比較器の第２の入力端子に結合される出力端子とを含む。

別の例において、アナログデジタルコンバータ（ＡＤＣ）回路が、サンプル・ホールド回路とＳＡＲＡＤＣとを含む。サンプル・ホールド回路は、デジタル化されるべき入力信号をサンプリングするように構成される。ＳＡＲＡＤＣは、サンプル・ホールド回路に結合され、入力信号をデジタル化するように構成される。ＳＡＲＡＤＣは、比較器、第１のＣＤＡＣ、及び第２のＣＤＡＣを含む。第１のＣＤＡＣは、比較器の第１の入力に結合されて、デジタル化されるべき入力信号をサンプリングし、サンプル・ホールド回路の出力をサンプリングするように構成される。第２のＣＤＡＣは、比較器の第２の入力に結合されて、デジタル化されるべき入力信号をサンプリングするように構成される。

さらなる例において、ＡＤＣ回路が、第１の信号入力端子、第２の信号入力端子、第１のサンプル・ホールド回路、第２のサンプル・ホールド回路、及びＳＡＲＡＤＣを含む。第１のサンプル・ホールド回路は、第１の信号入力端子に結合される入力端子を含む。第２のサンプル・ホールド回路は、第２の信号入力端子に結合される入力端子を含む。ＳＡＲＡＤＣは、比較器、第１のＣＤＡＣ、及び第２のＣＤＡＣを含む。第１のＣＤＡＣは、第１の信号入力端子に結合される第１の入力端子と、第１のサンプル・ホールド回路の出力端子に結合される第２の入力端子と、比較器の第１の入力端子に結合される出力端子とを含む。第２のＣＤＡＣは、第２の信号入力端子に結合される第１の入力端子と、第２のサンプル・ホールド回路の出力端子に結合される第２の入力端子と、比較器の第２の入力端子に結合される出力端子とを含む。

種々の例の詳細な説明のため、ここで、添付の図面を参照する。

本記載に従った、２ステップ逐次比較レジスタ（ＳＡＲ）アナログデジタルコンバータ（ＡＤＣ）のためのブロック図を示す。

本記載に従ったサンプル・ホールド回路及びバッファのための概略図を示す。

本記載に従った、ダイナミックエラー接続を有する２ステップＳＡＲＡＤＣの第１の段のためのブロック図を示す。

本記載に従った粗ＳＡＲＡＤＣのための概略図を示す。

本記載に従った、粗ＳＡＲＡＤＣにおけるデジタル化のためのタイミング図を示す。

本記載に従った、差動入力２ステップＳＡＲＡＤＣのためのブロック図を示す。

本記載に従った差動入力粗ＳＡＲＡＤＣのための概略図を示す。

本明細書では、「結合する」という語は、間接的又は直接的な有線又は無線接続のいずれかを意味する。そのため、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接的接続を介するもの、又は他のデバイス及び接続を介した間接的接続を介するものであり得る。また、本明細書において、「～に基づく」という記載は、「少なくとも部分的に～に基づく」ことを意味する。従って、ＸがＹに基づく場合、Ｘは、Ｙ及び任意の数の他の要因の関数であり得る。

２ステップ逐次比較レジスタ（ＳＡＲ）アナログデジタルコンバータ（ＡＤＣ）において、粗段ＳＡＲＡＤＣの分解能は、サンプリング帯域幅不整合、クロックスキュー、及びその他の要因によって制限される。いくつかの２ステップＳＡＲＡＤＣは、サンプル・ホールド増幅器を用いるか、粗ＡＤＣの容量性アナログ‐デジタルコンバータ（ＣＤＡＣ）と主ＣＤＡＣとをマージすることにより、改善された分解能を提供しよう試みる。しかし、サンプル・ホールド増幅器は過剰な電力を消費し、粗ＡＤＣＣＤＡＣと主ＣＤＡＣをマージすることは、変換速度を制限する。

本明細書において開示する２ステップＳＡＲＡＤＣは、サンプル・ホールド増幅器を追加したり、又は、粗ＡＤＣＣＤＡＣと主ＣＤＡＣをマージしたりすることなく、サンプリング帯域幅不整合に関連する誤差を低減することによって、粗ＡＤＣ分解能を増大させる。本開示の２ステップＳＡＲＡＤＣは、変換中に粗ＳＡＲＡＤＣの検索先を修正して、異なるサンプリング経路における信号依存残差を補償する。実装では、主ＣＤＡＣのダウンスケールレプリカを用いて主ＣＤＡＣのサンプリングされた入力電圧を生成し、サンプリングされた入力電圧を粗ＡＤＣＣＤＡＣにおいて適用して、粗ＳＡＲＡＤＣの検索先を調整する。調整された探索先は、異なるサンプリング経路における誤差を補償する。

図１は、本記載に従った、２ステップ逐次比較レジスタ（ＳＡＲ）アナログデジタルコンバータ（ＡＤＣ）１００のためのブロック図を示す。２ステップＳＡＲＡＤＣ１００は、第１の段１０２と、第２の段１０４と、出力回路要素１０６とを含む。２ステップＳＡＲＡＤＣ１００は、信号入力端子１０１で受信されたアナログ信号を表すＭビットのデジタル出力を生成する。第１の段１０２は、Ｍビットの所定数の最上位ビットを生成し、第２の段１０４は、Ｍビットの残りを生成する。例えば、１６ビット出力を生成する２ステップＳＡＲＡＤＣ１００の実装では、第１の段１０２が６個の最上位ビット（１つ又はそれ以上の追加の冗長ビットを有する）を生成し、第２の段１０４は１０個の最下位ビットを生成する。出力回路要素１０６は、第１の段１０２及び第２の段１０４によって生成されたデジタル値を受信し、これらのデジタル値を結合して（例えば、重なりを有する連結）デジタル出力値を生成する。２ステップのアーキテクチャにより、第１の段１０２及び第２の段１０４に用いられるコンデンサのサイズの小さくすることができる。

第１の段１０２は、サンプル・ホールド回路１０８と、サンプル・ホールド回路１１０と、ＳＡＲＡＤＣ１１２と、デジタル‐アナログコンバータ（ＤＡＣ）１１４（主ＤＡＣ）と、減算回路要素１１６と、残差増幅器１１８とを含む。サンプル・ホールド回路１０８、サンプル・ホールド回路１１０、及びＳＡＲＡＤＣ１１２は、信号入力端子１０１に結合される。サンプル・ホールド回路１０８は、信号入力端子１０１に結合される入力端子１０８Ａを含み、サンプル・ホールド回路１１０は、信号入力端子１０１に結合される入力端子１１０Ａを含み、ＳＡＲＡＤＣ１１２は、信号入力端子１０１に結合される入力端子１１２Ａを含む。サンプル・ホールド回路１０８、サンプル・ホールド回路１１０、及びＳＡＲＡＤＣ１１２の各々は、信号入力端子１０１に設けられているようなデジタル化されるべき入力信号１０３のサンプルを取得する。ＳＡＲＡＤＣ１１２の出力端子１１２Ｂは、ＤＡＣ１１４の出力回路要素１０６及び入力端子１１４Ａに結合される。ＳＡＲＡＤＣ１１２は、取得されたサンプルをデジタル化し、デジタル値１２０を出力回路要素１０６及びＤＡＣ１１４に提供する。ＤＡＣ１１４は、デジタル値１２０をアナログ電圧１２２に変換する。減算回路要素１１６は、サンプル・ホールド回路１０８、ＤＡＣ１１４、及び残差増幅器１１８に結合される。減算回路要素１１６は、サンプル・ホールド回路１０８によって提供されるサンプル１２４からアナログ電圧１２２を減算して、ＳＡＲＡＤＣ１１２の未調整誤差の合計を表す残差信号１２６を生成する。残差増幅器１１８は、減算回路要素１１６に結合され、残差信号１２６を増幅して、増幅された残差信号１２８を生成する。

第２の段１０４はＳＡＲＡＤＣ１３０を含む。ＳＡＲＡＤＣ１３０は、残差増幅器１１８に結合され、増幅された残差信号１２８をデジタル化してデジタル値１３２を生成する。ＳＡＲＡＤＣ１３０は、デジタル値１２０との組み合わせのために、デジタル値１３２を出力回路要素１０６に提供する。

サンプル・ホールド回路１１０は、サンプル・ホールド回路１０８のダウンスケールされたバージョンである。サンプル・ホールド回路１１０は、信号入力端子１０１に結合される入力端子１１０Ａと、ＳＡＲＡＤＣ１１２の入力端子１１２Ｃに結合される出力端子１１０Ｂとを含む。サンプル・ホールド回路１０８によって取得された任意の所与のサンプル１２４に対して、サンプル・ホールド回路１１０は、サンプル１２４と同じ電圧を有するサンプル１３４を取得する。図２は、本記載に従ったサンプル・ホールド回路１１０の実装のための概略図を示す。サンプル・ホールド回路１０８及びＳＡＲＡＤＣ１１２も参考のために図２に示されている。図２において、サンプル・ホールド回路１０８は、サンプル・ホールド回路１１０よりも高い静電容量及び低い抵抗を含む。サンプル・ホールド回路１０８の静電容量及び抵抗に対するサンプル・ホールド回路１１０の静電容量及び抵抗の比は、２ステップＳＡＲＡＤＣ１００の異なる実装では変化する。

サンプル・ホールド回路１１０は、サンプリングコンデンサ２０２、抵抗器２０４（スイッチ抵抗を表す）、抵抗器２０６（スイッチ抵抗を表す）、スイッチ２０８、スイッチ２１０、増幅器２１２、スイッチ２１４、スイッチ２１６、及びスイッチ２１８を含む。スイッチ２０８及び２１０は、入力信号１０３をサンプリングするときは閉じられ、サンプリングが完了し、サンプル・ホールド回路１１０がホールド状態にあるときは開く。増幅器２１２は、ＳＡＲＡＤＣ１１２へ提供するため、サンプリングコンデンサ２０２の両端の電圧をバッファする。サンプリングの間（例えば、サンプル間隔で）、スイッチ２１４及びスイッチ２１６は開いており、スイッチ２１８は閉じており、サンプリングコンデンサ２０２から増幅器２１２を切断する。同様に、サンプル・ホールド回路１１０がホールド状態（例えば、ホールド間隔）にあるとき、スイッチ２１４及びスイッチ２１６は閉じられ、スイッチ２１８は開いており、サンプリングコンデンサ２０２から増幅器２１２を接続する。

増幅器２１２は、スイッチ２１４を介してサンプリングコンデンサ２０２に結合される入力端子２１２Ａと、ＳＡＲＡＤＣ１１２の入力端子１１２Ｃに結合される出力端子２１２Ｂとを含む。スイッチ２１４は、サンプリングコンデンサ２０２の端子２０２Ｂに結合される端子２１４Ａと、増幅器２１２の入力端子２１２Ａに結合される端子２１４Ｂとを含む。スイッチ２１６は、サンプリングコンデンサ２０２の端子２０２Ａに結合される端子２１６Ａと、増幅器２１２の出力端子２１２Ｂに結合される端子２１６Ｂとを含む。スイッチ２１８は、増幅器２１２の出力端子２１２Ｂに結合される端子２１８Ａと、増幅器２１２の入力端子２１２Ａに結合される端子２１８Ｂとを含む。

図３は、粗ＳＡＲＡＤＣ３００のブロック図を示す。粗ＳＡＲＡＤＣ３００は、ＳＡＲＡＤＣ１１２の実装である。粗ＳＡＲＡＤＣ３００は、入力信号１０３をサンプリングするためのサンプリングネットワーク３０２を含む。サンプリングされた信号３０８（Ｖ_ｎ２）は、サンプリングネットワーク３０２の出力に提供される。しかしながら、サンプリング帯域幅の差のために、サンプリングされた信号３０８は、サンプル・ホールド回路１１０によって提供されるサンプル１３４（Ｖ_ｎ１）とは異なる。先に説明したように、サンプル１３４は、残差信号１２６が導出されるサンプル１２４と同じである。粗ＳＡＲＡＤＣ３００は、サンプル１３４とサンプリングされた信号３０８との差をとり、サンプリングされた信号３０８からその差を引くことによって、サンプル１３４とサンプリングされた信号３０８との差を補償し、デジタル化における基準として用いるための、サンプル１３４の電圧と同じ電圧３０４を生成する。

図４は、本記載に従った粗ＳＡＲＡＤＣ４００の概略図を示す。ＳＡＲＡＤＣ４００は、ＳＡＲＡＤＣ１１２及びＳＡＲＡＤＣ３００の実装である。ＳＡＲＡＤＣ４００は、ＣＤＡＣ４０２、ＣＤＡＣ４０４、コンパレータ４０６、ＳＡＲ制御回路４０８、スイッチ４１０、及びスイッチ４１２を含む。ＣＤＡＣ４０２は、バイナリ加重コンデンサ４１４及びスイッチ４１６を含む。スイッチ４１６は、バイナリ加重コンデンサ４１４の底部プレートを入力端子１１２Ａ又は入力端子１１２Ｃに接続し、それによってバイナリ加重コンデンサ４１４を入力信号１０３又はサンプル１３４に充電するように制御可能である。ＣＤＡＣ４０２は、コンパレータ４０６の入力端子４０６Ａに結合される出力端子４０２Ａと、ＳＡＲＡＤＣ１１２の入力端子１１２Ｃに結合される入力端子４０２ｂと、ＳＡＲＡＤＣ１１２の入力端子１１２Ａに結合される入力端子４０２Ｃとを含む。バイナリ加重コンデンサ４１４の頂部プレートは、出力端子４０２Ａに結合される。

同様に、ＣＤＡＣ４０４は、バイナリ加重コンデンサ４１８及びスイッチ４２０を含む。スイッチ４２０は、バイナリ加重コンデンサ４１８の底部プレートを入力端子１１２Ａ、基準電圧源、又は共通電圧源（例えば、接地）に接続するように制御可能である。スイッチ４１０及び４１２は、バイナリ加重コンデンサ４１４及びバイナリ加重コンデンサ４１８の頂部プレートをそれぞれ接地に接続するように制御可能である。ＣＤＡＣ４０４は、コンパレータ４０６の入力端子４０６Ｂに結合される出力端子４０４Ａと、ＳＡＲＡＤＣ１１２の入力端子１１２Ａに結合される入力端子４０４Ｃとを含む。バイナリ加重コンデンサ４１８の頂部プレートは、出力端子４０４Ａに結合される。

コンパレータ４０６は、バイナリ加重コンデンサ４１８の頂部プレート上の電圧をバイナリ加重コンデンサ４１４の頂部プレート上の電圧と比較し、比較の結果をＳＡＲ制御回路４０８に提供する。ＳＡＲ制御回路４０８は、コンパレータ４０６、ＣＤＡＣ４０２、及びＣＤＡＣ４０４に結合され、比較の結果に基づいてデジタル値１２０のビットを設定する。ＳＡＲ制御回路４０８は、スイッチ４１０、スイッチ４１２、スイッチ４１６、及びスイッチ４２０を制御するスイッチ制御信号４２２を生成する。ＳＡＲ制御回路４０８は、コンパレータ４０６の出力に基づいて、スイッチ４２０がどのように設定されるべきかを決定し、それに応じてスイッチ制御信号４２２を起動させる。

各サンプルのデジタル化（取得フェーズ）の開始時に、ＳＡＲ制御回路４０８は、スイッチ４１６及びスイッチ４２０を設定して、バイナリ加重コンデンサ４１４及びバイナリ加重コンデンサ４１８の底部プレートをＳＡＲＡＤＣ１１２の入力端子１１２Ａに接続し、その結果、バイナリ加重コンデンサ４１４及びバイナリ加重コンデンサ４１８が入力信号１０３に充電される。ＳＡＲ制御回路４０８がデジタル値１２０の１つ又はそれ以上のビットの値（ビット数は、動的誤差を補正するために必要な冗長性に基づく）を選択した後、ＳＡＲ制御回路４０８は、ＣＤＡＣ４０２のスイッチ４１６を設定して、バイナリ加重コンデンサ４１４の底部プレートをＳＡＲＡＤＣ１１２の入力端子１１２Ｃに接続し、それによって、サンプル１３４をバイナリ加重コンデンサ４１４の底部プレートに適用する。その結果、バイナリ加重キャパシタ４１４の頂部プレート上の電圧は、入力端子１１２Ａから以前にサンプリングされた電圧（すなわち、Ｖｎ１－Ｖｎ２）よりも低いサンプル１３４の電圧に設定される。そのため、コンパレータ４０６に印加される基準電圧は、ゼロからＶ_ｎ１－Ｖ_ｎ２にシフトされ、デジタル化が継続する。基準をゼロからＶ_ｎ１－Ｖ_ｎ２にシフトさせることによって、ＳＡＲＡＤＣ４００によってデジタル化された電圧は、入力端子１１２Ａからのバイナリ加重コンデンサ４１８によってサンプリングされた電圧ではなく、実質的にサンプル１３４の電圧である。

図５は、２ステップＳＡＲＡＤＣ１００における粗ＳＡＲＡＤＣとしてＳＡＲＡＤＣ４００を用いるデジタル化のためのタイミング図を示す。間隔５０２において、サンプル・ホールド回路１０８、サンプル・ホールド回路１１０、ＣＤＡＣ４０２、及びＣＤＡＣ４０４は、入力信号１０３をサンプリングする。間隔５０２の終わりに、スイッチ２１４及び２１６は閉じられ、増幅器２１２の出力は間隔５０４にわたって整定する。間隔５０２の終わりに、スイッチ４１６は、信号入力端子１０１をバイナリ加重コンデンサ４１４から切断するように設定される。間隔５１４の間、コンデンサ４１６の底部プレートは浮遊している。間隔５０４の終わりで、ＤＥＣビット間隔の前に、スイッチ４１６は、サンプル・ホールド回路１１０の出力端子１１０Ｂをバイナリ加重コンデンサ４１４に接続するように設定され、そのため、バイナリ加重コンデンサ４１４の頂部プレートはＶ_ｎ１－Ｖ_ｎ２となる。間隔５０４において、選択されたビットのエラーが決定される（間隔５０４上の基準としてゼロの使用に関連するエラー）。いくつかの実施形態において、２ステップＳＡＲＡＤＣ１００によるデジタル化が完了した後、誤差はデジタル的に補正される。間隔５０８において、残りのビット判定が、コンパレータ４０６の４０６Ａにおいて印加される基準電圧（従来のようにゼロではない）としてＶ_ｎ１－Ｖ_ｎ２を用いて、ＳＡＲＡＤＣ４００において成される。

図６は、本記載に従った差動入力２ステップＳＡＲＡＤＣ６００のためのブロック図を示す。差動入力２ステップＳＡＲＡＤＣ６００は、第１の段６０２と、第２の段６０４と、出力回路要素６０６とを含む。第１の段６０２は、サンプル・ホールド回路６０８と、サンプル・ホールド回路６０９と、サンプル・ホールド回路６１０と、サンプル・ホールド回路６１１と、ＳＡＲＡＤＣ６１２と、デジタル‐アナログコンバータ（ＤＡＣ）６１４（主ＤＡＣ）と、減算回路要素６１６と、残差増幅器６１８とを含む。サンプル・ホールド回路６０８、サンプル・ホールド回路６１０、及びＳＡＲＡＤＣ６１２は、信号入力端子６０１に結合される。サンプル・ホールド回路６０９、サンプル・ホールド回路６１１、及びＳＡＲＡＤＣ６１２は、信号入力端子６０３に結合される。サンプル・ホールド回路６０８は、信号入力端子６０１に結合される入力端子６０８Ａを含み、サンプル・ホールド回路６１０は、信号入力端子６０１に結合される入力端子６１０Ａを含み、ＳＡＲＡＤＣ６１２は、信号入力端子６０１に結合される入力端子６１２Ａを含む。サンプル・ホールド回路６０８、サンプル・ホールド回路６１０、及びＳＡＲＡＤＣ６１２の各々は、信号入力端子６０１に設けられているようにデジタル化されるべき入力信号６０５（Ｖ_ＩＮ＋）のサンプルを取得する。

サンプル・ホールド回路６０９は、信号入力端子６０３に結合される入力端子６０９Ａを含み、サンプル・ホールド回路６１１は、信号入力端子６０３に結合される入力端子６１１Ａを含み、ＳＡＲＡＤＣ６１２は、信号入力端子６０３に結合される入力端子６１２Ｅを含む。サンプル・ホールド回路６０９、サンプル・ホールド回路６１１、及びＳＡＲＡＤＣ６１２の各々は、信号入力端子６０３に設けられているようにデジタル化されるべき入力信号６０７（Ｖ_ＩＮ－）のサンプルを取得する。

サンプル・ホールド回路６０８及びサンプル・ホールド回路６０９は、サンプル・ホールド回路１０８の実装である。サンプル・ホールド回路６１０及びサンプル・ホールド回路６１１は、サンプル・ホールド回路１１０の実装である。サンプル・ホールド回路６１０は、サンプル・ホールド回路６０８のダウンスケールされたバージョンであり、サンプル・ホールド回路６１１は、サンプル・ホールド回路６０９のダウンスケールされたバージョンである。サンプル・ホールド回路６１０は、信号入力端子６０１に結合される入力端子６１０Ａと、ＳＡＲＡＤＣ６１２の入力端子６１２Ｃに結合される出力端子６１０Ｂとを含む。サンプル・ホールド回路６０８によって取得された任意の所与のサンプル６２４について、サンプル・ホールド回路６１０は、サンプル６２４と同じ電圧を有するサンプル６３４を取得する。サンプル・ホールド回路６１１は、信号入力端子６０３に結合される入力端子６１１Ａと、ＳＡＲＡＤＣ６１２の入力端子６１２Ｄに結合される出力端子６１１Ｂとを含む。サンプル・ホールド回路６０９によって取得された任意の所与のサンプル６４４について、サンプル・ホールド回路６１１は、サンプル６４４と同じ電圧を有するサンプル６３５を取得する。

図７は、本記載に従った差動入力粗ＳＡＲＡＤＣ７００のための概略図を示す。差動入力粗ＳＡＲＡＤＣ７００はＳＡＲＡＤＣ６１２の実装である。差動入力粗ＳＡＲＡＤＣ７００は、ＣＤＡＣ７０２、ＣＤＡＣ７０４、ＣＤＡＣ７１４、ＣＤＡＣ７１６、コンパレータ７０６、ＳＡＲ制御回路７０８、スイッチ７１０、スイッチ７１２、スイッチ７１８、及びスイッチ７２０を含む。ＳＡＲ制御回路７０８は、コンパレータ７０６、ＣＤＡＣ７０２、ＣＤＡＣ７０４、ＣＤＡＣ７１４、及びＣＤＡＣ７１６に結合される。ＣＤＡＣ７０２、ＣＤＡＣ７０４、ＣＤＡＣ７１４、及びＣＤＡＣ７１６は、バイナリ加重コンデンサ及びスイッチを含む。ＣＤＡＣ７０２において、スイッチは、コンデンサの底部プレートを入力端子６１２Ｅ又は入力端子６１２Ｄに接続し、それによってコンデンサを入力信号６０７又はサンプル６３５の電圧に充電するように制御可能である。ＣＤＡＣ７０２は、コンパレータ７０６の入力７０６Ｄに結合される出力端子７０２Ａと、入力端子６１２Ｄに結合される入力端子７０２Ｂと、入力端子６１２Ｅに結合される入力端子７０２Ｃとを含む。ＣＤＡＣ７０２のコンデンサの頂部プレートは出力端子７０２Ａに結合される。ＣＤＡＣ７０２において、スイッチは、ＣＤＡＣ７０２のコンデンサの底部プレートを入力端子６１２Ｅ又は入力端子６１２Ｄに接続し、それによってコンデンサを入力信号６０７又はサンプル６３５の電圧に充電するように制御可能である。

ＣＤＡＣ７１６は、コンパレータ７０６の入力７０６Ｃに結合される出力端子７１６Ａと、入力端子６１２Ｃに結合される入力端子７１６Ｂと、ＳＡＲＡＤＣ６１２の入力端子６１２Ａに結合される入力端子７１６Ｃとを含む。ＣＤＡＣ７１６のコンデンサの頂部プレートは出力端子７１６Ａに結合される。ＣＤＡＣ７１６において、スイッチは、ＣＤＡＣ７１６のコンデンサの底部プレートを入力端子６１２Ａ又は入力端子６１２Ｃに接続し、それによってコンデンサを入力信号６０５又はサンプル６３４の電圧に充電するように制御可能である。

ＣＤＡＣ７０４は、コンパレータ７０６の入力７０６Ｂに結合される出力端子７０４Ａと、入力端子６１２Ｅに結合される入力端子７０４Ｂとを含む。ＣＤＡＣ７０４のコンデンサの頂部プレートは出力端子７０４Ａに結合される。ＣＤＡＣ７０４のスイッチは、コンデンサの底部プレートを、入力端子６１２Ｅ、基準電圧源、又は共通電圧源（例えば、接地）に接続するように制御可能である。

ＣＤＡＣ７１４は、コンパレータ７０６の入力７０６Ａに結合される出力端子７１４Ａと、入力端子６１２Ａに結合される入力端子７１４Ｂとを含む。ＣＤＡＣ７１４のコンデンサの頂部プレートは出力端子７１４Ａに結合される。ＣＤＡＣ７１４のスイッチは、コンデンサの底部プレートを、入力端子６１２Ａ、基準電圧源、又は共通電圧源（例えば、接地）に接続するように制御可能である。

各サンプルのデジタル化の開始時に、ＳＡＲ制御回路７０８は、ＣＤＡＣ７０２及びＣＤＡＣ７０４のスイッチを設定して、ＣＤＡＣ７０２及びＣＤＡＣ７０４のコンデンサの底部プレートを信号入力端子６０３に接続し、ＣＤＡＣ７０２及びＣＤＡＣ７０４のコンデンサを入力信号６０７の電圧に充電する。ＳＡＲ制御回路７０８がデジタル値６２０の１つ又は複数のビットの値を選択した後、ＳＡＲ制御回路７０８は、スイッチ制御信号７２２を介して、ＣＤＡＣ７０２のスイッチを設定して、ＣＤＡＣ７０２のコンデンサの底部プレートを信号入力端子６０３から切断し、ＣＤＡＣ７０２のコンデンサの底部プレートをサンプル・ホールド回路６１１の出力６１１Ｂに接続して、コンデンサをサンプル６３５の電圧に充電する。その結果、ＣＤＡＣ７０２のコンデンサの頂部プレート上の電圧は、入力信号６０７の以前にサンプリングされた電圧よりも低いサンプル６３５の電圧に設定される。

同様に、各サンプルのデジタル化の開始時に、ＳＡＲ制御回路７０８は、ＣＤＡＣ７１４及びＣＤＡＣ７１６のスイッチを設定して、ＣＤＡＣ７１４及びＣＤＡＣ７１６のコンデンサの底部プレートを信号入力端子６０１に接続し、ＣＤＡＣ７１４及びＣＤＡＣ７１６のコンデンサを入力信号６０５の電圧に充電する。ＳＡＲ制御回路７０８がデジタル値６２０の１つ又はそれ以上のビットの値を選択した後、ＳＡＲ制御回路７０８は、ＣＤＡＣ７１６のスイッチを設定して、ＣＤＡＣ７１６のコンデンサの底部プレートを信号入力端子６０１から切断し、ＣＤＡＣ７１６のコンデンサの底部プレートをサンプル・ホールド回路６１０の出力６１０Ｂに接続して、コンデンサをサンプル６３４の電圧に充電する。その結果、ＣＤＡＣ７１６のコンデンサの頂部プレート上の電圧は、入力信号６０５の以前にサンプリングされた電圧よりも低いサンプル６３４の電圧に設定される。

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims

アナログデジタルコンバータ（ＡＤＣ）回路であって、
信号入力端子と、
前記信号入力端子に結合される入力端子を含むサンプル・ホールド回路と、
逐次比較レジスタ（ＳＡＲ）ＡＤＣと、
を含み、
前記ＳＡＲＡＤＣが、
コンパレータと、
第１の容量性デジタル‐アナログコンバータ（ＣＤＡＣ）と、
第２のＣＤＡＣと、
を含み、
前記第１のＣＤＡＣが、前記信号入力端子に結合される第１の入力端子と、前記サンプル・ホールド回路の出力端子に結合される第２の入力端子と、前記コンパレータの第１の入力端子に結合される出力端子とを含み、
前記第２のＣＤＡＣが、前記信号入力端子に結合される第１の入力端子と、前記コンパレータの第２の入力端子に結合される出力端子とを含む、
ＡＤＣ回路。
請求項１に記載のＡＤＣ回路であって、
前記サンプル・ホールド回路が、サンプリングコンデンサと増幅器とを含み、
前記増幅器が、前記サンプリングコンデンサに結合される入力端子と、前記第１のＣＤＡＣの第２の入力端子に結合される出力端子とを含む、
ＡＤＣ回路。
請求項２に記載のＡＤＣ回路であって、
前記サンプル・ホールド回路が、第１のスイッチと、第２のスイッチと、第３のスイッチとを含み、
前記第１のスイッチが、前記サンプリングキャパシタの第１の端子に結合される第１の端子と、前記増幅器の前記入力端子に結合される第２の端子とを含み、
前記第２のスイッチが、前記サンプリングキャパシタの第２の端子に結合される第１の端子と、前記増幅器の出力端子に結合される第２の端子とを含み、
前記第３のスイッチが、前記増幅器の前記出力端子に結合される第１の端子と、前記増幅器の前記入力端子に結合される第２の端子とを含む、
ＡＤＣ回路。
請求項１に記載のＡＤＣ回路であって、
前記サンプル・ホールド回路が第１のサンプル・ホールド回路であり、
前記ＡＤＣ回路が、前記信号入力端子に結合される入力端子を含む第２のサンプル・ホールド回路を含む、
ＡＤＣ回路。
請求項４に記載のＡＤＣ回路であって、
前記ＳＡＲＡＤＣの出力に結合される入力を含む主デジタル‐アナログコンバータ（ＤＡＣ）と、
前記主ＤＡＣ及び第２のサンプル・ホールド回路に結合される減算回路要素と、
を更に含む、ＡＤＣ。
請求項５に記載のＡＤＣ回路であって、
前記ＳＡＲＡＤＣが第１のＳＡＲＡＤＣであり、
前記ＡＤＣ回路が、前記減算回路要素に結合される残差増幅器と、前記残差増幅器に結合される第２のＳＡＲＡＤＣとを更に含む、
ＡＤＣ。
請求項１に記載のＡＤＣ回路であって、
前記ＳＡＲＡＤＣが、前記コンパレータ及び前記第１のＣＤＡＣに結合されるＳＡＲ制御回路を更に含み、
前記ＳＡＲ制御回路が、所与のビット決定サイクルにおいて、
前記第１のＣＤＡＣのコンデンサの底部プレートを前記信号入力端子から切断し、
前記底部プレートを前記サンプル・ホールド回路に接続する、
ように構成される、
ＡＤＣ回路。
アナログデジタルコンバータ（ＡＤＣ）回路であって、
デジタル化されるべき入力信号をサンプリングするように構成されるサンプル・ホールド回路と、
前記サンプル・ホールド回路に結合され、前記入力信号をデジタル化するように構成される逐次比較レジスタ（ＳＡＲ）ＡＤＣと、
を含み、
前記ＳＡＲＡＤＣが、
コンパレータと、
前記コンパレータの第１の入力に結合される、第１の容量性デジタル‐アナログコンバータ（ＣＤＡＣ）であって、デジタル化されるべき入力信号をサンプルし、前記サンプル・ホールド回路の出力をサンプルサンプリングするように構成される、前記第１のＣＤＡＣと、
前記コンパレータの第２の入力に結合され、デジタル化されるべき前記入力信号をサンプリングするように構成される第２のＣＤＡＣと、
を含む、
ＡＤＣ回路。
請求項８に記載のＡＤＣ回路であって、
前記コンパレータと、前記第１のＣＤＡＣと、前記第２のＣＤＡＣとに結合されるＳＡＲ制御回路を更に含み、前記ＳＡＲ制御回路が、
前記第１のＣＤＡＣのスイッチを、第１のビットの選択の間にデジタル化されるべき前記入力信号の電圧に前記第１のＣＤＡＣのコンデンサを充電するように設定し、
前記第１のＣＤＡＣのスイッチを、第２ビットの選択の間に前記サンプル・ホールド回路の前記出力の電圧に前記第１のＣＤＡＣのコンデンサを充電するように設定する、
ように構成される、
ＡＤＣ回路。
請求項９に記載のＡＤＣ回路であって、前記第１のＣＤＡＣが、前記コンパレータに、デジタル化されるべき前記入力信号の前記電圧と前記サンプル・ホールド回路の前記出力の前記電圧との差に等しい電圧を提供するように構成される、ＡＤＣ回路。
請求項８に記載のＡＤＣ回路であって、
前記サンプル・ホールド回路が第１のサンプル・ホールド回路であり、
前記ＡＤＣ回路が、デジタル化されるべき前記入力信号をサンプリングするように構成される第２のサンプル・ホールド回路を含み、
前記第１のサンプル・ホールド回路が、前記第２のサンプル・ホールド回路のダウンスケールされたバージョンを含む、
ＡＤＣ。
請求項８に記載のＡＤＣ回路であって、
前記サンプル・ホールド回路が、サンプリングコンデンサと、増幅器と、スイッチとを含み、
前記スイッチが、
サンプル間隔において前記増幅器を前記サンプリングコンデンサから切断し、
ホールド間隔において前記増幅器を前記サンプリングコンデンサに接続する、
ように構成される、
ＡＤＣ回路。
請求項８に記載のＡＤＣ回路であって、
前記ＳＡＲＡＤＣに結合される主ＤＡＣであって、前記ＳＡＲＡＤＣによって生成されるデジタル値に対応する電圧を生成するように構成された前記主ＤＡＣと、
前記主ＤＡＣに結合され、前記サンプル・ホールド回路の前記出力と前記主ＤＡＣによって生成された前記電圧との差を生成するように構成された減算回路要素と、
を更に含む、ＡＤＣ。
請求項１３に記載のＡＤＣ回路であって、
前記ＳＡＲＡＤＣが第１のＳＡＲＡＤＣであり、
前記ＡＤＣ回路が、
前記減算回路要素に結合される残差増幅器であって、前記減算回路要素の出力を増幅するように構成される、前記残差増幅器と、
前記残差増幅器に結合され、前記残差増幅器の出力をデジタル化するように構成される第２のＳＡＲＡＤＣと、
を更に含む、
ＡＤＣ。
ＡＤＣ回路であって、
第１の信号入力端子と、
第２の信号入力端子と、
前記第１の信号入力端子に結合される入力端子を含む第１のサンプル・ホールド回路と、
前記第２の信号入力端子に結合される入力端子を含む第２のサンプル・ホールド回路と、
逐次比較レジスタ（ＳＡＲ）ＡＤＣと、
を含み、前記ＳＡＲＡＤＣが、
コンパレータと、
第１の容量性デジタル‐アナログコンバータ（ＣＤＡＣ）と、
第２のＣＤＡＣと、
を含み、
前記第１のＣＤＡＣが、
前記第１の信号入力端子に結合される第１の入力端子と、
前記第１のサンプル・ホールド回路の出力端子に結合される第２の入力端子と、
前記コンパレータの第１の入力端子に結合される出力端子と、
を含み、
第２のＣＤＡＣが、
前記第２の信号入力端子に結合される第１の入力端子と、
前記第２のサンプル・ホールド回路の出力端子に結合される第２の入力端子と、
前記コンパレータの第２の入力端子に結合される出力端子と、
を含む、
ＡＤＣ回路。
請求項１５に記載のＡＤＣであって、前記ＳＡＲＡＤＣが、
第３のＣＤＡＣと、第４のＣＤＡＣとを含み、
前記第３のＣＤＡＣが、
前記第１の信号入力端子に結合される第１の入力端子と、
前記コンパレータの第３の入力端子に結合される出力端子と、
を含み、
前記第４のＣＤＡＣが、
前記第２の信号入力端子に結合される第１の入力端子と、
前記コンパレータの第４の入力端子に結合される出力端子と、
を含む、
ＡＤＣ。
請求項１５に記載のＡＤＣであって、前記第１のサンプル・ホールド回路が、
第１のサンプリングコンデンサと、
前記第１のＣＤＡＣの前記第２の入力端子に結合される出力端子を含む第１の増幅器と、
前記第１のサンプリングキャパシタの第１の端子に結合される第１の端子と、前記第１増幅器の入力端子に結合される第２の端子とを含む第１のスイッチと、
前記第１のサンプリングキャパシタの第２の端子に結合される第１の端子と、前記第１増幅器の前記出力端子に結合される第２の端子とを含む第２のスイッチと、
前記第１増幅器の前記出力端子に結合される第１の端子と、前記第１増幅器の前記入力端子に結合される第２の端子とを含む第３のスイッチと、
を含む、ＡＤＣ回路。
請求項１７に記載のＡＤＣであって、前記第２のサンプル・ホールド回路が、
第２のサンプリングコンデンサと、
前記第２のＣＤＡＣの前記第２の入力端子に結合される出力端子を含む第２の増幅器と、
前記第２のサンプリングキャパシタの第１の端子に結合される第１の端子と、前記第２の増幅器の入力端子に結合される第２の端子とを含む第３のスイッチと、
前記第２のサンプリングキャパシタの第２の端子に結合される第１の端子と、前記第２の増幅器の前記出力端子に結合される第２の端子とを含む第４のスイッチと、
前記第２の増幅器の前記出力端子に結合される第１の端子と、前記第２の増幅器の前記入力端子に結合される第２の端子とを含む第５のスイッチと、
を含む、ＡＤＣ回路。
請求項１５に記載のＡＤＣ回路であって、
前記第１の入力端子に結合される第３のサンプル・ホールド回路であって、前記第１のサンプル・ホールド回路が、前記第３のサンプル・ホールド回路のダウンスケールされたバージョンである、前記第３のサンプル・ホールド回路と、
前記第２の入力端子に結合される第４のサンプル・ホールド回路であって、前記第２のサンプル・ホールド回路が、前記第４のサンプル・ホールド回路のダウンスケールされたバージョンである、前記第４のサンプル・ホールド回路と、
を含む、ＡＤＣ回路。
請求項１５に記載のＡＤＣであって、
前記コンパレータと、前記第１のＣＤＡＣと、前記第２のＣＤＡＣとに結合されるＳＡＲ制御回路を更に含み、前記ＳＡＲ制御回路が、所与のビット判定サイクルにおいて、
前記第１のＣＤＡＣのコンデンサの底部プレートを前記第１の信号入力端子から切断し、
前記第１のＣＤＡＣの前記コンデンサの前記底部プレートを前記第１のサンプル・ホールド回路に接続し、
前記第２のＣＤＡＣのコンデンサの底部プレートを前記第２の信号入力端子から切断し、
前記第２のＣＤＡＣの前記コンデンサの前記底部プレートを前記第２のサンプリングホールド回路に接続する、
ように構成される、
ＡＤＣ回路。