JP2017175672A

JP2017175672A - 可変サンプルホールドキャパシタを有するマイクロコントローラａｄｃ

Info

Publication number: JP2017175672A
Application number: JP2017134550A
Authority: JP
Inventors: ランドストラムゼキ; Lundstrum Zeke; カーティスキース; Curtis Keith; デービソンバーク; Avison Burke; スティードマンショーン; Steedman Sean; リファオウヤン; Yann Lefaou
Original assignee: Microchip Technology Inc
Current assignee: Microchip Technology Inc
Priority date: 2011-10-06
Filing date: 2017-07-10
Publication date: 2017-09-28
Anticipated expiration: 2032-10-05
Also published as: US8847802B2; JP6628766B2; KR101994800B1; US20130088377A1; WO2013052718A1; JP2014531877A; CN103947118A; KR20140078722A; CN103947118B; TW201338428A; TWI618361B; EP2764623A1; EP2764623B1

Abstract

【課題】好適な可変サンプルホールドキャパシタを有するマイクロコントローラＡＤＣを提供すること。
【解決手段】ＡＤＣモジュールは、アナログバスと結合されているアナログ／デジタルコンバータを含み、アナログ／デジタルコンバータは、主サンプルホールドキャパシタと、プログラム可能に、該主サンプルホールドキャパシタンスと並列に結合されることができる複数の追加のサンプルホールドキャパシタンスとを備えている。一実施形態において、ＡＤＣモジュールは、追加のサンプルホールドキャパシタンスを主サンプルホールドキャパシタンスと並列に結合するための複数のスイッチを制御するレジスタをさらに備えている。
【選択図】図４Ａ

Description

（関連出願の引用）
本願は、米国仮出願第６１／５４４，１８３号（２０１１年１０月６日出願、「ＭｉｃｒｏｃｏｎｔｒｏｌｌｅｒＡＤＣｗｉｔｈａＶａｒｉａｂｌｅＳａｍｐｌｅａｎｄＨｏｌｄＣａｐａｃｉｔｏｒ」）に基づく優先権を主張する。該出願は、完全に記載されているかのように、参照により本明細書に引用される。

（技術分野）
本開示は、特に、マイクロコントローラにおける使用のための、より具体的には、容量タッチ感知回路を伴う、マイクロコントローラにおいて使用するためのアナログ／デジタルコンバータに関する。

ヒトの手または指による容量センサのタッチあるいは容量近接センサへの接近は、そのあるパラメータ、特に、例えば、ヒューマン・マシン・インターフェースデバイス、例えば、キーパッドまたはキーボードにおいて使用される、タッチセンサに内蔵される、キャパシタのキャパシタンス値を変化させる。マイクロコントローラは、現在、そのような容量タッチセンサの検出および評価を向上させる、周辺機器を含む。そのような用途の１つは、容量分圧（ＣＶＤ）を利用して、容量タッチ要素がタッチされたかどうかを評価する。

容量タッチシステムの分解能は、センサのキャパシタンス（実際のセンサキャパシタンスとシステム寄生キャパシタンスとの両方）によって制限される。しかしながら、そのようなセンサが、高バルクキャパシタンスを伴う、高雑音環境内で動作されるとき、従来のシステムにおける分解能は、十分ではない場合がある。

種々の実施形態によると、サンプルホールドキャパシタンスは、ユーザによって、センサキャパシタンスにより厳密に適合するように、ソフトウェア制御下で調節されることができる。

いくつかの実施形態によるマイクロコントローラは、アナログバスと結合されている複数のポートと、アナログバスと結合されているアナログ／デジタルコンバータであって、主サンプルホールドキャパシタを備えているアナログ／デジタルコンバータと、主サンプルホールドキャパシタンスと並列にプログラム可能に結合されることができる複数の追加のサンプルホールドキャパシタンスとを含む。

いくつかの実施形態によるＡＤＣモジュールは、アナログバスと結合されているアナログ／デジタルコンバータを含み、アナログ／デジタルコンバータは、主サンプルホールドキャパシタと、主サンプルホールドキャパシタンスと並列にプログラム可能に結合されることができる複数の追加のサンプルホールドキャパシタンスとを備えている。

いくつかの実施形態による方法は、アナログバスと結合されている複数のポートを提供することと、アナログバスと結合されているアナログ／デジタルコンバータを提供することであって、アナログ／デジタルコンバータは、主サンプルホールドキャパシタを備えている、ことと、主サンプルホールドキャパシタンスと並列にプログラム可能に結合されることができる複数の追加のサンプルホールドキャパシタンスを提供することとを含む。
本願明細書は、例えば、以下の項目も提供する。
（項目１）
アナログバスと結合されている複数のポートと、
前記アナログバスと結合されているアナログ／デジタルコンバータであって、前記アナログ／デジタルコンバータは、主サンプルホールドキャパシタを備えている、アナログ／デジタルコンバータと、
前記主サンプルホールドキャパシタンスと並列にプログラム可能に結合されることができる複数の追加のサンプルホールドキャパシタンスと
を備えている、マイクロコントローラ。
（項目２）
前記追加のサンプルホールドキャパシタンスを前記主サンプルホールドキャパシタンスと並列に結合するための複数のスイッチを制御するレジスタをさらに備えている、項目１に記載のマイクロコントローラ。
（項目３）
前記マイクロコントローラの外部ポートを通して前記アナログバスと結合されている外部センサのキャパシタンスを自動的に測定するためのプログラマブル制御ユニットをさらに備えている、項目１に記載のマイクロコントローラ。
（項目４）
前記マイクロコントローラは、前記外部センサの測定された値を記憶し、前記外部センサが、測定のために前記ＡＤＣに結合されると、前記追加のサンプルホールドキャパシタンスのうちの１つ以上を前記主サンプルホールドキャパシタンスに自動的に追加するように構成されている、項目３に記載のマイクロコントローラ。
（項目５）
アナログバスと結合されているアナログ／デジタルコンバータであって、前記アナログ／デジタルコンバータは、主サンプルホールドキャパシタを備えている、アナログ／デジタルコンバータと、
前記主サンプルホールドキャパシタンスと並列にプログラム可能に結合されることができる複数の追加のサンプルホールドキャパシタンスと
を備えている、ＡＤＣモジュール。
（項目６）
前記追加のサンプルホールドキャパシタンスを前記主サンプルホールドキャパシタンスと並列に結合するための複数のスイッチを制御するレジスタをさらに備えている、項目１に記載のＡＤＣモジュール。
（項目７）
前記マイクロコントローラの外部ポートを通して前記アナログバスと結合されている外部センサのキャパシタンスを自動的に測定するためのプログラマブル制御ユニットをさらに備えている、項目１に記載のＡＤＣモジュール。
（項目８）
前記マイクロコントローラは、前記外部センサの測定された値を記憶し、前記外部センサが、測定のために前記ＡＤＣに結合されると、前記追加のサンプルホールドキャパシタンスのうちの１つ以上を前記主サンプルホールドキャパシタンスに自動的に追加するように構成されている、項目４に記載のＡＤＣモジュール。
（項目９）
アナログバスと結合されている複数のポートを提供することと、
前記アナログバスと結合されているアナログ／デジタルコンバータを提供することであって、前記アナログ／デジタルコンバータは、主サンプルホールドキャパシタを備えている、ことと、
前記主サンプルホールドキャパシタンスと並列にプログラム可能に結合されることができる複数の追加のサンプルホールドキャパシタンスを提供することと
を含む、方法。
（項目１０）
前記追加のサンプルホールドキャパシタンスを前記主サンプルホールドキャパシタンスと並列に結合するための複数のスイッチを制御するレジスタを提供することをさらに含む、項目１に記載の方法。
（項目１１）
前記マイクロコントローラの外部ポートを通して前記アナログバスと結合されている外部センサのキャパシタンスを自動的に測定するためのプログラマブル制御ユニットを提供することをさらに含む、項目１に記載の方法。
（項目１２）
前記マイクロコントローラは、前記外部センサの測定された値を記憶し、前記外部センサが、測定のために前記ＡＤＣに結合されると、前記追加のサンプルホールドキャパシタンスのうちの１つ以上を前記主サンプルホールドキャパシタンスに自動的に追加するように構成されている、項目３に記載の方法。

図１は、ある実施形態による、容量タッチキーパッド、容量タッチアナログフロントエンド、およびデジタルプロセッサを有する、電子システムの概略ブロック図を図示する。図２は、種々の実施形態による、ＡＤＣシステムの高レベルブロック図である。図３Ａおよび３Ｂは、種々の実施形態に従って使用される、種々のスイッチを示す。図３Ａおよび３Ｂは、種々の実施形態に従って使用される、種々のスイッチを示す。図４Ａおよび４Ｂは、本開示の教示による、アナログパスゲートスイッチを介して、デジタルＩ／Ｏおよびアナログ機能をサポートする、多機能ポート論理を図示し、アナログ機能は、ＡＤＣコントローラ論理によって、ポートに接続された容量タッチセンサを予充電および放電するように上書きされることができる。図４Ａおよび４Ｂは、本開示の教示による、アナログパスゲートスイッチを介して、デジタルＩ／Ｏおよびアナログ機能をサポートする、多機能ポート論理を図示し、アナログ機能は、ＡＤＣコントローラ論理によって、ポートに接続された容量タッチセンサを予充電および放電するように上書きされることができる。図５は、種々の実施形態による、自動化アナログ／デジタル変換の例示的タイミングを示す。図６は、予充電段階の間のスイッチ位置を示す。図７は、取得／共有相の間のスイッチ位置を示す。図８は、ある実施形態による、ＡＤＣモジュールのブロック図を示す。図９は、本開示の具体的例示的実施形態による、容量センサおよび関連付けられた保護リングのためのＣＶＤ処理能力を有する混合信号集積回路デバイスの概略図を図示する。図１０は、本開示の別の具体的例示的実施形態による、複数の容量センサおよび保護リングのためのＣＶＤ処理能力を有する混合信号集積回路デバイスの概略図を図示する。図１１は、本開示の具体的例示的実施形態による、容量センサおよび関連付けられた保護リングのためのＣＶＤ処理能力を有する混合信号集積回路デバイスの概略図を図示する。図１２は、本開示の別の具体的例示的実施形態による、複数の容量センサおよび保護リングのためのＣＶＤ処理能力を有する混合信号集積回路デバイスの概略図を図示する。図１３は、本開示の具体的例示的実施形態による、キャパシタンス変換の概略電圧−時間図を図示する。図１４は、本開示の具体的例示的実施形態による、キャパシタンス変換の概略電圧−時間図およびこれらの変換の間の保護リング電圧制御を図示する。図１５は、図７に示される容量変換システムの概略タイミング図を図示する。図１６は、図１１および１２に示される容量変換システムの概略タイミング図を図示する。図１７および１８は、本開示の具体的例示的実施形態による、容量変換の概略プロセス流れ図を示す。図１７および１８は、本開示の具体的例示的実施形態による、容量変換の概略プロセス流れ図を示す。図１９および２０は、本開示の別の具体的例示的実施形態による、容量変換の概略プロセス流れ図を図示する。図１９および２０は、本開示の別の具体的例示的実施形態による、容量変換の概略プロセス流れ図を図示する。図２１は、図１に示される容量センサキーの概略立面図を図示する。図２２は、本開示の具体的例示的実施形態による、図１に示され、容量センサの各々の周囲に容量保護リングを有する、容量センサキーの概略立面図を図示する。

ＣＶＤシステムでは、最大分解能は、センサおよびサンプルホールドキャパシタが、ほぼ等しいときに達成される。ある実施形態によると、追加のサンプルホールドキャパシタンスが、提供され、プログラム可能に、既存のサンプルホールドキャパシタに追加され得る。したがって、この回路は、ユーザが、大型キャパシタンスセンサを有するシステムのために、サンプルホールドキャパシタのサイズを増加させることを可能にする。一実施形態によると、ユーザは、追加のサンプルホールドキャパシタンスを主サンプルホールドキャパシタンスに並列追加するためのスイッチを制御する、レジスタをプログラムすることができる。

他の実施形態によると、ソフトウェアまたはファームウェアは、最初に、キャパシタンス／デジタル変換のＣＶＤ（容量分圧）方法を使用して、容量センサの各々において変換を行い、次いで、各センサのための最適サンプルホールドキャパシタンスを決定し、最大分解能のための各センサの変換に先立って、サンプルホールドキャパシタンスをプリセットするであろうように実装されることができる。

故に、システムはさらに、マイクロコントローラ（例えば、状態機械）上またはそれとともに実装される制御ユニットを含み得、制御ユニットは、マイクロコントローラに接続された各容量センサの外部センサキャパシタンスを自動的に測定する。したがって、較正段階の間、これらの値は、決定され、較正テーブル内に記憶されることができる。このテーブルは、次いで、外部センサに接続されたそれぞれのポートが、測定のために、ＡＤＣユニットと結合されると、サンプルホールドキャパシタの追加のキャパシタンスを調節するために使用され得る。

次に、図面を参照すると、具体的例示的実施形態の詳細が、図式的に図示される。図中の同一要素は、同一番号によって表され、類似要素は、異なる小文字の添え字を伴う、類似番号によって表されるであろう。

図１を参照すると、描写されるのは、本開示の教示による、容量タッチキーパッド、容量タッチアナログフロントエンド、およびデジタルプロセッサを有する電子システムの概略ブロック図である。マイクロコントローラ集積回路デバイス１０１は、デジタルプロセッサおよびメモリ１０６、アナログ／デジタルコンバータ（ＡＤＣ）コントローラ１１０、入力−出力（Ｉ／Ｏ）ポート（ノード）のうちの１つ以上、アナログ／デジタルコンバータ（ＡＤＣ）、精度タイマ、多機能入力および出力ノード、デジタル／アナログコンバータ（ＤＡＣ）、またはそれらの組み合わせを含み得る。容量タッチアナログフロントエンド（ＡＦＥ）１０４は、マイクロプロセッサ１０１の前述の機能のうちのいくつかで実装され得る。容量タッチＡＦＥ１０４は、アナログマルチプレクサ（図示せず）を通して、容量センサキー１０２のマトリクス、例えば、プッシュボタン、レバー、トグル、ターゲット、ハンドル、ノブ等に結合され得る。

ＡＤＣコントローラ１１０および容量タッチＡＦＥ１０４は、単一低コスト集積回路マイクロコントローラ１０１の場合、容量センサの作動があるとき（例えば、関連付けられた容量センサのキャパシタンス値を変化させるターゲットキーを押下および偏向させることによって）を決定する際に必要とされる全てのアクティブ機能を促進する。容量タッチＡＦＥ１０４は、容量センサキー１０２のマトリクスの各センサのキャパシタンス値を測定し、キャパシタンス値をそれぞれのアナログ直流（ＤＣ）電圧に変換し、これは、アナログ／デジタルコンバータ（ＡＤＣ）（図示せず）によって読み取られ、デジタル値に変換され、デジタルプロセッサ１０６によって読み取られる。

ＡＤＣコントローラ１１０は、容量タッチＡＦＥ１０４、キー１０２のキャパシタンスタッチセンサの充電および放電のためのスイッチ、キャパシタンス値を決定する際に要求されるステップのタイミング、アナログ／デジタルコンバータ（ＡＤＣ）のサンプルホールドキャパシタにかかる充電電圧のサンプリングおよび変換等を制御し得る。ＡＤＣコントローラ１１０は、プログラム可能であり、そのプログラム可能パラメータは、レジスタ（図示せず）内に記憶され得る。

デジタルプロセッサ１０６は、クロックおよび制御要求機能をＡＤＣコントローラ１１０に供給し、デジタル出力をＡＤＣから読み取り、容量センサキー１０２のマトリクスの各キーを選択し得る。容量センサキー１０２のマトリクスのキーの作動が決定されると、デジタルプロセッサ１０６は、適切な措置を講じるであろう。種々の容量タッチシステムのより詳細な説明は、ｗｗｗ．ｍｉｃｒｏｃｈｉｐ．ｃｏｍから利用可能なＭｉｃｒｏｃｈｉｐＴｅｃｈｎｏｌｏｇｙＩｎｃｏｒｐｏｒａｔｅｄのアプリケーションノートＡＮ１２９８、ＡＮ１３２５、およびＡＮ１３３４により完全に開示されており、あらゆる目的のために、参照することによって本明細書に組み込まれる。

次に、図２を参照すると、ある実施形態による、ＡＤＣ回路を図示する、高レベルブロック図が、示される。回路２００は、サンプルホールドキャパシタ２０３を含む、ＡＤＣコア２０２を含む。サンプルホールドプルアップ／ダウンスイッチ２０４は、以下により詳細に説明されるように、アナログバス２０５の充電／放電を動作させる。スイッチが開放されている場合、回路は、従来のＡＤＣとして作用する。スイッチは、ＣＶＤシーケンス制御装置が、ＡＤＣサンプルホールドキャパシタ２０３をＶｄｄまたはＶｓｓに予充電することを可能にする。

追加のサンプルホールドキャパシタ２０８は、バスに結合し、最大分解能のための総サンプルホールドキャパシタンスを設定するために、プログラム可能に動作可能である。回路２００はさらに、ノード２１１に結合される、ポート論理２１２を含み得、これは、入力をセンサキャパシタ２１０から受信する。加えて、論理２１４は、直接アナログ接続をノード（ピン）２１３に提供し、ポート論理２１２を上書きし得る。

図３Ａおよび３Ｂは、一連の調節可能ＡＤＣサンプルホールドキャパシタ２０８をより詳細に示す。ＣＶＤ（容量分圧）変換の過程の間、内部サンプルホールドキャパシタンス２０３（図２）は、充電される。同時に、センサキャパシタ２１０（図２）は、放電される。２つのキャパシタンスが接続されると、それらは、サンプルホールドキャパシタ内の充電を分割する。

より具体的には、図３Ａに示されるように、複数のノード２１１が、アナログバス２０５へおよびそこから結合され得る（例えば、複数の容量タッチセンサの各々の選択）。直接接続は、ノード２１３およびアナログバス２０５を一緒に結合し得る。スイッチ３０２は、追加のサンプルホールドキャパシタ２０８をアナログバス２０５に結合し、そこから分断し得る。プルアップ／ダウンスイッチ２０４は、アナログバス２０５をＶｄｄに充電し、アナログバス２０５をＶｓｓに放電するために使用され得る。

図３Ｂを参照すると、描写されるのは、別の実施形態による、アナログおよびデジタル接続構成の概略ブロック図である。複数のアナログパスゲートスイッチ３０４は、アナログマルチプレクサを実装し、複数のノード２１１をアナログバス２０５に結合し、そこから分断し得る（例えば、複数の容量タッチセンサの各々の選択）。直接接続が、ノード２１３およびアナログバス２０５を一緒に結合するか、または随意のアナログパスゲートスイッチ３０６が、ノード２１３をアナログバス２０５に結合し、そこから分断し得る。追加のパスゲートスイッチ３０６は、マルチプレクサが、２つ以上のスイッチが閉鎖されることを可能にするように設計される場合、アナログマルチプレクサの一部であることができる。複数のスイッチ３０２は、追加のサンプルホールドキャパシタ２０８をアナログバス２０５に結合し、そこから分断し得る。プルアップ／ダウンスイッチ２０４を使用して、アナログバス２０５をＶｄｄに充電し、アナログバス２０５をＶｓｓに放電し得る。

前述のように、追加のサンプルホールドキャパシタ２０８の数およびキャパシタンス値は、例えば、製造の間、または、較正段階に応答してプログラマによって、ＡＤＣコントローラ１１０の１つ以上のレジスタ内にプログラムされ得る。較正段階の間、マイクロコントローラに接続された各容量センサの外部センサキャパシタンスが、決定され、較正テーブル内に記憶されることができる。このテーブルは、次いで、外部センサに接続されたそれぞれのポートが、測定のために、ＡＤＣユニットと結合されると、サンプルホールドキャパシタの追加のキャパシタンスを調節するために使用され得る。追加のサンプルホールドキャパシタンス２０８は、次いで、以下により詳細に説明されるように、ＣＶＤ変換のために、標準的サンプルホールドキャパシタとともに使用され得る。

図４Ａを参照すると、描写されるのは、アナログパスゲートスイッチを介して、デジタルＩ／Ｏおよびアナログ機能をサポートする、多機能ポート論理２１２の概略ブロック図であり、加えて、アナログ機能は、以下により詳細に論じられるように、ＡＤＣコントローラ論理によって、ポートに接続される容量タッチセンサを予充電および放電するように上書きされることができる。そのようなポート論理は、外部ピン２１１のいずれかのために使用され得、アナログマルチプレクサが２つ以上のスイッチが閉鎖されることを可能にするように構成されるとき、ピン２１１のためにも使用され得る。ノード２１１におけるデジタルおよびアナログ機能間の切り替えは、プロセッサ集約的であり得、その切り替えは、以下により完全に説明されるように、ノード２１１の要求される全関連デジタルおよびアナログ機能を適切に操作するための複雑なプログラムを要求し得る。各容量センサのキャパシタンス値の設定および決定の間のプロセッサ１０６にかかる負荷（例えば、プログラムステップおよび／または制御機能）を軽減するために、ＡＤＣ上書き特徴が、本明細書に説明される、容量タッチ決定回路に組み込まれ得る。

図４Ａに示される回路機能を組み込む、専用ＡＤＣコントローラの使用は、デジタルプロセッサプログラムステップを節約し、容量センサキャパシタンスの決定の間、プロセッサが、他の機能を行なうことを可能にするであろう。しかしながら、他の実施形態によると、上書き機能は、省略されることもできる。

図４Ａに戻ると、トライステート出力を有する、デジタルドライバ４０４は、外部ノード２１１に結合され、マルチプレクサ４０８からのトライステート制御信号によって制御される。マルチプレクサ４０８からのデジタル出力信号は、デジタルドライバ４０４の入力に結合される。アナログパスゲートスイッチ３０４は、アナログスイッチ論理４０２によって制御される。ＡＤＣ上書きイネーブル信号が、論理低であるとき、マルチプレクサ４０８は、デジタルドライバ４０４のトライステート出力を制御するためのトライステート制御信号を４０４の入力に結合し、マルチプレクサ４０６は、デジタル出力信号をデジタルドライバ４０４の入力に結合する。ＡＤＣチャネル選択（アナログバス制御）は、以下により完全に説明されるように、アナログパスゲートスイッチ３０４を制御し、直接、ノード２１１をアナログバス２０５に結合する。

しかしながら、ＡＤＣ上書きイネーブル信号が、論理高であるとき、マルチプレクサ４０８は、デジタルドライバ４０４のトライステート出力を制御するためのＡＤＣ上書きデータイネーブル信号をデジタルドライバ４０４の入力に結合し、マルチプレクサ４０６は、ＡＤＣ上書きデータ信号をデジタルドライバ４０４の入力に結合する。アナログパスゲートスイッチ３０４は、アナログバス２０５をノード２１１から分断するように強制される。本構成では、ＡＤＣ上書きデータイネーブル信号およびＡＤＣ上書きデータ信号は、ＡＤＣ論理コントローラ（図示せず）によって提供され得、デジタルプロセッサ１０６からのプログラム集約的措置を要求することなく、ノード２１１に結合される容量タッチセンサを充電または放電するために使用され得る。

また、さらに他の実施形態によると、示されるようなポート論理は、例えば、図４Ｂに示されるように、各外部ピンのための汎用ポート論理を生成するように使用され得る。したがって、全外部ピンのための汎用ポート論理は、独立して、アナログバス２０５に接続するように制御されることができる、２つのパスゲート３０４ａ、３０４ｂを有し得るか、または独立イネーブル信号によって制御されることを可能にする、アナログマルチプレクサの一部である単一パスゲートを有し得る。より具体的には、図４Ｂに示されるように、追加の論理４２０、４２６、４２８が提供され、パスゲート３０４ａ、３０４ｂの動作を選択し、ポート論理をバイパスする。

前述のように、以下により詳細に論じられるように、ある実施形態による、ＣＶＤ変換は、変換段階に先立って、予充電段階および共有／取得段階を実装し得る。予充電の間、内部および外部キャパシタは、充電および放電され、共有／取得の間、外部および内部キャパシタは、充電を共有する。シーケンス制御装置によって実装される機能性は、より具体的には、図５−７を参照して図示される。

図５は、予充電および共有／取得段階のための例示的タイミングを図示する。特に、いくつかの実施形態では、予充電段階５０２は、外部チャネル２１０および内部サンプルホールドキャパシタ２０３を事前調整状態にするために使用される、随意の１−１２７命令サイクル時間である。この段階（図６）の間、サンプルホールドキャパシタ２０３は、ＶｄｄまたはＶｓｓのいずれかに（プルアップ／ダウン回路２０４に応じて）短絡され、ポートピン論理６０１は、上書きされ、アナログマルチプレクサ６０２は、開放するよう強制される。

図５に戻ると、いくつかの実施形態による、共有／取得時間５０４もまた、内部サンプルホールドキャパシタ２０３にかかる電圧が、充電、すなわち選択されたアナログチャネルから放電されることを可能にするために使用される、随意の１−１２７命令サイクル時間である。取得段階５０４の開始時、図７に示されるように、選択されたＡＤＣチャネルは、マルチプレクサ６０２によって、サンプルホールドキャパシタ２０３に接続される。前段階が、予充電段階であった場合、その時間は、外部チャネルとサンプルホールドキャパシタとの間の充電共有を可能にする。

次に、図８を参照すると、ある実施形態による、例示的ＡＤＣモジュールを図示する略図が、示される。モジュールは、デジタル制御１１０およびアナログフロントエンド１０４を含む。コントローラ１１０は、レジスタ論理８０２および制御論理８０６を含む。レジスタ論理８０２は、追加のキャパシタンス２０６を制御する、スイッチのための制御を含む種々の制御でプログラムされ得る。

説明されるような実施形態において使用するために好適な例示的容量センサキーは、図２１および図２２に示される。

次に、図２１を参照すると、描写されるのは、図１に示される容量センサキーの概略立面図である。基板２００４、例えば、印刷回路基板（ＰＣＢ）は、電磁妨害（ＥＭＩ）遮蔽のために使用され得る接地平面２００６を有し得る。容量センサプレート２００８は、基板２００４の面に、接地平面２００６に近接して転置され得る。他の回路導体２０１０（例えば、ＰＣＢトレース）もまた、容量センサプレート２００８に近接し得る。タッチターゲット２１２は、容量センサプレート２００８のうちのそれぞれの１つを覆って敷設され、空隙２０１４を容量センサプレートとの間に有し得る。被覆２０１６は、タッチターゲット２０１２を覆って載置されるか、またはその一部であり得、その上に刻み込まれた英数字情報を有し得る。容量タッチキー１０８の各々は、センサプレート２００８、タッチターゲット２０１２、および被覆２０１６を備えている。誘電スペーサ２０１８は、容量タッチキー１０８の各々の間に位置する。

接地平面２００６および／または回路導体２０１０は、容量センサプレート２００８と異なる電圧電位であり得る。これは、容量センサプレート２００８と容量センサプレート２００８に近接する接地平面２００６および／または回路導体２０１０の一部との間に寄生キャパシタンスを生成し得る。

図２２を参照すると、描写されるのは、本開示の具体的例示的実施形態による、図１に示され、容量センサの各々の周囲に容量保護リングを有する、容量センサキーの概略立面図である。容量センサプレート２００８の各々の周囲の保護リング３０２０は、容量センサキー１０２ａに追加されている。それ以外は、全他の要素は、実質的に、図２０に示される容量センサキー１０２と同一である。実質的に、それぞれの容量センサプレート２００８にかかる電圧と同一である、保護リング３０２０にかかる電圧を維持することによって、寄生キャパシタンスは、有意に低減される。それによって、そこへのタッチの間に生じる、キャパシタセンサプレート２００８のキャパシタンス値の変換の検出分解能を増加させる。加えて、雑音遮蔽の向上をもたらすことによって、図２０に示される構成におけるように、検出分解能に影響を及ぼさない。そのような実施形態では、両方とも、実質的に、同一の電圧電位であるので、容量センサプレート２０８と保護リング３２０との間には、実質的に、寄生キャパシタンスが存在しない。

図９を参照すると、描写されるのは、本開示の具体的例示的実施形態による、容量センサおよび関連付けられた保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図である。図９に示される混合信号集積回路デバイス１０１、例えば、マイクロコントローラは、容量センサプレート２００８のキャパシタンス値を決定する容量分圧器（ＣＶＤ）方法を使用するときに適用可能である。最初に、タッチされていない容量センサプレート２００８のキャパシタンス値を決定し、次いで、タッチされた容量センサプレート２００８の後続キャパシタンス値を決定することによって、その容量センサプレート２００８へのタッチは、そのキャパシタンスの変化に基づいて、決定され得る。ＣＶＤでは、２つのキャパシタは、反対電圧値に対して充電／放電される。次いで、２つの反対に充電されるキャパシタは、一緒に結合され、結果として生じる電圧は、接続された２つのキャパシタ上で測定される。ＣＶＤのより詳細な説明は、共有に係る米国特許出願公開第ＵＳ２０１０／０１８１１８０号に提示され、あらゆる目的のために、参照することによって本明細書に組み込まれる。図９に示されるスイッチは、例えば、限定ではないが、電界効果トランジスタ（ＦＥＴ）スイッチであり得る。ノード９２８および９３０は、それぞれ、それぞれの内部単一ライン（導体）アナログバス９３２および９３４に結合されたアナログノードである。

容量センサプレート２００８のキャパシタンスは、可変キャパシタ９０４（第１のＣＶＤキャパシタ）によって表され、第２のＣＶＤキャパシタは、これらの２つのキャパシタが、非常に近い容量値、例えば、１：１〜約３：１を有する場合、サンプルホールドキャパシタ９１６であり得る。これに対する理由として、ＣＶＤでは、一方のキャパシタからの充電の一部は、充電を有していない、または反対充電を有する、他方のキャパシタに移送されることである。例えば、２つのＣＶＤキャパシタの値が等しいとき、一方の充電の半分は、他方のキャパシタに移送されるであろう。２対１のキャパシタンス比は、キャパシタのいずれが最初に充電されたかに応じて、充電の１／３がより小さい（１／２Ｃ）キャパシタに移送されるか、または、より小さい（１／２Ｃ）キャパシタから得られる結果をもたらすであろう。サンプルホールドキャパシタ９１６が、実質的に、容量センサキャパシタ９０４より小さいとき、追加のキャパシタンス９０６ａが、ノード９２８の外部に追加され得、および／または、内部キャパシタンス９０６ｂが、ノード９２８から独立して追加されることにより、キャパシタ９１６、９０６ａ、および／または９０６ｂの組み合わせられたキャパシタンスは、容量センサキャパシタンス９０４のキャパシタンス値に関連して十分なキャパシタンスを有し、前述の基準を満たし得る。これは、ＣＶＤを使用して、キャパシタンス値を決定する際の最良分解能をもたらす。キャパシタ９１６はまた、充電が２つのＣＶＤキャパシタ間で移送された後にもたらされるアナログ電圧をサンプリングし、ホールドするために使用される、サンプルホールドキャパシタである。充電移送が完了すると、アナログ／デジタルコンバータ（ＡＤＣ）９１８は、結果として生じる充電電圧を、タッチセンサキャパシタ９０４のキャパシタンス値のさらなる処理および決定のために、ＡＤＣコントローラ１１０／デジタルプロセッサ１０６によって読み取られる、デジタル値に変換する。

以下に提示される実施例では、キャパシタ９０４（第１のＣＶＤキャパシタ）、キャパシタ９０６ａ（外部接続されたキャパシタ）、および／またはキャパシタ９０６ｂ（内部接続されたキャパシタ）のためのキャパシタンス値は、サンプルホールドキャパシタ９１６と組み合わせて選択され、第１のＣＶＤキャパシタ９０４がＶｓｓに放電されるかまたはＶｄｄに充電されるか、および、キャパシタ９０６および９１６の組み合わせが、それぞれ、Ｖｄｄに充電されるかまたはＶｓｓに放電されるかに応じて、Ｖｄｄ電圧の１／３または２／３の組み合わせられた充電電圧をもたらし得る。本実施例では、キャパシタ９０４は、キャパシタ９０６と９１６との並列に接続された組み合わせのキャパシタンスの約２倍のキャパシタンスである。２つの反対極性に充電されたＣＶＤキャパシタを一緒に結合した後の結果として生じる静止電圧は、キャパシタ９０４が最初にＶｓｓに放電されたとき、約１／３＊Ｖｄｄとなり、キャパシタ９０４が最初にＶｄｄに充電されたとき、約２／３＊Ｖｄｄとなるであろう。

並列に接続された全キャパシタの組み合わせの予期される静止電圧を把握することは、デジタルプロセッサ１０６によってキャパシタンス値が評価されるそれぞれのセンサプレート２０８を囲む保護リング３０２０のための適切な電圧の生成することを可能にする。Ｖｄｄが、保護リング３０２０上で所望されるとき、デジタルドライバ９１２および９１４からの両出力は、実質的に、Ｖｄｄ（論理高）である。Ｖｓｓが、保護リング３０２０上で所望されるとき、デジタルドライバ９１２および９１４からの両出力は、実質的に、Ｖｓｓ（論理低）である。１／３＊Ｖｄｄが、保護リング３０２０上で所望されるとき、デジタルドライバ９１４からの出力は、Ｖｓｓ（論理低）であり、デジタルドライバ９１２からの出力は、実質的に、Ｖｄｄ（論理高）である。２／３＊Ｖｄｄが、保護リング３０２０上で所望されるとき、デジタルドライバ９１４からの出力は、Ｖｄｄ（論理高）であり、デジタルドライバ９１２からの出力は、実質的に、Ｖｓｓ（論理低）である。

キャパシタ９０６のためのキャパシタンス値ならびにレジスタ９０８および９１０のための抵抗値の適切な選択によって、保護リング電圧は、ノード９２４および９２６における２つのデジタル出力のみを使用して、ＡＤＣコントローラ１１０によって、容易に発生され得る。他の電圧比もまた、キャパシタ９０６ならびにレジスタ９０８および９１０のための値の適切な選択によって、効果的に使用され得る。例えば、キャパシタ９０６および９１６の組み合わせられたキャパシタンスが、キャパシタ９０４のキャパシタンスに実質的に等しく、後続の組み合わせられた電圧が、１／２＊Ｖｄｄであり、レジスタ９０８および９１０が、実質的に同一の抵抗であり、適切である場合、保護リングキャパシタンス上に１／２＊Ｖｄｄを産生するであろう。

図１０を参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、複数の容量センサおよび保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図である。図１０に示される混合信号集積回路デバイス１０１ｂ、例えば、マイクロコントローラは、実質的に、図９に示されるデバイス１０１ａと同様に動作するが、１つのみの単一ワイヤアナログバス９３２ａが存在し、内部キャパシタ９０６ｂおよび９０６ｃは、スイッチＨによって、バス９３２ａから分断され、外部ノード９２８は、スイッチＧによって、バス９３２ａから分断される。１組のみのＶｄｄ／ＶｓｓスイッチＤおよびＣが、使用され、第１のＣＶＤキャパシタ９０４は、異なる時間期間の間、充電／放電され、次いで、第２のＣＶＤキャパシタ９１６（および、９０６）が、放電／充電される。これは、スイッチの組および第２の内部アナログバスを節約することになる（図９バス９３４参照）。

加えて、複数のスイッチＩは、図１に示される容量タッチキー１０８において使用される、容量センサ９０４の各々を多重化するために使用される。これらの特徴はまた、図９の回路に組み込まれ得る。アナログマルチプレクサスイッチＩは、容量タッチアナログフロントエンド１０４が、容量タッチキー１０８を走査するにつれて、複数のセンサキャパシタ９０４のうちのそれぞれの１つを選択する。複数のノード９３０は、典型的には、多目的プログラム可能アナログまたはデジタル入力および／または出力である。本開示では、説明を明確にするために、アナログ入力／出力（双方向）構成ノードのみ、示される。デジタルプロセッサは、デジタルドライバ９１２および９１４を通して、複数のセンサキャパシタ９０４のうちの選択された１つのために、ノード９２４および９２６を適切な論理レベルに駆動させる。

図１１を参照すると、描写されるのは、本開示の具体的例示的実施形態による、容量センサおよび関連付けられた保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図である。図１１に示される混合信号集積回路デバイス１０１ｂ、例えば、マイクロコントローラは、図９に示されるデバイス１０１ａと実質的に同様に動作する。

随意に、高入力インピーダンスを有する、アナログバッファドライバ９１４がキャパシタ９０４にも結合されているノード９３０に結合され得る。アナログバッファドライバ９１４は、低インピーダンス出力を有し、低インピーダンス出力は、スイッチＪを通してノード９２６に切り替え可能に結合され得、ノード９２６は、保護リングキャパシタンス９０２に結合されている。アナログバッファドライバ９１４の出力電圧は、そこへの入力における電圧に正確に追従する。したがって、保護リング３０２０にかかる電圧は、実質的に、デジタルプロセッサ１０６によって、キャパシタンス値が評価されるそれぞれのセンサプレート２０８にかかる電圧に追従する。

図１２を参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、複数の容量センサおよび保護リングのためのＣＶＤ処理能力を有する、混合信号集積回路デバイスの概略図である。図１２に示される混合信号集積回路デバイス１０１ｄ、例えば、マイクロコントローラは、図１０に示されるデバイス１０１ａと実質的に同様に動作する。

随意に、高入力インピーダンスを有するアナログバッファドライバ９１４は、複数のキャパシタ９０４のうちの選択された１つが、充電／放電されているとき、スイッチＪを通して、ノード９２６と単一ワイヤアナログバス９３２ａとの間で結合され得る。アナログバッファドライバ９１４は、保護リングキャパシタンス９０２に結合されているノード９２６に結合された低インピーダンス出力を有する。アナログバッファドライバ９１４の出力電圧は、複数のキャパシタ９０４の選択されたものにかかる電圧に正確に追従する。

図９から１２に関して、マイクロコントローラの種々の実施形態は、前述に説明されたように、外部キャパシタ９０６ａの接続を可能にするために、外部ノード９２８を含み得ることが想定され、これは、本開示の範囲内である。追加の調節可能キャパシタ９０６ｂ（および、９０６ｃ）は、内部に存在し得、アナログバス９３２ａに切り替え可能に結合され得る。しかしながら、他の実施形態は、そのような外部ノード９２８を提供しなくてもよい。代わりに、キャパシタンス９１６が、適切な値を有し得るか、あるいは追加の内部キャパシタンス９０６ｂ、例えば、可変キャパシタンスが、バス９３２に接続されるか、または接続されることができるかのいずれかである。さらに、各外部ノード９２６、９２８、および９３０が、複数の機能をサポートするようにプログラム可能であり得るので、追加のスイッチ（図９には図示せず）を使用して、前述のように、他の機能のためにノード９２６、９２８、および９３０を使用することを可能にし得る。

図１３および１４を参照すると、描写されるのは、本開示の具体的例示的実施形態による、キャパシタンス変換の概略電圧−時間図（図１３）、およびこれらの変換の間の保護リング電圧制御（図１４）である。セグメントＩでは、キャパシタ９０６および９１６（サンプルホールドキャパシタ）は、Ｖｄｄに充電され、容量センサキャパシタ９０４は、Ｖｓｓに放電され、保護リングキャパシタンス９０２は、Ｖｓｓに放電される（実質的に、キャパシタ９０４にかかる電圧に一致する）。セグメントＩＩでは、キャパシタ９０６、９１６および９０４は、一緒に結合され、容量タッチキー１０８が押下されていないとき、約１／３＊Ｖｄｄの静止電圧がもたらされ、押下されているとき、１／３＊Ｖｄｄよりわずかに低い静止電圧がもたらされるであろう。保護リングキャパシタンス９０２は、その間のいかなる寄生キャパシタンスも最小限にするように構成されるように、キャパシタ９０４（容量センサ）にかかる電圧に追従する。セグメントＩＩが終わりに近づくと、サンプルホールドキャパシタ９１６は、キャパシタ９０６および９０４から分断し、セグメントＩＩの間に得られた静止電圧を保持する。セグメントＩＩＩでは、キャパシタ９０４（容量センサ）にかかるいかなる電圧充電も、実質的に、Ｖｓｓに放電され、次いで、セグメントＩＶの開始時では、キャパシタ９０４（容量センサ）および保護リングキャパシタンス９０２は、実質的に、Ｖｄｄに充電される。そして、セグメントＩＶにおいてもサンプルホールドキャパシタ９１６に貯蔵されている静止電圧は、ＡＤＣ９１８によって、静止電圧を表すデジタル値に変換され、デジタルプロセッサ１０６によって読み取られる。ＡＤＣ９１８からのデジタル値は、容量センサが作動（タッチ）されていたかどうか、例えば、非作動タッチセンサから予期されるものより低いかどうか決定する際に使用される。タッチセンサキャパシタ９０４の容量値が、作動（タッチ）されると、そのキャパシタンスは、増加し、後続静止電圧は、それによって、作動されていないときより少なくなるであろう。これは、キャパシタ９０４が、Ｖｓｓに初期化されるときに当てはまる。キャパシタ９０４は、Ｖｄｄに初期化されると、後続静止電圧は、容量センサが作動されないとき、約２／３＊Ｖｄｄである。

セグメントＶでは、キャパシタ９０６および９１６（サンプルホールドキャパシタ）は、Ｖｓｓに放電され、容量センサキャパシタ９０４および保護リングキャパシタンス９０２は、既に、Ｖｄｄに充電されている。セグメントＶＩでは、キャパシタ９０６、９１６、および９０４は、一緒に結合され、約２／３＊Ｖｄｄの静止電圧が、容量タッチキー１０８が押下されていないとき、もたらされ、押下されると、２／３＊Ｖｄｄよりわずかに低い静止電圧がもたらされるであろう。保護リングキャパシタンス９０２は、その間のいかなる寄生キャパシタンスも最小限にするように、キャパシタ９０４（容量センサ）にかかる電圧に追従する。セグメントＶＩが終わりに近づくと、サンプルホールドキャパシタ９１６は、キャパシタ９０６および９０４から分断し、セグメントＶＩの間に得られた静止電圧を保持する。セグメントＶＩＩでは、キャパシタ９０４（容量センサ）は、実質的に、Ｖｄｄに充電され、次いで、セグメントＶＩＩＩの開始時、キャパシタ９０４（容量センサ）および保護リングキャパシタンス９０２は、実質的に、Ｖｓｓに放電される。そして、セグメントＶＩＩＩにおいてもサンプルホールドキャパシタ９１６に貯蔵された静止電圧は、ＡＤＣ９１８によって、静止電圧を表すデジタル値に変換され、デジタルプロセッサ１０６によって読み取られる。ＡＤＣ９１８からのデジタル値は、容量センサが作動（タッチ）されていたかどうか、例えば、非作動タッチセンサから予期されるものより低い静止電圧であるかどうかを決定する際に使用される。タッチセンサキャパシタ９０４の容量値が、作動（タッチ）されると、そのキャパシタンスは、増加し、後続静止電圧は、それによって、作動されていないときより大きくなるであろう。これは、キャパシタ９０４が、Ｖｄｄに初期化されるときに当てはまる。キャパシタ９０４が、Ｖｓｓに初期化されると、後続静止電圧は、本明細書に前述されるように、容量センサが作動されていないとき、約１／３＊Ｖｄｄである。これらのシーケンスは、タッチキー１０８の各１つに対して繰り返される。また、容量測定サイクル１つおきに、電圧充電極性を反転させ、容量測定値を平均化することによって、差動動作タイプが、達成され、同相雑音および妨害、例えば、６０Ｈｚ電力線妨害を最小限にする。

保護リング３０２０は、存在することも、存在しないこともあることが想定され、これは、本開示の範囲内である。その場合、ＡＤＣコントローラ１１０は、容量タッチセンサキャパシタ９０４およびＡＤＣサンプルホールドキャパシタ９１６（および、９０６）を充電および放電し、キャパシタ９０４および９０６を一緒に結合し、ＡＤＣに、結果として生じる充電電圧をサンプリングさせ、サンプリングされた充電電圧をデジタル値に変換させ、サンプリングされた充電電圧のデジタル値が利用可能であることをデジタルプロセッサ１０６に通知するためのタイミング、スイッチ、およびドライバ選択を制御する。加えて、ＡＤＣコントローラ１１０は、保護リング３０２０の充電および放電のためのタイミング、スイッチ、およびドライバ選択を制御し得る。

図１５を参照すると、描写されるのは、図９に示される容量変換システムの概略タイミング図である。ノード９２４、９２６、９２８、および９３０にかかる電圧は、スイッチＡ−Ｆの動作上の開放および閉鎖の組み合わせに関連して示される。他のさらなる回路設計およびタイミング図も、同等の効果を伴って使用され得、電子回路設計における当業者および本開示の利益を有する当業者は、本明細書に説明される結果を複製し得ることが想定され、これは、本開示の範囲内である。

図１６を参照すると、描写されるのは、図１１に示される容量変換システムの概略タイミング図である。ノード９２４、９２６、９２８、および９３０にかかる電圧は、スイッチＡ−Ｆの動作上の開放および閉鎖の組み合わせに関連して示される。図１６は、基本的に、図１５に示されるような同一の電圧およびタイミング波形を表す。他のさらなる回路設計およびタイミング図も、同等の効果を伴って使用され得、電子回路設計における当業者および本開示の利益を有する当業者は、本明細書に説明される結果を複製し得ることが想定され、これは、本開示の範囲内である。

図１７および１８を参照すると、描写されるのは、開示の具体的例示的実施形態による、容量変換の概略プロセス流れ図である。図１７および１８に描写される概略プロセス流れ図は、図９、１０、および１５に示されるＣＶＤ処理能力を有する、混合信号集積回路デバイスの動作を表す。第１の容量測定のために、以下のステップが、行なわれ得る。ステップ１１０２では、キャパシタンス値変換が、始動される。ステップ１１０４では、キャパシタ９０６および９１６のサンプルホールドキャパシタ組み合わせは、第１の電圧に充電される。ステップ１１０６では、容量センサは、第２の電圧に充電される。第１の電圧は、Ｖｄｄであり得、第２の電圧は、Ｖｓｓであり得、またはその逆であり得る。随意に、ステップ１１０８では、容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電により、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第２の電圧に充電され得る。

次に、ステップ１１１０では、センサ保護リングは、ステップ１１１２の実行と同時に、第３の電圧に充電／放電され、ステップ１１１２において、以前に第１の電圧に充電されたサンプルホールドキャパシタ組み合わせが、以前に第２の電圧に充電された容量センサに結合される。ステップ１１１０および１１１２は、両方とも互に同時に生じる限り、交換され得る。ステップ１１１４では、サンプルホールドキャパシタおよび容量センサは、第１の静止充電に完全に安定するために十分な時間、一緒に結合される。次いで、ステップ１１１６では、サンプルホールドキャパシタは、容量センサおよびサンプルホールドキャパシタから分断され、その後、安定した第１の充電を保持する。ステップ１１１８では、サンプルホールドキャパシタ内に貯蔵された第１の充電のデジタル表現への変換が、始まる。

ステップ１１２０では、容量センサは、短時間、第２の電圧に放電される。ステップ１１２２では、容量センサは、第１の電圧に充電される。随意に、ステップ１１２４では、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電により、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、容量センサ保護リングは、第１の電圧に充電される。ステップ１１２６では、そのデジタル表現への第１の充電の変換が終了し、次いで、容量センサ１０８のキャパシタンス値を決定するために、デジタルプロセッサ１０６によって読み取られる。

随意の第２の容量測定のために、以下のステップが、行なわれ得る。ステップ１１２８では、キャパシタ９０６および９１６のサンプルホールドキャパシタ組み合わせが、第２の電圧に充電される。ステップ１１３０では、容量センサは、第１の電圧に充電される。随意に、ステップ１１３２では、容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電により、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第１の電圧に充電される。

随意に、次に、ステップ１１３４では、センサ保護リングは、ステップ１１３６の実行と同時に、第４の電圧に充電／放電され、ステップ１１３６において、以前に第２の電圧レベルに充電されたサンプルホールドキャパシタ組み合わせが、以前に第１の電圧に充電された容量センサに結合される。ステップ１１３４および１１３６は、両方とも、互に同時に生じる限り、交換され得る。ステップ１１３８では、サンプルホールドキャパシタ組み合わせおよび容量センサは、第２の静止充電に完全に安定するために十分な時間、一緒に結合される。次いで、ステップ１１４０では、サンプルホールドキャパシタは、容量センサおよびサンプルホールドキャパシタから分断され、その後、安定した第２の充電を保持する。ステップ１１４２では、サンプルホールドキャパシタ内に貯蔵された第２の充電のデジタル表現への変換が、始まる。

ステップ１１４４では、容量センサは、短時間、第１の電圧に放電される。ステップ１１４６では、容量センサは、第２の電圧に充電される。随意に、ステップ１１４８では、容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電により、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第２の電圧に充電される。ステップ１１５０では、そのデジタル表現への第２の充電の変換が終了し、次いで、容量センサ１０８のキャパシタンス値を決定するために、デジタルプロセッサ１０６によって読み取られる。両第１および第２の充電変換を取得する利点は、同相雑音および妨害、例えば、６０Ｈｚ電線妨害を低減するように処理され得ることである。

図１９および２０を参照すると、描写されるのは、本開示の別の具体的例示的実施形態による、容量変換の概略プロセス流れ図である。図１９および１８に描写される概略プロセス流れ図は、図１１、１２、および１６に示されるＣＶＤ処理能力を有する、混合信号集積回路デバイスの動作を表す。第１の容量測定のために、以下のステップが、行なわれ得る。ステップ１２０２では、キャパシタンス値変換が、始動される。ステップ１２０４では、キャパシタ９０６および９１６のサンプルホールドキャパシタ組み合わせは、第１の電圧に充電される。ステップ１２０６では、容量センサと、随意に、容量センサ保護リングは、第２の電圧に充電される。第１の電圧は、Ｖｄｄであり得、第２の電圧は、Ｖｓｓであり得、または逆であり得る。随意に、容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電により、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第２の電圧に充電され得る。

ステップ１２１２では、以前に第１の電圧に充電されたサンプルホールドキャパシタ組み合わせが、以前に第２の電圧に充電された容量センサに結合される。ステップ１２１４では、サンプルホールドキャパシタおよび容量センサは、共通静止第１の充電に完全に安定するために十分な時間、一緒に結合される。次いで、ステップ１２１６では、サンプルホールドキャパシタは、容量センサから分断され、サンプルホールドキャパシタは、その後、安定した第１の充電を保持する。ステップ１２１８では、サンプルホールドキャパシタ内に貯蔵された第１の充電のデジタル表現への変換が、始まる。

ステップ１２２０では、容量センサと、随意に、保護リングは、短時間、第２の電圧に放電される。ステップ１２２２では、容量センサと、随意に、保護リングは、第１の電圧に充電される。随意に、容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電により、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第１の電圧に充電され得る。ステップ１２２６では、そのデジタル表現への第１の充電の変換は終了し、次いで、容量センサ１０８のキャパシタンス値を決定するために、デジタルプロセッサ１０６によって読み取られる。

随意の第２の容量測定のために、以下のステップが、行なわれ得る。ステップ１２２８では、キャパシタ９０６および９１６のサンプルホールドキャパシタ組み合わせが、第２の電圧に充電される。ステップ１２３０では、容量センサと、随意に、容量センサ保護リングは、第１の電圧に充電される。随意に、容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電により、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第１の電圧に充電され得る。

ステップ１２３６では、以前に第２の電圧レベルに充電されたサンプルホールドキャパシタ組み合わせが、以前に第１の電圧に充電された容量センサに結合される。ステップ１２３８では、サンプルホールドキャパシタ組み合わせおよび容量センサは、静止第２の充電に完全に安定するために十分な時間、一緒に結合される。次いで、ステップ１２４０では、サンプルホールドキャパシタは、容量センサから分断され、サンプルホールドキャパシタは、その後、安定した第２の充電を保持する。ステップ１２４２では、サンプルホールドキャパシタ内に貯蔵された第２の充電のデジタル表現への変換が、始まる。

ステップ１２４４では、容量センサと、随意に、保護リングは、短時間、第１の電圧に放電される。ステップ１２４６では、容量センサと、随意に、保護リングは、第２の電圧に充電される。随意に、容量センサ保護リングは、そうでなければ、容量センサと隣接する導体との間の電圧電位の差異によって生じる静電充電により、容量センサにおいて発生するであろう、寄生キャパシタンスを最小限にするように、第２の電圧に充電され得る。ステップ１２５０では、そのデジタル表現への第２の充電の変換が終了し、次いで、容量センサ１０８のキャパシタンス値を決定するために、デジタルプロセッサ１０６によって読み取られる。両第１および第２の充電変換を取得する利点は、同相雑音および妨害、例えば、６０Ｈｚ電線妨害を低減させるように処理され得ることである。

Claims

本明細書に記載の発明。