JP3972567B2 - パイプラインａ／ｄ変換器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、パイプラインＡ／Ｄ変換器に関し、特に直線性を向上したパイプラインＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】
従来のパイプラインＡ／Ｄ変換器は入力信号を１ビットのＡ／Ｄ変換器で量子化すると共に入力信号から量子化した分のアナログ値を減算して適宜増幅して後段に出力するパイプラインステージを複数個直列に接続することによりＡ／Ｄ変換器を構成するものである。
【０００３】
また、特に直線性を向上させたパイプラインＡ／Ｄ変換器としては本願出願人の出願に係る「特願平１０−３５４２６２」に記載されている。図２は「特願平１０−３５４２６２」記載された従来のパイプラインＡ／Ｄ変換器の一例を示す構成ブロック図である。
【０００４】
図２において１ａ，１ｂ，１ｃ，１ｄ及び１ｅは１ビットＡ／Ｄ変換器、２ａ，２ｂ，２ｃ及び２ｄは１ビットＤ／Ａ変換器、３ａ，３ｂ，３ｃ及び３ｄは減算器、４ａ，４ｂ，４ｃ及び４ｄは残差増幅器、５ａ，５ｂ，６ａ，６ｂ，７ａ及び７ｂは抵抗、８はレプリカ回路、９ａ及び９ｂはバッファアンプである。１００はアナログ入力信号、１０１はＤ／Ａ変換器２ａ〜２ｄに供給される正負の基準電圧、１０２はディジタル出力信号である。
【０００５】
また、１ａ〜４ａはパイプラインステージ５０ａを、１ｂ〜４ｂはパイプラインステージ５０ｂを、１ｃ〜４ｃはパイプラインステージ５０ｃを、１ｄ〜４ｄはパイプラインステージ５０ｄを、１ｅ及び５０ａ〜５０ｄはパイプラインＡ／Ｄ変換器５１を、５ａ，５ｂ，６ａ，６ｂ，７ａ及び７ｂは分圧手段５２を、８，９ａ，９ｂ及び５２は基準電圧生成手段５３をそれぞれ構成している。
【０００６】
アナログ入力信号１００はＡ／Ｄ変換器１ａの入力端子及び減算器３ａの加算入力端子にそれぞれ接続され、Ａ／Ｄ変換器１ａのディジタル出力はＭＳＢとしてディジタル出力信号１０２に出力されると共にＤ／Ａ変換器２ａのディジタル入力端子に接続される。Ｄ／Ａ変換器２ａの出力は減算器３ａの減算入力端子に接続され、減算器３ａの出力は残差増幅器４ａを介して後段に出力される。
【０００７】
残差増幅器４ａの出力はＡ／Ｄ変換器１ｂの入力端子及び減算器３ｂの加算入力端子にそれぞれ接続され、Ａ／Ｄ変換器１ｂのディジタル出力がディジタル出力信号１０２に出力されると共にＤ／Ａ変換器２ｂのディジタル入力端子に接続される。Ｄ／Ａ変換器２ｂの出力は減算器３ｂの減算入力端子に接続され、減算器３ｂの出力は残差増幅器４ｂを介して後段に出力される。
【０００８】
残差増幅器４ｂの出力はＡ／Ｄ変換器１ｃの入力端子及び減算器３ｃの加算入力端子にそれぞれ接続され、Ａ／Ｄ変換器１ｃのディジタル出力がディジタル出力信号１０２に出力されると共にＤ／Ａ変換器２ｃのディジタル入力端子に接続される。Ｄ／Ａ変換器２ｃの出力は減算器３ｃの減算入力端子に接続され、減算器３ｃの出力は残差増幅器４ｃを介して後段に出力される。
【０００９】
残差増幅器４ｃの出力はＡ／Ｄ変換器１ｄの入力端子及び減算器３ｄの加算入力端子にそれぞれ接続され、Ａ／Ｄ変換器１ｄのディジタル出力がディジタル出力信号１０２に出力されると共にＤ／Ａ変換器２ｄのディジタル入力端子に接続される。Ｄ／Ａ変換器２ｄの出力は減算器３ｄの減算入力端子に接続され、減算器３ｄの出力は残差増幅器４ｄを介して後段に出力される。
【００１０】
そして、残差増幅器４ｄの出力はＡ／Ｄ変換器１ｅの入力端子に接続され、Ａ／Ｄ変換器１ｅのディジタル出力がＬＳＢとしてディジタル出力信号１０２に出力される。
【００１１】
また、基準電圧１０１の正の基準電圧はＤ／Ａ変換器２ａの正の基準電圧入力端子、抵抗５ａの一端及びレプリカ回路８の一方の入力端子に接続され、基準電圧１０１の負の基準電圧はＤ／Ａ変換器２ａの負の基準電圧入力端子、抵抗５ｂの一端及びレプリカ回路８の他方の入力端子に接続される。
【００１２】
抵抗５ａの他端は抵抗６ａの一端及びＤ／Ａ変換器２ｂの正の基準電圧入力端子に接続され、抵抗５ｂの他端は抵抗６ｂの一端及びＤ／Ａ変換器２ｂの負の基準電圧入力端子に接続される。
【００１３】
抵抗６ａの他端は抵抗７ａの一端及びＤ／Ａ変換器２ｃの正の基準電圧入力端子に接続され、抵抗６ｂの他端は抵抗７ｂの一端及びＤ／Ａ変換器２ｃの負の基準電圧入力端子に接続される。
【００１４】
抵抗７ａの他端はＤ／Ａ変換器２ｄの正の基準電圧入力端子及びバッファアンプ９ａの出力に接続され、抵抗７ｂの他端はＤ／Ａ変換器２ｄの負の基準電圧入力端子及びバッファアンプ９ｂの出力に接続される。そして、レプリカ回路８の２つの出力がバッファアンプ９ａ及び９ｂの入力端子にそれぞれ接続される。
【００１５】
ここで、図２に示す従来例の動作を説明する。パイプラインステージは”Ｎ−１”個直列接続されており、このパイプラインステージを構成する１ビットＡ／Ｄ変換器１ａ〜１ｅは入力されるアナログ信号の極性のみを判定し、アナログ入力が”０”または”負”の場合には”０”のディジタル信号を出力し、アナログ入力が”正”の場合には”１”のディジタル信号を出力する。
【００１６】
一方、Ｄ／Ａ変換器２ａ〜２ｄはＡ／Ｄ変換器１ａ〜１ｄからのディジタル入力が”０”の場合には負の基準電圧を出力し、ディジタル入力が”１”の場合には正の基準電圧を出力する。例えば、基準電圧１０１が”＋Ｖｒ”及び”−Ｖｒ”であるとすれば、ディジタル入力が”０”及び”１”の場合にはそれぞれ”−Ｖｒ”及び”＋Ｖｒ”を出力する。
【００１７】
アナログ入力信号１００はＡ／Ｄ変換器１ａによりその極性が判断され、極性が”正”の場合にはＤ／Ａ変換器２ａの正の基準電圧が減算器３ａにおいてアナログ入力信号１００から減算される。残差増幅器４ａはこの減算結果を２倍に増幅して後段のパイプラインステージ５０ｂに出力される。そして、パイプラインステージ５０ｂ〜５０ｄにおいて同様の動作が行われ、最後にＡ／Ｄ変換器１ｅによりディジタル出力信号１０２のＬＳＢが確定される。
【００１８】
すなわち、このようなパイプラインステージを複数段直列接続することにより、アナログ入力信号１００から基準電圧が順次加算若しくは減算されると共に２倍されて後段に出力されることになるので”パイプラインステージ数＋１”の分解能を有するＡ／Ｄ変換器として動作することになる。
【００１９】
一方、レプリカ回路８は残差増幅器４ａ等と同一の直流特性を有する演算増幅器を閉ループゲインが”１”になるように帰還回路を構成して”２（Ｎ−２）”個直列接続されている。
【００２０】
残差増幅器１段で生じる規格化されたゲインエラー”δ”
δ＝ΔＧ／Ｇ≒−１／(Ａ・β) （１）
で表され、式（１）に”β＝１／２”を代入することにより、
δ＝ΔＧ／Ｇ＝−２／Ａ （２）
となる。但し、演算増幅器の開ループゲインを”Ａ”、帰還率を”β”とし、その時のループゲインを”Ｇ”としている。また。理想ゲインである”１／β”に対してゲインエラーを”ΔＧ”としている。
【００２１】
一方、上述のレプリカ回路８を構成する演算増幅器１段の規格化されたゲインエラー”δｒｅｐ”は、
δrep＝ΔＧrep／Ｇrep＝−１／Ａ （３）
で表される。
【００２２】
ここで、パイプラインＡ／Ｄ変換器５１の入力フルスケールを”Ｖｆｓｏ（＝４Ｖｒ）”として”ｋ番目”のパイプラインステージの出力までに蓄積された残差増幅器のゲインエラーによる減衰を考えると”ｋ番目”のパイプラインステージの出力のフルスケール”Ｖｆｓｋ”は、
となる。
【００２３】
一方、レプリカ回路８は閉ループゲインが”１”の増幅器が”２（Ｎ−２）”個直列接続されており、最終出力のゲインエラー”δｒｅｐ．ｔｏｔａｌ”は、
となる。
【００２４】
レプリカ回路８の最終出力と基準電圧１０１の電位差”Ｖｒｅｆ０（＝２Ｖｒ）”をリファレンス・ラダー抵抗５２で分圧した”ｍ番目”のタップの出力電圧である補正基準電圧”Ｖｒｅｆｍ”は、
となる。
【００２５】
ここで、タップ番号”ｍ”とパイプラインステージの番号”ｋ”とが等しくなるように対応させると、
となる。
【００２６】
すなわち、式（７）から分かるように各パイプラインステージのフルスケールとＤ／Ａ変換器の補正基準電圧との比は全てのパイプラインステージで同一になる。
【００２７】
この状態を図３を用いて説明する。図３は各パイプラインステージを構成するＡ／Ｄ変換器、Ｄ／Ａ変換器、減算器及び残差増幅器の動作を説明する説明図であり、図３中（ａ）及び（ｅ）はＡ／Ｄ変換器１ａ及び１ｂのアナログ入力信号１００に対するディジタル出力、図３中（ｂ）及び（ｆ）はＤ／Ａ変換器２ａ及び２ｂのアナログ出力、図３中（ｃ）及び（ｇ）は減算器３ａ及び３ｂの出力、図３中（ｄ）は残差増幅器４ａの出力、図３中（ｈ）は３ビット分の量子化レベルをそれぞれ示している。
【００２８】
アナログ入力信号１００のフルスケールを”−２Ｖｒ〜＋２Ｖｒ”の”４Ｖｒ”、Ｄ／Ａ変換器に供給される基準電圧を”−Ｖｒ”及び”＋Ｖｒ”とすると、Ａ／Ｄ変換器１ａは入力信号の極性を判断するのでその出力は図３中（ａ）に示すようにアナログ入力信号１００の”０”を境に”０”と”１”の値を出力する。
【００２９】
このため、Ｄ／Ａ変換器２ａの出力は図３中（ｂ）に示すようにアナログ入力信号１００の”０”を境に”−Ｖｒ”と”＋Ｖｒ”を出力することになる。
【００３０】
一方、減算器３ａはアナログ入力信号１００からＤ／Ａ変換器２ａの出力を減算するものであるから、アナログ入力信号１００が”−２Ｖｒ”〜”０”に増加する範囲ではアナログ入力信号１００から”−Ｖｒ”が減算されるので図３中（ｃ）に示すように減算器３ａの出力は”−Ｖｒ”〜”＋Ｖｒ”と増加することになる。
【００３１】
また、アナログ入力信号１００が”０”〜”＋２Ｖｒ”に増加する範囲ではアナログ入力信号１００から”＋Ｖｒ”が減算されるので図３中（ｃ）に示すように減算器３ａの出力は”−Ｖｒ”〜”＋Ｖｒ”と増加することになる。
【００３２】
図３中（ｃ）に示すような減算器３ａの出力が残差増幅器４ａで２倍に増幅されて図３中（ｄ）に示すようになるが実際には前述のゲインエラーにより完全な２倍にはならず”−２（１＋δ）Ｖｒ”から”＋２（１＋δ）Ｖｒ”の範囲内になる。
【００３３】
さらに、Ａ／Ｄ変換器１ｂは残差増幅器４ａの出力の極性を判断するのでその出力は図３中（ｅ）に示すようにアナログ入力信号１００が”−２Ｖｒ”〜”−Ｖｒ”及び”０”〜”＋Ｖｒ”の範囲では”０”の値を出力し、アナログ入力信号１００が”−Ｖｒ”〜”０”及び”＋Ｖｒ”〜”＋２Ｖｒ”の範囲では”１”の値を出力する。
【００３４】
この時、式（７）から残差増幅器４ａの出力のフルスケール”±２（１＋δ）Ｖｒ”とＤ／Ａ変換器２ｂの補正基準電圧の比は基準電圧生成手段５３により”２”に保たれるからＤ／Ａ変換器２ｂに供給される補正基準電圧は”±（１＋δ）Ｖｒ”となる。
【００３５】
このため、Ｄ／Ａ変換器２ｂの出力は図３中（ｆ）に示すようにアナログ入力信号１００が”−２Ｖｒ”〜”−Ｖｒ”及び”０”〜”＋Ｖｒ”の範囲では”−（１＋δ）Ｖｒ”の値を出力し、アナログ入力信号１００が”−Ｖｒ”〜”０”及び”＋Ｖｒ”〜”＋２Ｖｒ”の範囲では”＋（１＋δ）Ｖｒ”の値を出力することになる。
【００３６】
ここで、減算器３ｂは図３中（ｄ）に示す残差増幅器４ａの出力からＤ／Ａ変換器２ｂの出力を減算するものであるから、アナログ入力信号１００が”−２Ｖｒ”〜”−Ｖｒ”及び”０”〜”＋Ｖｒ”の範囲では残差増幅器４ａの出力から”−（１＋δ）Ｖｒ”が減算されるので図３中（ｇ）に示すように減算器３ｂの出力は”−（１＋δ）Ｖｒ”〜”＋（１＋δ）Ｖｒ”と増加することになる。
【００３７】
また、アナログ入力信号１００が”−Ｖｒ”〜”０”及び”＋Ｖｒ”〜”＋２Ｖｒ”の範囲では残差増幅器４ａの出力から”＋（１＋δ）Ｖｒ”が減算されるので図３中（ｇ）に示すように減算器３ｂの出力は”−（１＋δ）Ｖｒ”〜”＋（１＋δ）Ｖｒ”と増加することになる。
【００３８】
そして、図３（ｇ）に示す減算器３ｂの出力のゼロクロス点を図３中（ｈ）示すと”●”が量子化レベルが均等に並び直線性が改善されたことが分かる。
【００３９】
この結果、残差増幅器と同一の直流特性を有する演算増幅器を複数個直列接続されたレプリカ回路８の出力と基準電圧１０１を分圧手段５２で分圧して各電圧を各パイプラインステージのＤ／Ａ変換器の補正基準電圧として供給することにより、各パイプラインステージのフルスケールとＤ／Ａ変換器の補正基準電圧との比は全てのパイプラインステージで同一になるので、動作速度を犠牲にすることなく高速で直線性を向上させることが可能になる。
【００４０】
【発明が解決しようとする課題】
しかし、図２に示す従来例では各パイプラインステージの残差増幅器がすべて同一のゲインエラーを有するものとして想定して基準電圧生成手段５３を構成しているので、パイプラインステージ間でゲインエラーのばらつきがある場合には完全な補償が困難であると言った問題点があった。
従って本発明が解決しようとする課題は、パイプラインステージ間のゲインエラーのばらつきも補正することが可能なパイプラインＡ／Ｄ変換器を実現することにある。
【００４１】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
パイプラインＡ／Ｄ変換器において、
直列接続された複数段のパイプラインステージ及び１ビットＡ／Ｄ変換器から構成されるパイプラインＡ／Ｄ変換器と、１段目の前記パイプラインステージを構成するＤ／Ａ変換器に供給される基準電圧が入力された平均補正手段と、前記基準電圧と前記平均補正手段の出力とを分圧して２段目以降の前記各パイプラインステージを構成するそれぞれの残差増幅器のゲインエラーを補正する基準電圧を２段目以降の前記各パイプラインステージを構成するそれぞれのＤ／Ａ変換器に供給する分圧手段と、１段目の前記パイプラインステージを構成する前記Ｄ／Ａ変換器に供給される基準電圧が入力され、前記分圧手段のタップ間に電流を供給し前記各パイプラインステージ間の局所的なゲインエラーを補正する局所補正手段と、前記各パイプラインステージのゲインエラーを検出して前記平均補正手段及び前記局所補正手段の出力を制御する誤差演算手段とを備えたことにより、パイプラインステージ間のゲインエラーのばらつきも補正することが可能になる。
【００４２】
請求項２記載の発明は、
請求項１記載の発明であるパイプラインＡ／Ｄ変換器において、
前記パイプラインステージが、
入力信号の極性を判定する１ビットＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力をアナログ信号に変換する１ビットＤ／Ａ変換器と、前記入力信号から前記Ｄ／Ａ変換器の出力を減算する減算器と、この減算器の出力を増幅して出力する残差増幅器とから構成されることにより、パイプラインステージ間のゲインエラーのばらつきも補正することが可能になる。
【００４４】
請求項３記載の発明は、
請求項１記載の発明であるパイプラインＡ／Ｄ変換器において、
前記分圧手段が、
複数の抵抗を直列接続し各接続点の電圧を２段目以降の前記各パイプラインステージを構成するそれぞれのＤ／Ａ変換器に供給するラダー抵抗であることにより、パイプラインステージ間のゲインエラーのばらつきも補正することが可能になる。
【００４５】
請求項４記載の発明は、
請求項１記載の発明であるパイプラインＡ／Ｄ変換器において、
前記平均補正手段が、
電流出力Ｄ／Ａ変換器であることにより、パイプラインステージ間のゲインエラーのばらつきも補正することが可能になる。
【００４６】
請求項５記載の発明は、
請求項１記載の発明であるパイプラインＡ／Ｄ変換器において、
前記局所補正手段が、
差動動作する一対の電流出力Ｄ／Ａ変換器であることにより、パイプラインステージ間のゲインエラーのばらつきも補正することが可能になる。
【００４７】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るパイプラインＡ／Ｄ変換器の一実施例を示す構成ブロック図である。図１において１ａ〜１ｅ、２ａ〜２ｄ，３ａ〜３ｄ，４ａ〜４ｄ，５ａ，５ｂ，６ａ，６ｂ，７ａ，７ｂ，５０ａ〜５０ｄ，５１，５２及び１００〜１０２は図２と同一符号を付してあり、１０は誤差演算手段、１１，１２，１３は電流出力Ｄ／Ａ変換器である。また、１０，１１，１２，１３及び５２は基準電圧生成手段５４を、１３は平均補正手段５５を、１１及び１２は局所補正手段５６をそれぞれ構成している。
【００４８】
アナログ入力信号１００はＡ／Ｄ変換器１ａの入力端子及び減算器３ａの加算入力端子にそれぞれ接続され、Ａ／Ｄ変換器１ａのディジタル出力はＭＳＢとしてディジタル出力信号１０２に出力されると共にＤ／Ａ変換器２ａのディジタル入力端子に接続される。Ｄ／Ａ変換器２ａの出力は減算器３ａの減算入力端子に接続され、減算器３ａの出力は残差増幅器４ａを介して後段に出力される。
【００４９】
残差増幅器４ａの出力はＡ／Ｄ変換器１ｂの入力端子及び減算器３ｂの加算入力端子にそれぞれ接続され、Ａ／Ｄ変換器１ｂのディジタル出力がディジタル出力信号１０２に出力されると共にＤ／Ａ変換器２ｂのディジタル入力端子に接続される。Ｄ／Ａ変換器２ｂの出力は減算器３ｂの減算入力端子に接続され、減算器３ｂの出力は残差増幅器４ｂを介して後段に出力される。
【００５０】
残差増幅器４ｂの出力はＡ／Ｄ変換器１ｃの入力端子及び減算器３ｃの加算入力端子にそれぞれ接続され、Ａ／Ｄ変換器１ｃのディジタル出力がディジタル出力信号１０２に出力されると共にＤ／Ａ変換器２ｃのディジタル入力端子に接続される。Ｄ／Ａ変換器２ｃの出力は減算器３ｃの減算入力端子に接続され、減算器３ｃの出力は残差増幅器４ｃを介して後段に出力される。
【００５１】
残差増幅器４ｃの出力はＡ／Ｄ変換器１ｄの入力端子及び減算器３ｄの加算入力端子にそれぞれ接続され、Ａ／Ｄ変換器１ｄのディジタル出力がディジタル出力信号１０２に出力されると共にＤ／Ａ変換器２ｄのディジタル入力端子に接続される。Ｄ／Ａ変換器２ｄの出力は減算器３ｄの減算入力端子に接続され、減算器３ｄの出力は残差増幅器４ｄを介して後段に出力される。
【００５２】
そして、残差増幅器４ｄの出力はＡ／Ｄ変換器１ｅの入力端子に接続され、Ａ／Ｄ変換器１ｅのディジタル出力がＬＳＢとしてディジタル出力信号１０２に出力される。
【００５３】
また、基準電圧１０１の正の基準電圧はＤ／Ａ変換器２ａの正の基準電圧入力端子、抵抗５ａの一端及び電流出力Ｄ／Ａ変換器１１，１２及び１３の第１の入力端子に接続され、基準電圧１０１の負の基準電圧はＤ／Ａ変換器２ａの負の基準電圧入力端子、抵抗５ｂの一端及び電流出力Ｄ／Ａ変換器１１，１２及び１３の第２の入力端子に接続される。
【００５４】
抵抗５ａの他端は抵抗６ａの一端、Ｄ／Ａ変換器２ｂの正の基準電圧入力端子及び電流出力Ｄ／Ａ変換器１１の正出力端子に接続され、抵抗５ｂの他端は抵抗６ｂの一端、Ｄ／Ａ変換器２ｂの負の基準電圧入力端子及び電流出力Ｄ／Ａ変換器１２の負出力端子に接続される。
【００５５】
抵抗６ａの他端は抵抗７ａの一端、Ｄ／Ａ変換器２ｃの正の基準電圧入力端子及び電流出力Ｄ／Ａ変換器１１の負出力端子に接続され、抵抗６ｂの他端は抵抗７ｂの一端、Ｄ／Ａ変換器２ｃの負の基準電圧入力端子及び電流出力Ｄ／Ａ変換器１２の正出力端子に接続される。
【００５６】
抵抗７ａの他端はＤ／Ａ変換器２ｄの正の基準電圧入力端子及び電流出力Ｄ／Ａ変換器１３の負出力端子に接続され、抵抗７ｂの他端はＤ／Ａ変換器２ｄの負の基準電圧入力端子及び電流出力Ｄ／Ａ変換器１３の正出力端子に接続される。
【００５７】
そして、ディジタル出力信号１０２が誤差演算手段１０に入力され、誤差演算手段１０の制御出力は電流出力Ｄ／Ａ変換器１１，１２及び１３の第３の入力端子にそれぞれ接続される。
【００５８】
ここで、図１に示す実施例の動作を説明する。但し、パイプラインステージは”Ｎ−１”個直列接続され、動作に関しても図２に示す従来例と同様であるので説明は省略する。
【００５９】
誤差演算手段１０は入力されたディジタル出力信号に基づき各パイプラインステージにおける残差増幅器のゲインエラーを計測する。例えば、パイプラインＡ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の入力値を２種類の値でそれぞれ固定しておき、２種類の値の時にそれぞれ１つのＡ／Ｄ変換器、例えば、Ａ／Ｄ変換器１ｅの閾値における入力値１００を測定し、それらの差分をゲインエラーとする。
【００６０】
また、残差増幅器のゲインエラーは平均的なゲインエラーとパイプラインステージ間のゲインエラーに分解でき平均的なゲインエラーは電流出力Ｄ／Ａ変換器１３により前述の従来例のように補正する。
【００６１】
一方、パイプラインステージ間のゲインエラーは電流出力Ｄ／Ａ変換器１１及び１２によって補正する。電流出力Ｄ／Ａ変換器１１と電流出力Ｄ／Ａ変換器１２とは一対の差動回路として動作する、言い換えれば、電流出力Ｄ／Ａ変換器１２は電流出力Ｄ／Ａ変換器１１の反転動作をするものであるので電流出力Ｄ／Ａ変換器１１の動作のみを説明する。
【００６２】
例えば、残差増幅器４ａ，４ｃ及び４ｄのゲインエラーを一律に平均値”δ”とし、残差増幅器４ｂのゲインエラーを”δ１”とする。この時、残差増幅器４ｂ平均的なゲインエラー”δ”を補正するために、誤差演算手段１０は電流出力Ｄ／Ａ変換器１３の出力電流”Ｉ”を、
Ｒ×Ｉ／Ｖａ＝δ （８）
となるように設定する。但し、”Ｒ”は分圧手段５２を構成する各抵抗の抵抗値、”Ｖａ”は抵抗５ａと抵抗６ａとの接続点における電圧である。
【００６３】
次に、残差増幅器４ｂが平均値よりもばらついたゲインエラー”δ１”の補正方法について説明する。抵抗６ａと抵抗７ａとの接続点における電圧を”Ｖｂ”とすると、
Ｖｂ／Ｖａ＝１−δ１ （９）
となる。
【００６４】
抵抗６ａに流れる電流を”Ｉ６ａ”とすると、
Ｖｂ＝Ｖａ−Ｒ×Ｉ６ａ （１０）
となる。
【００６５】
式（１０）を式（９）に代入すると
Ｒ×Ｉ６ａ／Ｖａ＝δ１ （１１）
となる。
【００６６】
式（８）と式（１１）とから電流”Ｉ”と”Ｉ６ａ”の差を求めると
Ｉ６ａ−Ｉ＝Ｖｒ／Ｒ×（δ１−δ） （１２）
となる。（Ｖｒは基準電圧１０１の電圧値）
【００６７】
誤差演算手段１０はこの値が電流出力Ｄ／Ａ変換器１１の出力電流”Ｉ１１”になるように制御する。すなわち、出力電流”Ｉ１１”は、
Ｉ１１＝Ｖｒ／Ｒ×（δ１−δ） （１３）
となる。
【００６８】
これにより、抵抗６ａには電流”Ｉ”ではなく電流”Ｉ６ａ”が流れて残差増幅器４ｂが平均値よりもばらついたゲインエラー”δ１”が補正される。
【００６９】
また、ここで、電流出力Ｄ／Ａ変換器１１の正負の出力は抵抗６ａ両端、言い換えれば、分圧手段５２のタップ間に接続されており、抵抗６ａに流れる電流を補償する動作をする。
【００７０】
このため、電流出力Ｄ／Ａ変換器１１の出力電流が隣接する他の抵抗５ａや抵抗７ａに流れ込むことはない。すなわち、局所的なゲインエラーを補正するための電流は他段のパイプラインステージには干渉しない。
【００７１】
この結果、誤差演算手段１０が各パイプラインステージのゲインエラーを検出すると共に平均補正手段５５を制御して平均的なゲインエラーを補正し、局所的なゲインエラーを局所補正手段５６を制御して補正することにより、パイプラインステージ間のゲインエラーのばらつきも補正することが可能になる。
【００７２】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１乃至請求項５の発明によれば、誤差演算手段が各パイプラインステージのゲインエラーを検出すると共に平均補正手段を制御して平均的なゲインエラーを補正し、局所的なゲインエラーを局所補正手段を制御して補正することにより、パイプラインステージ間のゲインエラーのばらつきも補正することが可能になる。
【図面の簡単な説明】
【図１】本発明に係るパイプラインＡ／Ｄ変換器の一実施例を示す構成ブロック図である。
【図２】従来のパイプラインＡ／Ｄ変換器の一例を示す構成ブロック図である。
【図３】Ａ／Ｄ変換器、Ｄ／Ａ変換器、減算器及び残差増幅器の動作を説明する説明図である。
【符号の説明】
１ａ，１ｂ，１ｃ，１ｄ，１ｅ １ビットＡ／Ｄ変換器
２ａ，２ｂ，２ｃ，２ｄ １ビットＤ／Ａ変換器
３ａ，３ｂ，３ｃ，３ｄ 減算器
４ａ，４ｂ，４ｃ，４ｄ 残差増幅器
５ａ，５ｂ，６ａ，６ｂ，７ａ，７ｂ 抵抗
８ レプリカ回路
９ａ，９ｂ バッファアンプ
１０ 誤差演算手段
１１，１２，１３ 電流出力Ｄ／Ａ変換器
５０ａ，５０ｂ，５０ｃ，５０ｄ パイプラインステージ
５１ パイプラインＡ／Ｄ変換器
５２ 分圧手段
５３，５４ 基準電圧生成手段
５５ 平均補正手段
５６ 局所補正手段
１００ アナログ入力信号
１０１ 基準電圧
１０２ ディジタル出力信号
【発明の属する技術分野】
本発明は、パイプラインＡ／Ｄ変換器に関し、特に直線性を向上したパイプラインＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】
従来のパイプラインＡ／Ｄ変換器は入力信号を１ビットのＡ／Ｄ変換器で量子化すると共に入力信号から量子化した分のアナログ値を減算して適宜増幅して後段に出力するパイプラインステージを複数個直列に接続することによりＡ／Ｄ変換器を構成するものである。
【０００３】
また、特に直線性を向上させたパイプラインＡ／Ｄ変換器としては本願出願人の出願に係る「特願平１０−３５４２６２」に記載されている。図２は「特願平１０−３５４２６２」記載された従来のパイプラインＡ／Ｄ変換器の一例を示す構成ブロック図である。
【０００４】
図２において１ａ，１ｂ，１ｃ，１ｄ及び１ｅは１ビットＡ／Ｄ変換器、２ａ，２ｂ，２ｃ及び２ｄは１ビットＤ／Ａ変換器、３ａ，３ｂ，３ｃ及び３ｄは減算器、４ａ，４ｂ，４ｃ及び４ｄは残差増幅器、５ａ，５ｂ，６ａ，６ｂ，７ａ及び７ｂは抵抗、８はレプリカ回路、９ａ及び９ｂはバッファアンプである。１００はアナログ入力信号、１０１はＤ／Ａ変換器２ａ〜２ｄに供給される正負の基準電圧、１０２はディジタル出力信号である。
【０００５】
また、１ａ〜４ａはパイプラインステージ５０ａを、１ｂ〜４ｂはパイプラインステージ５０ｂを、１ｃ〜４ｃはパイプラインステージ５０ｃを、１ｄ〜４ｄはパイプラインステージ５０ｄを、１ｅ及び５０ａ〜５０ｄはパイプラインＡ／Ｄ変換器５１を、５ａ，５ｂ，６ａ，６ｂ，７ａ及び７ｂは分圧手段５２を、８，９ａ，９ｂ及び５２は基準電圧生成手段５３をそれぞれ構成している。
【０００６】
アナログ入力信号１００はＡ／Ｄ変換器１ａの入力端子及び減算器３ａの加算入力端子にそれぞれ接続され、Ａ／Ｄ変換器１ａのディジタル出力はＭＳＢとしてディジタル出力信号１０２に出力されると共にＤ／Ａ変換器２ａのディジタル入力端子に接続される。Ｄ／Ａ変換器２ａの出力は減算器３ａの減算入力端子に接続され、減算器３ａの出力は残差増幅器４ａを介して後段に出力される。
【０００７】
残差増幅器４ａの出力はＡ／Ｄ変換器１ｂの入力端子及び減算器３ｂの加算入力端子にそれぞれ接続され、Ａ／Ｄ変換器１ｂのディジタル出力がディジタル出力信号１０２に出力されると共にＤ／Ａ変換器２ｂのディジタル入力端子に接続される。Ｄ／Ａ変換器２ｂの出力は減算器３ｂの減算入力端子に接続され、減算器３ｂの出力は残差増幅器４ｂを介して後段に出力される。
【０００８】
残差増幅器４ｂの出力はＡ／Ｄ変換器１ｃの入力端子及び減算器３ｃの加算入力端子にそれぞれ接続され、Ａ／Ｄ変換器１ｃのディジタル出力がディジタル出力信号１０２に出力されると共にＤ／Ａ変換器２ｃのディジタル入力端子に接続される。Ｄ／Ａ変換器２ｃの出力は減算器３ｃの減算入力端子に接続され、減算器３ｃの出力は残差増幅器４ｃを介して後段に出力される。
【０００９】
残差増幅器４ｃの出力はＡ／Ｄ変換器１ｄの入力端子及び減算器３ｄの加算入力端子にそれぞれ接続され、Ａ／Ｄ変換器１ｄのディジタル出力がディジタル出力信号１０２に出力されると共にＤ／Ａ変換器２ｄのディジタル入力端子に接続される。Ｄ／Ａ変換器２ｄの出力は減算器３ｄの減算入力端子に接続され、減算器３ｄの出力は残差増幅器４ｄを介して後段に出力される。
【００１０】
そして、残差増幅器４ｄの出力はＡ／Ｄ変換器１ｅの入力端子に接続され、Ａ／Ｄ変換器１ｅのディジタル出力がＬＳＢとしてディジタル出力信号１０２に出力される。
【００１１】
また、基準電圧１０１の正の基準電圧はＤ／Ａ変換器２ａの正の基準電圧入力端子、抵抗５ａの一端及びレプリカ回路８の一方の入力端子に接続され、基準電圧１０１の負の基準電圧はＤ／Ａ変換器２ａの負の基準電圧入力端子、抵抗５ｂの一端及びレプリカ回路８の他方の入力端子に接続される。
【００１２】
抵抗５ａの他端は抵抗６ａの一端及びＤ／Ａ変換器２ｂの正の基準電圧入力端子に接続され、抵抗５ｂの他端は抵抗６ｂの一端及びＤ／Ａ変換器２ｂの負の基準電圧入力端子に接続される。
【００１３】
抵抗６ａの他端は抵抗７ａの一端及びＤ／Ａ変換器２ｃの正の基準電圧入力端子に接続され、抵抗６ｂの他端は抵抗７ｂの一端及びＤ／Ａ変換器２ｃの負の基準電圧入力端子に接続される。
【００１４】
抵抗７ａの他端はＤ／Ａ変換器２ｄの正の基準電圧入力端子及びバッファアンプ９ａの出力に接続され、抵抗７ｂの他端はＤ／Ａ変換器２ｄの負の基準電圧入力端子及びバッファアンプ９ｂの出力に接続される。そして、レプリカ回路８の２つの出力がバッファアンプ９ａ及び９ｂの入力端子にそれぞれ接続される。
【００１５】
ここで、図２に示す従来例の動作を説明する。パイプラインステージは”Ｎ−１”個直列接続されており、このパイプラインステージを構成する１ビットＡ／Ｄ変換器１ａ〜１ｅは入力されるアナログ信号の極性のみを判定し、アナログ入力が”０”または”負”の場合には”０”のディジタル信号を出力し、アナログ入力が”正”の場合には”１”のディジタル信号を出力する。
【００１６】
一方、Ｄ／Ａ変換器２ａ〜２ｄはＡ／Ｄ変換器１ａ〜１ｄからのディジタル入力が”０”の場合には負の基準電圧を出力し、ディジタル入力が”１”の場合には正の基準電圧を出力する。例えば、基準電圧１０１が”＋Ｖｒ”及び”−Ｖｒ”であるとすれば、ディジタル入力が”０”及び”１”の場合にはそれぞれ”−Ｖｒ”及び”＋Ｖｒ”を出力する。
【００１７】
アナログ入力信号１００はＡ／Ｄ変換器１ａによりその極性が判断され、極性が”正”の場合にはＤ／Ａ変換器２ａの正の基準電圧が減算器３ａにおいてアナログ入力信号１００から減算される。残差増幅器４ａはこの減算結果を２倍に増幅して後段のパイプラインステージ５０ｂに出力される。そして、パイプラインステージ５０ｂ〜５０ｄにおいて同様の動作が行われ、最後にＡ／Ｄ変換器１ｅによりディジタル出力信号１０２のＬＳＢが確定される。
【００１８】
すなわち、このようなパイプラインステージを複数段直列接続することにより、アナログ入力信号１００から基準電圧が順次加算若しくは減算されると共に２倍されて後段に出力されることになるので”パイプラインステージ数＋１”の分解能を有するＡ／Ｄ変換器として動作することになる。
【００１９】
一方、レプリカ回路８は残差増幅器４ａ等と同一の直流特性を有する演算増幅器を閉ループゲインが”１”になるように帰還回路を構成して”２（Ｎ−２）”個直列接続されている。
【００２０】
残差増幅器１段で生じる規格化されたゲインエラー”δ”
δ＝ΔＧ／Ｇ≒−１／(Ａ・β) （１）
で表され、式（１）に”β＝１／２”を代入することにより、
δ＝ΔＧ／Ｇ＝−２／Ａ （２）
となる。但し、演算増幅器の開ループゲインを”Ａ”、帰還率を”β”とし、その時のループゲインを”Ｇ”としている。また。理想ゲインである”１／β”に対してゲインエラーを”ΔＧ”としている。
【００２１】
一方、上述のレプリカ回路８を構成する演算増幅器１段の規格化されたゲインエラー”δｒｅｐ”は、
δrep＝ΔＧrep／Ｇrep＝−１／Ａ （３）
で表される。
【００２２】
ここで、パイプラインＡ／Ｄ変換器５１の入力フルスケールを”Ｖｆｓｏ（＝４Ｖｒ）”として”ｋ番目”のパイプラインステージの出力までに蓄積された残差増幅器のゲインエラーによる減衰を考えると”ｋ番目”のパイプラインステージの出力のフルスケール”Ｖｆｓｋ”は、
【００２３】
一方、レプリカ回路８は閉ループゲインが”１”の増幅器が”２（Ｎ−２）”個直列接続されており、最終出力のゲインエラー”δｒｅｐ．ｔｏｔａｌ”は、
【００２４】
レプリカ回路８の最終出力と基準電圧１０１の電位差”Ｖｒｅｆ０（＝２Ｖｒ）”をリファレンス・ラダー抵抗５２で分圧した”ｍ番目”のタップの出力電圧である補正基準電圧”Ｖｒｅｆｍ”は、
【００２５】
ここで、タップ番号”ｍ”とパイプラインステージの番号”ｋ”とが等しくなるように対応させると、
【００２６】
すなわち、式（７）から分かるように各パイプラインステージのフルスケールとＤ／Ａ変換器の補正基準電圧との比は全てのパイプラインステージで同一になる。
【００２７】
この状態を図３を用いて説明する。図３は各パイプラインステージを構成するＡ／Ｄ変換器、Ｄ／Ａ変換器、減算器及び残差増幅器の動作を説明する説明図であり、図３中（ａ）及び（ｅ）はＡ／Ｄ変換器１ａ及び１ｂのアナログ入力信号１００に対するディジタル出力、図３中（ｂ）及び（ｆ）はＤ／Ａ変換器２ａ及び２ｂのアナログ出力、図３中（ｃ）及び（ｇ）は減算器３ａ及び３ｂの出力、図３中（ｄ）は残差増幅器４ａの出力、図３中（ｈ）は３ビット分の量子化レベルをそれぞれ示している。
【００２８】
アナログ入力信号１００のフルスケールを”−２Ｖｒ〜＋２Ｖｒ”の”４Ｖｒ”、Ｄ／Ａ変換器に供給される基準電圧を”−Ｖｒ”及び”＋Ｖｒ”とすると、Ａ／Ｄ変換器１ａは入力信号の極性を判断するのでその出力は図３中（ａ）に示すようにアナログ入力信号１００の”０”を境に”０”と”１”の値を出力する。
【００２９】
このため、Ｄ／Ａ変換器２ａの出力は図３中（ｂ）に示すようにアナログ入力信号１００の”０”を境に”−Ｖｒ”と”＋Ｖｒ”を出力することになる。
【００３０】
一方、減算器３ａはアナログ入力信号１００からＤ／Ａ変換器２ａの出力を減算するものであるから、アナログ入力信号１００が”−２Ｖｒ”〜”０”に増加する範囲ではアナログ入力信号１００から”−Ｖｒ”が減算されるので図３中（ｃ）に示すように減算器３ａの出力は”−Ｖｒ”〜”＋Ｖｒ”と増加することになる。
【００３１】
また、アナログ入力信号１００が”０”〜”＋２Ｖｒ”に増加する範囲ではアナログ入力信号１００から”＋Ｖｒ”が減算されるので図３中（ｃ）に示すように減算器３ａの出力は”−Ｖｒ”〜”＋Ｖｒ”と増加することになる。
【００３２】
図３中（ｃ）に示すような減算器３ａの出力が残差増幅器４ａで２倍に増幅されて図３中（ｄ）に示すようになるが実際には前述のゲインエラーにより完全な２倍にはならず”−２（１＋δ）Ｖｒ”から”＋２（１＋δ）Ｖｒ”の範囲内になる。
【００３３】
さらに、Ａ／Ｄ変換器１ｂは残差増幅器４ａの出力の極性を判断するのでその出力は図３中（ｅ）に示すようにアナログ入力信号１００が”−２Ｖｒ”〜”−Ｖｒ”及び”０”〜”＋Ｖｒ”の範囲では”０”の値を出力し、アナログ入力信号１００が”−Ｖｒ”〜”０”及び”＋Ｖｒ”〜”＋２Ｖｒ”の範囲では”１”の値を出力する。
【００３４】
この時、式（７）から残差増幅器４ａの出力のフルスケール”±２（１＋δ）Ｖｒ”とＤ／Ａ変換器２ｂの補正基準電圧の比は基準電圧生成手段５３により”２”に保たれるからＤ／Ａ変換器２ｂに供給される補正基準電圧は”±（１＋δ）Ｖｒ”となる。
【００３５】
このため、Ｄ／Ａ変換器２ｂの出力は図３中（ｆ）に示すようにアナログ入力信号１００が”−２Ｖｒ”〜”−Ｖｒ”及び”０”〜”＋Ｖｒ”の範囲では”−（１＋δ）Ｖｒ”の値を出力し、アナログ入力信号１００が”−Ｖｒ”〜”０”及び”＋Ｖｒ”〜”＋２Ｖｒ”の範囲では”＋（１＋δ）Ｖｒ”の値を出力することになる。
【００３６】
ここで、減算器３ｂは図３中（ｄ）に示す残差増幅器４ａの出力からＤ／Ａ変換器２ｂの出力を減算するものであるから、アナログ入力信号１００が”−２Ｖｒ”〜”−Ｖｒ”及び”０”〜”＋Ｖｒ”の範囲では残差増幅器４ａの出力から”−（１＋δ）Ｖｒ”が減算されるので図３中（ｇ）に示すように減算器３ｂの出力は”−（１＋δ）Ｖｒ”〜”＋（１＋δ）Ｖｒ”と増加することになる。
【００３７】
また、アナログ入力信号１００が”−Ｖｒ”〜”０”及び”＋Ｖｒ”〜”＋２Ｖｒ”の範囲では残差増幅器４ａの出力から”＋（１＋δ）Ｖｒ”が減算されるので図３中（ｇ）に示すように減算器３ｂの出力は”−（１＋δ）Ｖｒ”〜”＋（１＋δ）Ｖｒ”と増加することになる。
【００３８】
そして、図３（ｇ）に示す減算器３ｂの出力のゼロクロス点を図３中（ｈ）示すと”●”が量子化レベルが均等に並び直線性が改善されたことが分かる。
【００３９】
この結果、残差増幅器と同一の直流特性を有する演算増幅器を複数個直列接続されたレプリカ回路８の出力と基準電圧１０１を分圧手段５２で分圧して各電圧を各パイプラインステージのＤ／Ａ変換器の補正基準電圧として供給することにより、各パイプラインステージのフルスケールとＤ／Ａ変換器の補正基準電圧との比は全てのパイプラインステージで同一になるので、動作速度を犠牲にすることなく高速で直線性を向上させることが可能になる。
【００４０】
【発明が解決しようとする課題】
しかし、図２に示す従来例では各パイプラインステージの残差増幅器がすべて同一のゲインエラーを有するものとして想定して基準電圧生成手段５３を構成しているので、パイプラインステージ間でゲインエラーのばらつきがある場合には完全な補償が困難であると言った問題点があった。
従って本発明が解決しようとする課題は、パイプラインステージ間のゲインエラーのばらつきも補正することが可能なパイプラインＡ／Ｄ変換器を実現することにある。
【００４１】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
パイプラインＡ／Ｄ変換器において、
直列接続された複数段のパイプラインステージ及び１ビットＡ／Ｄ変換器から構成されるパイプラインＡ／Ｄ変換器と、１段目の前記パイプラインステージを構成するＤ／Ａ変換器に供給される基準電圧が入力された平均補正手段と、前記基準電圧と前記平均補正手段の出力とを分圧して２段目以降の前記各パイプラインステージを構成するそれぞれの残差増幅器のゲインエラーを補正する基準電圧を２段目以降の前記各パイプラインステージを構成するそれぞれのＤ／Ａ変換器に供給する分圧手段と、１段目の前記パイプラインステージを構成する前記Ｄ／Ａ変換器に供給される基準電圧が入力され、前記分圧手段のタップ間に電流を供給し前記各パイプラインステージ間の局所的なゲインエラーを補正する局所補正手段と、前記各パイプラインステージのゲインエラーを検出して前記平均補正手段及び前記局所補正手段の出力を制御する誤差演算手段とを備えたことにより、パイプラインステージ間のゲインエラーのばらつきも補正することが可能になる。
【００４２】
請求項２記載の発明は、
請求項１記載の発明であるパイプラインＡ／Ｄ変換器において、
前記パイプラインステージが、
入力信号の極性を判定する１ビットＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力をアナログ信号に変換する１ビットＤ／Ａ変換器と、前記入力信号から前記Ｄ／Ａ変換器の出力を減算する減算器と、この減算器の出力を増幅して出力する残差増幅器とから構成されることにより、パイプラインステージ間のゲインエラーのばらつきも補正することが可能になる。
【００４４】
請求項３記載の発明は、
請求項１記載の発明であるパイプラインＡ／Ｄ変換器において、
前記分圧手段が、
複数の抵抗を直列接続し各接続点の電圧を２段目以降の前記各パイプラインステージを構成するそれぞれのＤ／Ａ変換器に供給するラダー抵抗であることにより、パイプラインステージ間のゲインエラーのばらつきも補正することが可能になる。
【００４５】
請求項４記載の発明は、
請求項１記載の発明であるパイプラインＡ／Ｄ変換器において、
前記平均補正手段が、
電流出力Ｄ／Ａ変換器であることにより、パイプラインステージ間のゲインエラーのばらつきも補正することが可能になる。
【００４６】
請求項５記載の発明は、
請求項１記載の発明であるパイプラインＡ／Ｄ変換器において、
前記局所補正手段が、
差動動作する一対の電流出力Ｄ／Ａ変換器であることにより、パイプラインステージ間のゲインエラーのばらつきも補正することが可能になる。
【００４７】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るパイプラインＡ／Ｄ変換器の一実施例を示す構成ブロック図である。図１において１ａ〜１ｅ、２ａ〜２ｄ，３ａ〜３ｄ，４ａ〜４ｄ，５ａ，５ｂ，６ａ，６ｂ，７ａ，７ｂ，５０ａ〜５０ｄ，５１，５２及び１００〜１０２は図２と同一符号を付してあり、１０は誤差演算手段、１１，１２，１３は電流出力Ｄ／Ａ変換器である。また、１０，１１，１２，１３及び５２は基準電圧生成手段５４を、１３は平均補正手段５５を、１１及び１２は局所補正手段５６をそれぞれ構成している。
【００４８】
アナログ入力信号１００はＡ／Ｄ変換器１ａの入力端子及び減算器３ａの加算入力端子にそれぞれ接続され、Ａ／Ｄ変換器１ａのディジタル出力はＭＳＢとしてディジタル出力信号１０２に出力されると共にＤ／Ａ変換器２ａのディジタル入力端子に接続される。Ｄ／Ａ変換器２ａの出力は減算器３ａの減算入力端子に接続され、減算器３ａの出力は残差増幅器４ａを介して後段に出力される。
【００４９】
残差増幅器４ａの出力はＡ／Ｄ変換器１ｂの入力端子及び減算器３ｂの加算入力端子にそれぞれ接続され、Ａ／Ｄ変換器１ｂのディジタル出力がディジタル出力信号１０２に出力されると共にＤ／Ａ変換器２ｂのディジタル入力端子に接続される。Ｄ／Ａ変換器２ｂの出力は減算器３ｂの減算入力端子に接続され、減算器３ｂの出力は残差増幅器４ｂを介して後段に出力される。
【００５０】
残差増幅器４ｂの出力はＡ／Ｄ変換器１ｃの入力端子及び減算器３ｃの加算入力端子にそれぞれ接続され、Ａ／Ｄ変換器１ｃのディジタル出力がディジタル出力信号１０２に出力されると共にＤ／Ａ変換器２ｃのディジタル入力端子に接続される。Ｄ／Ａ変換器２ｃの出力は減算器３ｃの減算入力端子に接続され、減算器３ｃの出力は残差増幅器４ｃを介して後段に出力される。
【００５１】
残差増幅器４ｃの出力はＡ／Ｄ変換器１ｄの入力端子及び減算器３ｄの加算入力端子にそれぞれ接続され、Ａ／Ｄ変換器１ｄのディジタル出力がディジタル出力信号１０２に出力されると共にＤ／Ａ変換器２ｄのディジタル入力端子に接続される。Ｄ／Ａ変換器２ｄの出力は減算器３ｄの減算入力端子に接続され、減算器３ｄの出力は残差増幅器４ｄを介して後段に出力される。
【００５２】
そして、残差増幅器４ｄの出力はＡ／Ｄ変換器１ｅの入力端子に接続され、Ａ／Ｄ変換器１ｅのディジタル出力がＬＳＢとしてディジタル出力信号１０２に出力される。
【００５３】
また、基準電圧１０１の正の基準電圧はＤ／Ａ変換器２ａの正の基準電圧入力端子、抵抗５ａの一端及び電流出力Ｄ／Ａ変換器１１，１２及び１３の第１の入力端子に接続され、基準電圧１０１の負の基準電圧はＤ／Ａ変換器２ａの負の基準電圧入力端子、抵抗５ｂの一端及び電流出力Ｄ／Ａ変換器１１，１２及び１３の第２の入力端子に接続される。
【００５４】
抵抗５ａの他端は抵抗６ａの一端、Ｄ／Ａ変換器２ｂの正の基準電圧入力端子及び電流出力Ｄ／Ａ変換器１１の正出力端子に接続され、抵抗５ｂの他端は抵抗６ｂの一端、Ｄ／Ａ変換器２ｂの負の基準電圧入力端子及び電流出力Ｄ／Ａ変換器１２の負出力端子に接続される。
【００５５】
抵抗６ａの他端は抵抗７ａの一端、Ｄ／Ａ変換器２ｃの正の基準電圧入力端子及び電流出力Ｄ／Ａ変換器１１の負出力端子に接続され、抵抗６ｂの他端は抵抗７ｂの一端、Ｄ／Ａ変換器２ｃの負の基準電圧入力端子及び電流出力Ｄ／Ａ変換器１２の正出力端子に接続される。
【００５６】
抵抗７ａの他端はＤ／Ａ変換器２ｄの正の基準電圧入力端子及び電流出力Ｄ／Ａ変換器１３の負出力端子に接続され、抵抗７ｂの他端はＤ／Ａ変換器２ｄの負の基準電圧入力端子及び電流出力Ｄ／Ａ変換器１３の正出力端子に接続される。
【００５７】
そして、ディジタル出力信号１０２が誤差演算手段１０に入力され、誤差演算手段１０の制御出力は電流出力Ｄ／Ａ変換器１１，１２及び１３の第３の入力端子にそれぞれ接続される。
【００５８】
ここで、図１に示す実施例の動作を説明する。但し、パイプラインステージは”Ｎ−１”個直列接続され、動作に関しても図２に示す従来例と同様であるので説明は省略する。
【００５９】
誤差演算手段１０は入力されたディジタル出力信号に基づき各パイプラインステージにおける残差増幅器のゲインエラーを計測する。例えば、パイプラインＡ／Ｄ変換器を構成する各ステージのＤ／Ａ変換器の入力値を２種類の値でそれぞれ固定しておき、２種類の値の時にそれぞれ１つのＡ／Ｄ変換器、例えば、Ａ／Ｄ変換器１ｅの閾値における入力値１００を測定し、それらの差分をゲインエラーとする。
【００６０】
また、残差増幅器のゲインエラーは平均的なゲインエラーとパイプラインステージ間のゲインエラーに分解でき平均的なゲインエラーは電流出力Ｄ／Ａ変換器１３により前述の従来例のように補正する。
【００６１】
一方、パイプラインステージ間のゲインエラーは電流出力Ｄ／Ａ変換器１１及び１２によって補正する。電流出力Ｄ／Ａ変換器１１と電流出力Ｄ／Ａ変換器１２とは一対の差動回路として動作する、言い換えれば、電流出力Ｄ／Ａ変換器１２は電流出力Ｄ／Ａ変換器１１の反転動作をするものであるので電流出力Ｄ／Ａ変換器１１の動作のみを説明する。
【００６２】
例えば、残差増幅器４ａ，４ｃ及び４ｄのゲインエラーを一律に平均値”δ”とし、残差増幅器４ｂのゲインエラーを”δ１”とする。この時、残差増幅器４ｂ平均的なゲインエラー”δ”を補正するために、誤差演算手段１０は電流出力Ｄ／Ａ変換器１３の出力電流”Ｉ”を、
Ｒ×Ｉ／Ｖａ＝δ （８）
となるように設定する。但し、”Ｒ”は分圧手段５２を構成する各抵抗の抵抗値、”Ｖａ”は抵抗５ａと抵抗６ａとの接続点における電圧である。
【００６３】
次に、残差増幅器４ｂが平均値よりもばらついたゲインエラー”δ１”の補正方法について説明する。抵抗６ａと抵抗７ａとの接続点における電圧を”Ｖｂ”とすると、
Ｖｂ／Ｖａ＝１−δ１ （９）
となる。
【００６４】
抵抗６ａに流れる電流を”Ｉ６ａ”とすると、
Ｖｂ＝Ｖａ−Ｒ×Ｉ６ａ （１０）
となる。
【００６５】
式（１０）を式（９）に代入すると
Ｒ×Ｉ６ａ／Ｖａ＝δ１ （１１）
となる。
【００６６】
式（８）と式（１１）とから電流”Ｉ”と”Ｉ６ａ”の差を求めると
Ｉ６ａ−Ｉ＝Ｖｒ／Ｒ×（δ１−δ） （１２）
となる。（Ｖｒは基準電圧１０１の電圧値）
【００６７】
誤差演算手段１０はこの値が電流出力Ｄ／Ａ変換器１１の出力電流”Ｉ１１”になるように制御する。すなわち、出力電流”Ｉ１１”は、
Ｉ１１＝Ｖｒ／Ｒ×（δ１−δ） （１３）
となる。
【００６８】
これにより、抵抗６ａには電流”Ｉ”ではなく電流”Ｉ６ａ”が流れて残差増幅器４ｂが平均値よりもばらついたゲインエラー”δ１”が補正される。
【００６９】
また、ここで、電流出力Ｄ／Ａ変換器１１の正負の出力は抵抗６ａ両端、言い換えれば、分圧手段５２のタップ間に接続されており、抵抗６ａに流れる電流を補償する動作をする。
【００７０】
このため、電流出力Ｄ／Ａ変換器１１の出力電流が隣接する他の抵抗５ａや抵抗７ａに流れ込むことはない。すなわち、局所的なゲインエラーを補正するための電流は他段のパイプラインステージには干渉しない。
【００７１】
この結果、誤差演算手段１０が各パイプラインステージのゲインエラーを検出すると共に平均補正手段５５を制御して平均的なゲインエラーを補正し、局所的なゲインエラーを局所補正手段５６を制御して補正することにより、パイプラインステージ間のゲインエラーのばらつきも補正することが可能になる。
【００７２】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１乃至請求項５の発明によれば、誤差演算手段が各パイプラインステージのゲインエラーを検出すると共に平均補正手段を制御して平均的なゲインエラーを補正し、局所的なゲインエラーを局所補正手段を制御して補正することにより、パイプラインステージ間のゲインエラーのばらつきも補正することが可能になる。
【図面の簡単な説明】
【図１】本発明に係るパイプラインＡ／Ｄ変換器の一実施例を示す構成ブロック図である。
【図２】従来のパイプラインＡ／Ｄ変換器の一例を示す構成ブロック図である。
【図３】Ａ／Ｄ変換器、Ｄ／Ａ変換器、減算器及び残差増幅器の動作を説明する説明図である。
【符号の説明】
１ａ，１ｂ，１ｃ，１ｄ，１ｅ １ビットＡ／Ｄ変換器
２ａ，２ｂ，２ｃ，２ｄ １ビットＤ／Ａ変換器
３ａ，３ｂ，３ｃ，３ｄ 減算器
４ａ，４ｂ，４ｃ，４ｄ 残差増幅器
５ａ，５ｂ，６ａ，６ｂ，７ａ，７ｂ 抵抗
８ レプリカ回路
９ａ，９ｂ バッファアンプ
１０ 誤差演算手段
１１，１２，１３ 電流出力Ｄ／Ａ変換器
５０ａ，５０ｂ，５０ｃ，５０ｄ パイプラインステージ
５１ パイプラインＡ／Ｄ変換器
５２ 分圧手段
５３，５４ 基準電圧生成手段
５５ 平均補正手段
５６ 局所補正手段
１００ アナログ入力信号
１０１ 基準電圧
１０２ ディジタル出力信号
Claims (5)
- パイプラインＡ／Ｄ変換器において、
直列接続された複数段のパイプラインステージ及び１ビットＡ／Ｄ変換器から構成されるパイプラインＡ／Ｄ変換器と、
１段目の前記パイプラインステージを構成するＤ／Ａ変換器に供給される基準電圧が入力された平均補正手段と、
前記基準電圧と前記平均補正手段の出力とを分圧して２段目以降の前記各パイプラインステージを構成するそれぞれの残差増幅器のゲインエラーを補正する基準電圧を２段目以降の前記各パイプラインステージを構成するそれぞれのＤ／Ａ変換器に供給する分圧手段と、
１段目の前記パイプラインステージを構成する前記Ｄ／Ａ変換器に供給される基準電圧が入力され、前記分圧手段のタップ間に電流を供給し前記各パイプラインステージ間の局所的なゲインエラーを補正する局所補正手段と、
前記各パイプラインステージのゲインエラーを検出して前記平均補正手段及び前記局所補正手段の出力を制御する誤差演算手段と
を備えたことを特徴とするパイプラインＡ／Ｄ変換器。 - 前記パイプラインステージが、
入力信号の極性を判定する１ビットＡ／Ｄ変換器と、
このＡ／Ｄ変換器の出力をアナログ信号に変換する１ビットＤ／Ａ変換器と、
前記入力信号から前記Ｄ／Ａ変換器の出力を減算する減算器と、
この減算器の出力を増幅して出力する残差増幅器とから構成されることを特徴とする
請求項１記載のパイプラインＡ／Ｄ変換器。 - 前記分圧手段が、
複数の抵抗を直列接続し各接続点の電圧を２段目以降の前記各パイプラインステージを構成するそれぞれのＤ／Ａ変換器に供給するラダー抵抗であることを特徴とする
請求項１記載のパイプラインＡ／Ｄ変換器。 - 前記平均補正手段が、
電流出力Ｄ／Ａ変換器であることを特徴とする
請求項１記載のパイプラインＡ／Ｄ変換器。 - 前記局所補正手段が、
差動動作する一対の電流出力Ｄ／Ａ変換器であることを特徴とする
請求項１記載のパイプラインＡ／Ｄ変換器。
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