JPH0611450Y2 - 高精度追従比較型速度電圧発生回路 - Google Patents
高精度追従比較型速度電圧発生回路Info
- Publication number
- JPH0611450Y2 JPH0611450Y2 JP1987037817U JP3781787U JPH0611450Y2 JP H0611450 Y2 JPH0611450 Y2 JP H0611450Y2 JP 1987037817 U JP1987037817 U JP 1987037817U JP 3781787 U JP3781787 U JP 3781787U JP H0611450 Y2 JPH0611450 Y2 JP H0611450Y2
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- JP
- Japan
- Prior art keywords
- count value
- input
- pulse
- output
- reversible counter
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- Expired - Lifetime
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- Control Of Electric Motors In General (AREA)
- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、サーボシステム等においてパルスエンコーダ
の出力するパルスレートを対応する電圧値に変換する速
度電圧発生回路に関する。
の出力するパルスレートを対応する電圧値に変換する速
度電圧発生回路に関する。
従来、モータ等の回転速度を検出するには、速度検出用
小型直流発電機（タコジェネレータ）を用いていたが、
装置の小型化、軽量化のためタコジェネレータに代え、
パルスエンコーダの出力パルスレートをＦ／Ｖコンバー
タで電圧に変換するようになった。ところが、Ｆ／Ｖコ
ンバータを用いたサーボシステムは低速時の出力電圧の
リップル成分が大きいのでＮＣ等に用いるには不可能と
されていた。
小型直流発電機（タコジェネレータ）を用いていたが、
装置の小型化、軽量化のためタコジェネレータに代え、
パルスエンコーダの出力パルスレートをＦ／Ｖコンバー
タで電圧に変換するようになった。ところが、Ｆ／Ｖコ
ンバータを用いたサーボシステムは低速時の出力電圧の
リップル成分が大きいのでＮＣ等に用いるには不可能と
されていた。
そこでエンコーダから出力されたパルスを可逆カウンタ
で計数して、その計数値に比例するカウントアップおよ
びカウントダウン時のキャリー信号レートを積分手段に
より生成し、そのパルスをそれぞれ、前記可逆カウンタ
の二つの入力端子のうち計数値の絶対値を減ずる側の入
力端子に入力させることにより可逆カウンタから出力さ
れる計数値を追従平衡させ、その平衡した計数値をＤ／
Ａコンバータによりアナログ電圧に変換する回路が、本
出願と同一出願人により特願昭59−270791「追従比較型
速度電圧発生回路」およびその改良型の特願昭61−8996
4「高速応答追従比較型速度電圧発生回路」に示されて
いる。
で計数して、その計数値に比例するカウントアップおよ
びカウントダウン時のキャリー信号レートを積分手段に
より生成し、そのパルスをそれぞれ、前記可逆カウンタ
の二つの入力端子のうち計数値の絶対値を減ずる側の入
力端子に入力させることにより可逆カウンタから出力さ
れる計数値を追従平衡させ、その平衡した計数値をＤ／
Ａコンバータによりアナログ電圧に変換する回路が、本
出願と同一出願人により特願昭59−270791「追従比較型
速度電圧発生回路」およびその改良型の特願昭61−8996
4「高速応答追従比較型速度電圧発生回路」に示されて
いる。
上述した従来の回路のうち前者は、パルスエンコーダか
らのパルスをデジタル処理して最後にＤ／Ａコンバータ
によってアナログ電圧に変換しているので、低速度にお
けるパルスのリップルが全く問題とならず、速度に対す
る出力は完全な直線性を得ることが可能となり、温度ド
リフト等の精度はＤ／Ａコンバータのみの特性によるも
のとなっているが、この回路は一次遅れの回路構成とな
っているので、精度を上げるためビット数を上げると応
答性が悪くなり、また後者は、入力されたパルスの数を
第２のカウンタおよびＤフリップにより一定の時間単位
でサンプリングし、かつサンプリング値をある倍率だけ
増大させた計数値が定常状態において第１のカウンタが
出力する計数値と同一となるようにサンプリング周期を
定め、両計数値を比較して両計数値が大きく相違したと
き第１のカウンタのカウントした計数値をサンプリング
した計数値に前記倍率を乗じた計数値で置換するので、
精度を上げるためビット数を上げた場合でも応答性が迅
速となるが、回路構成が複雑であるという欠点がある。
らのパルスをデジタル処理して最後にＤ／Ａコンバータ
によってアナログ電圧に変換しているので、低速度にお
けるパルスのリップルが全く問題とならず、速度に対す
る出力は完全な直線性を得ることが可能となり、温度ド
リフト等の精度はＤ／Ａコンバータのみの特性によるも
のとなっているが、この回路は一次遅れの回路構成とな
っているので、精度を上げるためビット数を上げると応
答性が悪くなり、また後者は、入力されたパルスの数を
第２のカウンタおよびＤフリップにより一定の時間単位
でサンプリングし、かつサンプリング値をある倍率だけ
増大させた計数値が定常状態において第１のカウンタが
出力する計数値と同一となるようにサンプリング周期を
定め、両計数値を比較して両計数値が大きく相違したと
き第１のカウンタのカウントした計数値をサンプリング
した計数値に前記倍率を乗じた計数値で置換するので、
精度を上げるためビット数を上げた場合でも応答性が迅
速となるが、回路構成が複雑であるという欠点がある。
本考案の高精度追従比較型速度電圧発生回路は、前記特
願昭59−270791に示された従来の回路に追加して、その
可逆カウンタから出力された計数値のＭＳＢを入力し、
かつ、第１の積分手段からキャリー信号パルスを入力す
る毎に、ＭＳＢが０のときは１を、また、ＭＳＢが１の
ときは−１を順次に第１の積分手段と同期して積算する
第２の積分手段と、第１および第２の積分手段の積分し
た計数値を順次に入力して、第１および第２の積分手段
の動作クロック周期の任意の整数倍の周期毎に該入力計
数値をラッチするとともに、次の周期に入力された計数
値とラッチされている前回の計数値との差を演算し、Ｄ
／Ａコンバータを介して出力する速度電圧発生手段を有
している。
願昭59−270791に示された従来の回路に追加して、その
可逆カウンタから出力された計数値のＭＳＢを入力し、
かつ、第１の積分手段からキャリー信号パルスを入力す
る毎に、ＭＳＢが０のときは１を、また、ＭＳＢが１の
ときは−１を順次に第１の積分手段と同期して積算する
第２の積分手段と、第１および第２の積分手段の積分し
た計数値を順次に入力して、第１および第２の積分手段
の動作クロック周期の任意の整数倍の周期毎に該入力計
数値をラッチするとともに、次の周期に入力された計数
値とラッチされている前回の計数値との差を演算し、Ｄ
／Ａコンバータを介して出力する速度電圧発生手段を有
している。
このようにして、可逆カウンタから出力されたパルスエ
ンコーダの正方向または負方向のパルス数は、第１およ
び第２の積分手段によりクロック周期毎に積分され、こ
れらの積分値を、第１の積分手段の出力を下位、第２の
積分手段の出力を上位とする１個の積分値として見たと
き、該積分値のある単位時間における変化は入力したパ
ルスエンコーダのパルスレートに比例することは明白で
あり、単位時間の大きさを適宜に設定して、該単位時間
中の積分計数値の変化をＤ／Ａコンバータを介して取り
出すことにより、その時間中の平均値を得ることができ
るので、高精度の追従比較型速度電圧発生回路をビット
数を大きく上げることなく得ることができる。
ンコーダの正方向または負方向のパルス数は、第１およ
び第２の積分手段によりクロック周期毎に積分され、こ
れらの積分値を、第１の積分手段の出力を下位、第２の
積分手段の出力を上位とする１個の積分値として見たと
き、該積分値のある単位時間における変化は入力したパ
ルスエンコーダのパルスレートに比例することは明白で
あり、単位時間の大きさを適宜に設定して、該単位時間
中の積分計数値の変化をＤ／Ａコンバータを介して取り
出すことにより、その時間中の平均値を得ることができ
るので、高精度の追従比較型速度電圧発生回路をビット
数を大きく上げることなく得ることができる。
本考案の実施例を図面を参照して説明する。
第１図は本考案の高精度追従比較型速度電圧発生回路の
一実施例を示すブロック図、第２図は本実施例のアルゴ
リズムの説明図である。
一実施例を示すブロック図、第２図は本実施例のアルゴ
リズムの説明図である。
本実施例は、上述した特願昭59−270791「追従比較型速
度電圧発生回路」の第１図に示す回路に、一点鎖線内に
示したＡＬＵ１とＤフリップフロップ２よりなる第２の
積分回路と、４個のＤフリップフロップ３，４，５，６
と２個のＡＬＵ７，８とＤ／Ａコンバータ９よりなる速
度電圧発生回路を追加して構成されたものである。
度電圧発生回路」の第１図に示す回路に、一点鎖線内に
示したＡＬＵ１とＤフリップフロップ２よりなる第２の
積分回路と、４個のＤフリップフロップ３，４，５，６
と２個のＡＬＵ７，８とＤ／Ａコンバータ９よりなる速
度電圧発生回路を追加して構成されたものである。
従来例の回路部分の説明は省略するが、その可逆カウン
タ10から出力された計数値のＭＳＢはＡＬＵ１の全ビッ
トのそれぞれに入力され、ＡＬＵ11からのキャリー信号
ＣもＡＬＵ１に入力される。ＡＬＵ１はさらに、Ｄフリ
ップフロップ２の出力した計数値を入力して、該計数値
に対しＭＳＢおよびキャリー信号Ｃに応じて＋１の加算
または−１の減算を行なう。Ｄフリップフロップ２はＡ
ＬＵ１の演算結果を入力してクロック信号CPにしたがい
該演算値を出力する。４個のＤフリップフロップ３，
４，５，６は、いずれもクロック信号CPの周期の整数倍
の周期を有するクロック信号TSMPにしたがい、Ｄフリッ
プフロップ３は従来回路部分のＤフリップフロップ12の
出力した計数値を入力し、Ｄフリップフロップ４はＤフ
リップフロップ３の出力を入力する。ＡＬＵ７はＤフリ
ップフロップ３とＤフリップフロップ４の出力を受け
て、両者の差を演算する、Ｄフリップフロップ５，６と
ＡＬＵ８は、上述したＤフリップフロップ３，４および
ＡＬＵ７の構成と同一の構成とされ、Ｄフリップフロッ
プ２の出力した計数値を入力して、ＡＬＵ８からＤフリ
ップフロップ５，６からの入力値の差が出力される。Ｄ
／Ａコンバータ９はＡＬＵ７の出力とＡＬＵ８の出力を
受けて、前者を下位、後者を上位とする一連の計数値と
してＤ／Ａ変換を行ない、対応するアナログ電圧を出力
する。
タ10から出力された計数値のＭＳＢはＡＬＵ１の全ビッ
トのそれぞれに入力され、ＡＬＵ11からのキャリー信号
ＣもＡＬＵ１に入力される。ＡＬＵ１はさらに、Ｄフリ
ップフロップ２の出力した計数値を入力して、該計数値
に対しＭＳＢおよびキャリー信号Ｃに応じて＋１の加算
または−１の減算を行なう。Ｄフリップフロップ２はＡ
ＬＵ１の演算結果を入力してクロック信号CPにしたがい
該演算値を出力する。４個のＤフリップフロップ３，
４，５，６は、いずれもクロック信号CPの周期の整数倍
の周期を有するクロック信号TSMPにしたがい、Ｄフリッ
プフロップ３は従来回路部分のＤフリップフロップ12の
出力した計数値を入力し、Ｄフリップフロップ４はＤフ
リップフロップ３の出力を入力する。ＡＬＵ７はＤフリ
ップフロップ３とＤフリップフロップ４の出力を受け
て、両者の差を演算する、Ｄフリップフロップ５，６と
ＡＬＵ８は、上述したＤフリップフロップ３，４および
ＡＬＵ７の構成と同一の構成とされ、Ｄフリップフロッ
プ２の出力した計数値を入力して、ＡＬＵ８からＤフリ
ップフロップ５，６からの入力値の差が出力される。Ｄ
／Ａコンバータ９はＡＬＵ７の出力とＡＬＵ８の出力を
受けて、前者を下位、後者を上位とする一連の計数値と
してＤ／Ａ変換を行ない、対応するアナログ電圧を出力
する。
次に、実施例の動作を説明する。
上述した構成により、第２の積分回路においては従来例
の回路部分の第１の積分回路と全く同様に、キャリー信
号Ｃが入力される毎に、その回数の積算が行なわれる。
すなわち、ＡＬＵ１は、エンコーダ（不図示）が正転の
ときはＭＳＢが０であるから、キャリー信号Ｃ（オーバ
フロー）に応じてＤフリップフロップ２から入力された
計数値に１を加算し、エンコーダが逆転のときはＭＳＢ
が１であるから、同様にキャリー信号Ｃ（アンダフロ
ー）に応じて補数演算により１を減算し、いずれの場合
もクロック信号CPに応じてくり返す。したがって、第２
図に示すように、可逆カウンタ10によりカウントされた
計数値21の第１の積分回路による積分値（Ｄフリップフ
ロップ12の出力）22を下位に、またそのキャリー信号Ｃ
の回数積分値（Ｄフリップフロップ２の出力）23を上位
に、それぞれ配して１個の計数値として見做すことによ
り、あたかも一連のアキュムレータに入力パルス を加算してゆくものと同一となる。このアキュムレータ
の値のクロック信号TSMPにしたがうその周期内の変化値
24が可逆カウンタ10の数値21に比例することは明白であ
り、入力パルスレート、すなわちエンコーダの速度に対
応する。
の回路部分の第１の積分回路と全く同様に、キャリー信
号Ｃが入力される毎に、その回数の積算が行なわれる。
すなわち、ＡＬＵ１は、エンコーダ（不図示）が正転の
ときはＭＳＢが０であるから、キャリー信号Ｃ（オーバ
フロー）に応じてＤフリップフロップ２から入力された
計数値に１を加算し、エンコーダが逆転のときはＭＳＢ
が１であるから、同様にキャリー信号Ｃ（アンダフロ
ー）に応じて補数演算により１を減算し、いずれの場合
もクロック信号CPに応じてくり返す。したがって、第２
図に示すように、可逆カウンタ10によりカウントされた
計数値21の第１の積分回路による積分値（Ｄフリップフ
ロップ12の出力）22を下位に、またそのキャリー信号Ｃ
の回数積分値（Ｄフリップフロップ２の出力）23を上位
に、それぞれ配して１個の計数値として見做すことによ
り、あたかも一連のアキュムレータに入力パルス を加算してゆくものと同一となる。このアキュムレータ
の値のクロック信号TSMPにしたがうその周期内の変化値
24が可逆カウンタ10の数値21に比例することは明白であ
り、入力パルスレート、すなわちエンコーダの速度に対
応する。
速度電圧発生回路は、上述したアキュムレータの値の単
位時間内の変化を取り出すための回路であり、Ｄフリッ
プフロップ３，５は、それぞれ上述した下位と上位の積
分された計数値23,24を入力してクロック信号TSMPの制
御により、その周期毎にその時点の計数値を出力する。
これらの計数値は、一方では直接にＡＬＵ７，８に入力
されるとともに、他方ではＤフリップフロップ４，６に
よりラッチされ、１周期遅れてそれぞれＡＬＵ７，８に
入力される。したがってＡＬＵ７，８で計算された両計
数値の差は、いずれも前記アキュムレータの単位時間内
の変化を示しており、これらのデータは一連のものとし
てＤ／Ａコンバータ９によりエンコーダの速度に対応す
るアナログ電圧に変換される。
位時間内の変化を取り出すための回路であり、Ｄフリッ
プフロップ３，５は、それぞれ上述した下位と上位の積
分された計数値23,24を入力してクロック信号TSMPの制
御により、その周期毎にその時点の計数値を出力する。
これらの計数値は、一方では直接にＡＬＵ７，８に入力
されるとともに、他方ではＤフリップフロップ４，６に
よりラッチされ、１周期遅れてそれぞれＡＬＵ７，８に
入力される。したがってＡＬＵ７，８で計算された両計
数値の差は、いずれも前記アキュムレータの単位時間内
の変化を示しており、これらのデータは一連のものとし
てＤ／Ａコンバータ９によりエンコーダの速度に対応す
るアナログ電圧に変換される。
いま、上述のクロック信号TSMPの周期をクロック信号CP
の周期の100倍に取るものとすると、クロック信号CPの
周期が１usecのときクロック信号TSMPの周期は100usec
となる。このサンプリングタイムは、例えばモータのＰ
ＷＭ制御の周期に比して十分に低い値であるから問題と
されない。すなわち、従来方式の場合に比しその100倍
の期間にわたる平均値を得ることができるので、100倍
の精度が得られることとなる。
の周期の100倍に取るものとすると、クロック信号CPの
周期が１usecのときクロック信号TSMPの周期は100usec
となる。このサンプリングタイムは、例えばモータのＰ
ＷＭ制御の周期に比して十分に低い値であるから問題と
されない。すなわち、従来方式の場合に比しその100倍
の期間にわたる平均値を得ることができるので、100倍
の精度が得られることとなる。
以上説明したように本考案は、第２の積分手段を用いて
第１の積分手段から出力されたキャリー信号の回数を積
算し、該積算値を上位に、また第１の積分手段の積算値
を下位とする計数値をある設定された単位時間毎に取り
出して、毎回の値とその前回の値の差を演算し、Ｄ／Ａ
コンバータによりアナログ値に変換することにより、エ
ンコーダから出力されたパルスレートに対応する速度値
を前記単位時間内の平均値として取り出すことができる
ので、高精度の追従比較型速度電圧回路を得ることがで
きるという効果がある。
第１の積分手段から出力されたキャリー信号の回数を積
算し、該積算値を上位に、また第１の積分手段の積算値
を下位とする計数値をある設定された単位時間毎に取り
出して、毎回の値とその前回の値の差を演算し、Ｄ／Ａ
コンバータによりアナログ値に変換することにより、エ
ンコーダから出力されたパルスレートに対応する速度値
を前記単位時間内の平均値として取り出すことができる
ので、高精度の追従比較型速度電圧回路を得ることがで
きるという効果がある。
第１図は本考案の高精度追従比較型速度電圧発生回路の
一実施例を示すブロック図、第２図は本実施例のアルゴ
リズムの説明図である。 1,7,8,11……ＡＬＵ、 2,3,4,5,6,12……Ｄフリップフロップ、 ９……Ｄ／Ａコンバータ、 10……可逆カウンタ、 21……可逆カウンタ10の計数値、 22……第１の積分手段の積分値、 23……第２の積分手段の積分値、 24……各積分値22,23の変化値、 ……エンコーダの出力パルス、 Ｃ……キャリー信号、 CP,TSMP……クロック信号。
一実施例を示すブロック図、第２図は本実施例のアルゴ
リズムの説明図である。 1,7,8,11……ＡＬＵ、 2,3,4,5,6,12……Ｄフリップフロップ、 ９……Ｄ／Ａコンバータ、 10……可逆カウンタ、 21……可逆カウンタ10の計数値、 22……第１の積分手段の積分値、 23……第２の積分手段の積分値、 24……各積分値22,23の変化値、 ……エンコーダの出力パルス、 Ｃ……キャリー信号、 CP,TSMP……クロック信号。
Claims (1)
- 【請求項１】パルスエンコーダから出力されたパルスを
可逆カウンタで計数し、かつ、その計数値に比例するカ
ウントアップおよびカウントダウン時のキャリー信号レ
ートを第１の積分手段により生成して、そのキャリー信
号パルスをそれぞれ前記可逆カウンタの二つの入力端子
のうち計数値の絶対値を減ずる側の入力端子に入力させ
ることにより、可逆カウンタから出力される計数値を追
従平衡させ、平衡した計数値をＤ／Ａコンバータにより
アナログ電圧に変換する追従比較型速度電圧発生回路に
おいて、 可逆カウンタから出力された計数値のＭＳＢを入力し、
かつ、第１の積分手段からキャリー信号パルスを入力す
る毎に、ＭＳＢが０のときは１を、また、ＭＳＢが１の
ときは−１を順次に第１の積分手段と同期して積算する
第２の積分手段と、 第１および第２の積分手段の積分した計数値をそれぞれ
に入力して、第１および第２の積分手段の動作クロック
周期の任意の整数倍の周期毎に該入力計数値をラッチす
るとともに、次の周期に入力された計数値とラッチされ
ている前回の計数値との差を演算し、Ｄ／Ａコンバータ
を介して出力する速度電圧発生手段を有することを特徴
とする高精度追従比較型速度電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987037817U JPH0611450Y2 (ja) | 1987-03-17 | 1987-03-17 | 高精度追従比較型速度電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987037817U JPH0611450Y2 (ja) | 1987-03-17 | 1987-03-17 | 高精度追従比較型速度電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63146492U JPS63146492U (ja) | 1988-09-27 |
| JPH0611450Y2 true JPH0611450Y2 (ja) | 1994-03-23 |
Family
ID=30849484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987037817U Expired - Lifetime JPH0611450Y2 (ja) | 1987-03-17 | 1987-03-17 | 高精度追従比較型速度電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611450Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2517764Y2 (ja) * | 1990-11-27 | 1996-11-20 | 理化工業株式会社 | Ｄ／ａ変換装置 |
| JP4994788B2 (ja) * | 2006-10-30 | 2012-08-08 | 富士通テレコムネットワークス株式会社 | 電子サーマル装置 |
-
1987
- 1987-03-17 JP JP1987037817U patent/JPH0611450Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63146492U (ja) | 1988-09-27 |
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