JP2517764Y2 - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JP2517764Y2 JP2517764Y2 JP1990123572U JP12357290U JP2517764Y2 JP 2517764 Y2 JP2517764 Y2 JP 2517764Y2 JP 1990123572 U JP1990123572 U JP 1990123572U JP 12357290 U JP12357290 U JP 12357290U JP 2517764 Y2 JP2517764 Y2 JP 2517764Y2
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Description
【考案の詳細な説明】 ［産業上の利用分野］ 本考案はD/A変換装置に係り、例えば調節計において
制御回路から出力される制御信号としての数10Hz以下の
低速のPWM信号をアナログ信号にD/A変換するD/A変換装
置の改良に関する。
制御回路から出力される制御信号としての数10Hz以下の
低速のPWM信号をアナログ信号にD/A変換するD/A変換装
置の改良に関する。
［従来の技術］ 従来、この種のD/A変換装置としては、第２図に示す
ような構成が知られている。
ような構成が知られている。
すなわち、図示を省略した制御回路からのPWM信号と
クロック出力回路１からのクロック信号をAND回路３に
加え、PWM信号のON期間におけるクロック信号のパルス
数をカウントするカウンタ回路５にそのAND回路３を接
続し、そのカウント値を記憶するラッチ回路７にカウン
タ回路５を接続し、カウント値に比例したアナログ信号
をカウンタ回路５の動作に同期して出力するD/A変換回
路９にラッチ回路７を接続するとともに、カウンタ回路
５からラッチ回路７へのカウント値やラッチ回路７から
D/A変換回路９へのカウント値の出力制御信号をPWM信号
に同期してカウンタ回路５、ラッチ回路７およびD/A変
換回路９へ出力するコントロール回路11を設けて構成さ
れていた。
クロック出力回路１からのクロック信号をAND回路３に
加え、PWM信号のON期間におけるクロック信号のパルス
数をカウントするカウンタ回路５にそのAND回路３を接
続し、そのカウント値を記憶するラッチ回路７にカウン
タ回路５を接続し、カウント値に比例したアナログ信号
をカウンタ回路５の動作に同期して出力するD/A変換回
路９にラッチ回路７を接続するとともに、カウンタ回路
５からラッチ回路７へのカウント値やラッチ回路７から
D/A変換回路９へのカウント値の出力制御信号をPWM信号
に同期してカウンタ回路５、ラッチ回路７およびD/A変
換回路９へ出力するコントロール回路11を設けて構成さ
れていた。
このようなD/A変換装置では、第３図Ａに示すようなP
WM信号がAND回路３に加えられると、AND回路３では同図
Ｂのようなクロック信号をPWM信号のON期間中だけカウ
ンタ回路５に出力し、カウンタ回路５でPWM信号のON期
間中のクロック信号のパルス数をカウントしてカウント
値をラッチ回路７に記憶する。
WM信号がAND回路３に加えられると、AND回路３では同図
Ｂのようなクロック信号をPWM信号のON期間中だけカウ
ンタ回路５に出力し、カウンタ回路５でPWM信号のON期
間中のクロック信号のパルス数をカウントしてカウント
値をラッチ回路７に記憶する。
ラッチ回路７に記憶されたカウント値はコントロール
回路11からの制御信号によってD/A変換回路９に出力さ
れ、D/A変換回路９ではカウント値に比例したアナログ
信号を出力する。
回路11からの制御信号によってD/A変換回路９に出力さ
れ、D/A変換回路９ではカウント値に比例したアナログ
信号を出力する。
［考案が解決しようとする課題］ しかしながら、上述したD/A変換装置では、例えばPWM
信号およびクロック信号に誤差があると、第３図に示す
PWM信号のON期間カウント値CT1が次の（１）式のように
示される。
信号およびクロック信号に誤差があると、第３図に示す
PWM信号のON期間カウント値CT1が次の（１）式のように
示される。
なお、第３図中の符号ＴはPWM信号の周期、ＴONはPWM
信号のON期間、ＴOFFはPWM信号のOFF期間、ΔＴONはPWM
信号のON期間誤差、ΔＴOFFはPWM信号のOFF期間誤差、t
oはクロック信号の周期、Δtoはクロック信号の周期誤
差である。
信号のON期間、ＴOFFはPWM信号のOFF期間、ΔＴONはPWM
信号のON期間誤差、ΔＴOFFはPWM信号のOFF期間誤差、t
oはクロック信号の周期、Δtoはクロック信号の周期誤
差である。
CT1＝［ＴON＋ΔＴON］/to ……（１） また、クロック出力回路１からのクロック信号に周波
数誤差があると、PWM信号のON期間カウント値CT2は次の
（２）式で示される。
数誤差があると、PWM信号のON期間カウント値CT2は次の
（２）式で示される。
CT2＝ＴON／［to＋Δto］ ……（２） 従って、PWM信号の実際のON期間カウント値CT3は
（１）および（２）式の誤差が含まれた次の（３）式と
なる。
（１）および（２）式の誤差が含まれた次の（３）式と
なる。
CT3＝［ＴON＋ΔＴON］／［to＋Δto］ ……（３） このように、PWM信号にその周期の誤差に伴うON期間
誤差およびクロック信号の周波数誤差がアナログ信号の
非常に大きな出力誤差となるため、精度のよいアナログ
信号を出力するためにはクロック出力回路１およびPWM
信号発生側の制御回路には高い精度が要求される。
誤差およびクロック信号の周波数誤差がアナログ信号の
非常に大きな出力誤差となるため、精度のよいアナログ
信号を出力するためにはクロック出力回路１およびPWM
信号発生側の制御回路には高い精度が要求される。
そのため、高精度の構成部品を使用しなければならず
価格の高騰を招く要因となっていたし、構成部品の経時
変化等による精度の悪化には対応困難であった。
価格の高騰を招く要因となっていたし、構成部品の経時
変化等による精度の悪化には対応困難であった。
本考案者は制御回路からのPWM信号の誤差がそのON期
間およびOFF期間で同じ定数で変化する性質がある点に
着目し、本考案を完成させた。
間およびOFF期間で同じ定数で変化する性質がある点に
着目し、本考案を完成させた。
本考案はこのような従来の欠点を解決するためになさ
れたもので、PWM信号の周期誤差およびクロック信号の
周波数誤差に影響されない高精度のアナログ信号出力が
可能で、価格の高騰や経時変化等による精度の悪化を抑
えたD/A変換装置の提供を目的とする。
れたもので、PWM信号の周期誤差およびクロック信号の
周波数誤差に影響されない高精度のアナログ信号出力が
可能で、価格の高騰や経時変化等による精度の悪化を抑
えたD/A変換装置の提供を目的とする。
［課題を解決するための手段］ このような課題を解決するために本考案の特徴は、第
１のクロック信号を出力する第１のクロック出力手段
と、その第１のクロック信号より高い周波数の第２のク
ロック信号を出力する第２のクロック出力手段と、入力
された第１のPWM信号のON期間をその第１のクロック信
号でカウントする第１のカウンタ手段と、その第１のPW
M信号のOFF期間を第１のクロック信号でカウントする第
２のカウンタ手段と、その第１のカウンタ手段によるカ
ウント値を第２のクロック信号でカウントしたカウント
アップ信号によってOFFに切換えるとともに、その第２
のカウンタ手段によるカウント値をその第２のクロック
信号でカウントしたカウントアップ信号によってONに交
互に切換えて第２のPWM信号を発生する第２のPWM信号発
生手段と、その第２のPWM信号をD/A変換してアナログ化
するD/A変換手段とを有して構成されている。
１のクロック信号を出力する第１のクロック出力手段
と、その第１のクロック信号より高い周波数の第２のク
ロック信号を出力する第２のクロック出力手段と、入力
された第１のPWM信号のON期間をその第１のクロック信
号でカウントする第１のカウンタ手段と、その第１のPW
M信号のOFF期間を第１のクロック信号でカウントする第
２のカウンタ手段と、その第１のカウンタ手段によるカ
ウント値を第２のクロック信号でカウントしたカウント
アップ信号によってOFFに切換えるとともに、その第２
のカウンタ手段によるカウント値をその第２のクロック
信号でカウントしたカウントアップ信号によってONに交
互に切換えて第２のPWM信号を発生する第２のPWM信号発
生手段と、その第２のPWM信号をD/A変換してアナログ化
するD/A変換手段とを有して構成されている。
［作用］ このような手段を備えた本考案では、第１のカウンタ
手段に入力された第１のPWM信号が第１のクロック出力
手段からの第１のクロック信号によって第１のPWM信号
のON期間がカウントされる一方、第２のカウンタ手段に
入力された第１のPWM信号のOFF期間が第１のクロック信
号でカウントされる。
手段に入力された第１のPWM信号が第１のクロック出力
手段からの第１のクロック信号によって第１のPWM信号
のON期間がカウントされる一方、第２のカウンタ手段に
入力された第１のPWM信号のOFF期間が第１のクロック信
号でカウントされる。
そして、第２のPWM信号発生手段では、その第１のカ
ウンタ手段からのカウント値を第２のクロック出力手段
からの第２のクロック信号でカウントしたカウントアッ
プ信号によってOFFに切換え、第２のカウンタ手段から
のカウント値を第２のクロック信号でカウントしたカウ
ントアップ信号によってONに切換え、それらON期間とOF
F期間の比率で交互に切換えられた第２のPWM信号を発生
し、この第２のPWM信号がD/A変換手段にてアナログ化さ
れる。
ウンタ手段からのカウント値を第２のクロック出力手段
からの第２のクロック信号でカウントしたカウントアッ
プ信号によってOFFに切換え、第２のカウンタ手段から
のカウント値を第２のクロック信号でカウントしたカウ
ントアップ信号によってONに切換え、それらON期間とOF
F期間の比率で交互に切換えられた第２のPWM信号を発生
し、この第２のPWM信号がD/A変換手段にてアナログ化さ
れる。
［実施例］ 以下本考案の実施例を図面を参照して説明する。
第１図は本考案に係るD/A変換装置の一実施例を示す
ブロック図である。
ブロック図である。
第１図において、図示を省略した制御回路から出力さ
れる低速例えば約１秒周期の第１のPWM信号は２入力AND
回路13の一方の入力側に接続されており、他方の入力側
には約1000Hzの第１のクロック信号を出力する第１のク
ロック出力回路15からのその第１のクロック信号が接続
されている。
れる低速例えば約１秒周期の第１のPWM信号は２入力AND
回路13の一方の入力側に接続されており、他方の入力側
には約1000Hzの第１のクロック信号を出力する第１のク
ロック出力回路15からのその第１のクロック信号が接続
されている。
AND回路13は第１のPWM信号のON期間中に第１のクロッ
ク信号を出力するものであって第１のカウンタ回路17に
接続されており、第１のカウンタ回路17はAND回路13か
らのクロック数をカウントするもので、カウント値を一
時的に記憶する第１のラッチ回路19へ接続されている。
ク信号を出力するものであって第１のカウンタ回路17に
接続されており、第１のカウンタ回路17はAND回路13か
らのクロック数をカウントするもので、カウント値を一
時的に記憶する第１のラッチ回路19へ接続されている。
これらAND回路13、第１のカウンタ回路17および第１
のラッチ回路19にて第１のPWM信号のON期間（ON時間）
をカウントする第１のカウンタ手段21が形成されている
が、第１のラッチ回路19は必須のものではない。
のラッチ回路19にて第１のPWM信号のON期間（ON時間）
をカウントする第１のカウンタ手段21が形成されている
が、第１のラッチ回路19は必須のものではない。
第１のPWM信号はインバータＩを介して２入力AND回路
23の一方の入力側に接続されており、他方の入力側には
第１のクロック出力回路15が接続されている。
23の一方の入力側に接続されており、他方の入力側には
第１のクロック出力回路15が接続されている。
AND回路23は第１のPWM信号のOFF期間中に第１のクロ
ック信号を出力するものであって第２のカウンタ回路25
に接続されており、第２のカウンタ回路25はAND回路23
からのクロック数をカウントするもので、カウント値を
一時的に記憶する第２のラッチ回路27に接続されてい
る。
ック信号を出力するものであって第２のカウンタ回路25
に接続されており、第２のカウンタ回路25はAND回路23
からのクロック数をカウントするもので、カウント値を
一時的に記憶する第２のラッチ回路27に接続されてい
る。
これらインバータＩ、AND回路23、第２のカウンタ回
路25および第２のラッチ回路27にて第１のPWM信号のOFF
期間（OFF時間）をカウントする第２のカウンタ手段29
が形成されているが、第１のラッチ回路19と同様に第２
のラッチ回路27も必須のものではない。
路25および第２のラッチ回路27にて第１のPWM信号のOFF
期間（OFF時間）をカウントする第２のカウンタ手段29
が形成されているが、第１のラッチ回路19と同様に第２
のラッチ回路27も必須のものではない。
第２のクロック出力回路31は第１のクロック信号より
はるかに高い周波数、例えば1MHzの第２のクロック信号
を出力するものであり、第３および第４のカウンタ回路
33、35に接続されている。
はるかに高い周波数、例えば1MHzの第２のクロック信号
を出力するものであり、第３および第４のカウンタ回路
33、35に接続されている。
第３のカウンタ回路33は第１のラッチ回路19に記憶さ
れたカウント値（第１のPWM信号のON期間）を第２のク
ロック信号によって例えばカウントダウンし、カウント
アップ信号を切換回路37に出力するものである。
れたカウント値（第１のPWM信号のON期間）を第２のク
ロック信号によって例えばカウントダウンし、カウント
アップ信号を切換回路37に出力するものである。
第４のカウンタ回路35は第２のラッチ回路27に記憶さ
れたカウント値（第１のPWM信号のOFF期間）を第２のク
ロック信号によってカウントダウンし、カウントアップ
信号を切換回路37に出力するものである。
れたカウント値（第１のPWM信号のOFF期間）を第２のク
ロック信号によってカウントダウンし、カウントアップ
信号を切換回路37に出力するものである。
切換回路37は、それら第３のカウンタ回路33からのカ
ウントアップ信号によってOFFするとともに第４のカウ
ンタ回路35からのカウントアップ信号によってONする第
２のPWM信号を作成し、D/A変換回路41へ出力するととも
に、第３および第４のカウンタ回路33、35を交互に切換
え制御する信号をコントロール回路43に出力するもので
ある。
ウントアップ信号によってOFFするとともに第４のカウ
ンタ回路35からのカウントアップ信号によってONする第
２のPWM信号を作成し、D/A変換回路41へ出力するととも
に、第３および第４のカウンタ回路33、35を交互に切換
え制御する信号をコントロール回路43に出力するもので
ある。
D/A変換回路41は切換回路37からの第２のPWM信号のデ
ューティー比に応じたレベルのアナログ電圧にD/A変換
してアナログ信号を出力するものである。
ューティー比に応じたレベルのアナログ電圧にD/A変換
してアナログ信号を出力するものである。
コントロール回路43は、切換回路37からの切換え制御
信号によって第３および第４のカウンタ回路33、35を交
互に切換え制御し、第１のPWM信号の１周期終了後に第
１および第２のカウンタ回路17、25からカウント値を第
１および第２のラッチ回路19、27に出力するとともに第
１および第２のカウンタ回路17、25内をクリアして新た
にカウントを繰返すように制御する。
信号によって第３および第４のカウンタ回路33、35を交
互に切換え制御し、第１のPWM信号の１周期終了後に第
１および第２のカウンタ回路17、25からカウント値を第
１および第２のラッチ回路19、27に出力するとともに第
１および第２のカウンタ回路17、25内をクリアして新た
にカウントを繰返すように制御する。
さらに、コントロール回路43は、第１のPWM信号のON
期間およびOFF期間に同期して第１および第２のラッチ
回路19、27からのカウント値を第３および第４のカウン
タ手段33、35へ出力するタイミングを制御するものであ
る。
期間およびOFF期間に同期して第１および第２のラッチ
回路19、27からのカウント値を第３および第４のカウン
タ手段33、35へ出力するタイミングを制御するものであ
る。
次に、上述した本考案のD/A変換装置の動作を説明す
る。
る。
ここで、例えば第１のPWM信号の周期を１秒（一般項
としてｈ秒周期）とし、第２のPWM信号の周期を1msec
（一般項としてnh/p［sec］周期）とし、第１のクロッ
ク信号の周波数を約1000Hz（一般項としてnHz）、第２
のクロック信号の周波数を約1MHz（一般項としてpHz）
としたとき、以下のようになる。
としてｈ秒周期）とし、第２のPWM信号の周期を1msec
（一般項としてnh/p［sec］周期）とし、第１のクロッ
ク信号の周波数を約1000Hz（一般項としてnHz）、第２
のクロック信号の周波数を約1MHz（一般項としてpHz）
としたとき、以下のようになる。
入力された第１のPWM信号に対してAND回路13からその
ON期間中にクロック信号を出力して第１のカウンタ回路
17がそのクロック信号数をカウントする一方、反転され
た第１のPWM信号に対してAND回路23からそのOFF期間中
のクロック信号を出力して第２のカウンタ回路25がその
クロック信号数をカウントする。
ON期間中にクロック信号を出力して第１のカウンタ回路
17がそのクロック信号数をカウントする一方、反転され
た第１のPWM信号に対してAND回路23からそのOFF期間中
のクロック信号を出力して第２のカウンタ回路25がその
クロック信号数をカウントする。
第１のPWM信号はｈ秒周期であるから第１および第２
のカウンタ回路17、25によるONカウント値とOFFカウン
ト値の合計値はｈ秒後にｈ×ｎとなる。
のカウンタ回路17、25によるONカウント値とOFFカウン
ト値の合計値はｈ秒後にｈ×ｎとなる。
第１のPWM信号の１周期のカウントが終了すると、コ
ントロール回路43が各々のカウント数を第１および第２
のラッチ回路19、27へ出力制御してこれらに記憶され、
第１および第２のカウンタ回路17、25内がクリアされて
新たに始めからカウントを繰返す。
ントロール回路43が各々のカウント数を第１および第２
のラッチ回路19、27へ出力制御してこれらに記憶され、
第１および第２のカウンタ回路17、25内がクリアされて
新たに始めからカウントを繰返す。
すると、コントロール回路43は第１および第２のラッ
チ回路19、27からのカウント値を第３および第４のカウ
ンタ手段33、35へ出力制御し、第３のカウンタ手段33で
は第２のクロック信号によって例えば700→699→698→
・・・→１→０とカウント値を減算し、カウント値が
「０」となってカウントアップすると、ONカウントアッ
プ信号を切換回路37に出力する。
チ回路19、27からのカウント値を第３および第４のカウ
ンタ手段33、35へ出力制御し、第３のカウンタ手段33で
は第２のクロック信号によって例えば700→699→698→
・・・→１→０とカウント値を減算し、カウント値が
「０」となってカウントアップすると、ONカウントアッ
プ信号を切換回路37に出力する。
他方、第４のカウンタ手段35では第２のクロック信号
によって例えば300→299→298・・・→１→０とカウン
ト値を減算し、カウント値が「０」となってOFFカウン
トアップすると、OFFカウントアップ信号を切換回路37
に出力する。
によって例えば300→299→298・・・→１→０とカウン
ト値を減算し、カウント値が「０」となってOFFカウン
トアップすると、OFFカウントアップ信号を切換回路37
に出力する。
切換回路37は切換回路37からONおよびOFFカウントア
ップ信号によってレベルを切換え、ONカウントアップ信
号が出力されるまでONレベルに、OFFカウントアップ信
号が出力されるまでOFFレベルに保たれた第２のPWM信号
をD/A変換回路41へ出力する。
ップ信号によってレベルを切換え、ONカウントアップ信
号が出力されるまでONレベルに、OFFカウントアップ信
号が出力されるまでOFFレベルに保たれた第２のPWM信号
をD/A変換回路41へ出力する。
すなわち、切換回路37からONおよびOFFカウントアッ
プ信号によってnh/p周期の第２のPWM信号が得られる。
プ信号によってnh/p周期の第２のPWM信号が得られる。
D/A変換回路41ではその第２のPWM信号のデューティー
比に応じたレベルのアナログ電圧をD/A変換してアナロ
グ信号を出力する。
比に応じたレベルのアナログ電圧をD/A変換してアナロ
グ信号を出力する。
そして、ONおよびOFFカウントアップ信号によって作
られる第２のPWM信号のON期間比率は第３図を参照して
示すと、次のようになる。
られる第２のPWM信号のON期間比率は第３図を参照して
示すと、次のようになる。
ON期間＝［ＴON＋ΔＴON］／［to＋Δto］ ……（４） OFF期間＝［ＴOFF＋ΔＴOFF］／［to＋Δto］ ……（５） 従って、 第２のPWM信号のON期間比率＝ （ON時間カウント）／［（ON時間カウント）＋（OFF時
間カウント）］ ＝［（ＴON＋ΔＴON）／（to＋Δto）］／｛［（ＴON＋
ΔＴON）／［（to＋Δto）］＋［（ＴOFF＋ΔＴOFF）／
（to＋Δto）］｝ ＝（ＴON＋ΔＴON）／（ＴON＋ＴOFF＋ΔＴON＋ΔＴOF
F） ……（６） となる。
間カウント）］ ＝［（ＴON＋ΔＴON）／（to＋Δto）］／｛［（ＴON＋
ΔＴON）／［（to＋Δto）］＋［（ＴOFF＋ΔＴOFF）／
（to＋Δto）］｝ ＝（ＴON＋ΔＴON）／（ＴON＋ＴOFF＋ΔＴON＋ΔＴOF
F） ……（６） となる。
この（６）式からは、第１および第２のクロック出力
回路15、31からの第１および第２のクロック信号の誤差
がアナログ信号にはまったく影響しないことが分る。
回路15、31からの第１および第２のクロック信号の誤差
がアナログ信号にはまったく影響しないことが分る。
さらに、一般に調節計等における制御回路から出力さ
れるPWM信号の誤差はそのONおよびOFF期間について同じ
定数で変動する性質があるため、その誤差は次のように
表すことができる。なお、符号αは比例定数である。
れるPWM信号の誤差はそのONおよびOFF期間について同じ
定数で変動する性質があるため、その誤差は次のように
表すことができる。なお、符号αは比例定数である。
ON期間誤差ΔＴON＝αＴON ……（７） OFF期間誤差ΔＴOFF＝αＴOFF ……（８） ここで、（７）および（８）式を（６）式に代入する
と第２のPWM信号のON期間比率は次のようになる。
と第２のPWM信号のON期間比率は次のようになる。
第２のPWM信号のON期間比率 ＝［ＴON（１＋α）］／［ＴON（１＋α）＋ＴOFF（１
＋α）］ ＝ＴON／（ＴON＋ＴOFF） ……（９） この（９）式を見ると、制御回路からの第１のPWM信
号におけるON期間およびOFF期間の誤差は相殺されるこ
とが分る。
＋α）］ ＝ＴON／（ＴON＋ＴOFF） ……（９） この（９）式を見ると、制御回路からの第１のPWM信
号におけるON期間およびOFF期間の誤差は相殺されるこ
とが分る。
このように本考案のD/A変換装置では、D/A変換された
アナログ信号が第１および第２のクロック信号の誤差や
第１のPWM信号における出力周期の誤差にまったく影響
せず、正確なアナログ信号が出力される。
アナログ信号が第１および第２のクロック信号の誤差や
第１のPWM信号における出力周期の誤差にまったく影響
せず、正確なアナログ信号が出力される。
なお、本考案においては、第１および第２のカウンタ
手段21、29や第２のPWM信号発生回路39は上述した構成
に限定されない。
手段21、29や第２のPWM信号発生回路39は上述した構成
に限定されない。
さらに、上述した実施例における周期や周波数は一例
であり、装置の目的に応じて変更可能であるが、本考案
のD/A変換装置は特に低速のPWM信号のD/A変換に好適す
る。
であり、装置の目的に応じて変更可能であるが、本考案
のD/A変換装置は特に低速のPWM信号のD/A変換に好適す
る。
［考案の効果］ 以上説明したように本考案は、入力された第１のPWM
信号を第１のクロック信号によってそのON期間およびOF
F期間をカウントし、ON期間のカウント値とOFF期間のカ
ウント値を第１のクロック信号より高い周波数の第２の
クロック信号によって各々カウントしたカウントアップ
信号によってOFFとONに交互に切換え、第２のクロック
信号によってカウントされたON期間とOFF期間比率で切
換えた第２のPWM信号を発生し、この第２のPWM信号をD/
A変換してアナログ信号を得る構成としたから、第１のP
WM信号の周期誤差や第１および第２のクロック信号の周
波数誤差がアナログ信号の精度に影響し難い。
信号を第１のクロック信号によってそのON期間およびOF
F期間をカウントし、ON期間のカウント値とOFF期間のカ
ウント値を第１のクロック信号より高い周波数の第２の
クロック信号によって各々カウントしたカウントアップ
信号によってOFFとONに交互に切換え、第２のクロック
信号によってカウントされたON期間とOFF期間比率で切
換えた第２のPWM信号を発生し、この第２のPWM信号をD/
A変換してアナログ信号を得る構成としたから、第１のP
WM信号の周期誤差や第１および第２のクロック信号の周
波数誤差がアナログ信号の精度に影響し難い。
そのため、入力されるPWM信号の周期誤差およびクロ
ック信号の周波数誤差に影響されない高精度のアナログ
信号出力が可能となるうえ、経時変化等による精度の悪
化を抑えることが可能で、さらに第１および第２のクロ
ック出力回路やPWM信号を出力する回路側では高精度の
構成部品を使用する必要がないから装置の価格の高騰を
抑えることもできる。
ック信号の周波数誤差に影響されない高精度のアナログ
信号出力が可能となるうえ、経時変化等による精度の悪
化を抑えることが可能で、さらに第１および第２のクロ
ック出力回路やPWM信号を出力する回路側では高精度の
構成部品を使用する必要がないから装置の価格の高騰を
抑えることもできる。
第１図は本考案に係るD/A変換装置の一実施例を示すブ
ロック図、第２図は従来のD/A変換装置のブロック図、
第３図は第２図のD/A変換装置の動作を説明する波形図
である。 １……クロック出力回路 ３、13、23……AND回路 ５……カウンタ回路 ７……ラッチ回路 ９……D/A変換回路 11、43……コントロール回路 15……第１のクロック出力手段 （第１のクロック出力回路） 17……第１のカウンタ回路 19……第１のラッチ回路 21……第１のカウンタ手段 25……第２のカウンタ回路 27……第２のラッチ回路 29……第２のカウンタ手段 31……第２のクロック出力手段 （第２のクロック出力回路） 33……第３のカウンタ回路 35……第４のカウンタ回路 37……切換回路 39……第２のPWM信号発生手段 41……D/A変換手段 （D/A変換回路）
ロック図、第２図は従来のD/A変換装置のブロック図、
第３図は第２図のD/A変換装置の動作を説明する波形図
である。 １……クロック出力回路 ３、13、23……AND回路 ５……カウンタ回路 ７……ラッチ回路 ９……D/A変換回路 11、43……コントロール回路 15……第１のクロック出力手段 （第１のクロック出力回路） 17……第１のカウンタ回路 19……第１のラッチ回路 21……第１のカウンタ手段 25……第２のカウンタ回路 27……第２のラッチ回路 29……第２のカウンタ手段 31……第２のクロック出力手段 （第２のクロック出力回路） 33……第３のカウンタ回路 35……第４のカウンタ回路 37……切換回路 39……第２のPWM信号発生手段 41……D/A変換手段 （D/A変換回路）
───────────────────────────────────────────────────── フロントページの続き (72)考案者 小場 昭範 東京都大田区久が原５丁目16番６号 理 化工業株式会社内 (72)考案者 坂倉 浩一 東京都大田区久が原５丁目16番６号 理 化工業株式会社内
Claims (1)
- 【請求項１】第１のクロック信号を出力する第１のクロ
ック出力手段と、 前記第１のクロック信号より高い周波数の第２のクロッ
ク信号を出力する第２のクロック出力手段と、 入力された第１のPWM信号のON期間を前記第１のクロッ
ク信号でカウントする第１のカウンタ手段と、 前記第１のPWM信号のOFF期間を前記第１のクロック信号
でカウントする第２のカウンタ手段と、 前記第１のカウンタ手段によるカウント値を前記第２の
クロック信号でカウントしたカウントアップ信号によっ
てOFFに切換えるとともに、前記第２のカウンタ手段に
よるカウント値を前記第２のクロック信号でカウントし
たカウントアップ信号によってONに交互に切換えて第２
のPWM信号を発生する第２のPWM信号発生手段と、 前記第２のPWM信号をD/A変換してアナログ化するD/A変
換手段と、 を具備することを特徴とするD/A変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990123572U JP2517764Y2 (ja) | 1990-11-27 | 1990-11-27 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990123572U JP2517764Y2 (ja) | 1990-11-27 | 1990-11-27 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0480138U JPH0480138U (ja) | 1992-07-13 |
| JP2517764Y2 true JP2517764Y2 (ja) | 1996-11-20 |
Family
ID=31871268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990123572U Expired - Fee Related JP2517764Y2 (ja) | 1990-11-27 | 1990-11-27 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2517764Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101518A (ja) * | 1981-12-14 | 1983-06-16 | Toshiba Corp | Ａ−ｄコンバ−タ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0611450Y2 (ja) * | 1987-03-17 | 1994-03-23 | 株式会社安川電機 | 高精度追従比較型速度電圧発生回路 |
-
1990
- 1990-11-27 JP JP1990123572U patent/JP2517764Y2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101518A (ja) * | 1981-12-14 | 1983-06-16 | Toshiba Corp | Ａ−ｄコンバ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0480138U (ja) | 1992-07-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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