JP2891472B2 - 速度信号検出回路 - Google Patents
速度信号検出回路Info
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- JP2891472B2 JP2891472B2 JP4332089A JP4332089A JP2891472B2 JP 2891472 B2 JP2891472 B2 JP 2891472B2 JP 4332089 A JP4332089 A JP 4332089A JP 4332089 A JP4332089 A JP 4332089A JP 2891472 B2 JP2891472 B2 JP 2891472B2
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- Japan
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- pulse
- signal
- speed signal
- counter
- rotation
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Description
【発明の詳細な説明】 a.産業上の利用分野 本発明は、速度信号検出回路に関し、特に、回転に基
づいて発生する回転パルス信号の整数値以下の少数値ま
で検出すると共に、リップルのない高精度の速度信号を
得るための新規な改良に関する。
づいて発生する回転パルス信号の整数値以下の少数値ま
で検出すると共に、リップルのない高精度の速度信号を
得るための新規な改良に関する。
b.従来の技術 従来、用いられたこの種の速度信号検出回路としては
種々あるが、その中で代表的な構成について述べると、
第４図及び第５図にて示されるように、エンコーダ等の
回転パルス信号発生器１からの回転パルス信号1aは、微
分回路２に入力され、この回転パルス信号1aのパルスエ
ッジが微分回路２で微分される。
種々あるが、その中で代表的な構成について述べると、
第４図及び第５図にて示されるように、エンコーダ等の
回転パルス信号発生器１からの回転パルス信号1aは、微
分回路２に入力され、この回転パルス信号1aのパルスエ
ッジが微分回路２で微分される。
前記微分回路２からの微分出力2aは積分回路３で積分
され、アナログ信号からなる速度信号3aが出力される構
成である。また、サンプリング周期（時間）と速度パル
ス発生タイミングのずれ（端数間隔）による誤差を解決
する技術は、例えば、特開昭54−96082号公報及び特開
昭61−245063号公報に開示されている。
され、アナログ信号からなる速度信号3aが出力される構
成である。また、サンプリング周期（時間）と速度パル
ス発生タイミングのずれ（端数間隔）による誤差を解決
する技術は、例えば、特開昭54−96082号公報及び特開
昭61−245063号公報に開示されている。
c.発明が解決しようとする課題 従来の速度信号検出回路は、以上のように構成されて
いたため、次のような課題が存在していた。
いたため、次のような課題が存在していた。
すなわち、回転パルス信号のパルスエッジを検出して
微分しているため、第５図にて示されるように、リップ
ルを除去することができず、高精度の速度制御を必要と
するモータに適用した場合には、誤制御を伴うことがあ
り、このリップルのない速度信号を得ることができなか
った。
微分しているため、第５図にて示されるように、リップ
ルを除去することができず、高精度の速度制御を必要と
するモータに適用した場合には、誤制御を伴うことがあ
り、このリップルのない速度信号を得ることができなか
った。
また、パルスエッジを検出して微分回路で微分してお
り、回転パルス信号の整数値のみに基づいて速度信号を
得ているため、例えば、モータ等の回転速度が極めて低
速となった場合には、パルス間隔が長くなり、速度信号
の精度も低下していた。前述の課題を解決するために、
前述の各公報に、示される方法が提案されているが、前
述の特開昭61−245063号公報の方法は、時間制限付き速
度演算方法であり、少数値まで求めることは不可能であ
った。また、特開昭54−96082号公報はサンプリング周
期に対する速度パルスの同期のずれによる誤差を複雑に
補正する方法であった。
り、回転パルス信号の整数値のみに基づいて速度信号を
得ているため、例えば、モータ等の回転速度が極めて低
速となった場合には、パルス間隔が長くなり、速度信号
の精度も低下していた。前述の課題を解決するために、
前述の各公報に、示される方法が提案されているが、前
述の特開昭61−245063号公報の方法は、時間制限付き速
度演算方法であり、少数値まで求めることは不可能であ
った。また、特開昭54−96082号公報はサンプリング周
期に対する速度パルスの同期のずれによる誤差を複雑に
補正する方法であった。
本発明は、以上のような課題を解決するためになされ
たもので、特に、回転に基づいて発生する回転パルス信
号の整数値以下の少数値まで検出すると共に、リップル
のない高精度の速度信号をうるようにした速度信号検出
回路を提供することを目的とする。
たもので、特に、回転に基づいて発生する回転パルス信
号の整数値以下の少数値まで検出すると共に、リップル
のない高精度の速度信号をうるようにした速度信号検出
回路を提供することを目的とする。
d.課題を解決するための手段 本発明による速度信号検出回路は、回転に基づく複数
のパルスからなる回転パルス信号を出力する制御部と、
検出すべきサンプリング時間Z0内における前記回転パル
ス信号のパルス数を検出するエンコーダパルスカウンタ
と、前記サンプリング時間Z0内の最終パルスと前記サン
プリング時間Z0の終期Z01間に存在する端数間隔Z1及び
前記回転パルス信号のパルス間隔Z2を検出するカウンタ
と、前記カウンタに接続された割算器とを備えた構成で
あり、エンコーダパルスカウンタとパルスカウンタとカ
ウンタはクロックパルスによって同期化されている。
のパルスからなる回転パルス信号を出力する制御部と、
検出すべきサンプリング時間Z0内における前記回転パル
ス信号のパルス数を検出するエンコーダパルスカウンタ
と、前記サンプリング時間Z0内の最終パルスと前記サン
プリング時間Z0の終期Z01間に存在する端数間隔Z1及び
前記回転パルス信号のパルス間隔Z2を検出するカウンタ
と、前記カウンタに接続された割算器とを備えた構成で
あり、エンコーダパルスカウンタとパルスカウンタとカ
ウンタはクロックパルスによって同期化されている。
e.作用 本発明による速度信号検出回路においては、サンプリ
ング時間Z0内の最終パルスと前記サンプリング時間Z0の
終期Z01間に存在する端数間隔Z1及び前記回転パルス信
号のパルス間隔Z2を検出するカウンタと、このカウンタ
に接続された割算器が設けられているため、この割算器
にて前記端数間隔Z1を前記パルス間隔Z2で割算すること
により、前記回転パルス信号の整数値以下の少数値まで
検出することができる。また、前述の各カウンタは同期
化処理されているため、特開昭54−96082号公報に示さ
れる方法でエンコーダパルスカウンタのずれを補正する
必要はない。
ング時間Z0内の最終パルスと前記サンプリング時間Z0の
終期Z01間に存在する端数間隔Z1及び前記回転パルス信
号のパルス間隔Z2を検出するカウンタと、このカウンタ
に接続された割算器が設けられているため、この割算器
にて前記端数間隔Z1を前記パルス間隔Z2で割算すること
により、前記回転パルス信号の整数値以下の少数値まで
検出することができる。また、前述の各カウンタは同期
化処理されているため、特開昭54−96082号公報に示さ
れる方法でエンコーダパルスカウンタのずれを補正する
必要はない。
さらに、前述の回転パルス信号の計数は、全てディジ
タル演算処理によって行われるため、従来のように、微
分時のリップルによる障害もなく高精度の速度信号を得
ることができ、特に、低速時における分解能を向上させ
ることができる。
タル演算処理によって行われるため、従来のように、微
分時のリップルによる障害もなく高精度の速度信号を得
ることができ、特に、低速時における分解能を向上させ
ることができる。
f.実施例 以下、図面と共に本発明による速度信号検出回路の好
適な実施例について詳細に説明する。
適な実施例について詳細に説明する。
尚、従来と同一又は同等部分には、同一符号を付して
説明する。
説明する。
第１図から第３図迄は、本発明による速度信号検出回
路を示すためのもので、第１図はブロック図、第２図は
回転パルス信号のパルス検出状態を示す説明図、第３図
は速度信号検出回路の応用例を示すブロック図である。
路を示すためのもので、第１図はブロック図、第２図は
回転パルス信号のパルス検出状態を示す説明図、第３図
は速度信号検出回路の応用例を示すブロック図である。
図において符号10で示されるものは、クロック10a、
エンコーダ（図示せず）からの回転パルス信号11のLEAD
11A及びLAG11Bが入力される制御部であり、この制御部1
0は検出すべきサンプリング時間Z0（第２図に示す）を
計数するパルスカウンタ12を内蔵して有している。
エンコーダ（図示せず）からの回転パルス信号11のLEAD
11A及びLAG11Bが入力される制御部であり、この制御部1
0は検出すべきサンプリング時間Z0（第２図に示す）を
計数するパルスカウンタ12を内蔵して有している。
前記制御部10には、エンコーダパルスカウンタ１が接
続され、このエンコーダパルスカウンタ１は、前記回転
パルス信号11のパルス11a・・・を連続的に計数し、そ
のカウント値をディジタル信号として示す周知のエンコ
ーダ信号1aを出力ラッチ回路13に入力している。
続され、このエンコーダパルスカウンタ１は、前記回転
パルス信号11のパルス11a・・・を連続的に計数し、そ
のカウント値をディジタル信号として示す周知のエンコ
ーダ信号1aを出力ラッチ回路13に入力している。
前記制御部10には、カウンタ14が接続され、このカウ
ンタ14では、第２図で示すように、前記パルスカウンタ
12でカウントされる前記サンプリング時間Z0内に存在す
る最終パルス11dと前記サンプリング時間Z0の終期Z01間
に存在する端数間隔Z1及び前記回転パルス信号11のパル
ス間隔Z2を検出するように構成されている。
ンタ14では、第２図で示すように、前記パルスカウンタ
12でカウントされる前記サンプリング時間Z0内に存在す
る最終パルス11dと前記サンプリング時間Z0の終期Z01間
に存在する端数間隔Z1及び前記回転パルス信号11のパル
ス間隔Z2を検出するように構成されている。
前記カウンタ14からの出力信号である前記端数間隔Z1
及びパルス信号間隔Z2は、このカウンタ14に接続された
割算器15に入力され、この割算器15には前記制御部10か
ら出力され前記クロック信号10aからなると共に回路同
期用のクロックとして用いる指令信号10bが入力されて
いる。
及びパルス信号間隔Z2は、このカウンタ14に接続された
割算器15に入力され、この割算器15には前記制御部10か
ら出力され前記クロック信号10aからなると共に回路同
期用のクロックとして用いる指令信号10bが入力されて
いる。
前記割算器15では、前記端数間隔Z1を前記パルス間隔
Z2で割算処理 を行い、割算結果による割算信号15aは前記出力ラッチ
回路13に入力されている。
Z2で割算処理 を行い、割算結果による割算信号15aは前記出力ラッチ
回路13に入力されている。
本発明による速度信号検出回路20は、前述したように
構成されており、以下に、その動作について説明する。
構成されており、以下に、その動作について説明する。
まず、外部のエンコーダ（図示せず）から入力された
回転パルス信号11は、エンコーダパルスカウンタ１によ
って検出され、前記サンプリング時間Z0内におけるパル
ス数Niが計数されて前記エンコーダ信号1aとして出力ラ
ッチ回路13に入力されている。
回転パルス信号11は、エンコーダパルスカウンタ１によ
って検出され、前記サンプリング時間Z0内におけるパル
ス数Niが計数されて前記エンコーダ信号1aとして出力ラ
ッチ回路13に入力されている。
前記カウンタ14で検出された端数間隔Z1およびパルス
間隔Z2は、割算器15にて割算処理 され、割算信号15aが出力ラッチ回路13に入力され、そ
の結果、速度信号Ｖは、 として出力ラッチ回路13からディジタル速度信号として
バイナリ信号で出力される。
間隔Z2は、割算器15にて割算処理 され、割算信号15aが出力ラッチ回路13に入力され、そ
の結果、速度信号Ｖは、 として出力ラッチ回路13からディジタル速度信号として
バイナリ信号で出力される。
従って、この速度信号Ｖは、全てディジタル演算処理
によって得られていると共に、各パルス数の整数以下の
少数値迄検出されているため、極めて高精度の速度検出
ができ、特に、低速回転時における速度検出精度を向上
させることができる。
によって得られていると共に、各パルス数の整数以下の
少数値迄検出されているため、極めて高精度の速度検出
ができ、特に、低速回転時における速度検出精度を向上
させることができる。
また、前述の速度信号検出回路20の応用例としては、
第３図に示すように、モータエンコーダ30に適用するこ
とができる。
第３図に示すように、モータエンコーダ30に適用するこ
とができる。
すなわち、第３図において、符号31で示されるモータ
には、回転軸32を介してエンコーダ33が設けられてお
り、このモータ31には加減算器34を介して送られた速度
指令35が、速度制御アンプ36を介して入力されている。
には、回転軸32を介してエンコーダ33が設けられてお
り、このモータ31には加減算器34を介して送られた速度
指令35が、速度制御アンプ36を介して入力されている。
前記エンコーダ33からの回転パルス信号11が速度信号
検出回路20に入力され、この速度信号検出回路20からの
前述の速度信号Ｖは、D/A変換器37を介してアナログ電
圧信号20aとして加減算器34に入力されている。
検出回路20に入力され、この速度信号検出回路20からの
前述の速度信号Ｖは、D/A変換器37を介してアナログ電
圧信号20aとして加減算器34に入力されている。
従って、前述のモータエンコーダ30においては、速度
信号検出回路20から得られた極めて高精度の速度信号Ｖ
がアナログ電圧信号20aとして加減算器34に入力され、
高精度に制御された速度制御アンプ36からの駆動信号36
aによってモータ31の回転が一定値となるように制御さ
れている。
信号検出回路20から得られた極めて高精度の速度信号Ｖ
がアナログ電圧信号20aとして加減算器34に入力され、
高精度に制御された速度制御アンプ36からの駆動信号36
aによってモータ31の回転が一定値となるように制御さ
れている。
g.発明の効果 本発明による速度信号検出回路は、以上のように構成
されているため、次のような効果を得ることができる。
されているため、次のような効果を得ることができる。
すなわち、サンプリング時間内のパルス数に加えて、
サンプリング時間の終期と最終パルス間に存在する端数
間隔を用いて、少数値まで得ることができるため、極め
て高精度の速度信号を得ることができ、特に、低速回転
時における検出精度を向上させることができる。
サンプリング時間の終期と最終パルス間に存在する端数
間隔を用いて、少数値まで得ることができるため、極め
て高精度の速度信号を得ることができ、特に、低速回転
時における検出精度を向上させることができる。
第１図から第３図迄は、本発明による速度信号検出回路
を示すためのもので、第１図はブロック図、第２図は回
転パルス信号のパルス検出状態を示す説明図、第３図は
速度信号検出回路の応用例を示すブロック図、第４図及
び第５図は、従来の速度信号検出回路を示すもので、第
４図はブロック図、第５図は波形図である。 １はエンコーダパルスカウンタ、10は制御部、11は回転
パルス信号、11a〜11fはパルス、Z0はサンプリング時
間、11dは最終パルス、12はパルスカウンタ、Z01は終
期、Z1は端数間隔、Z2はパルス間隔、14はカウンタ、15
は割算器である。
を示すためのもので、第１図はブロック図、第２図は回
転パルス信号のパルス検出状態を示す説明図、第３図は
速度信号検出回路の応用例を示すブロック図、第４図及
び第５図は、従来の速度信号検出回路を示すもので、第
４図はブロック図、第５図は波形図である。 １はエンコーダパルスカウンタ、10は制御部、11は回転
パルス信号、11a〜11fはパルス、Z0はサンプリング時
間、11dは最終パルス、12はパルスカウンタ、Z01は終
期、Z1は端数間隔、Z2はパルス間隔、14はカウンタ、15
は割算器である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川上 克之 長野県飯田市大休1879番地 多摩川精機 株式会社飯田工場内 (58)調査した分野(Int.Cl.6，ＤＢ名) G01P 3/00 - 3/80
Claims (1)
- 【請求項１】回転に基づく複数のパルス（11a〜11f）か
らなる回転パルス信号（11）を出力する制御部（10）
と、検出すべきサンプリング時間（Z0）内における前記
回転パルス信号（11）のパルス数（Ni）を検出するエン
コーダパルスカウンタ（１）と、前記サンプリング時間
（Z0）内の最終パルス（11d）と前記サンプリング時間
（Z0）の終期（Z01）間に存在する端数間隔（Z1）及び
前記回転パルス信号（11）のパルス間隔（Z2）を検出す
るカウンタ（14）と、前記カウンタ（14）に接続された
割算器（15）とを備え、前記割算器（15）にて前記端数
間隔（Z1）を前記パルス間隔（Z2）で割算することによ
り、前記回転パルス信号（11）の整数値以下の少数値ま
で検出するようにしたことを特徴とする速度信号検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4332089A JP2891472B2 (ja) | 1989-02-27 | 1989-02-27 | 速度信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4332089A JP2891472B2 (ja) | 1989-02-27 | 1989-02-27 | 速度信号検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02223861A JPH02223861A (ja) | 1990-09-06 |
| JP2891472B2 true JP2891472B2 (ja) | 1999-05-17 |
Family
ID=12660518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4332089A Expired - Lifetime JP2891472B2 (ja) | 1989-02-27 | 1989-02-27 | 速度信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2891472B2 (ja) |
-
1989
- 1989-02-27 JP JP4332089A patent/JP2891472B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02223861A (ja) | 1990-09-06 |
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