JPS61157282A

JPS61157282A - モ−タ制御装置

Info

Publication number: JPS61157282A
Application number: JP59274835A
Authority: JP
Inventors: Hiroyuki Kiguchi; 博之木口; Hiroshi Koide; 博小出
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1984-12-28
Filing date: 1984-12-28
Publication date: 1986-07-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［技術分野］本発明は、モータの回転を制御するモータ制御装置に関
する。

［従来技術］一般に、モータを精密に制御するには、第３図に示した
ように速度制御ループと位相制御ループからなる制御回
路を用いる。

同図において、モータ１の軸にパルスエンコーダ２を取
り付け、その出力信号ＥＰを周波数／電圧変換器３で速
度検出信号Ｄｖに変換してこれを加算点４のマイナス入
力端に加えるとともに、信号ＥＰを位相比較器５の比較
入力端に加える。

一方、速度指令電圧発生器６からは速度指令値に相当す
る指令電圧信号Ｆｖが出力されて加算点４のプラス入力
端に加えられ、加算点４からは速度指令値とモータ１の
実際の速度との誤差に対応する速度誤差信号Ｅ１が形成
され、この速度誤差信号Ｅ１は、ローパスフィルタ７を
介して加算点８の１入力端に加えられる。

また、速度指令周波数発振器９からは基準の位相を持つ
指令周波数信号Ｆｆが出力されて位相比較器５の基準入
力端に加えられ、位相比較器５からは基準の位相からの
ずれに相当する位相誤差信号Ｅ２が形成され、この位相
誤差信号Ｅ２は、ローパスフィルタ１０を介して加算点
８の他入力端に加えられ、この加算点８の出力がサーボ
アンプ１１に加えられる。

その結果、所定の速度でかつ所定の位相で回転するよう
に、モータ１が制御される。

ところで、このような制御回路では、モータ１の軸中心
に対してパルスエンコーダ２の中心がずれて取り付けら
れた場合等、パルスエンコーダ２が偏心している場合に
は、正確なモータ１の回転状況を検出できない。

そこで、かかる不具合を解消するために、第４図に示し
たように、エンコーダ板２ａａに２つのフォトインタラ
プタ２ａｂ、２ａｃをエンコーダ板２ａの中心に対して
１８０度離した位置に取り付けた構造のパルスエンコー
ダ２ａを用いることで偏心の影響を抑制できる制御回路
が、従来、実用されている。

かかる従来装置の一例を第５図に示す。なお、同図で第
３図と同一部分および相当部分には同一符号を付して、
その説明を省略する。

同図において、パルスエンコーダ２ａの２つの出力信号
ＥＰＩ、ＥＰ２は、それぞれ周波数／電圧変換器３ａ。

３ｂに加えられて対応する電圧信号に変換されたのち、
加算点１２に加えられ、この加算点１２の出力が加算点
４に速度検出信号Ｄν２として加えられる。

また、信号ＥＰ１．．ＥＰ２はそれぞれ位相比較器５ａ
　、　５ｂの比較入力端に加えられ、この位相比較器５
ａ、５ｂが形成する位相誤差信号Ｅ２ａ、Ｅ２ｂは、ロ
ーパスフィルタ１０ａ、１０ｂを介して加算点１３に加
えられ、この加算点１３の出力が加算点８に加えられる
。

なお、速度指令電圧発生器６ａは、第３図の速度指令電
圧発生器６の出力信号の２倍のレベルの指令電圧信号Ｆ
ｖ２を発生して、これを位相比較器５ａ、５ｂの基準入
力端に加える。

このようにして、パルスエンコーダ２ａの２つの出力信
号ＥＰＩ、ＥＰ２の周波数に対応した電圧信号の和を速
度検出信号とし、おのおのの位相誤差の和を位相誤差と
しているので、偏心の影響を除去できる。

ところで、位相比較器５ａ　、　５ｂとしては多くの場
合、第６図に示したような回路が用いられる。

同図において、速度指令周波数信号発振器９から出力さ
れる指令周波数信号Ｆｆはフリップフロップ５１に、パ
ルスエンコーダ２ａから出力される信号ＵＰＩ（ＥＰ２
）はフリップフロップ５２にそれぞれ加えられ、フリッ
プフロップ５１．５２の出力はナンド回路５３を介して
それぞれのクリア入力端に加えられるとともに、それぞ
れ反転バッファ５４、非反転バッファ５５を介して加算
器５６に加えられる。この加算器５６の出力が位相誤差
信号として出力される。

しかしながら、このような位相比較器では位相差を２π
までしか検出できないので、パルスエンコーダ２ａの出
力する信号ＥＰＩ、ＥＰ２の位相差が２π以上ある場合
には、正確な位相差を検出できない。

そのため、パルスエンコーダ２ａをモータ１の軸に精度
よく取り付けなければならないという問題があった。

［目的］本発明は、上述した従来技術の問題を解決するためにな
されたものであり、パルスエンコーダから出力されるパ
ルスの位相差が２π以上あっても正確な位相差を検出で
き、モータを正確ｒ制御できるとともにパルスエンコー
ダの取り付は精度に余裕をもたせることができるモータ
制御装置を提供することを目的としている。

［構成］本発明は、パルスエンコーダの出力パルスの位相差をデ
ジタル演算によって算出し、その演算結果をアナログ信
号に変換することで、上記目的を達成している。

以下、添付図面を参照しな・がら本発明の実施例を詳細
に説明する。

第１図は、本発明の一実施例にかかる制御回路を示して
いる。

図において、高速クロック発生器２０は、目的とする周
波数よりも格段に高い（例えば数十倍）周波数の高速ク
ロックＨ３Ｃ（第２図（ａ）参照）を発生するものであ
り、その高速クロックＨ３Ｃは、クロック発生回路３０
のフリップフロップ３１．３２のクロック入力端ＣＫ、
アンド回路３５，３６．３７の一入力端にそれぞれ加え
られている。

フリップフロップ３１の出力Ｑすなわち信号Ｓ２（第２
図（ｃ）参照）はフリップフロップ３２の入力端Ｊおよ
びアンド回路３６の低入力端に、出力σはフリップフロ
ップ３２の入力端におよびアンド回路３３の一入力端に
、フリップフロップ３２の出力Ｑすなわち信号Ｓ３（第
２図（ｄ）参照）はアンド回路３５の低入力端にフリッ
プフロップ３２の出力σはアンド回路３３の低入力端に
、アンド回路３３の出力信号ＳＬ（第２図（ｂ）参照）
はフリップフロップ３１の入力端Ｊおよびアンド回路３
７の低入力端に、また、インバータ３４を介してフリッ
プフロップ３１の入力端Ｋにそれぞれ加えられている。

したがって、アンド回路３５，３６．３７からは第２図
（ｅ）　、（ｆ）　、（ｇ）に示したように、高速クロ
ックｌ＋ｓｃに同期してクロック信号ＣＰＩ、ＣＰ２．
ＣＰ３がそれぞれ微分回路４０に出力される。

この微分回路４０は、速度指令周波数発生器９ａから出
力される指令周波数信号ＲＦＣ（第２図（ｊ）参照）お
よびパルスエンコーダ２ａから出力されるパルス信号Ｅ
ＰＩ、ＥＰ２（第２図（ｈ）　、　（ｉ）参照）をその
立ち上がりで微分するものであり、インバータ４１，４
２，４３、フリップフロップ４４，４５，４６，４７，
４８．４眠アンド回路５０，５１．５２から構成されて
いる。なお、指令周波数信号ＲＦＣは、目的とする周波
数の２倍の周波数に設定されている。

また、指令周波数信号ＲＦＣおよびパルス信号ＥＰＩ。

ＩＥＰ２を微分するさいに基準となるクロック信号ＣＰ
Ｉ。

Ｃｒ２．Ｃｒ２が、上述のようにそれぞれ異なるタイミ
ングで発生しているので、これらの信号ＲＦＣ，ＥＰＩ
。

ＥＰ２が同時に発生した場合でもそれぞれ異なるりＫ　
５　’／　ｆ　Ｔ　ｍｅ　’ａ　ｈ　７　、　ｔｌ’１
１．）＜）Ｌ／　ＸＰＩ、Ｐ２．Ｐ３（＠　２　　　　
　。

図（ｎ）　、　（ｏ）　、（Ｐ）参照）がそれぞれ発生
される。

クロック信号ＣＰＩはフリップフロップ４８．４９のり
ロック入力端ＧＫおよびアンド回路５２の一入力端に、
クロック信号ＣＰ２はフリップフロップ４６．４７のク
ロック入力端ＣＫおよびアンド回路５１の一入力端に、
クロック信号ＣＰ３はフリップフロップ４４．４５のク
ロック入力端ＣＫおよびアンド回路５０の一入力端にそ
れぞれ加えられている。

また、速度指令周波数発生器９ａから出力される指令周
波数信号ＲＦＣはフリップフロップ４４の入力端Ｊおよ
びインバータ４１を介してフリップフロップ４４の入力
端Ｋにそれぞれ加えられ、パルスエンコーダ２ａから出
力されるパルス信号ＵＰＩはフリップフロップ４８の入
力端Ｊおよびインバータ４３を介してフリップフロップ
４８の入力端Ｋに、パルス信号ＥＰ２はフリップフロッ
プ４６の入力端Ｊおよびインバータ４２を介してフリッ
プフロップ４６の入力端Ｋにそれぞれ加えられている。

フリップフロップ４４，４６，４８の出力Ｑはフリップ
フロップ４５，４７．４９の入力端Ｊおよびア、ンド回
路５０゜５１、．５２の低入力端に、フリップフロップ
４４，４６．４８の出力σはフリップフロップ４５，４
７．４９の入力端Ｋに、フリップフロップ４５，４７，
４９の出力Ｑはアンド回路５０．５１．５２のさらに他
の入力端に加えられている。

ここで、第２図（ｈ）　、　（ｉ）　、　（ｊ）に示し
たように指令・周波数信号ＲＦＣ、パルス信号ＥＰＩ、
ＥＰ２が同時に発生した場合を考えると、まず、パルス
信号ＥＰＩについては、その立ち上がりタイミングの直
後に発生したクロックＣＰＩの立ち下がりタイミングで
フリップフロップ４８がオン状態になり、したがってそ
の次に発生したクロック信号ＣＰＩがアンド回路５２を
介し、計数パルス信号Ｐ１として出力される。さらに、
このクロック信号ＣＰＩの立ち下がりでフリップフロッ
プ４９がオン状態になるのでそれ以降はアンド回路５２
が不動作状態になり、以後は計数パルスＰ１が出力され
ない。このようにして、計数パルス信号Ｐ１は、パルス
信号ＥＰＩの立ち上がりに同期して１個が出力される。

また、パルス信号ＥＰ２および指令周波数信号ＲＦＣを
微分するためのクロック信号ＣＰ２．ＣＰ３は、それぞ
れクロック信号ＣＰＩから高速クロックＨ５Ｃの１クロ
ツクおよび２クロツクだけ発生タイミングがずれでいる
から、それぞれ異なるタイミングで微分され、それぞれ
に対応して計数パルス信号Ｐ２．Ｐ３がアンド回路５１
．．５０から出力される。

このようにして形成された計数パルス信号ＰＩ。

Ｐ２はオア回路５３を介し、計数パルス信号Ｐ４として
アップダウンカウンタ６０のグー１〜部を構成するアン
ド回路６１の一入力端および極性判別回路７０を構成す
るオア回路７１の一入力端に、また、計数パルス信号Ｐ
３はゲート部を構成するアンド回路６２の一入力端およ
びオア回路７１の他入力端にそれぞれ加えられ、アンド
回路６１．６２の出力はアップダウンカウンタ７０のダ
ウンカラン１へ入力端りおよびアップカラン１−入力端
Ｕにそれぞれ加えられている。

アップダウンカウンタ６０のキャリ出力Ｃおよびボロー
出力Ｂは、極性判別回路７０のナンド回路７２゜７３に
ホールドされるとともに、その出力されたタイミングで
フリップフロップ７４に記憶される。また、アップダウ
ンカウンタ６０の計数出力は、ゲート回路８０を構成す
るナンド回路８１に加えられるとともに、各ビット毎に
データ変換回路９０の排他的論理和回路９］、、０２，
９３．９４の一入力端にそれぞれ加えられる。

極性判別回路７０のフリップフロップ７４の出力０は、
排他的論理和回路９１，９２，９３．９４の他入力端、
グー１〜回路８０を構成する負論理のアンド回路８３の
一入力端およびデータ変換回路９０を構成するアダー９
５の入力端Ｃｏにそれぞれ加えられ、また、フリップフ
ロップ７４の出力σはゲー１へ回路８０を構成する負論
理のアンド回路８２の一入力端およびデータ変換回路９
０でデジタル／アナログ変換器９６の極性を反転するた
めの極性反転スイッチ９９に加えられている。

グー１−回路８０のナンド回路８１の出力はアンド回路
８２．８３の他入力端に加えられ、また、アンド回路８
２．８３の出力はアンド回路６１．６２の他入力端にそ
れぞれ加えられている。

したがって、計数パルス信号Ｐ３の発生が計数パルス信
号Ｐ４よりも多くなり、アップダウンカウンタ６０がオ
ーバフローした場合、アンド回路６２が不動作状態にな
るので計数パルス信号Ｐ３がアップダランカウンタ６０
に加えられなくなり、また、計数パルス信号Ｐ４の発生
が大きくなり、アップダウンカウンタ６０がアンダーフ
ローした場合、アンド回路６１が不動作状態になるので
計数パルス信号Ｐ４がアップダウンカウンタ６０に加え
られなく、なる。その結果、アップダウンカウンタ６０
がフルスケールまで計数した後には、その原因となる計
数パルス信号Ｐ３．Ｐ４が入力されなくなるので、その
方向のサイクリックな計数動作が防止される。

すなわち、アップダウンカウンタ６０がアンダフローあ
るいはオーバフローした時点では、それぞれアップカウ
ントクロック（計数パルス信号Ｐ３）あるいはダウンカ
ウントクロック（計数パルス信号Ｐ４）のアップダウン
カウンタ６０への入力が禁止されるので、それ以降のア
ップカウントあるいはダウンカウントが停止され、ダウ
ンカウントあるいはアップカウントのみが可能となる。

そして、それ以降でアップダウンカウンタ６０のオーバ
フローあるいはアンダーフローが解除されて、キャリ出
力Ｃあるいはボロー出力Ｂが立ち下が＝１２− ると、アンド回路６１．６２が動作可能状態になるので
アップカウントクロックおよびダウンカウントクロック
の入力が開始される。

排他的論理和回路９１，９２，９３．９４の出力は、ア
ダー９５の入力端Ａ、Ｂ、Ｃ，Ｄに加えられ、アダー９
５の出力はデジタル／アナログ変換器９６によって対応
するアナログ信号に変換され、さらに、電流−電圧変換
回路９７によって電圧信号に変換される。そして、この
電圧信号は極性反転回路９８を介してローパスフィルタ
１００に加えられ、加算点８に出力される。

したがって、アップダウンカウンタ６０がオーバフロー
してキャリ出力Ｃが立ち上がると、フリップフロップ７
４の出力０が論理Ｈレベルになるから、アップダウンカ
ウンタ６０の計数値が反転されてアダー９５に入力され
、さらに、このときはアダー９５の入力端ｃｏが論理１
ルベルになっているから、アダー９５からはアップダウ
ンカウンタ６０の補数に１を加えたデータすなわち計数
値の極性を反転させたデータが出力される。

また、極性反転スイッチ９９がオフ状態なので、極性反
転回路９８は非反転状態になり、電流−電圧変換回路９
７の出力がそのまま位相誤差信号としてローパスフィル
タ１００に出力される。

一方、アップダウンカウンタ６０がアンダフローしてボ
ロー出力Ｂが立ち」二がると、フリップフロップ６０の
出力０が論理１１レベルになるから、アップダウンカウ
ンタ６０の計数値がそのままアダー９５に入力され、し
たがって、アップダウンカウンタ６０の計数データがア
ナログ／デジタル変換器９６に出力される。

このときは、極性反転スイッチ９９がオン状態なので、
極性反転回路９８は反転状態になり、電流−電圧変換回
路９７の出力が極性反転されて位相誤差信号としてロー
パスフィルタ１００に出力される。

このようにして、形成された位相誤差信号は、加算点８
に加えられる。この制御回路では、アップダウンカウン
タ６０のビット数をｎとすると、位相誤差信号を正確に
形成できるパルス信号ＥＰＩとパルス信号ＥＰ２の位相
差の範囲は２π＊（２＊＊＋１−ｉ）である。したがっ
て、この場合はパルス信号ＥＰＩとパルス信号ＥＰ２の
位相差が３０πまでであれば位相誤差信号を正確に形成
できる。なお、＊は乗法を、＊＊は草乗をそれぞれあら
れす演算子である。

一方、パルス信号Ｐ、Ｐ１．．ＥＰ２はそれぞれ周波数
／電圧変換器３ａ　、　３ｂに加えられて対応する電圧
信号に変換され、この周波数／電圧変換器３ａ　、　３
ｂの出力信号は加算点１２で加算されて極性が反転した
速度検出信号が形成され、この速度検出信号は加算点４
に加えられる。この加算点４には速度指令電圧発生器６
ａから出力される指令電圧信号が加えられており、その
結果、速度誤差信号が形成され、この速度誤差信号はロ
ーパスフィルタ７を介して加算点８に加えられている。

これにより、加算点８では位相誤差信号と速度誤差信号
が加算され、その加算結果がモータの制御信号として次
段のサーボアンプ等（図示略）に出力される。

、２お、ｍ　１　＠　Ｉｃ　Ｍ　Ｌ／　Ｌ　＠Ｗｒ　ｌ
よ＠　５　＠　Ｉｔ：ｙｒ＜　Ｌ／　ｆ＝　Ｍ　１１　
　　　１の一部であり、その他の部分は、第５図と同様
の構成を持つ。また、第１図で第５図と同じ部分には同
一符号を付してその説明を省略する。

ところで、」二連した実施例ではパルスエンコーダ２ａ
として異なる２つのパルス信号を発生するものを用いた
が、パルスエンコーダ２ａが発生するパルス信号の数は
これに限ることはない。

［効果］以上説明したように、本発明によれば、パルスエンコー
ダの出力パルスの位相差をデジタル演算によって算出し
、その演算結果をアナログ信号に変換しているので、パ
ルスエンコーダから出力されるパルスの位相差が２π以
上あっても正確な位相差を検出でき、モータを正確に制
御できる。また、パルスエンコーダのモータ軸への取り
付は精度に余裕をもたせることができるという利点を得
る。

【図面の簡単な説明】

第１図は本発明の一実施例にかかる制御回路を示したブ
ロック図、第２図（ａ）〜（ｐ）は第１図に示した制御
回路の動作を示した波形図、第３図は従来装置の一例を
示したブロック図、第４図はパルスエンコーダの一例を
示した正面図、第５図は従来装置の他の例を示したブロ
ック図、第６図は位相比較器の一例を示したブロック図
である。 ■・・・モータ、２ａ・・・パルスエンコーダ、３ａ　
、　３ｂ・・・周波数／電圧変換器、４．８．１２・・
・加算点（加算器）、６ａ・・・速度指令電圧発生器、
７，１００・・・ローパスフィルタ、９ａ・・・速度指
令周波数発振器、２０・・・高速クロック発生器、３０
・・・クロック発生回路、４０・・・微分回路、６０・
・・アップダウンカウンタ、７０・・・極性判別回路、
８０・・・グー１〜回路、９０・・・データ変換回路。

Claims

【特許請求の範囲】

少なくとも２つの異なるパルス信号を発生するパルスエ
ンコーダをモータの軸に取り付け、それらのパルス信号
の周波数に対応した電圧信号の和に基づいて速度誤差信
号を形成するとともに、おのおののパルス信号の基準パ
ルス信号との位相差の和に基づいて位相誤差信号を形成
し、速度誤差信号と位相誤差信号の和でモータを制御す
るモータ制御装置において、上記位相誤差信号を形成す
る位相誤差検出手段が、目標周波数にパルスエンコーダ
の出力するパルス信号の数を乗じた周波数の基準周波数
信号を発生する基準周波数発生器と、各パルス信号と上
記基準周波数信号を個別のタイミングで微分する微分回
路と、上記基準周波数信号に対応して上記微分回路から
出力されるパルスの数と上記パルス信号に対応して上記
微分回路から出力されるパルスの総数とを減算するカウ
ンタと、このカウンタの出力に応じたアナログ信号を発
生する信号発生手段とからなることを特徴としたモータ
制御装置。