JPS61148921A - 追従比較型速度信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明け一す〜ゼ・ンブ亭り端Ｉｆζ・・−／　−、”
　、、−−−ンコーダ（以下、ＰＧとする）の出力周波
ｆｉＦをアナログ電圧ｖＫ変換するＦ／Ｖコンバータに
関する。

〔従来の技術〕

従来、モータ等の回転速度を検出するには、速度検出用
小型直流発電機（タコジエネ）を用いて゛いたが、装・
置の小型化、軽量化のために、タコジエネを省略し、位
置検出に用いるパルスエンコーダノ出力パルスをＦ／Ｖ
コンバータで電圧に変、換するようになった。ところが
、Ｆ／Ｖコンバータを用いたサーボシステムは低速時の
出力電圧のリップル成分が大きいの、でＮＣ等に用いる
には不可能とされていた。

そこで、ＩＰＧの出力パルス間隔の尾の周期を持つクロ
ックパル□スを発生させてＰＣの出力パルス間を補間し
た後、これらのパルスをアナログ的に積分することによ
り出力電圧のリップル成分を減少させる速度電圧発生回
路が考案され、実願昭５８−１１８２９７に開示されて
いる。

〔発明が解決しようとする問題点〕

しかしながら、パルスをアナログ的に積分する上記従来
の装置では出力電圧に少なからずリップル成分が含まれ
てしまい、また装置内のほとんどの回路がアナログ回路
で構成されているので、温度ドリフト等による精度の劣
化が発生するという問題点を有している。

本発明の目的は、出力電圧のリップル成分を除去し、精
度が高く安定性の良い速度電圧発生回路を提供すること
にある。

〔問題点を解決するための手段〕

本発明はＰＧから入力されるパルスレートに比例した可
逆のパルスレートを作り、これら相互のパルスレートを
可逆カウンタで追従比較するものである。すなわち本発
明の追従比較型速度電圧発生回路は、パルスエンコーダ
の出力パルスを計数する可逆カウンタと、可逆カウンタ
の計数値に比例する可逆のパルスレートを出力する積分
手段と、可逆カウンタの計数値に基づいて正負のアナロ
グ電圧を出力するＤ／Ａコンバータとを有しており、積
分手段の出力が可逆カウンタの２つの入力端子のうち計
数の絶対値を減する側の入力端子に入力されている。

〔作　　用〕

本発明においては、ＰＧからのパルスをデジタル処理し
て最後にＤ／Ａコンバータによってアナログ電圧に変換
しているので、低速時におけるパルスのリップルが全く
問題とならず、速度に対する出力は完全な直線性を得る
ことが可能となり、温度ドリフト等の精度はＤ／Ａコン
バータのみの特性によるものとなる。

〔実　施　例〕

本発明の実施例につ（・て図面を参照して説明する。

ＨＸ１図は本発明の一実施例に係る追従比較型速度電圧
発生回路の構成図である。

可逆カウンタ１はアップ端子ＵＰ、ダウン端子ＤＯＷＮ
にパルスを入力してそれぞれインクリメント、デクリメ
ントされ、最上位ビット（以下、ＭＳＢとする）Ｋ正負
符号（正のときに０７、負のときに“１″）がつけられ
た計数値Ｎをデータバス１２（（出力する。Ｄ／Ａコン
バータ２はデータバス１２上の計数値Ｎをアナログ電圧
Ｖに変換して出力する。演算回路（以下、ＡＬＵとする
）３はデータバス１２上の計数値Ｎとデータバス１４に
出力されたＤ・クリップ７０ツブ４の出力値との加算を
行ない演算結果をデータバス１３に出力するとともに、
演算の結果発生したキヤ＋７　　（’をキャリ一端子Ｃ
ｏに出力する。Ｄ・７リツプフロツブ４はクロックパル
スＣＰが印加されたときのデータバス１３上のデータを
データバス１４に出力する。アンド回路５はデータバス
１２上の計数値ＮのＭＳＢとクロックパルスＣＰの反転
信号ＣＰとＡＬＵ　３からのキヤＩＪ　−Ｃの反転信号
との論理積をとり、アップパルス八を出力する。アンド
回路６はデータバス１２上の計数値ＮのＭＳＢの反転信
号とクロックパルスＣＰの反転信号ＣＰとＡＬＵ　３か
らのキヤＩＪ　　Ｃとの論理積をとり、ダウンパルスｐ
ｎを出力する。ノア回路９．１０はそれぞれ不図示のＰ
Ｇから発生される正方向のパルス＋ＰとアップパルスＰ
Ｕ、負方向のパルス−ＰとダウンパルスＰａとのノアを
とる。

次に、本実施例の動作を説明する。

まず、ＰＧから正方向のパルス＋Ｐが連続してノア回路
９に入力されると可逆カウンタ１の計数値Ｎは増加され
る。このとき計数値Ｎは正であるのでＭＳＢは“Ｏ＃と
なっている。　この計数値ＮはＡＬＵ　３でデータバス
１４上のデータと加算され、さらＫこの加算結果はクロ
ックパルスＣＰ毎にＤ・フリップフロップ４によりデー
タバス１４に出力されて再び計数値Ｎと加算される。こ
のようにして、ＡＬＵ３で加算された結果、キャリーＣ
が発生すると、このキャリーＣはキャリ一端子ＣＯから
アンド回路６に入力し、ダウンパルスＰＤとしてノア回
路ｌＯを経て可逆カウンタｌのダウン端子ＤＯＷＮに入
力するので、可逆カウンタｌの計数値Ｎは１だけデクリ
メントされる。

ＰＧからのパルス＋Ｐのパルスレートが増スホど、計数
値Ｎが増してＡＬＵ３から頻繁にキャリ（’が出力され
るので、ダウンパルスＰＤのパルスレートも増加する。

このようにして、計数値Ｎは平衡状態になり、Ｄ／Ａコ
ンバータ２から安定した出力電圧が得られる。

また、ＰＧから負方向のパルス−Ｐが入力される場合に
は、計数値Ｎが負となるのでＭＳＢは′１”となり、ア
ンド回路５からアップパルスＰυがノア回路９を経て可
逆カウンタ１のアップ端子ＵＰに入力される。従って、
ＰＣから正方向のパルス＋Ｐが入力された場合と同様圧
して計数値Ｎが平衡状態になる。

ところで、アップパルスＰυおよびダウンパルスＰｏの
パルスレートはクロックパルスＣＰの周波数に比例する
ので、この周波数を変化させることＫよって出力電圧の
ゲインを変えることができる。

なお、本実施例においてＡＬＵ３、Ｄ・フリップフロッ
プ、アンド回路５．６、インバータ７．８．１１によっ
てアップパルスＰｕ　、ダウンパルスＰＤヲ作り出す代
わりに、第２図のように実願昭５８−５６２６６に開示
されている双方向ＢＲＭ回路１５およびＤ・フリップ７
０ツブ１６によってアップパルスＰｕ、ダウンパルスＰ
Ｏを作っても同様の効果が得られる。ここでＤ・フリッ
プ７０ツブ１６は、双方向ＢＲＭ回路１５が一周期終了
するまでにバイナリレートマルチプライヤ１５ａへの入
力データが変化することを防ぐために設けられても・る
。

〔発明の効果〕

以上説明したよ５に本発明によれば、出力電圧のリップ
ル成分が除去され、高精度かつ高安定性のＦ／Ｖ変換を
行なうことができる。

また、第１図、第２図のＤ／Ａコンバータの前段にデジ
タルパルス幅変換回路を設置することによりデジタル部
とアナログ回路とのアイソレーションを行なうことが可
能となるほか、デジタル部を直接取り出して傭のデジタ
ル演算に用いるこトモ可能である。

【図面の簡単な説明】

第１図は本発明の一実施例に係る追従比較型速度電圧発
生回路の構成図、第２図は他の実施例の構成図である。 １・・・・・・・・・・・・・・・可逆カウンタ２・・
・・・・・・・・・・・・・Ｄ／Ａコンバータ３・・・
・・・・・・・・・・・・ＡＬＵ４．１６　　・・・・
・・・・・Ｄ・７リツグ７０ツブ５．６・・・・・・・
・・・・・アンド回路７．８．１１・・・・・・インバ
ータ ９．１０　　・・・・・・・・・ノ　　ア　　回　　路
１２、１３．１４・・・データバス １５　　・・・・・・・・・・・・双方向ＢＲＭ回路１
５ａ・・・・・・・・・・・・バイナリレートマルチプ
ライヤ１５ｂ・・・・・・・・・・・・デフルチブレク
サ。 特許出願人　株式会社安川電機製作所 第１図

Claims (1)

1. 【特許請求の範囲】 パルスエンコーダから出力されるパルスレートをアナロ
   グ電圧に変換する速度電圧発生回路であって、 前記パルスエンコーダの出力パルスを計数する可逆カウ
   ンタと、 該可逆カウンタの計数値に比例する可逆のパルスレート
   を出力する積分手段と、 前記可逆カウンタの計数値に基づいて正負のアナログ電
   圧を出力するＤ／Ａコンバータとを有し、前記積分手段
   の出力が前記可逆カウンタの２つの入力端子のうち計数
   の絶対値を減ずる側の入力端子に入力されることを特徴
   とする追従比較型速度電圧発生回路。