以下、本発明のサンプリングレート変換回路、レシプロカルカウント値生成回路および物理量センサーを添付図面に示す実施形態に基づいて詳細に説明する。
<第1実施形態>
図1は、本発明のレシプロカルカウント値生成回路の第1実施形態を示すブロック図である。図2は、図1に示すレシプロカルカウント値生成回路のサンプリングレート変換回路を示すブロック図である。図3および図4は、それぞれ、図1に示すレシプロカルカウント値生成回路のサンプリングレート変換回路の動作を説明するための図である。
なお、図面には、被測定信号を「Fx」、基準クロック(基準信号)を「Fs」と記載する(他の実施形態の図面も同様)。
また、以下の説明では、被測定信号の位相を異ならせた信号も「被測定信号」と言う。
また、信号のレベルが「ロー(Low)」の場合を「0」、信号のレベルが「ハイ(High)」の場合を「1」とも言う。
また、信号の反転には、信号の立ち上がり、すなわち、信号が「0」から「1」になる場合のみを表す場合と、信号の立ち下がり、すなわち、信号が「1」から「0」になる場合のみを表す場合と、信号の立ち上がりおよび立ち下がりの両方、すなわち、信号が「0」から「1」になる場合および信号が「1」から「0」になる場合の両方を表す場合とが含まれる。
また、信号の反転エッジは、信号のレベルの反転を表す部分であり、前記の通り、信号の反転エッジには、信号の立ち上がりエッジのみを表す場合と、信号の立ち下がりエッジのみを表す場合と、信号の立ち上がりエッジおよび立ち下がりエッジの両方(両エッジ)を表す場合とが含まれる。
但し、以下の説明では、基準クロック(基準信号)および被測定信号のそれぞれについて、前記のうちの1つを例に挙げて説明を行う。本実施形態では、基準クロックについては、信号の反転は、信号の立ち上がりとし、被測定信号については、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。
図1に示すレシプロカルカウント値生成回路1(レシプロカルカウント値生成装置)は、周波数が既知である基準クロック(基準信号)Fsの周波数と被測定信号(Fx)の周波数との比に対応する値(または前記値を生成するために用いられる値)であるレシプロカルカウント値(レシプロカルカウント値を示す信号)を生成する回路(装置)である。レシプロカルカウント値生成回路1では、レシプロカルカウント方式を採用しており、被測定信号を動作クロックとして用い、その被測定信号の周波数は、基準クロックの周波数よりも低い。
まず、レシプロカルカウント値生成回路1の概要について、特許請求の範囲に対応させて簡単に説明し、その後で詳細に説明する。
レシプロカルカウント値生成回路1は、被測定信号(Fx)で規定されるタイミングで基準クロック(Fs)をカウントする回路(レシプロカルカウント値生成回路)であり、レシプロカルカウント値を生成するレシプロカルカウント値生成部10と、サンプリングレート変換回路500とを備えている。このレシプロカルカウント値生成回路1によれば、後述するサンプリングレート変換回路500の説明で述べる効果が得られる。
本実施形態では、レシプロカルカウント値生成回路1は、電気的に並列に接続され、位相の異なる複数の被測定信号(Fx)がそれぞれ入力され、基準クロック(Fs)を用いて、複数の被測定信号(Fx)のレベルの反転を表す反転エッジを検出する複数の第1のカウンターの1例である複数のカウンター3と、基準クロック(Fs)をカウントする第2のカウンターの1例であるカウンター5と、基準クロック(Fs)で規定されるタイミングにおける被測定信号(Fx)の反転エッジの検出数と、前記タイミングにおけるカウンター5のカウント値との積を、被測定信号(Fx)で規定される区間において積算し、レシプロカルカウント値を生成するレシプロカルカウント値生成部10とを備えている。以下、「電気的に接続」を単に「接続」とも言う。
また、レシプロカルカウント値生成部10は、前記積を積算する場合のみならず、前記積を積算した場合と同様の結果を得ることが可能な構成も含まれる。
このレシプロカルカウント値生成回路1によれば、複数の被測定信号の位相を異ならせるので、周波数の高い複数の基準クロックの位相を異ならせる場合に比べて、消費電力を低減することができる。また、各カウンター3に互いに位相の異なる被測定信号を入力することにより、アイドルトーンに起因する量子化雑音を抑制することができ、これによって、精度を向上させることができる。
また、不感期間無く漏れずにカウントすることができ、1次のノイズシェーピング効果が得られ、ノイズを高周波側に効果的にシフトすることができる。これによって、例えば、出力側にローパスフィルターを設けることにより、ノイズ成分を低減することができ、精度を向上させることができる。また、例えば、出力側に移動平均フィルターを設ける場合、その移動平均フィルターの構成や移動平均フィルター処理を簡素化することができる。
また、各カウンターにおける被測定信号(Fx)の反転エッジの検出数は、複数の被測定信号(Fx)における信号の立ち上がり数と立ち下がり数の合計値である。これにより、被測定信号(Fx)の実効入力周波数が2倍になるので、オーバーサンプリング効果によりSN比を向上させることができる。
また、各カウンターにおける被測定信号(Fx)の反転エッジの検出数は、前記合計値に限らず、複数の被測定信号(Fx)における信号の立ち上がり数または立ち下がり数であるのがよい。これにより、回路構成を簡素化することができる。以下、具体的に説明する。
レシプロカルカウント値生成回路1は、少なくとも1つの遅延素子2と、複数の第1のカウンターの1例である複数のカウンター3と、加算器4と、第2のカウンターの1例であるカウンター5と、乗算器6と、積分器7と、差分演算器8と、フィルターの1例であるローパスフィルター45と、サンプリングレート変換回路500とを備えている。各カウンター3は、電気的に並列に接続されている。また、遅延素子2の数は、カウンター3の数よりも1つ少ない。本実施形態では、カウンター3の数をn(nは、2以上の整数)、遅延素子2の数をn−1とする。なお、nの上限は、特に限定されないが、例えば1000程度とすることができる。
また、各カウンター3と、加算器4と、乗算器6と、積分器7と、差分演算器8と、ローパスフィルター45と、サンプリングレート変換回路500とは、入力側から出力側に向って、この順序で接続されている。
カウンター3は、本実施形態では、周波数デルタシグマ変調部(以下、「FDSM(Frequency Delta Sigma Modulator)」と言う)で構成されている。
すなわち、カウンター3は、基準クロック(基準信号)Fsの立ち上がりエッジに同期して被測定信号Fxをラッチして第1データを出力するラッチ31(第1ラッチ)と、基準クロックの立ち上がりエッジに同期して前記第1データをラッチして第2データを出力するラッチ32(第2ラッチ)と、前記第1データと前記第2データの排他的論理和を演算して出力データを生成する排他的論理和回路33とを備えている。なお、ラッチ31、ラッチ32としては、それぞれ、例えば、Dラッチ等を用いることができ、ラッチ31およびラッチ32は、例えば、Dフリップフロップ回路等で構成される。
遅延素子2は、被測定信号を遅延する機能を有しており、隣り合う2つのカウンター3の入力側において、その2つのカウンター3の間に接続されている。したがって、被測定信号は、所定のカウンター3のラッチ31の入力端子に入力され、また、被測定信号は、遅延素子2で遅延され、別のカウンター3のラッチ31の入力端子に入力され、以下、同様に、被測定信号は、遅延素子2でさらに遅延され、別のカウンター3のラッチ31の入力端子に入力される。また、遅延素子2としては、本実施形態では、インバーターが用いられている。
また、カウンター5の入力端子には、基準クロックが入力され、カウンター5の出力端子は、乗算器6の一方の入力端子に接続されている。また、カウンター5としては、例えば、フリーランカウンター等を用いることができる。また、加算器4の出力端子は、乗算器6の他方の入力端子に接続されている。
また、積分器7は、加算器71と、加算器71の出力側に電気的に接続されたラッチ72とを備えている。ラッチ72としては、例えば、Dラッチ等を用いることができる。
また、差分演算器8は、ラッチ81と、減算器82とを備えている。ラッチ81の出力端子は、減算器82のマイナス側の入力端子に接続されている。ラッチ81としては、例えば、Dラッチ等を用いることができる。
また、積分器7のラッチ72の出力端子は、差分演算器8の減算器82のプラス側の入力端子およびラッチ81の入力端子と、加算器71の一方の入力端子とに、それぞれ、接続されている。また、乗算器6の出力端子は、加算器71の他方の入力端子に接続されている。
なお、加算器4、乗算器6、積分器7および差分演算器8により、レシプロカルカウント値生成部10の主要部が構成される。
また、サンプリングレート変換回路500は、重み付け係数生成部501と、サンプリング部502とを備えている(図2参照)。なお、サンプリングレート変換回路500については、後で詳述する。
また、被測定信号は、複数のカウンター3のうちの所定のカウンター3のラッチ31の入力端子と、複数の遅延素子2のうちの初段の遅延素子2の入力端子と、積分器7の加算器71のリセット端子と、差分演算器8のラッチ81のクロック入力端子および減算器82のクロック入力端子とに、それぞれ、入力されている。
また、基準クロックは、各カウンター3のラッチ31のクロック入力端子およびラッチ32のクロック入力端子と、カウンター5の入力端子と、積分器7のラッチ72のクロック入力端子とに、それぞれ、入力されている。
次に、レシプロカルカウント値生成回路1の動作について説明する。
なお、図面には、被測定信号を「Fx」、基準クロックを「Fs」と記載する。
図1に示すように、被測定信号は、複数のカウンター3のうちの所定のカウンター3のラッチ31の入力端子と、複数の遅延素子2のうちの初段の遅延素子2の入力端子と、積分器7の加算器71のリセット端子と、差分演算器8のラッチ81のクロック入力端子および減算器82のクロック入力端子とに、それぞれ、入力される。
また、基準クロックは、各カウンター3のラッチ31のクロック入力端子およびラッチ32のクロック入力端子と、カウンター5の入力端子と、積分器7のラッチ72のクロック入力端子とに、それぞれ、入力される。
また、被測定信号は、遅延素子2で遅延され、別のカウンター3のラッチ31の入力端子に入力される。これにより、各カウンター3のラッチ31の入力端子には、周波数が同一で位相の異なる被測定信号が入力される。
各カウンター3では、それぞれ、ラッチ31は、基準クロックの立ち上がりエッジに同期して被測定信号をラッチして第1データを出力し、ラッチ32は、基準クロックの立ち上がりエッジに同期して前記第1データをラッチして第2データを出力し、排他的論理和回路33は、前記第1データと前記第2データの排他的論理和を演算して出力データを生成し、出力する。すなわち、排他的論理和回路33は、基準クロックが1周期推移する間の被測定信号の反転回数が偶数であれば「0」、奇数であれば「1」を出力する。これにより、各カウンター3からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「1」が出力され、その他は「0」が出力される。
各カウンター3から出力された信号は、それぞれ、加算器4に入力される。加算器4は、各カウンター3から出力された信号が示す数値を加算し、出力する。
また、カウンター5は、基準クロックをカウントし、その基準クロックのカウント値を出力する。
次に、乗算器6は、加算器4から出力された数値と、カウンター5から出力されたカウント値とを乗算し、その乗算値を出力する。
次に、積分器7では、加算器71は、現在の乗算値と、ラッチ72にラッチされている1つ前の乗算値とを加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
次に、差分演算器8では、減算器82は、現在の積分器7から出力された信号が示す値から、ラッチ81にラッチされている1つ前の信号が示す値を減算し、出力する。この出力は、レシプロカルカウント値の総和である。このレシプロカルカウント値の総和をカウンター3の数で除算すると、1つのカウンター3に対応するレシプロカルカウント値が得られる。
ここで、本実施形態におけるレシプロカルカウント値は、複数のカウンター3の1つ分の出力に相当する値であり、被測定信号の立ち上がりエッジと立ち下がりエッジとの間に含まれる基準クロックの立ち上がりエッジの数である。
また、レシプロカルカウント値の総和は、すべてのカウンター3の出力から得られたレシプロカルカウント値を合計した値である。
また、本発明におけるレシプロカルカウント値とは、本実施形態における狭義のレシプロカルカウント値に限らず、レシプロカルカウント値の総和、積算されたレシプロカルカウント値、積算されたレシプロカルカウント値の総和等を含む。
次に、差分演算器8から出力された信号は、ローパスフィルター45で処理が行われる。これにより、ローパスフィルター45で、所定の遮断周波数以上の周波数成分が遮断または低減される。なお、フィルターとしては、ローパスフィルター45に限らず、例えば、移動平均フィルター等を設けてもよい。
次に、ローパスフィルター45から出力された信号は、サンプリングレート変換回路500で処理が行われ、サンプリングレート(周波数)が変換され、そのサンプリングレート変換回路500から出力される。
次に、サンプリングレート変換回路500について説明する。
サンプリングレート変換回路500は、周波数デルタシグマ変調されたデルタシグマ変調信号をフィルター処理して得られるフィルター出力値(ローパスフィルター45から出力される信号)のサンプリングレート(サンプリング周波数)を変換する回路である。サンプリングレート変換回路500は、前記フィルター出力値の出力タイミングと、サンプリングタイミングとに基づいて、重み付け係数を求める重み付け係数生成部501と、前記重み付け係数を用いて重み付けされた前記フィルター出力値をサンプリング値として出力するサンプリング部502とを備えている。また、サンプリング部502は、不感期間無く、前記フィルター出力値が前記サンプリングタイミングで規定される区間に占める割合で重み付けされた値を前記サンプリング値として出力する。
これにより、不感期間無く漏れずにカウントする効果を破綻させないようにし、1次のノイズシェーピング効果を保つことができ、ノイズを高周波側に効果的にシフトすることができる。これによって、ローパスフィルター45により、ノイズ成分を低減することができ、精度を向上させることができる。以下、具体的に説明する。
サンプリングレート変換回路500は、ローパスフィルター45から出力されるフィルター出力値のサンプリングレート(サンプリング周波数)を変換する機能を有している。
すなわち、サンプリングレート変換回路500は、フィルター出力値の出力タイミングにおいて、その出力タイミングの直前の区間に対応するフィルター出力値を求める。そして、サンプリングタイミングにおいて、そのサンプリングタイミングの直前の区間における占有時間で重み付けしたフィルター出力値の和を、サンプリング値として求める。
以下、サンプリングレート変換回路500が行うサンプリングレートを変換する処理について、具体的に1例を挙げて説明する。
フィルター出力値の出力タイミングの周波数(以下、「フィルター出力周波数(フィルター出力レート)」とも言う)をfa、サンプリングタイミングに基づくサンプリング周波数(サンプリングレート)をfbとしたとき、fa>fbの場合と、fa<fbの場合とに分けて説明する。
(fa>fbの場合)
まず、「フィルター出力値の出力タイミングの周波数は、サンプリングタイミングに基づくサンプリング周波数よりも高い」と設定した場合について説明する。
fa>fbとする利点としては、フィルター出力周波数とサンプリング周波数の大小関係が、「フィルター出力周波数の方が高い」と固定されることで、各場合分けが簡易になる。
図3に示すように、隣り合う2つの前記サンプリングタイミングをt0およびt1(但し、t0<t1)とし、前記t0と前記t1との間に、1つの前記出力タイミングがあり、前記1つの出力タイミングをtaとし、前記taにおける前記フィルター出力値をYa、前記taの次の前記出力タイミングにおける前記フィルター出力値をYb、前記t1における前記サンプリング値をs1としたとき、前記s1は、下記(1)式で表される。
s1=(ta−t0)Ya+(t1−ta)Yb ・・・(1)
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。
また、隣り合う2つの前記サンプリングタイミングをt2およびt3(但し、t2<t3)とし、前記t2と前記t3との間に、2つの前記出力タイミングがあり、前記2つの出力タイミングをtcおよびtd(但し、tc<td)とし、前記tcにおける前記フィルター出力値をYc、前記tdにおける前記フィルター出力値をYd、前記tdの次の前記出力タイミングにおける前記フィルター出力値をYe、前記t3における前記サンプリング値をs3としたとき、前記s3は、下記(2)式で表される。
s3=(tc−t2)Yc+(td−tc)Yd+(t3−td)Ye ・・・(2)
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。
以下、具体的に説明する。
図3に示すように、まず、フィルター出力値の出力タイミングを、順次、ta、tb、tc、td、te、tfとする。
また、フィルター出力値を、順次、Ya、Yb、Yc、Yd、Ye、Yfとする。
また、サンプリングタイミングを、順次、t0、t1、t2、t3、t4とする。
また、サンプリング値を、順次、s0、s1、s2、s3、s4とする。
このような場合、t0とt1との間、t1とt2との間、t3とt4との間には、それぞれ、1つの出力タイミングがあるので、s1、s2、s4については、それぞれ、前記(1)式が適用される。
また、t2とt3との間には、2つの出力タイミングがあるので、s3については、前記(2)式が適用される。
すなわち、各サンプリング値s1、s2、s3、s4は、それぞれ、下記のように表される。
s1=(ta−t0)Ya+(t1−ta)Yb
s2=(tb−t1)Yb+(t2−tb)Yc
s3=(tc−t2)Yc+(td−tc)Yd+(t3−td)Ye
s4=(te−t3)Ye+(t4−te)Yf
ここで、(ta−t0)、(t1−ta)、(tb−t1)、(t2−tb)、(tc−t2)、(td−tc)、(t3−td)、(te−t3)、(t4−te)が重み付け係数であり、この重み付け係数は、重み付け係数生成部501により求められる。そして、サンプリング部502は、前記サンプリング値s1〜s4を求め、出力する。すなわち、サンプリング部502は、不感期間無く、フィルター出力値がサンプリングタイミングで規定される区間に占める割合で重み付けされた値をサンプリング値s1〜s4として出力する。
ここで、前記「不感期間無く」の「不感期間」とは、カウントを行わない期間を言う。また、「無く」とは、実質的にないことであり、カウント漏れが無いのであれば、例えば、1%程度の不感期間はあってもよい。
(fa<fbの場合)
次に、「フィルター出力値の前記出力タイミングの周波数は、サンプリングタイミングに基づくサンプリング周波数よりも低い」と設定した場合について説明する。
fa<fbとする利点としては、フィルター出力周波数とサンプリング周波数の大小関係が、「フィルター出力周波数の方が低い」と固定されることで、各場合分けが簡易になる。
図4に示すように、隣り合う2つの前記サンプリングタイミングをt0およびt1(但し、t0<t1)とし、前記t0と前記t1との間に、1つの前記出力タイミングがあり、前記1つの出力タイミングをtaとし、前記taにおける前記フィルター出力値をYa、前記taの次の前記出力タイミングにおける前記フィルター出力値をYb、前記t1における前記サンプリング値をs1としたとき、前記s1は、下記(3)式で表される。
s1=(ta−t0)Ya+(t1−ta)Yb ・・・(3)
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。
また、隣り合う2つの前記サンプリングタイミングをt2およびt3(但し、t2<t3)とし、前記t2と前記t3との間に、前記出力タイミングがなく、前記t3よりも後の前記出力タイミングにおける前記フィルター出力値をYc、前記t3における前記サンプリング値をs3としたとき、前記s3は、下記(4)式で表される。
s3=(t3−t2)Yc ・・・(4)
これにより、フィルター出力値のサンプリングレートを適確に変換することができる。 以下、具体的に説明する。
図4に示すように、まず、フィルター出力値の出力タイミングを、順次、ta、tb、tc、tdとする。
また、フィルター出力値を、順次、Ya、Yb、Yc、Ydとする。
また、サンプリングタイミングを、順次、t0、t1、t2、t3、t4とする。
また、サンプリング値を、順次、s0、s1、s2、s3、s4とする。
このような場合、t0とt1との間、t1とt2との間、t3とt4との間には、それぞれ、1つの出力タイミングがあるので、s1、s2、s4については、それぞれ、前記(3)式が適用される。
また、t2とt3との間には出力タイミングがないので、s3については、前記(4)式が適用される。
すなわち、各サンプリング値s1、s2、s3、s4は、それぞれ、下記のように表される。
s1=(ta−t0)Ya+(t1−ta)Yb
s2=(tb−t1)Yb+(t2−tb)Yc
s3=(t3−t2)Yc
s4=(tc−t3)Yc+(t4−tc)Yd
ここで、(ta−t0)、(t1−ta)、(tb−t1)、(t2−tb)、(t3−t2)、(tc−t3)、(t4−tc)が重み付け係数であり、この重み付け係数は、重み付け係数生成部501により求められる。そして、サンプリング部502は、前記サンプリング値s1〜s4を求め、出力する。すなわち、サンプリング部502は、不感期間無く、フィルター出力値がサンプリングタイミングで規定される区間に占める割合で重み付けされた値をサンプリング値s1〜s4として出力する。
なお、fa=fbの場合は、fa>fbの場合と、fa<fbの場合とのいずれか一方に含めて処理することが可能である。
以上説明したように、レシプロカルカウント値生成回路1によれば、複数の被測定信号の位相を異ならせるので、周波数の高い複数の基準クロックの位相を異ならせる場合に比べて、消費電力を低減することができる。
また、各カウンター3に互いに位相の異なる被測定信号を入力することにより、アイドルトーンに起因する量子化雑音を抑制することができる。これにより、精度を向上させることができる。
また、不感期間無く漏れずにカウントすることができ、1次のノイズシェーピング効果が得られ、ノイズを高周波側に効果的にシフトすることができる。これによって、例えば、出力側にローパスフィルターを設けることにより、ノイズ成分を低減することができ、精度を向上させることができる。また、例えば、出力側に移動平均フィルターを設ける場合、その移動平均フィルターの構成や移動平均フィルター処理を簡素化することができる。
また、サンプリングレート変換回路500により、不感期間無く漏れずにカウントする効果を破綻させないようにし、1次のノイズシェーピング効果を保つことができ、ノイズを高周波側に効果的にシフトすることができる。これによって、ローパスフィルター45により、ノイズ成分を低減することができ、精度を向上させることができる。
以下に、サンプリングレート変換回路500により精度を向上させることができる理由を説明する。
まず、周波数デルタシグマ変調器から出力されるDSM信号は、所定のゲートタイムで不感期間無く繰り返しカウント(サンプリング)を行った際に得られるカウント値の列(データ列)に相当する。この場合に得られるカウント値に含まれる雑音は、ノイズシェーピング効果により高周波帯域に移動する。このため、DSM信号から高周波を除去することにより、被測定信号成分を精度良く抽出することが可能となる。このような周波数デルタシグマ変調器を備えるカウンターは、サンプリングレート(サンプリング周波数)を高くするほど、分解能が向上する等の特徴を有する。
ここで、前記ノイズシェーピング効果を得るには、カウントに不感期間が無いことが必要である。すなわち、カウント漏れが生じると、ノイズシェーピング効果を得ることができない。このカウント漏れは、外乱として観測される。
したがって、サンプリングレートを変換する場合、変換前のデータ列と、変換後のデータ列とは、比例している(線形である)ことが必要である。すなわち、カウント漏れ、2重カウント等による不要なデータの混入等がないようにする必要がある。サンプリングレート変換回路500では、前記の要件を満足しており、このため、前述した効果を得ることができる。
また、以下に変形例を説明する。
(1)カウンター3およびカウンター5としては、それぞれ、前記の構成に限定されず、他の構成のカウンターを用いることができる。他のカウンターとしては、例えば、リプルカウンター等が挙げられる。
(2)被測定信号の周波数は、基準クロックの周波数よりも高くてもよい。
(3)差分演算器8(エッジ検出数演算回路)よりも後段(出力側)の回路については、動作クロックとして、基準クロックを用いてもよく、また、被測定信号を用いてもよい。
(3−1)差分演算器8(エッジ検出数演算回路)よりも後段の回路について、動作クロックとして基準クロックを用いる。
これにより、被測定信号の周波数よりも基準クロックの周波数の方が高い場合、処理を分散させつつ、適確に時間内に演算を終了させることができる。
(3−2)差分演算器8(エッジ検出数演算回路)よりも後段の回路について、動作クロックとして被測定信号を用いる。
これにより、被測定信号の周波数よりも基準クロックの周波数の方が低い場合、低周波数のクロックでのパイプライン処理により消費電力を低減することができる。
<第2実施形態>
図5は、本発明のレシプロカルカウント値生成回路の第2実施形態を示すブロック図である。図6は、図5に示すレシプロカルカウント値生成回路の動作を説明するためのタイミングチャートである。なお、図5では、回路中のバスを太線で示す(他の図も同様)。
なお、図面には、位相の異なる各被測定信号を区別するために、「Fx」に、添え字(0、1、・・・、31)を付す(他の実施形態の図面も同様)。
また、図面には、各ラッチ31から出力された信号を「S」と記載し、前記各信号を区別するために、添え字(0、1、・・・、31)を付す(他の実施形態の図面も同様)。
以下、第2実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
なお、第2実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。
すなわち、第2実施形態では、カウンター3(第1のカウンター)は、基準クロック(Fs)の立ち上がりエッジおよび立ち下がりエッジを用いて、反転エッジの検出を行い、カウンター11(第2のカウンター)は、基準クロック(Fs)の立ち上がりエッジおよび立ち下がりエッジを用いて、基準クロック(Fs)のカウントを行う。
これにより実効的に2倍の周波数をカウントすることになり、SN比を向上させることができる。以下、具体的に説明する。
より詳細には、第2実施形態のレシプロカルカウント値生成回路1は、基準クロック(Fs)の立ち上がりおよび立ち下がりを検出し、基準クロック(Fs)の立ち上がりおよび立ち下がりに同期するパルス信号(P)を生成する検出回路の1例であるエッジ検出部9を備えている。そして、カウンター3(第1のカウンター)は、エッジ検出部9で生成されたパルス信号(P)を用いて、反転エッジの検出を行い、カウンター11(第2のカウンター)は、エッジ検出部9で生成されたパルス信号(P)を用いて、基準クロックのカウントを行う。
これにより、簡易な構成で実効的に2倍の周波数をカウントすることになり、SN比を向上させることができる。以下、具体的に説明する。
図5に示すように、第2実施形態のレシプロカルカウント値生成回路1は、エッジ検出部9と、第2のカウンターの1例であるカウンター11と、少なくとも1つの遅延素子12と、複数の第1のカウンターの1例である複数のカウンター3と、複数のラッチ13と、複数のラッチ14と、加算器4と、フィルターの1例であるローパスフィルター45と、サンプリングレート変換回路500とを備えている。各カウンター3は、電気的に並列に接続されている。また、遅延素子12の数は、カウンター3の数よりも1つ少ない。本実施形態では、カウンター3の数を32、遅延素子12の数を31とする。また、ラッチ13およびラッチ14の数は、それぞれ、カウンター3の数と等しく、32である。
また、エッジ検出部9と、カウンター11と、各ラッチ14と、加算器4と、差分演算器8と、ローパスフィルター45と、サンプリングレート変換回路500とは、入力側から出力側に向って、この順序で接続されている。なお、差分演算器8、ローパスフィルター45およびサンプリングレート変換回路500については、それぞれ、前記第1実施形態と同様であるので、その説明は省略する。
また、エッジ検出部9は、遅延素子91と、排他的論理和回路92とを備えている。遅延素子91の出力端子は、排他的論理和回路92の一方の入力端子に接続されている。また、遅延素子91としては、本実施形態では、バッファーが用いられている。
このエッジ検出部9の出力端子は、カウンター11の入力端子に接続され、カウンター11の出力端子は、各ラッチ14の入力端子に接続されている。そして、ラッチ14の出力端子は、加算器4の入力端子に接続されている。また、カウンター11としては、例えば、アップカウンター等を用いることができる。
また、エッジ検出部9の出力端子は、各カウンター3のラッチ31のクロック入力端子およびラッチ32のクロック入力端子と、各ラッチ13のクロック入力端子とに、それぞれ、接続されている。また、各ラッチ13の出力端子は、各ラッチ14のクロック入力端子に接続されている。
また、各カウンター3の出力端子は、それぞれ、そのカウンター3に対応するラッチ13の入力端子に接続されている。また、各ラッチ13の出力端子は、それぞれ、そのラッチ13に対応するラッチ14のクロック入力端子に接続されている。また、ラッチ13およびラッチ14としては、それぞれ、例えば、Dラッチ等を用いることができる。
また、遅延素子12で遅延されない被測定信号が入力されるカウンター3に接続されたラッチ13の出力端子は、差分演算器8のラッチ81のクロック入力端子および減算器82のクロック入力端子に、それぞれ、接続されている。
遅延素子12は、被測定信号を遅延する機能を有しており、隣り合う2つのカウンター3の入力側において、その2つのカウンター3の間に接続されている。したがって、被測定信号は、所定のカウンター3のラッチ31に入力され、また、被測定信号は、遅延素子12で遅延され、別のカウンター3のラッチ31に入力され、以下、同様に、被測定信号は、遅延素子12でさらに遅延され、別のカウンター3のラッチ31に入力される。また、遅延素子12としては、本実施形態では、バッファーが用いられている。
また、被測定信号は、複数のカウンター3のうちの所定のカウンター3のラッチ31の入力端子と、複数の遅延素子12のうちの初段の遅延素子12の入力端子とに、それぞれ、入力されている。
また、基準クロックは、エッジ検出部9の排他的論理和回路92の一方の入力端子に接続されている遅延素子91の入力端子と、排他的論理和回路92の他方の入力端子とに、それぞれ、入力されている。
次に、レシプロカルカウント値生成回路1の動作について説明する。
図5に示すように、被測定信号は、複数のカウンター3のうちの所定のカウンター3のラッチ31の入力端子と、複数の遅延素子12のうちの初段の遅延素子12の入力端子とに、それぞれ、入力される。
また、基準クロックは、エッジ検出部9の排他的論理和回路92の一方の入力端子に接続されている遅延素子91の入力端子と、排他的論理和回路92の他方の入力端子とに、それぞれ、入力される。
また、被測定信号は、遅延素子12で遅延され、別のカウンター3のラッチ31の入力端子に入力される。これにより、各カウンター3のラッチ31の入力端子には、周波数が同一で位相の異なる被測定信号が入力される(図6参照)。
エッジ検出部9では、基準クロック(Fs)の立ち上がりエッジおよび立ち下がりエッジが検出される。すなわち、エッジ検出部9は、基準クロック(Fs)の立ち上がりエッジに同期したパルスおよび基準クロック(Fs)の立ち下がりエッジに同期したパルスを有するパルス信号(P)を出力する。
また、エッジ検出部9から出力されたパルス信号(P)は、カウンター11に入力され、カウンター11は、エッジ検出部9から出力されるパルス信号(P)のパルスをカウントし、そのパルスのカウント値を出力する。
また、パルス信号(P)は、各カウンター3のラッチ31のクロック入力端子およびラッチ32のクロック入力端子と、ラッチ13のクロック入力端子とに、それぞれ、入力される。
また、各カウンター3では、それぞれ、ラッチ31は、基準クロックの立ち上がりエッジ(エッジ検出部9から出力されたパルス信号のパルスの立ち上がりエッジ)に同期して被測定信号(Fx0〜Fx31)をラッチして第1データを出力し、ラッチ32は、基準クロックの立ち上がりエッジに同期して前記第1データをラッチして第2データを出力し、排他的論理和回路33は、前記第1データと前記第2データの排他的論理和を演算して出力データを生成し、出力する。また、各カウンター3では、それぞれ、ラッチ31は、基準クロックの立ち下がりエッジに同期して被測定信号をラッチして第1データを出力し、ラッチ32は、基準クロックの立ち下がりエッジに同期して前記第1データをラッチして第2データを出力し、排他的論理和回路33は、前記第1データと前記第2データの排他的論理和を演算して出力データを生成し、出力する。すなわち、各カウンター3からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「1」が出力され、その他は「0」が出力される。
また、各カウンター3から出力された信号は、それぞれ、ラッチ13により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力される。
また、カウンター11から出力されたカウント値は、各ラッチ14に入力される。各ラッチ14は、それぞれ、ラッチ13から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
図6に示す例では、各カウンター3のうちの所定のカウンター3のラッチ14から出力されたカウント値は、被測定信号の立ち上がりで、「6」、立ち下がりで、「34」である。すなわち、このカウンター3のみに着目すると、積算されたレシプロカルカウント値は、「6」と「34」であり、レシプロカルカウント値は、28(=34−6)である。
また、他のカウンター3のラッチ14から出力されたカウント値は、被測定信号の立ち上がりで、「7」、立ち下がりで、「34」である。すなわち、このカウンター3のみに着目すると、積算されたレシプロカルカウント値は、「7」と「34」であり、レシプロカルカウント値は、27(=34−7)である。
また、他のカウンター3のラッチ14から出力されたカウント値は、被測定信号の立ち上がりで、「7」、立ち下がりで、「35」である。すなわち、このカウンター3のみに着目すると、積算されたレシプロカルカウント値は、「7」と「35」であり、レシプロカルカウント値は、28(=35−7)である。
また、他のカウンター3のラッチ14から出力されたカウント値は、被測定信号の立ち上がりで、「10」、立ち下がりで、「37」である。すなわち、このカウンター3のみに着目すると、積算されたレシプロカルカウント値は、「10」と「37」であり、レシプロカルカウント値は、27(=37−10)である。
次に、加算器4は、各ラッチ14から出力されたカウント値を加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
ここで、本実施形態におけるレシプロカルカウント値は、複数のカウンター3のうちの1つの出力に相当する値であり、被測定信号の立ち上がりエッジと立ち下がりエッジとの間に含まれる基準クロックの立ち上がりエッジおよび立ち下がりエッジの数である。
また、レシプロカルカウント値の総和は、すべてのカウンター3の出力から得られた前記レシプロカルカウント値を合計した値である。
次に、加算器4から出力された信号は、ローパスフィルター45で処理が行われる。これにより、ローパスフィルター45で、所定の遮断周波数以上の周波数成分が遮断または低減される。なお、フィルターとしては、ローパスフィルター45に限らず、例えば、移動平均フィルター等を設けてもよい。
次に、ローパスフィルター45から出力された信号は、サンプリングレート変換回路500で処理が行われ、サンプリングレート(周波数)が変換され、そのサンプリングレート変換回路500から出力される。
以上のような第2実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
また、第2実施形態では、被測定信号だけでなく、基準クロックについても、信号の反転を、信号の立ち上がりおよび立ち下がりの両方と規定しているので、さらに精度を向上させることができる。
<第3実施形態>
図7は、本発明のレシプロカルカウント値生成回路の第3実施形態を示すブロック図である。
以下、第3実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
なお、第3実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。
図7に示すように、第3実施形態のレシプロカルカウント値生成回路1は、エッジ検出部9と、第2のカウンターの1例であるカウンター11と、ラッチ18と、少なくとも1つの遅延素子(図示せず)と、複数の第1のカウンターの1例であるカウンター30(図示は1つ)と、複数のラッチ17(図示は1つ)と、数え上げ部19と、乗算器25と、カウンター20と、ラッチ24と、ラッチ26と、加算器27と、フィルターの1例であるローパスフィルター45と、サンプリングレート変換回路500とを備えている。
本実施形態では、カウンター30は、第2実施形態の32個分のカウンター3と同様であり、1個で、32個分のカウンター3を示している(32個分のカウンター3の機能を有している)。すなわち、カウンター30は、第2実施形態の32個のラッチ31に相当する図示しない32個のラッチと、32個のラッチ32(図には、1個のみ図示されている)と、第2実施形態の32個の排他的論理和回路33に相当する32個の排他的論理和回路330(図には、1個のみ図示されている)とを備えている。同様に、ラッチ17は、第2実施形態の32個分のラッチ14と同様であり、1個で、32個分のラッチ14を示している(32個分のラッチ14の機能を有している)。したがって、カウンター30およびラッチ17については、その説明は省略する。
また、カウンター30と、ラッチ17と、数え上げ部19と、乗算器25と、加算器27と、差分演算器8と、ローパスフィルター45と、サンプリングレート変換回路500とは、入力側から出力側に向って、この順序で接続されている。また、数え上げ部19は、「1」ビットの数え上げを行う機能を有している。なお、差分演算器8、ローパスフィルター45およびサンプリングレート変換回路500については、それぞれ、前記第1実施形態と同様であるので、その説明は省略する。
また、エッジ検出部9と、カウンター11と、ラッチ18と、乗算器25とは、入力側から出力側に向って、この順序で接続されている。
また、カウンター20と、ラッチ24とは、入力側から出力側に向って、この順序で接続されている。
なお、図示は省略するが、カウンター30の入力側には、前記第2実施形態と同様に、複数(本実施形態では、31個)の遅延素子が接続されている。
また、カウンター20は、ラッチ21、ラッチ22および排他的論理和回路23を備えており、前記第1実施形態および第2実施形態のカウンター3と同様に構成されている。そして、被測定信号は、このカウンター20のラッチ21の入力端子に入力されている。
また、前記ラッチ17、ラッチ18、ラッチ21、ラッチ22およびラッチ26としては、それぞれ、例えば、Dラッチ等を用いることができる。
基準クロックは、エッジ検出部9の排他的論理和回路92の一方の入力端子に接続されている遅延素子91の入力端子と、排他的論理和回路92の他方の入力端子とに、それぞれ、入力されている。
また、エッジ検出部9の出力端子は、カウンター30の第2実施形態の各ラッチ31に相当する図示しない各ラッチのクロック入力端子および各ラッチ32のクロック入力端子と、カウンター11の入力端子と、ラッチ18のクロック入力端子と、ラッチ26のクロック入力端子と、各ラッチ17のクロック入力端子と、カウンター20のラッチ21のクロック入力端子およびラッチ22のクロック入力端子と、ラッチ24のクロック入力端子とに、それぞれ、接続されている。
また、乗算器25の出力端子は、加算器27の一方の入力端子に接続されている。また、加算器27の出力端子は、ラッチ26の入力端子に接続され、ラッチ26の出力端子は、加算器27の他方の入力端子に接続されている。また、ラッチ24の出力端子は、加算器27のリセット端子と、差分演算器8のラッチ81のクロック入力端子および減算器82のクロック入力端子とに、それぞれ、接続されている。
次に、レシプロカルカウント値生成回路1の動作について説明する。
図7に示すように、途中までは、第2実施形態と同様であり、カウンター30の排他的論理和回路330からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「1」が出力され、その他は「0」が出力される。
また、エッジ検出部9から出力され、基準クロックの立ち上がりエッジに同期したパルスおよび基準クロックの立ち下がりエッジに同期したパルスを有するパルス信号は、カウンター11と、ラッチ18のクロック入力端子と、ラッチ26のクロック入力端子と、ラッチ17のクロック入力端子と、カウンター20のラッチ21のクロック入力端子およびラッチ22のクロック入力端子と、ラッチ24のクロック入力端子とに、それぞれ、入力される。
また、カウンター30から出力された信号は、それぞれ、ラッチ17により、基準クロックの立ち上がりエッジ(エッジ検出部9から出力されたパルス信号のパルスの立ち上がりエッジ)に同期してラッチされ、出力される。
次に、数え上げ部19は、カウンター30から出力された信号の「1」ビットの数え上げを行う。すなわち、カウンター11の各カウント値のときのカウンター30から出力された信号の「1」の数を数える。
また、カウンター11から出力されたカウント値は、ラッチ18に入力される。ラッチ18は、基準クロックの立ち上がりエッジ(エッジ検出部9から出力されたパルス信号のパルスの立ち上がりエッジ)に同期して前記カウント値をラッチし、出力する。
次に、乗算器25は、数え上げ部19から出力された数値と、ラッチ18から出力されたカウンター11のカウント値とを乗算し、その乗算値を出力する。この乗算値は、加算器27の一方の入力端子に入力される。
また、カウンター20では、ラッチ21は、基準クロックの立ち上がりエッジ(エッジ検出部9から出力されたパルス信号のパルスの立ち上がりエッジ)に同期して被測定信号をラッチして第1データを出力し、ラッチ22は、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期して前記第1データをラッチして第2データを出力し、排他的論理和回路23は、前記第1データと前記第2データの排他的論理和を演算して出力データを生成し、出力する。すなわち、カウンター20からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「1」が出力され、その他は「0」が出力される。
カウンター20から出力された信号は、ラッチ24により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力され、加算器27のリセット端子に入力される。
乗算器25から出力された乗算値は、加算器27の一方の入力端子に入力される。また、加算器27の出力は、ラッチ26により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力され、加算器27の他方の入力端子に入力される。
加算器27は、現在の乗算値と、ラッチ26にラッチされている1つ前の乗算値とを加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
次に、加算器27から出力された信号は、ローパスフィルター45で処理が行われる。これにより、ローパスフィルター45で、所定の遮断周波数以上の周波数成分が遮断または低減される。なお、フィルターとしては、ローパスフィルター45に限らず、例えば、移動平均フィルター等を設けてもよい。
次に、ローパスフィルター45から出力された信号は、サンプリングレート変換回路500で処理が行われ、サンプリングレート(周波数)が変換され、そのサンプリングレート変換回路500から出力される。
以上のような第3実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
<第4実施形態>
図8は、本発明のレシプロカルカウント値生成回路の第4実施形態を示すブロック図である。
以下、第4実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
なお、第4実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。
第4実施形態のレシプロカルカウント値生成回路1は、基準クロック(Fs)の立ち上がりおよび立ち下がりを検出し、基準クロック(Fs)の立ち上がりおよび立ち下がりに同期するパルス信号(P)を生成する検出回路の1例であるエッジ検出部9を備えている。また、第2のカウンターの1例であるカウンター110は、基準クロック(Fs)の立ち上がりをカウントする第1のカウント部111と、基準クロック(Fs)の立ち下がりをカウントする第2のカウント部112とを備えている。そして、カウンター3(第1のカウンター)は、エッジ検出部9で検出されたパルス信号(P)を用いて、反転エッジの検出を行い、カウンター110(第2のカウンター)は、基準クロック(Fs)のカウントにおいて、第1のカウント部111により基準クロック(Fs)の立ち上がりをカウントし、第2のカウント部112により基準クロック(Fs)の立ち下がりをカウントする。
これにより、簡易な構成で実効的に2倍の周波数をカウントすることになり、SN比を向上させることができる。以下、具体的に説明する。
図8に示すように、第4実施形態のレシプロカルカウント値生成回路1は、エッジ検出部9と、第2のカウンターの1例であるカウンター110と、少なくとも1つの遅延素子12と、複数の第1のカウンターの1例である複数のカウンター3と、複数のラッチ13と、複数のラッチ141と、複数のラッチ142と、加算器4と、フィルターの1例であるローパスフィルター45と、サンプリングレート変換回路500とを備えている。各カウンター3は、電気的に並列に接続されている。また、遅延素子12の数は、カウンター3の数よりも1つ少ない。本実施形態では、カウンター3の数を32、遅延素子12の数を31とする。また、ラッチ13、ラッチ141およびラッチ142の数は、それぞれ、カウンター3の数と等しく、32である。
また、加算器4と、差分演算器8と、ローパスフィルター45と、サンプリングレート変換回路500とは、入力側から出力側に向って、この順序で接続されている。
なお、エッジ検出部9、各遅延素子12、各カウンター3、差分演算器8、ローパスフィルター45およびサンプリングレート変換回路500については、それぞれ、前記第1実施形態または第2実施形態と同様であるので、その説明は省略する。
カウンター110は、第1のカウント部111と、第2のカウント部112と、インバーター113(位相反転回路)とを備えている。第2のカウント部112は、インバーター113の出力側に接続されている。そして、インバーター113と第2のカウント部112とで構成される直列回路と、第1のカウント部111とは、並列に接続されている。また、第1のカウント部111の出力端子は、各ラッチ141の入力端子に接続され、第2のカウント部112の出力端子は、各ラッチ142の入力端子に接続されている。そして、各ラッチ141の出力端子および各ラッチ142の出力端子は、それぞれ、加算器4の入力端子に接続されている。また、第1のカウント部111および第2のカウント部112としては、それぞれ、例えば、アップカウンター等を用いることができる。
また、エッジ検出部9の出力端子は、各カウンター3のラッチ31のクロック入力端子およびラッチ32のクロック入力端子と、各ラッチ13のクロック入力端子とに、それぞれ、接続されている。
また、各カウンター3の出力端子は、それぞれ、そのカウンター3に対応するラッチ13の入力端子に接続されている。また、各ラッチ13の出力端子は、それぞれ、そのラッチ13に対応するラッチ141のクロック入力端子およびラッチ142のクロック入力端子に接続されている。また、ラッチ13、ラッチ141およびラッチ142としては、それぞれ、例えば、Dラッチ等を用いることができる。
また、遅延素子12で遅延されない被測定信号が入力されるカウンター3に接続されたラッチ13の出力端子は、差分演算器8のラッチ81のクロック入力端子および減算器82のクロック入力端子に、それぞれ、接続されている。
また、被測定信号は、複数のカウンター3のうちの所定のカウンター3のラッチ31の入力端子と、複数の遅延素子12のうちの初段の遅延素子12の入力端子とに、それぞれ、入力されている。
また、基準クロックは、エッジ検出部9の排他的論理和回路92の一方の入力端子に接続されている遅延素子91の入力端子と、排他的論理和回路92の他方の入力端子と、カウンター110の第1のカウント部111の入力端子およびインバーター113の入力端子とに、それぞれ、入力されている。
次に、レシプロカルカウント値生成回路1の動作について説明する。
図8に示すように、途中までは、第2実施形態と同様であり、各カウンター3からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「1」が出力され、その他は「0」が出力される。
一方、基準クロックは、カウンター110に入力される。第1のカウント部111は、基準クロックの立ち上がりエッジをカウントし、その基準クロックの立ち上がりエッジのカウント値を出力する。
また、基準クロックは、インバーター113で、その位相が反転され、第2のカウント部112に入力される。第2のカウント部112は、基準クロックの位相を反転してなる反転基準クロックの立ち上がりエッジ、すなわち、基準クロックの立ち下がりエッジをカウントし、その基準クロックの立ち下がりエッジのカウント値を出力する。
各カウンター3から出力された信号は、それぞれ、ラッチ13により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力される。
また、第1のカウント部111から出力されたカウント値は、各ラッチ141に入力される。各ラッチ141は、それぞれ、ラッチ13から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
同様に、第2のカウント部112から出力されたカウント値は、各ラッチ142に入力される。各ラッチ142は、それぞれ、ラッチ13から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
次に、加算器4は、各ラッチ141および各ラッチ142から出力されたカウント値を加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
次に、加算器4から出力された信号は、ローパスフィルター45で処理が行われる。これにより、ローパスフィルター45で、所定の遮断周波数以上の周波数成分が遮断または低減される。なお、フィルターとしては、ローパスフィルター45に限らず、例えば、移動平均フィルター等を設けてもよい。
次に、ローパスフィルター45から出力された信号は、サンプリングレート変換回路500で処理が行われ、サンプリングレート(周波数)が変換され、そのサンプリングレート変換回路500から出力される。
以上のような第4実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
<第5実施形態>
図9は、本発明のレシプロカルカウント値生成回路の第5実施形態を示すブロック図である。
以下、第5実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
なお、第5実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。
図9に示すように、第5実施形態のレシプロカルカウント値生成回路1は、インバーター115(位相反転回路)と、第2のカウンターの1例であるカウンター110と、少なくとも1つの遅延素子12と、複数の第1のカウンターの1例である複数のカウンター280と、複数のラッチ141と、複数のラッチ142と、加算器4と、差分演算器8と、フィルターの1例であるローパスフィルター45と、サンプリングレート変換回路500とを備えている。各カウンター280は、電気的に並列に接続されている。また、遅延素子12の数は、カウンター280の数よりも1つ少ない。本実施形態では、カウンター280の数を32、遅延素子12の数を31とする。また、ラッチ141およびラッチ142の数は、それぞれ、カウンター280の数と等しく、32である。
また、加算器4と、差分演算器8と、ローパスフィルター45と、サンプリングレート変換回路500とは、入力側から出力側に向って、この順序で接続されている。
なお、各遅延素子12、差分演算器8、ローパスフィルター45およびサンプリングレート変換回路500については、それぞれ、前記第1実施形態または第2実施形態と同様であるので、その説明は省略する。
カウンター280は、第1のカウント部28と、第2のカウント部29と、ラッチ131と、ラッチ132と、オア回路133とを備えている。
第1のカウント部28は、ラッチ281、282および排他的論理和回路283を備えている。また、第2のカウント部29は、ラッチ291、292および排他的論理和回路293を備えている。この第1のカウント部28および第2のカウント部29については、それぞれ、前記第1、第2、第4実施形態のカウンター3と同様であるので、その説明は省略する。
また、第1のカウント部28の出力端子は、ラッチ131の入力端子に接続され、第2のカウント部29の出力端子は、ラッチ132の入力端子に接続されている。なお、第1のカウント部28およびラッチ131で構成される直列回路と、第2のカウント部29およびラッチ132で構成される直列回路とは、電気的に並列に接続されている。また、ラッチ131の出力端子およびラッチ132の出力端子は、それぞれ、オア回路133の入力端子に接続されている。また、ラッチ131およびラッチ132としては、例えば、Dラッチ等を用いることができる。なお、遅延素子12については、前記第4実施形態の遅延素子12と同様であるので、その説明は省略する。
また、カウンター110は、互いに並列に接続された第1のカウント部111と、第2のカウント部112とを備えている。また、第1のカウント部111の出力端子は、各ラッチ141の入力端子に接続され、第2のカウント部112の出力端子は、各ラッチ142の入力端子に接続されている。そして、各ラッチ141の出力端子および各ラッチ142の出力端子は、それぞれ、加算器4の入力端子に接続されている。また、第1のカウント部111および第2のカウント部112としては、それぞれ、例えば、アップカウンター等を用いることができる。また、各ラッチ141および各ラッチ142としては、例えば、Dラッチ等を用いることができる。
また、差分演算器8は、ラッチ81と、減算器82とを備えている。ラッチ81の出力端子は、減算器82のマイナス側の入力端子に接続されている。ラッチ81としては、例えば、Dラッチ等を用いることができる。
また、加算器4の出力端子は、差分演算器8の減算器82のプラス側の入力端子およびラッチ81の入力端子とに、それぞれ、接続されている。
また、インバーター115の出力端子は、カウンター110の第2のカウント部112の入力端子と、各カウンター280の第1のカウント部28のラッチ281のクロック入力端子、ラッチ282のクロック入力端子およびラッチ131のクロック入力端子とに、それぞれ、接続されている。
また、各カウンター280のうち、遅延素子12により遅延されていない被測定信号が入力されるカウンター280については、出力端子は、対応するラッチ141のクロック入力端子と、対応するラッチ142のクロック入力端子と、差分演算器8のラッチ81のクロック入力端子および減算器82のクロック入力端子とに、それぞれ、接続されている。また、その他のカウンター280については、それぞれ、出力端子は、対応するラッチ141のクロック入力端子および対応するラッチ142のクロック入力端子に、それぞれ、接続されている。なお、前記カウンター280に代えて、他のカウンター280の出力端子が差分演算器8のラッチ81のクロック入力端子および減算器82のクロック入力端子に接続されていてもよい。また、各ラッチ141、各ラッチ142およびラッチ81としては、それぞれ、例えば、Dラッチ等を用いることができる。
また、被測定信号は、複数のカウンター280のうちの所定のカウンター280のラッチ281の入力端子およびラッチ291の入力端子と、複数の遅延素子12のうちの初段の遅延素子12の入力端子とに、それぞれ、入力されている。
また、基準クロックは、カウンター110の第1のカウント部111の入力端子と、インバーター115の入力端子と、各カウンター280の第2のカウント部29のラッチ291のクロック入力端子、ラッチ292のクロック入力端子およびラッチ132のクロック入力端子とに、それぞれ、入力されている。
次に、レシプロカルカウント値生成回路1の動作について説明する。
図9に示すように、基準クロックは、カウンター110の第1のカウント部111およびインバーター115にそれぞれ入力される。第1のカウント部111は、基準クロックの立ち上がりエッジをカウントし、その基準クロックの立ち上がりエッジのカウント値を出力する。
また、基準クロックは、インバーター115で、その位相が反転され、第2のカウント部112に入力される。第2のカウント部112は、基準クロックの位相を反転してなる反転基準クロックの立ち上がりエッジ、すなわち、基準クロックの立ち下がりエッジをカウントし、その基準クロックの立ち下がりエッジのカウント値を出力する。
また、各カウンター280の第1のカウント部28からは、それぞれ、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「1」が出力され、その他は「0」が出力される。
また、各カウンター280の第2のカウント部29からは、それぞれ、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「1」が出力され、その他は「0」が出力される。
但し、第1のカウント部28と第2のカウント部29とでは、そのクロック入力端子に入力される信号が、第1のカウント部28では、前記インバーター115で基準クロックの位相を反転してなる反転基準クロックであり、第2のカウント部29では、基準クロックである点が異なる。
また、各カウンター280の第1のカウント部28から出力された信号は、それぞれ、ラッチ131により、前記インバーター115で基準クロックの位相を反転してなる反転基準クロックの立ち上がりエッジ、すなわち、基準クロックの立ち下がりエッジに同期してラッチされ、出力される。
また、各カウンター280の第2のカウント部29から出力された信号は、それぞれ、ラッチ132により、基準クロックの立ち上がりエッジに同期してラッチされ、出力される。
次に、各カウンター280において、それぞれ、ラッチ131から出力された信号およびラッチ132から出力された信号は、それぞれ、オア回路133に入力され、そのオア回路133で所定の演算処理が行われ、出力される。
また、第1のカウント部111から出力されたカウント値は、各ラッチ141に入力される。各ラッチ141は、それぞれ、対応するカウンター280から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
同様に、第2のカウント部112から出力されたカウント値は、各ラッチ142に入力される。各ラッチ142は、それぞれ、対応するカウンター280から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
次に、加算器4は、各ラッチ141および各ラッチ142から出力されたカウント値を加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
次に、差分演算器8では、減算器82は、現在の加算器4から出力された信号が示す値から、ラッチ81にラッチされている1つ前の信号が示す値を減算し、出力する。この出力は、レシプロカルカウント値の総和である。
次に、加算器4から出力された信号は、ローパスフィルター45で処理が行われる。これにより、ローパスフィルター45で、所定の遮断周波数以上の周波数成分が遮断または低減される。なお、フィルターとしては、ローパスフィルター45に限らず、例えば、移動平均フィルター等を設けてもよい。
次に、ローパスフィルター45から出力された信号は、サンプリングレート変換回路500で処理が行われ、サンプリングレート(周波数)が変換され、そのサンプリングレート変換回路500から出力される。
以上のような第5実施形態によっても、前述した実施形態と同様の効果を発揮することができる。
また、エッジ検出部9(アナログ要素)を用いないので、より安定した動作が可能となる。
<物理量センサーの実施形態>
図10は、本発明の物理量センサーの1例である加速度センサーの実施形態における検出部の内部構造を示す図である。図11は、図10中のA−A線での断面図である。
以下、物理量センサーの1例である加速度センサーの実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
図10および図11に示すように、本実施形態の加速度センサー100(物理量センサー)は、振動に関する物理量の1例である加速度を検出する検出部200と、検出部200から出力された被測定信号が入力されるレシプロカルカウント値生成回路1(レシプロカルカウント値生成回路1については、図1等を参照)とを備えている。検出部200とレシプロカルカウント値生成回路1とは電気的に接続されている。なお、レシプロカルカウント値生成回路1については、既に説明したので、その説明は省略する。
検出部200は、平板状のベース部210と、ベース部210に継ぎ手部211を介して接続された略矩形平板状の可動部212と、ベース部210と可動部212とに掛け渡された物理量検出素子の1例である加速度検出素子213と、少なくとも上記各構成要素を内部に収納するパッケージ220とを備えている。
この検出部200は、外部端子227、228、内部端子224、225、外部接続端子214e、214f、接続端子210b、210c等を経由して加速度検出素子213の励振電極に印加される駆動信号によって、加速度検出素子213の振動梁213a、213bが所定の周波数で発振(共振)する。そして、検出部200は、加わる加速度に応じて変化する加速度検出素子213の共振周波数を被測定信号(検出信号)として出力する。
この被測定信号は、レシプロカルカウント値生成回路1に入力され、レシプロカルカウント値生成回路1は、前記実施形態で説明したように動作する。
また、検出部200の数は、本実施形態では1つであるが、これに限らず、例えば、2つ、または3つでもよい。検出部200を3つ設け、各検出部200の検出軸を互いに直交(交差)させることにより、互いに直交する3つの検出軸のそれぞれの軸方向の加速度を検出することが可能である。
以上のような加速度センサー100によっても、その加速度センサー100が備えるレシプロカルカウント値生成回路1は、前述した実施形態と同様の効果を発揮することができる。これにより、加速度センサー100は、加速度を精度良く検出することができる。
以上、本発明のサンプリングレート変換回路、レシプロカルカウント値生成回路および物理量センサーを、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、他の任意の構成物が付加されていてもよい。
また、本発明は、前記各実施形態のうちの、任意の2以上の構成(特徴)を組み合わせたものであってもよい。
また、前記実施形態では、物理量センサーとして、加速度センサーを例に挙げて説明したが、本発明では、物理量センサーは、物理量の変化を周波数変化として検出することが可能なものであれば、これに限定されず、この他、例えば、質量センサー、超音波センサー、角加速度センサー、容量センサー等が挙げられる。
また、本発明の物理量センサーは、例えば、傾斜計、地震計、ナビゲーション装置、姿勢制御装置、ゲームコントローラー、携帯電話、スマートフォン、デジタルスチルカメラ等の各種の電子機器や、自動車等の各種の移動体等に適用することが可能である。すなわち、本発明では、本発明の物理量センサーを備えた電子機器、本発明の物理量センサーを備えた移動体等を提供することが可能である。