JPH09292417A - 演算装置 - Google Patents
演算装置Info
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- JPH09292417A JPH09292417A JP9039474A JP3947497A JPH09292417A JP H09292417 A JPH09292417 A JP H09292417A JP 9039474 A JP9039474 A JP 9039474A JP 3947497 A JP3947497 A JP 3947497A JP H09292417 A JPH09292417 A JP H09292417A
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Abstract
(57)【要約】
【課題】 本発明は、低コスト及び高精度化することを
目的とする。 【解決手段】 第１、第２の１ビットＡ／Ｄ変換器１０
１，１０２は、被測定系の電圧、電流にそれぞれ正比例
した各入力電圧をそれぞれ１ビットのコードに変換す
る。第１、第２のアップダウンカウンタ１０９，１１０
は、そのコードによりそれぞれクロックのアップ／ダウ
ンカウントが制御され、各入力電圧のＡ／Ｄ変換値をそ
れぞれ出力する。ラッチ１１３は、入力されるデータの
１クロック前のデータを保持して出力する。加減算器１
１２は、第１、第２の１ビットＡ／Ｄ変換器１０１，１
０２の各出力データ及び当該各出力データの排他的論理
和による制御の基で、ラッチ１１３の出力データに第
１、第２のアップダウンカウンタ１０９，１１０の各出
力データ及び数値１を加減算することにより、各入力電
圧の積に比例した演算データをラッチ１１３に出力す
る。加算器１１４は、ラッチから出力されたデータを積
算する。
目的とする。 【解決手段】 第１、第２の１ビットＡ／Ｄ変換器１０
１，１０２は、被測定系の電圧、電流にそれぞれ正比例
した各入力電圧をそれぞれ１ビットのコードに変換す
る。第１、第２のアップダウンカウンタ１０９，１１０
は、そのコードによりそれぞれクロックのアップ／ダウ
ンカウントが制御され、各入力電圧のＡ／Ｄ変換値をそ
れぞれ出力する。ラッチ１１３は、入力されるデータの
１クロック前のデータを保持して出力する。加減算器１
１２は、第１、第２の１ビットＡ／Ｄ変換器１０１，１
０２の各出力データ及び当該各出力データの排他的論理
和による制御の基で、ラッチ１１３の出力データに第
１、第２のアップダウンカウンタ１０９，１１０の各出
力データ及び数値１を加減算することにより、各入力電
圧の積に比例した演算データをラッチ１１３に出力す
る。加算器１１４は、ラッチから出力されたデータを積
算する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、被測定系の電圧、
電流により電力又は電力量を演算する演算装置に関す
る。
電流により電力又は電力量を演算する演算装置に関す
る。
【０００２】
【従来の技術】従来の電力又は電力量を演算する演算装
置としては、例えば図７に示すようなものがある。同図
において、Ｔ１，Ｔ２は被測定系の電圧、電流に正比例
した各電圧Ｖ１，Ａ１を入力する入力端子、２０１，２
０２は各電圧Ｖ１，Ａ１をそれぞれデジタル値に変換す
る第１、第２のＡ／Ｄ変換器である。２０３はＣＰＵで
あり、第１、第２のＡ／Ｄ変換器２０１，２０２からの
デジタル値出力を一定間隔ごとにソフトウェアで乗算、
積算する。この装置では、Ｗ＝Ｖ１・Ａ１ｃｏｓψを演
算する。このような演算装置は、一般的に、１周期以上
積算して単位時間に換算すれば電力計として、また無限
時間積分を行えば電力量計として機能する。
置としては、例えば図７に示すようなものがある。同図
において、Ｔ１，Ｔ２は被測定系の電圧、電流に正比例
した各電圧Ｖ１，Ａ１を入力する入力端子、２０１，２
０２は各電圧Ｖ１，Ａ１をそれぞれデジタル値に変換す
る第１、第２のＡ／Ｄ変換器である。２０３はＣＰＵで
あり、第１、第２のＡ／Ｄ変換器２０１，２０２からの
デジタル値出力を一定間隔ごとにソフトウェアで乗算、
積算する。この装置では、Ｗ＝Ｖ１・Ａ１ｃｏｓψを演
算する。このような演算装置は、一般的に、１周期以上
積算して単位時間に換算すれば電力計として、また無限
時間積分を行えば電力量計として機能する。
【０００３】更に、無効電力を算出する場合には、Ｑ＝
Ｖ１・Ａ１ｓｉｎψを演算すればよいので、９０°の移
相が必要となる。実用上は電圧Ｖ１の方が移相しやすい
ので、従来において無効電力を求めるにはＣＰＵ２０３
が電圧Ｖ１をシフトする処理を行っている。
Ｖ１・Ａ１ｓｉｎψを演算すればよいので、９０°の移
相が必要となる。実用上は電圧Ｖ１の方が移相しやすい
ので、従来において無効電力を求めるにはＣＰＵ２０３
が電圧Ｖ１をシフトする処理を行っている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
演算装置では、電力と無効電力のいずれを求める場合に
おいても、（イ）ＣＰＵのソフトウェアで乗算を行って
いるので乗算命令処理に時間がかかる。（ロ）ＣＰＵの
ソフトウェアで乗算を行っているのでソフトウェアが忙
しく、他の仕事をソフトウェアで行いにくい。（ハ）Ａ
／Ｄ変換器を使用しているので変換に時間がかかり、サ
ンプリング頻度を上げにくい。その結果、精度を上げる
ためにＡ／Ｄ変換器のビット数も多くすると、変換に時
間がかかることに加えて高価なものとなる、という諸種
の問題点があった。
演算装置では、電力と無効電力のいずれを求める場合に
おいても、（イ）ＣＰＵのソフトウェアで乗算を行って
いるので乗算命令処理に時間がかかる。（ロ）ＣＰＵの
ソフトウェアで乗算を行っているのでソフトウェアが忙
しく、他の仕事をソフトウェアで行いにくい。（ハ）Ａ
／Ｄ変換器を使用しているので変換に時間がかかり、サ
ンプリング頻度を上げにくい。その結果、精度を上げる
ためにＡ／Ｄ変換器のビット数も多くすると、変換に時
間がかかることに加えて高価なものとなる、という諸種
の問題点があった。
【０００５】また、特に、無効電力を求める場合におい
ては、ＣＰＵのソフトウェアで電圧Ｖ１のデータを移相
しているため、例えばＡ／Ｄ変換器の出力が１６ビット
データであるならば、その１６ビットをシフトしなけれ
ばならず、処理が複雑になると共に、過多なメモリやレ
ジスタが必要になるという問題点があった。
ては、ＣＰＵのソフトウェアで電圧Ｖ１のデータを移相
しているため、例えばＡ／Ｄ変換器の出力が１６ビット
データであるならば、その１６ビットをシフトしなけれ
ばならず、処理が複雑になると共に、過多なメモリやレ
ジスタが必要になるという問題点があった。
【０００６】本発明は、上記に鑑みてなされたもので、
電力計、電力量計を全てハードウェアで組むことがで
き、又はソフトウェア処理を最小限にすることでＣＰＵ
を小型化し、システムとして低コスト化することがで
き、またアナログ部が少なくＬＳＩ化しても小型化が可
能でこの点においても低コスト化することができ、さら
にサンプリング頻度を上げて高精度化することができる
演算装置を提供することを目的とする。
電力計、電力量計を全てハードウェアで組むことがで
き、又はソフトウェア処理を最小限にすることでＣＰＵ
を小型化し、システムとして低コスト化することがで
き、またアナログ部が少なくＬＳＩ化しても小型化が可
能でこの点においても低コスト化することができ、さら
にサンプリング頻度を上げて高精度化することができる
演算装置を提供することを目的とする。
【０００７】また、上記の電力を求める演算装置にハー
ドウェアとしての簡易な移相回路を付加するのみで無効
電力を得ることができる演算装置を提供することを目的
とする。
ドウェアとしての簡易な移相回路を付加するのみで無効
電力を得ることができる演算装置を提供することを目的
とする。
【０００８】
【課題を解決するための手段】上記課題を達成するため
に、請求項１記載の発明は、被測定系の電圧、電流にそ
れぞれ正比例した各入力電圧をそれぞれ１ビットのコー
ドに変換する第１、第２の１ビットＡ／Ｄ変換器と、該
第１、第２の１ビットＡ／Ｄ変換器から出力された前記
コードによりそれぞれクロックのアップ／ダウンカウン
トが制御され、前記各入力電圧のＡ／Ｄ変換値をそれぞ
れ出力する第１、第２のアップダウンカウンタと、入力
されるデータの１クロック前のデータを保持して出力す
るラッチと、前記第１、第２の１ビットＡ／Ｄ変換器の
各出力データ及び当該各出力データの排他的論理和によ
る制御の基で、該ラッチの出力データに前記第１、第２
のアップダウンカウンタの各出力データ及び数値１を加
減算することにより、前記各入力電圧の積に比例した演
算データを前記ラッチに出力する加減算器と、前記ラッ
チから出力されたデータを積算する加算器と、を有する
ことを要旨とする。
に、請求項１記載の発明は、被測定系の電圧、電流にそ
れぞれ正比例した各入力電圧をそれぞれ１ビットのコー
ドに変換する第１、第２の１ビットＡ／Ｄ変換器と、該
第１、第２の１ビットＡ／Ｄ変換器から出力された前記
コードによりそれぞれクロックのアップ／ダウンカウン
トが制御され、前記各入力電圧のＡ／Ｄ変換値をそれぞ
れ出力する第１、第２のアップダウンカウンタと、入力
されるデータの１クロック前のデータを保持して出力す
るラッチと、前記第１、第２の１ビットＡ／Ｄ変換器の
各出力データ及び当該各出力データの排他的論理和によ
る制御の基で、該ラッチの出力データに前記第１、第２
のアップダウンカウンタの各出力データ及び数値１を加
減算することにより、前記各入力電圧の積に比例した演
算データを前記ラッチに出力する加減算器と、前記ラッ
チから出力されたデータを積算する加算器と、を有する
ことを要旨とする。
【０００９】この構成により、被測定系の電圧、電流に
それぞれ正比例した各入力電圧が第１、第２の１ビット
Ａ／Ｄ変換器でそれぞれ１ビットのコードに変換され、
第１、第２のアップダウンカウンタでその各入力電圧の
Ａ／Ｄ変換値が得られる。このＡ／Ｄ変換値を基に加減
算器で各入力電圧の積に比例した演算データが得られ、
この演算データを加算器で加算することにより電力量が
計測される。電力量演算装置を全てハードウェアで構成
することができてＣＰＵソフトウェアを介在させずに演
算が可能であり、またアナログ部としては１ビットＡ／
Ｄ変換器の部分のみで非常に少なくＬＳＩ化しても小型
にすることが可能となる。さらにＡ／Ｄ変換機能部はサ
ンプリング頻度を上げて高精度化することが可能とな
る。
それぞれ正比例した各入力電圧が第１、第２の１ビット
Ａ／Ｄ変換器でそれぞれ１ビットのコードに変換され、
第１、第２のアップダウンカウンタでその各入力電圧の
Ａ／Ｄ変換値が得られる。このＡ／Ｄ変換値を基に加減
算器で各入力電圧の積に比例した演算データが得られ、
この演算データを加算器で加算することにより電力量が
計測される。電力量演算装置を全てハードウェアで構成
することができてＣＰＵソフトウェアを介在させずに演
算が可能であり、またアナログ部としては１ビットＡ／
Ｄ変換器の部分のみで非常に少なくＬＳＩ化しても小型
にすることが可能となる。さらにＡ／Ｄ変換機能部はサ
ンプリング頻度を上げて高精度化することが可能とな
る。
【００１０】請求項２記載の発明は、上記請求項１記載
の演算装置において、前記加算器から出力されるデータ
は、一定時間ごとにクリアされるように構成してなるこ
とを要旨とする。この構成により、上記請求項１記載の
発明とほぼ同様の機能を有する電力演算装置を実現する
ことが可能となる。
の演算装置において、前記加算器から出力されるデータ
は、一定時間ごとにクリアされるように構成してなるこ
とを要旨とする。この構成により、上記請求項１記載の
発明とほぼ同様の機能を有する電力演算装置を実現する
ことが可能となる。
【００１１】請求項３記載の発明は、上記請求項１記載
の演算装置において、前記第１の１ビットＡ／Ｄ変換器
と前記第１のアップダウンカウンタとの間に設けられ、
第１の１ビットＡ／Ｄ変換器の出力データを、前記被測
定系の電圧に正比例した入力電圧の信号の１／４位相分
の時間遅延させて、前記第１のアップダウンカウンタに
出力する遅延回路を、更に備えたことを要旨とする。こ
の構成により、上記電力量演算器の作用効果と同様の作
用効果を有する無効電力量演算器が得られる。
の演算装置において、前記第１の１ビットＡ／Ｄ変換器
と前記第１のアップダウンカウンタとの間に設けられ、
第１の１ビットＡ／Ｄ変換器の出力データを、前記被測
定系の電圧に正比例した入力電圧の信号の１／４位相分
の時間遅延させて、前記第１のアップダウンカウンタに
出力する遅延回路を、更に備えたことを要旨とする。こ
の構成により、上記電力量演算器の作用効果と同様の作
用効果を有する無効電力量演算器が得られる。
【００１２】請求項４記載の発明は、上記請求項３記載
の演算装置において、前記被測定系の電圧に正比例した
入力電圧の信号の周波数を逐次検出し、その周波数の情
報を遅延回路に与える周波数検出回路を、更に備えたこ
とを要旨とする。この構成により、被測定系の電圧の周
波数が変動した場合においても、正確に１／４位相分の
時間遅延が行える。
の演算装置において、前記被測定系の電圧に正比例した
入力電圧の信号の周波数を逐次検出し、その周波数の情
報を遅延回路に与える周波数検出回路を、更に備えたこ
とを要旨とする。この構成により、被測定系の電圧の周
波数が変動した場合においても、正確に１／４位相分の
時間遅延が行える。
【００１３】請求項５記載の発明は、上記請求項４記載
の演算装置において、前記遅延回路は、直列に接続さ
れ、第１段目に第１の１ビットＡ／Ｄ変換器の出力信号
が入力され、クロックφを基準信号として動作する複数
のシフトレジスタと、前記周波数検出回路からの信号を
デコードするデコーダと、前記デコーダの出力信号のそ
れぞれを一方の入力端子に入力すると共に、前記複数の
シフトレジスタのそれぞれの出力信号を他方の入力端子
に入力する複数の論理積ゲートと、前記複数の論理積ゲ
ートのそれぞれの出力信号を入力する論理和ゲートと、
を備えることを要旨とする。
の演算装置において、前記遅延回路は、直列に接続さ
れ、第１段目に第１の１ビットＡ／Ｄ変換器の出力信号
が入力され、クロックφを基準信号として動作する複数
のシフトレジスタと、前記周波数検出回路からの信号を
デコードするデコーダと、前記デコーダの出力信号のそ
れぞれを一方の入力端子に入力すると共に、前記複数の
シフトレジスタのそれぞれの出力信号を他方の入力端子
に入力する複数の論理積ゲートと、前記複数の論理積ゲ
ートのそれぞれの出力信号を入力する論理和ゲートと、
を備えることを要旨とする。
【００１４】請求項６記載の発明は、上記請求項３乃至
請求項５記載の演算装置において、前記加算器から出力
されるデータは、一定時間ごとにクリアされるように構
成してなることを要旨とする。この構成により、無効電
力演算装置を実現することが可能となる。
請求項５記載の演算装置において、前記加算器から出力
されるデータは、一定時間ごとにクリアされるように構
成してなることを要旨とする。この構成により、無効電
力演算装置を実現することが可能となる。
【００１５】請求項７記載の発明は、上記請求項１乃至
請求項６記載の演算装置において、前記第１、第２のア
ップダウンカウンタ、前記加減算器、前記ラッチ、及び
前記加算器の少なくとも一部の機能を、ＣＰＵソフトウ
ェアで実行させるように構成してなることを要旨とす
る。この構成により、少なくとも従来に比べて高精度で
低コストの、電力量、電力、無効電力量、及び無効電力
を算出する演算装置を実現することが可能となる。
請求項６記載の演算装置において、前記第１、第２のア
ップダウンカウンタ、前記加減算器、前記ラッチ、及び
前記加算器の少なくとも一部の機能を、ＣＰＵソフトウ
ェアで実行させるように構成してなることを要旨とす
る。この構成により、少なくとも従来に比べて高精度で
低コストの、電力量、電力、無効電力量、及び無効電力
を算出する演算装置を実現することが可能となる。
【００１６】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を詳細に説明する。
施形態を詳細に説明する。
【００１７】図１は、本発明の演算装置における第一実
施形態の構成図である。図１において、Ｔ１，Ｔ２は被
測定系の電圧、電流に正比例した各電圧Ｖ１，Ａ１を入
力する入力端子、１０１，１０２はデルタ変調器と呼ば
れる第１、第２の１ビットＡ／Ｄ変換器であり、コンパ
レータ１０３，１０４、積分器１０５，１０６及びＤ型
フリップフロップ１０７，１０８をそれぞれ内蔵し、入
力した電圧Ｖ１，Ａ１をそれぞれパルス列ｆ（ｎ），ｇ
（ｎ）に符号化（コード化）して出力する。その出力タ
イミングはクロックφにより決められる。即ち、第１
（又は第２）の１ビットＡ／Ｄ変換器１０１（又は１０
２）は、クロックφの立上がり時に積分器１０５（又は
１０６）の出力電圧Ｆ（ｎ）（又はＧ（ｎ））と入力電
圧Ｖ１（又はＡ１）の大きさをコンパレータ１０３（又
は１０４）で比較し、Ｖ１＞Ｆａ（ｎ）（又はＡ１＞Ｇ
ａ（ｎ））のときはＤ型フリップフロップ１０７（又は
１０８）を介してＨレベルを出力し、積分器１０５（又
は１０６）の出力は＋Δｖだけ加算される。またＶ１＜
Ｆａ（ｎ）（又はＡ１＜Ｇａ（ｎ））のときはＤ型フリ
ップフロップ１０７（又は１０８）を介してＬレベルを
出力し、積分器１０５（又は１０６）の出力は−Δｖだ
け加算、すなわちΔｖだけ減算される。１０９，１１０
は第１、第２のアップダウンカウンタであり、１ビット
Ａ／Ｄ変換器１０１，１０２の出力ｆ（ｎ），ｇ（ｎ）
によりアップ／ダウンカウントが制御され、クロックφ
の数をカウントする。第１、第２のアップダウンカウン
タ１０９，１１０の出力は、それぞれＦｄ（ｎ−１），
Ｇｄ（ｎ−１）となり、入力電圧Ｖ１，Ａ１をＡ／Ｄ変
換した値となる。１１１は排他的論理和ゲートであり、
第１、第２の１ビットＡ／Ｄ変換器１０１，１０２の出
力ｆ（ｎ），ｇ（ｎ）の排他的論理和ｈ（ｎ）を出力す
る。１１２は加減算器であり、４つの入力Ａ，Ｂ，Ｃ，
Ｄのデジタル値（ラッチ１１３の出力値Ｗ（ｎ−１）、
第１のアップダウンカウンタ１０９の出力値Ｆｄ（ｎ−
１）、第２のアップダウンカウンタ１１０の出力値Ｇｄ
（ｎ−１）、数値＋１）を加減算しており、Ｂ，Ｃ，Ｄ
入力については、（＋／−）端子に入力される信号（ｇ
（ｎ），ｆ（ｎ），ｈ（ｎ））により加減が決定され
る。つまり（＋／−）端子がＨレベルなら加算、Ｌレベ
ルなら減算となる。加減算器１１２の出力は、瞬時ごと
の入力電圧の積Ｖ１・Ａ１に比例した値Ｗ（ｎ）とな
る。１１３はラッチであり、クロックφにより加減算器
１１２の出力Ｗ（ｎ）の１クロック前の信号Ｗ（ｎ−
１）をラッチする。したがってその出力はＷ（ｎ−１）
である。１１４は加算器であり、クロックφのタイミン
グでラッチ１１３の出力Ｗ（ｎ−１）と加算器１１４自
身の１クロック前までの総和、即ちＷ（ｉ）についてｉ
が１から（ｎ−２）までの積分値との加算を行ってい
る。その結果、瞬時ごとの入力電圧Ｖ１，Ａ１の乗算値
の積分値∫Ｗ（ｉ）を得るようになっている。
施形態の構成図である。図１において、Ｔ１，Ｔ２は被
測定系の電圧、電流に正比例した各電圧Ｖ１，Ａ１を入
力する入力端子、１０１，１０２はデルタ変調器と呼ば
れる第１、第２の１ビットＡ／Ｄ変換器であり、コンパ
レータ１０３，１０４、積分器１０５，１０６及びＤ型
フリップフロップ１０７，１０８をそれぞれ内蔵し、入
力した電圧Ｖ１，Ａ１をそれぞれパルス列ｆ（ｎ），ｇ
（ｎ）に符号化（コード化）して出力する。その出力タ
イミングはクロックφにより決められる。即ち、第１
（又は第２）の１ビットＡ／Ｄ変換器１０１（又は１０
２）は、クロックφの立上がり時に積分器１０５（又は
１０６）の出力電圧Ｆ（ｎ）（又はＧ（ｎ））と入力電
圧Ｖ１（又はＡ１）の大きさをコンパレータ１０３（又
は１０４）で比較し、Ｖ１＞Ｆａ（ｎ）（又はＡ１＞Ｇ
ａ（ｎ））のときはＤ型フリップフロップ１０７（又は
１０８）を介してＨレベルを出力し、積分器１０５（又
は１０６）の出力は＋Δｖだけ加算される。またＶ１＜
Ｆａ（ｎ）（又はＡ１＜Ｇａ（ｎ））のときはＤ型フリ
ップフロップ１０７（又は１０８）を介してＬレベルを
出力し、積分器１０５（又は１０６）の出力は−Δｖだ
け加算、すなわちΔｖだけ減算される。１０９，１１０
は第１、第２のアップダウンカウンタであり、１ビット
Ａ／Ｄ変換器１０１，１０２の出力ｆ（ｎ），ｇ（ｎ）
によりアップ／ダウンカウントが制御され、クロックφ
の数をカウントする。第１、第２のアップダウンカウン
タ１０９，１１０の出力は、それぞれＦｄ（ｎ−１），
Ｇｄ（ｎ−１）となり、入力電圧Ｖ１，Ａ１をＡ／Ｄ変
換した値となる。１１１は排他的論理和ゲートであり、
第１、第２の１ビットＡ／Ｄ変換器１０１，１０２の出
力ｆ（ｎ），ｇ（ｎ）の排他的論理和ｈ（ｎ）を出力す
る。１１２は加減算器であり、４つの入力Ａ，Ｂ，Ｃ，
Ｄのデジタル値（ラッチ１１３の出力値Ｗ（ｎ−１）、
第１のアップダウンカウンタ１０９の出力値Ｆｄ（ｎ−
１）、第２のアップダウンカウンタ１１０の出力値Ｇｄ
（ｎ−１）、数値＋１）を加減算しており、Ｂ，Ｃ，Ｄ
入力については、（＋／−）端子に入力される信号（ｇ
（ｎ），ｆ（ｎ），ｈ（ｎ））により加減が決定され
る。つまり（＋／−）端子がＨレベルなら加算、Ｌレベ
ルなら減算となる。加減算器１１２の出力は、瞬時ごと
の入力電圧の積Ｖ１・Ａ１に比例した値Ｗ（ｎ）とな
る。１１３はラッチであり、クロックφにより加減算器
１１２の出力Ｗ（ｎ）の１クロック前の信号Ｗ（ｎ−
１）をラッチする。したがってその出力はＷ（ｎ−１）
である。１１４は加算器であり、クロックφのタイミン
グでラッチ１１３の出力Ｗ（ｎ−１）と加算器１１４自
身の１クロック前までの総和、即ちＷ（ｉ）についてｉ
が１から（ｎ−２）までの積分値との加算を行ってい
る。その結果、瞬時ごとの入力電圧Ｖ１，Ａ１の乗算値
の積分値∫Ｗ（ｉ）を得るようになっている。
【００１８】次に、上述のように構成された演算装置の
作用を、図２（ａ）乃至２（ｇ）を用いて説明する。図
２（ａ）乃至２（ｇ）のそれぞれは各部の波形を示して
おり、図２（ａ）のＶ１、図２（ｄ）のＡ１は被測定系
の電圧、電流に正比例した電圧、図２（ｃ）のｆ
（ｎ）、図２（ｆ）のｇ（ｎ）はそれぞれＶ１，Ａ１を
デルタ変調したパルスであり、その値は＋１又は−１し
かない。図２（ｂ）のＦａ（ｎ）、図２（ｅ）のＧａ
（ｎ）は第１、第２の１ビットＡ／Ｄ変換器１０１，１
０２中の積分器１０５，１０６の出力であり、それぞれ
の入力電圧Ｖ１，Ａ１のコード化された値である。図２
（ｇ）のｎは図２（ａ）乃至２（ｆ）におけるｎ番目を
表している。
作用を、図２（ａ）乃至２（ｇ）を用いて説明する。図
２（ａ）乃至２（ｇ）のそれぞれは各部の波形を示して
おり、図２（ａ）のＶ１、図２（ｄ）のＡ１は被測定系
の電圧、電流に正比例した電圧、図２（ｃ）のｆ
（ｎ）、図２（ｆ）のｇ（ｎ）はそれぞれＶ１，Ａ１を
デルタ変調したパルスであり、その値は＋１又は−１し
かない。図２（ｂ）のＦａ（ｎ）、図２（ｅ）のＧａ
（ｎ）は第１、第２の１ビットＡ／Ｄ変換器１０１，１
０２中の積分器１０５，１０６の出力であり、それぞれ
の入力電圧Ｖ１，Ａ１のコード化された値である。図２
（ｇ）のｎは図２（ａ）乃至２（ｆ）におけるｎ番目を
表している。
【００１９】本実施の形態の演算装置の目的とするのは
入力電圧の積Ｖ１・Ａ１を求めることである。Ｖ１はＦ
（ｎ）に略等しく、Ａ１はＧ（ｎ）に略等しいので、Ｆ
（ｎ）・Ｇ（ｎ）＝Ｗ（ｎ）と定義する。ｎ回動作まで
の第１の１ビットＡ／Ｄ変換器１０１の出力をｆ
（１），ｆ（２），ｆ（３），…，ｆ（ｎ）とすると、
そのときの積分器１０５の出力電圧Ｆａ（ｎ）は、式
（１）で表現できる。
入力電圧の積Ｖ１・Ａ１を求めることである。Ｖ１はＦ
（ｎ）に略等しく、Ａ１はＧ（ｎ）に略等しいので、Ｆ
（ｎ）・Ｇ（ｎ）＝Ｗ（ｎ）と定義する。ｎ回動作まで
の第１の１ビットＡ／Ｄ変換器１０１の出力をｆ
（１），ｆ（２），ｆ（３），…，ｆ（ｎ）とすると、
そのときの積分器１０５の出力電圧Ｆａ（ｎ）は、式
（１）で表現できる。
【数１】 Ｆａ（ｎ）＝（ｆ（１）＋ｆ（２）＋ｆ（３）＋…＋ｆ（ｎ））・Δｖ …（１）
【００２０】また、第１のアップダウンカウンタ１０９
の出力はｆ（ｎ）によりアップ／ダウンカウントが制御
され、クロックφの数をカウントするので、Ｆａ（ｎ）
をデジタルコード化した値Ｆｄとなる。ただしクロック
φの関係でＦｄ（ｎ）ではなく（ｎ−１）回目の値Ｆｄ
（ｎ−１）を出力することになる。いま求めたい値Ｆ
（ｎ）・Ｇ（ｎ）＝Ｗ（ｎ）は、式（２）で表現でき
る。
の出力はｆ（ｎ）によりアップ／ダウンカウントが制御
され、クロックφの数をカウントするので、Ｆａ（ｎ）
をデジタルコード化した値Ｆｄとなる。ただしクロック
φの関係でＦｄ（ｎ）ではなく（ｎ−１）回目の値Ｆｄ
（ｎ−１）を出力することになる。いま求めたい値Ｆ
（ｎ）・Ｇ（ｎ）＝Ｗ（ｎ）は、式（２）で表現でき
る。
【数２】 Ｗ（ｎ）＝Ｆ（ｎ）・Ｇ（ｎ） ＝（ｆ（１）＋ｆ（２）＋ｆ（３）＋…＋ｆ（ｎ）） ・（ｇ（１）＋ｇ（２）＋ｇ（３）＋…＋ｇ（ｎ）） ＝（Ｆ（ｎ−１）＋ｆ（ｎ））・（Ｇ（ｎ−１）＋ｇ（ｎ）） …（２）
【００２１】ここで式（２）中において、ｆ（ｎ）＝±
１，ｇ（ｎ）＝±１であるので、式（２）は以下の４つ
の状態で表すことができる。
１，ｇ（ｎ）＝±１であるので、式（２）は以下の４つ
の状態で表すことができる。
【数３】ｆ（ｎ）＝＋１，ｇ（ｎ）＝＋１のとき、 Ｗ（ｎ）＝（Ｆ（ｎ−１）＋ｆ（ｎ））・（Ｇ（ｎ−１）＋ｇ（ｎ）） ＝Ｆ（ｎ−１）・Ｇ（ｎ−１）＋Ｆ（ｎ−１）＋Ｇ（ｎ−１）＋１ ＝Ｗ（ｎ−１）＋Ｆ（ｎ−１）＋Ｇ（ｎ−１）＋１ …（３） ｆ（ｎ）＝＋１，ｇ（ｎ）＝−１のとき、 Ｗ（ｎ）＝（Ｆ（ｎ−１）＋ｆ（ｎ））・（Ｇ（ｎ−１）＋ｇ（ｎ）） ＝Ｆ（ｎ−１）・Ｇ（ｎ−１）−Ｆ（ｎ−１）＋Ｇ（ｎ−１）−１ ＝Ｗ（ｎ−１）−Ｆ（ｎ−１）＋Ｇ（ｎ−１）−１ …（４） ｆ（ｎ）＝−１，ｇ（ｎ）＝＋１のとき、 Ｗ（ｎ）＝（Ｆ（ｎ−１）＋ｆ（ｎ））・（Ｇ（ｎ−１）＋ｇ（ｎ）） ＝Ｆ（ｎ−１）・Ｇ（ｎ−１）＋Ｆ（ｎ−１）−Ｇ（ｎ−１）−１ ＝Ｗ（ｎ−１）＋Ｆ（ｎ−１）−Ｇ（ｎ−１）−１ …（５） ｆ（ｎ）＝−１，ｇ（ｎ）＝−１のとき、 Ｗ（ｎ）＝（Ｆ（ｎ−１）＋ｆ（ｎ））・（Ｇ（ｎ−１）＋ｇ（ｎ）） ＝Ｆ（ｎ−１）・Ｇ（ｎ−１）−Ｆ（ｎ−１）−Ｇ（ｎ−１）＋１ ＝Ｗ（ｎ−１）−Ｆ（ｎ−１）−Ｇ（ｎ−１）＋１ …（６）
【００２２】よって、ラッチ１１３により加減算器１１
２の出力データＷ（ｎ）をサンプルし、クロックφの１
クロックディレイを利用してＷ（ｎ−１）としてサンプ
ルしておき、加減算器１１２によりラッチ１１３の出力
データＷ（ｎ−１）、第１のアップダウンカウンタ１０
９の出力データＦｄ（ｎ−１）、第２のアップダウンカ
ウンタ１１０の出力データＧｄ（ｎ−１）及び数値１の
加減算を行えばＷ（ｎ）を求めることができる。
２の出力データＷ（ｎ）をサンプルし、クロックφの１
クロックディレイを利用してＷ（ｎ−１）としてサンプ
ルしておき、加減算器１１２によりラッチ１１３の出力
データＷ（ｎ−１）、第１のアップダウンカウンタ１０
９の出力データＦｄ（ｎ−１）、第２のアップダウンカ
ウンタ１１０の出力データＧｄ（ｎ−１）及び数値１の
加減算を行えばＷ（ｎ）を求めることができる。
【００２３】図３（ａ）乃至３（ｄ）により、この加減
算の意味をわかりやすく説明する。上記乃至の場合
が、それぞれ図３（ａ）乃至３（ｄ）に対応している。
それぞれの図において、実線で囲まれた部分がＷ（ｎ）
であり、点線で囲まれた部分がＷ（ｎ−１）である。ま
た、右下がり斜線の部分がＦ（ｎ−１）であり、左下が
り斜線の部分がＧ（ｎ−１）である。
算の意味をわかりやすく説明する。上記乃至の場合
が、それぞれ図３（ａ）乃至３（ｄ）に対応している。
それぞれの図において、実線で囲まれた部分がＷ（ｎ）
であり、点線で囲まれた部分がＷ（ｎ−１）である。ま
た、右下がり斜線の部分がＦ（ｎ−１）であり、左下が
り斜線の部分がＧ（ｎ−１）である。
【００２４】上記の場合においては、図３（ａ）に示
すように、Ｗ（ｎ）を求める際に、Ｗ（ｎ−１）にＦ
（ｎ−１）及びＧ（ｎ−１）を加えただけでは、１だけ
不足しているので１を加えている。上記の場合におい
ては、図３（ｂ）に示すように、Ｗ（ｎ）を求める際
に、Ｗ（ｎ−１）からＦ（ｎ−１）を差し引き、Ｇ（ｎ
−１）を加えると、１だけ余分に加えていることになる
ので、１を差し引いている。上記の場合においては、
図３（ｃ）に示すように、Ｗ（ｎ）を求める際に、Ｗ
（ｎ−１）にＦ（ｎ−１）を加え、Ｇ（ｎ−１）を差し
引くと、１だけ余分に加えていることになるので、１を
差し引いている。上記の場合においては、図３（ｄ）
に示すように、Ｗ（ｎ）を求める際に、Ｗ（ｎ−１）か
らＦ（ｎ−１）及びＧ（ｎ−１）を差し引くと、１だけ
不足しているので１を加えている。
すように、Ｗ（ｎ）を求める際に、Ｗ（ｎ−１）にＦ
（ｎ−１）及びＧ（ｎ−１）を加えただけでは、１だけ
不足しているので１を加えている。上記の場合におい
ては、図３（ｂ）に示すように、Ｗ（ｎ）を求める際
に、Ｗ（ｎ−１）からＦ（ｎ−１）を差し引き、Ｇ（ｎ
−１）を加えると、１だけ余分に加えていることになる
ので、１を差し引いている。上記の場合においては、
図３（ｃ）に示すように、Ｗ（ｎ）を求める際に、Ｗ
（ｎ−１）にＦ（ｎ−１）を加え、Ｇ（ｎ−１）を差し
引くと、１だけ余分に加えていることになるので、１を
差し引いている。上記の場合においては、図３（ｄ）
に示すように、Ｗ（ｎ）を求める際に、Ｗ（ｎ−１）か
らＦ（ｎ−１）及びＧ（ｎ−１）を差し引くと、１だけ
不足しているので１を加えている。
【００２５】ところで、この場合、各データＦｄ（ｎ−
１），Ｇｄ（ｎ−１）、１の加減算はそれぞれｇ
（ｎ），ｆ（ｎ），ｈ（ｎ）（ｆ（ｎ）とｇ（ｎ）のＥ
Ｘｎｏｒ）により制御される。これにより加減算器１１
２の出力データは入力電圧の積Ｖ１・Ａ１に正比例した
値Ｗ（ｎ）となる。また、このＷ（ｎ）はＶ１，Ａ１の
ｎ番目の瞬間の乗算値であるので実際に電力量や電力を
求めるためにはＶ１・Ａ１＝Ｗ（ｎ）又はＷ（ｎ−１）
の積分値が必要となる。このため、加算器１１４で、加
算器１１４自身の出力データ、即ちＷ（ｉ）について、
ｉが１から（ｎ−２）までの積分値とＷ（ｎ−１）とを
加算し積分を行っている。
１），Ｇｄ（ｎ−１）、１の加減算はそれぞれｇ
（ｎ），ｆ（ｎ），ｈ（ｎ）（ｆ（ｎ）とｇ（ｎ）のＥ
Ｘｎｏｒ）により制御される。これにより加減算器１１
２の出力データは入力電圧の積Ｖ１・Ａ１に正比例した
値Ｗ（ｎ）となる。また、このＷ（ｎ）はＶ１，Ａ１の
ｎ番目の瞬間の乗算値であるので実際に電力量や電力を
求めるためにはＶ１・Ａ１＝Ｗ（ｎ）又はＷ（ｎ−１）
の積分値が必要となる。このため、加算器１１４で、加
算器１１４自身の出力データ、即ちＷ（ｉ）について、
ｉが１から（ｎ−２）までの積分値とＷ（ｎ−１）とを
加算し積分を行っている。
【００２６】上記のような構成、作用を有するこの実施
形態において、加算器１１４で無限積分を行うことで、
電力量を計測する電力量演算装置が実現される。
形態において、加算器１１４で無限積分を行うことで、
電力量を計測する電力量演算装置が実現される。
【００２７】以上のように、この実施形態によれば、電
力量演算装置を全てハードウェアで構成することができ
てＣＰＵソフトウェアを介在させずに演算することがで
き、ＣＰＵを小型化することができる。またアナログ部
としては１ビットＡ／Ｄ変換器の部分のみで非常に少な
くＬＳＩ化しても小型にすることができ、低コスト化す
ることができる。さらにＡ／Ｄ変換機能部はサンプリン
グ頻度を上げて高精度化することができる。
力量演算装置を全てハードウェアで構成することができ
てＣＰＵソフトウェアを介在させずに演算することがで
き、ＣＰＵを小型化することができる。またアナログ部
としては１ビットＡ／Ｄ変換器の部分のみで非常に少な
くＬＳＩ化しても小型にすることができ、低コスト化す
ることができる。さらにＡ／Ｄ変換機能部はサンプリン
グ頻度を上げて高精度化することができる。
【００２８】また、加算器１１４を一定時間、例えば１
秒、又は被測定交流信号の数周期ごとにクリアし、それ
までの積算値を単位時間に換算することで、電力を測定
する電力演算装置が実現される。
秒、又は被測定交流信号の数周期ごとにクリアし、それ
までの積算値を単位時間に換算することで、電力を測定
する電力演算装置が実現される。
【００２９】更に、第１、第２のアップダウンカウンタ
１０９，１１０以降は、全体又は一部をＣＰＵソフトウ
ェアで行うことによっても、低コストの電力量又は電力
演算装置を実現することが可能である。特に、加減算器
１１２以降をＣＰＵソフトウェアで行うことは、現実的
であり効果的である。
１０９，１１０以降は、全体又は一部をＣＰＵソフトウ
ェアで行うことによっても、低コストの電力量又は電力
演算装置を実現することが可能である。特に、加減算器
１１２以降をＣＰＵソフトウェアで行うことは、現実的
であり効果的である。
【００３０】なお、上記実施形態において、加算器１１
４の入力データをラッチ１１３の出力Ｗ（ｎ−１）では
なく、加減算器１１２の出力Ｗ（ｎ）としてもよく、ま
たデルタ変調器（１ビットＡ／Ｄ変換器１０１，１０
２）をデルタシグマ変調器としても上記と同様の作用、
効果が得られる。
４の入力データをラッチ１１３の出力Ｗ（ｎ−１）では
なく、加減算器１１２の出力Ｗ（ｎ）としてもよく、ま
たデルタ変調器（１ビットＡ／Ｄ変換器１０１，１０
２）をデルタシグマ変調器としても上記と同様の作用、
効果が得られる。
【００３１】図４は、本発明の演算装置における第二実
施形態の構成図であり、無効電力又は無効電力量を算出
するための実施形態を示す図である。前述のように、無
効電力又は無効電力量を算出するためには、９０°の移
相が必要となるが、この実施形態においては、第１の１
ビットＡ／Ｄ変換器１０１と第１のアップダウンカウン
タ１０９との間に遅延回路１１５を設けている。この遅
延回路１１５は、例えば、シフトレジスタやデジタルＰ
ＬＬ，ＣＣＤなどで構成され、第１の１ビットＡ／Ｄ変
換器１０１の出力ｆ（ｎ）を、端子Ｔ１に入力される信
号の１／４位相分の時間（例えば、その信号の周波数が
５０Ｈｚならば５ｍｓ）遅延させて、信号ｆｒ（ｎ）と
して出力している。
施形態の構成図であり、無効電力又は無効電力量を算出
するための実施形態を示す図である。前述のように、無
効電力又は無効電力量を算出するためには、９０°の移
相が必要となるが、この実施形態においては、第１の１
ビットＡ／Ｄ変換器１０１と第１のアップダウンカウン
タ１０９との間に遅延回路１１５を設けている。この遅
延回路１１５は、例えば、シフトレジスタやデジタルＰ
ＬＬ，ＣＣＤなどで構成され、第１の１ビットＡ／Ｄ変
換器１０１の出力ｆ（ｎ）を、端子Ｔ１に入力される信
号の１／４位相分の時間（例えば、その信号の周波数が
５０Ｈｚならば５ｍｓ）遅延させて、信号ｆｒ（ｎ）と
して出力している。
【００３２】第１、第２の１ビットＡ／Ｄ変換器１０
１，１０２、第１、第２のアダウンカウンタ１０９，１
１０、加減算器１１２、ラッチ１１３、及び加算器１１
４の動作は第一実施形態と同様である。しかしながら、
この実施形態においては、遅延回路１１５により信号ｆ
（ｎ）を９０°移相させているので、加減算器１１２は
Ｆｒ（ｎ）・Ｇ（ｎ）を演算することとなり、結果とし
て無効電力又は無効電力量が算出できることとなる。
１，１０２、第１、第２のアダウンカウンタ１０９，１
１０、加減算器１１２、ラッチ１１３、及び加算器１１
４の動作は第一実施形態と同様である。しかしながら、
この実施形態においては、遅延回路１１５により信号ｆ
（ｎ）を９０°移相させているので、加減算器１１２は
Ｆｒ（ｎ）・Ｇ（ｎ）を演算することとなり、結果とし
て無効電力又は無効電力量が算出できることとなる。
【００３３】図５は、本発明の演算装置における第三実
施形態の構成図である。この実施形態においては、上記
第二実施形態の構成に更に周波数検出回路１１６が加え
られている。周波数検出回路１１６は、信号Ｖ１の周波
数を逐次検出し、その情報を遅延回路１１５に与えてい
る。遅延回路は１１５、周波数検出回路１１６から信号
Ｖ１の周波数の情報を入力しているので、信号ｆ（ｎ）
の移相を正確に行うことができる。
施形態の構成図である。この実施形態においては、上記
第二実施形態の構成に更に周波数検出回路１１６が加え
られている。周波数検出回路１１６は、信号Ｖ１の周波
数を逐次検出し、その情報を遅延回路１１５に与えてい
る。遅延回路は１１５、周波数検出回路１１６から信号
Ｖ１の周波数の情報を入力しているので、信号ｆ（ｎ）
の移相を正確に行うことができる。
【００３４】図６は、上記第三実施形態における遅延回
路１１５の具体的な構成例を示す図である。同図におい
て、この遅延回路は、直列に接続され、第１段目に第１
の１ビットＡ／Ｄ変換器１０１の出力信号ｆ（ｎ）が入
力され、クロックφを基準信号として動作する複数のシ
フトレジスタ１２２と、周波数検出回路１１６からの信
号をデコードするデコーダ１２１と、デコーダ１２１の
出力信号のそれぞれを一方の入力端子に入力すると共
に、複数のシフトレジスタ１２２のそれぞれの出力信号
を他方の入力端子に入力する複数の論理積ゲート１２３
と、複数の論理積ゲート１２３のそれぞれの出力信号を
入力する論理和ゲート１２４と、で構成される。
路１１５の具体的な構成例を示す図である。同図におい
て、この遅延回路は、直列に接続され、第１段目に第１
の１ビットＡ／Ｄ変換器１０１の出力信号ｆ（ｎ）が入
力され、クロックφを基準信号として動作する複数のシ
フトレジスタ１２２と、周波数検出回路１１６からの信
号をデコードするデコーダ１２１と、デコーダ１２１の
出力信号のそれぞれを一方の入力端子に入力すると共
に、複数のシフトレジスタ１２２のそれぞれの出力信号
を他方の入力端子に入力する複数の論理積ゲート１２３
と、複数の論理積ゲート１２３のそれぞれの出力信号を
入力する論理和ゲート１２４と、で構成される。
【００３５】各論理積ゲート１２３及び論理和ゲート１
２４により、各シフトレジスタ１２２の出力のうち、適
当な段数の出力を選択し、信号ｆｒ（ｎ）として出力し
ている。このような構成により、信号Ｖ１の周波数が変
動しても、周波数検出回路１１６からの周波数の情報に
基づいて、正確に信号ｆ（ｎ）を移相させることができ
る。
２４により、各シフトレジスタ１２２の出力のうち、適
当な段数の出力を選択し、信号ｆｒ（ｎ）として出力し
ている。このような構成により、信号Ｖ１の周波数が変
動しても、周波数検出回路１１６からの周波数の情報に
基づいて、正確に信号ｆ（ｎ）を移相させることができ
る。
【００３６】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、被測定系の電圧、電流にそれぞれ正比例し
た各入力電圧が第１、第２の１ビットＡ／Ｄ変換器でそ
れぞれ１ビットのコードに変換され、第１、第２のアッ
プダウンカウンタでその各入力電圧のＡ／Ｄ変換値が得
られる。このＡ／Ｄ変換値を基に加減算器で各入力電圧
の積に比例した演算データが得られ、この演算データを
加算器で加算することにより電力量が計測される。電力
量演算装置を全てハードウェアで構成することができて
ＣＰＵソフトウェアを介在させずに演算が可能であり、
またアナログ部としては１ビットＡ／Ｄ変換器の部分の
みで非常に少なくＬＳＩ化しても小型にすることが可能
となる。さらにＡ／Ｄ変換機能部はサンプリング頻度を
上げて高精度化することが可能となる。
明によれば、被測定系の電圧、電流にそれぞれ正比例し
た各入力電圧が第１、第２の１ビットＡ／Ｄ変換器でそ
れぞれ１ビットのコードに変換され、第１、第２のアッ
プダウンカウンタでその各入力電圧のＡ／Ｄ変換値が得
られる。このＡ／Ｄ変換値を基に加減算器で各入力電圧
の積に比例した演算データが得られ、この演算データを
加算器で加算することにより電力量が計測される。電力
量演算装置を全てハードウェアで構成することができて
ＣＰＵソフトウェアを介在させずに演算が可能であり、
またアナログ部としては１ビットＡ／Ｄ変換器の部分の
みで非常に少なくＬＳＩ化しても小型にすることが可能
となる。さらにＡ／Ｄ変換機能部はサンプリング頻度を
上げて高精度化することが可能となる。
【００３７】請求項２記載の発明によれば、前記加算器
から出力されるデータは、一定時間ごとにクリアされる
ように構成したため、上記請求項１記載の発明とほぼ同
様の効果を有する電力演算装置を実現することが可能と
なる。
から出力されるデータは、一定時間ごとにクリアされる
ように構成したため、上記請求項１記載の発明とほぼ同
様の効果を有する電力演算装置を実現することが可能と
なる。
【００３８】請求項３記載の発明によれば、前記第１の
１ビットＡ／Ｄ変換器と前記第１のアップダウンカウン
タとの間に設けられ、第１の１ビットＡ／Ｄ変換器の出
力データを、前記被測定系の電圧に正比例した入力電圧
の信号の１／４位相分の時間遅延させて、前記第１のア
ップダウンカウンタに出力する遅延回路を、更に備えた
ので、上記電力量演算器の作用効果と同様の作用効果を
有する無効電力量演算器が得られる。
１ビットＡ／Ｄ変換器と前記第１のアップダウンカウン
タとの間に設けられ、第１の１ビットＡ／Ｄ変換器の出
力データを、前記被測定系の電圧に正比例した入力電圧
の信号の１／４位相分の時間遅延させて、前記第１のア
ップダウンカウンタに出力する遅延回路を、更に備えた
ので、上記電力量演算器の作用効果と同様の作用効果を
有する無効電力量演算器が得られる。
【００３９】請求項４記載の発明によれば、前記被測定
系の電圧に正比例した入力電圧の信号の周波数を逐次検
出し、その周波数の情報を遅延回路に与える周波数検出
回路を、更に備えたので、被測定系の電圧の周波数が変
動した場合においても、正確に１／４位相分の時間遅延
が行える。
系の電圧に正比例した入力電圧の信号の周波数を逐次検
出し、その周波数の情報を遅延回路に与える周波数検出
回路を、更に備えたので、被測定系の電圧の周波数が変
動した場合においても、正確に１／４位相分の時間遅延
が行える。
【００４０】請求項５記載の発明によれば、前記遅延回
路は、直列に接続され、第１段目に第１の１ビットＡ／
Ｄ変換器の出力信号が入力され、クロックφを基準信号
として動作する複数のシフトレジスタと、前記周波数検
出回路からの信号をデコードするデコーダと、前記デコ
ーダの出力信号のそれぞれを一方の入力端子に入力する
と共に、前記複数のシフトレジスタのそれぞれの出力信
号を他方の入力端子に入力する複数の論理積ゲートと、
前記複数の論理積ゲートのそれぞれの出力信号を入力す
る論理和ゲートと、を備えたので、確実に周波数の変動
に対して適応できる。
路は、直列に接続され、第１段目に第１の１ビットＡ／
Ｄ変換器の出力信号が入力され、クロックφを基準信号
として動作する複数のシフトレジスタと、前記周波数検
出回路からの信号をデコードするデコーダと、前記デコ
ーダの出力信号のそれぞれを一方の入力端子に入力する
と共に、前記複数のシフトレジスタのそれぞれの出力信
号を他方の入力端子に入力する複数の論理積ゲートと、
前記複数の論理積ゲートのそれぞれの出力信号を入力す
る論理和ゲートと、を備えたので、確実に周波数の変動
に対して適応できる。
【００４１】請求項６記載の発明によれば、前記加算器
から出力されるデータは、一定時間ごとにクリアされる
ように構成してため、上記請求項１記載の発明とほぼ同
様の効果を有する無効電力演算装置を実現することが可
能となる。
から出力されるデータは、一定時間ごとにクリアされる
ように構成してため、上記請求項１記載の発明とほぼ同
様の効果を有する無効電力演算装置を実現することが可
能となる。
【００４２】請求項７記載の発明によれば、前記第１、
第２のアップダウンカウンタ、前記加減算器、前記ラッ
チ、及び前記加算器の少なくとも一部の機能を、ＣＰＵ
ソフトウェアで実行させるように構成したので、少なく
とも従来に比べて高精度で低コストの、電力量、電力、
無効電力量、及び無効電力を算出する演算装置を実現す
ることが可能となる。
第２のアップダウンカウンタ、前記加減算器、前記ラッ
チ、及び前記加算器の少なくとも一部の機能を、ＣＰＵ
ソフトウェアで実行させるように構成したので、少なく
とも従来に比べて高精度で低コストの、電力量、電力、
無効電力量、及び無効電力を算出する演算装置を実現す
ることが可能となる。
【図１】本発明の演算装置における第一実施形態の構成
図である。
図である。
【図２】第一実施形態の作用を説明するための各部の波
形を示す図である。
形を示す図である。
【図３】本発明における加減算器１１２による加減算の
意味を説明するための図である。
意味を説明するための図である。
【図４】本発明の演算装置における第二実施形態の構成
図である。
図である。
【図５】本発明の演算装置における第三実施形態の構成
図である。
図である。
【図６】遅延回路の一例を示す回路図である。
【図７】従来の演算装置のブロック図である。
１０１，１０２ 第１、第２の１ビットＡ／Ｄ変換器 １０９，１１０ 第１、第２のアップダウンカウンタ １１１ 排他的論理和ゲート １１２ 加減算器 １１３ ラッチ １１４ 加算器 １１５ 遅延回路 １１６ 周波数検出回路 １２１ デコーダ １２２ シフトレジスタ １２３ 論理積ゲート １２４ 論理和ゲート
Claims (7)
- 【請求項１】 被測定系の電圧、電流にそれぞれ正比例
した各入力電圧をそれぞれ１ビットのコードに変換する
第１、第２の１ビットＡ／Ｄ変換器と、該第１、第２の
１ビットＡ／Ｄ変換器から出力された前記コードにより
それぞれクロックのアップ／ダウンカウントが制御さ
れ、前記各入力電圧のＡ／Ｄ変換値をそれぞれ出力する
第１、第２のアップダウンカウンタと、入力されるデー
タの１クロック前のデータを保持して出力するラッチ
と、前記第１、第２の１ビットＡ／Ｄ変換器の各出力デ
ータ及び当該各出力データの排他的論理和による制御の
基で、該ラッチの出力データに前記第１、第２のアップ
ダウンカウンタの各出力データ及び数値１を加減算する
ことにより、前記各入力電圧の積に比例した演算データ
を前記ラッチに出力する加減算器と、前記ラッチから出
力されたデータを積算する加算器と、を有することを特
徴とする演算装置。 - 【請求項２】 前記加算器から出力されるデータは、一
定時間ごとにクリアされるように構成してなることを特
徴とする請求項１記載の演算装置。 - 【請求項３】 前記第１の１ビットＡ／Ｄ変換器と前記
第１のアップダウンカウンタとの間に設けられ、第１の
１ビットＡ／Ｄ変換器の出力データを、前記被測定系の
電圧に正比例した入力電圧の信号の１／４位相分の時間
遅延させて、前記第１のアップダウンカウンタに出力す
る遅延回路を更に備えたことを特徴とする請求項１記載
の演算装置。 - 【請求項４】 前記被測定系の電圧に正比例した入力電
圧の信号の周波数を逐次検出し、その周波数の情報を遅
延回路に与える周波数検出回路を更に備えたことを特徴
とする請求項３記載の演算装置。 - 【請求項５】 前記遅延回路は、直列に接続され、第１
段目に第１の１ビットＡ／Ｄ変換器の出力信号が入力さ
れ、クロックφを基準信号として動作する複数のシフト
レジスタと、前記周波数検出回路からの信号をデコード
するデコーダと、前記デコーダの出力信号のそれぞれを
一方の入力端子に入力すると共に、前記複数のシフトレ
ジスタのそれぞれの出力信号を他方の入力端子に入力す
る複数の論理積ゲートと、前記複数の論理積ゲートのそ
れぞれの出力信号を入力する論理和ゲートと、を備える
ことを特徴とする請求項４記載の演算装置。 - 【請求項６】 前記加算器から出力されるデータは、一
定時間ごとにクリアされるように構成してなることを特
徴とする請求項３乃至請求項５記載の演算装置。 - 【請求項７】 前記第１、第２のアップダウンカウン
タ、前記加減算器、前記ラッチ、及び前記加算器の少な
くとも一部の機能を、ＣＰＵソフトウェアで実行させる
ように構成してなることを特徴とする請求項１乃至請求
項６記載の演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03947497A JP3319701B2 (ja) | 1996-03-01 | 1997-02-24 | 演算装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4487796 | 1996-03-01 | ||
| JP8-44877 | 1996-03-01 | ||
| JP03947497A JP3319701B2 (ja) | 1996-03-01 | 1997-02-24 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09292417A true JPH09292417A (ja) | 1997-11-11 |
| JP3319701B2 JP3319701B2 (ja) | 2002-09-03 |
Family
ID=26378875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03947497A Expired - Lifetime JP3319701B2 (ja) | 1996-03-01 | 1997-02-24 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3319701B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6473699B2 (en) | 1998-03-10 | 2002-10-29 | Kabushiki Kaisha Toshiba | Power arithmetic apparatus |
| US6496783B1 (en) | 1999-03-05 | 2002-12-17 | Kabushiki Kaisha Toshiba | Electric power calculation system |
-
1997
- 1997-02-24 JP JP03947497A patent/JP3319701B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6473699B2 (en) | 1998-03-10 | 2002-10-29 | Kabushiki Kaisha Toshiba | Power arithmetic apparatus |
| US6496783B1 (en) | 1999-03-05 | 2002-12-17 | Kabushiki Kaisha Toshiba | Electric power calculation system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3319701B2 (ja) | 2002-09-03 |
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