SU924852A1 - Аналого-цифровой преобразователь - Google Patents

Description

(54) АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ

Изобретение относитс  к аналогоцифровым преобразовател хт и быть исполь зовано в обпасти св зи, вычислительной и измерительной техники, а также в автоматизированных системах управлени  технологическими процессами и в системах автоматизации научных исследований. Известно устройство аналого-цифрового преобразовани , в котором сокращаетс  врем  испытаний за счет предвари- тельного нахождени  поддиапазона возможных изменений сигнала j. . Однако из-за того, что внутри найден ного поддиапазона преобразование осуществл етс  классическим аналого-цифровы преобразователем счета едт{кчных прирашений , погрешность преобразовани  рас сматриваемого устройства велика. Известен аналого-цифровой преобразователь счета единичных приращений, соде жаший блок сравнени , цифро-аналоговый преобразователь, генератор и тульсов. триггер, элемент И, счетчик, блок управлени  и св зи между ними 2 . Его недостатком  вл етс  больша  погрещность преобразовани . Цель изобретени  - уменьщение погрещности преобразовани  за счет повыщени  веро тности правильного ответа. Поставленна  цель достигаетс  тем, что в аналого-цифровой преобразователь содержащий блок сравнени , первый вход которого соединен с выходом датчика входного сигнала, а второй вход соединен с выходом цифроаналогового преобразовател , единичный вход первого триггера соединен с шиной Запуск, единичный выход первого Tpinrepa соединен с первым входом первого элемента И, второй вход которого соединен с выходом генератора импульсов, а выход соединен со счетным входом реверсивного счетчика, выходы которого соединены со входами цифроаналогового преобразовател , введены второй, третий и четвертый триггеры, элемент задер кки, логи3 )2

ческий блок, второй п третий элементы регистр, перва  и втора  rpjmna элементоъ И, npifietv выходы разр дов реверс5пз кого счетчика соединены с соответствук ишми первыми входам-и элементов И первой группы, выход блока сравнени  соединен с первым входом второго триттегм и с первым и вторым входами логического блока, второй вход которого соединен с выходом элемента задержки, а единичный выход соединен с третьим и четвертым входами nopH iecKoro блока, при этом выход элемента эадермжи соединен с выходомпервого элемента И, с п тым и шестым входами логш шского блока и с первыми входами второго и третьего Элементов И, а седьмой вход логического блока соединен с единичным вых.одом третьего триггера, с вычитающим вх:0дом реверсивного счетчшса и со вторым входом третьего элемента И, восьмой вход лопгаеского блока соединен с 1гулевым входом третьего триггера, с суммируюЩ1  л входом реверсивного счетчшса и со вторым входом второго элемента И, нулевой выход триггера младшего разр да и единичные выходы триггеров остальных разр дов реверсивного счетчгаса соединены с соответствующими входами второго элемента И, выход которого соединен с единичным входом третьего триггера, при этом едннигный выход триггера младшего разр5зда и нулевые

выходы остальных разр дов реверсивного счетчика соединены с соответствую- nniiv;tT входами третьего элемента И, выход которого соединен с нулевыми входами первого и третьего триггеров, при-чем выход логического блока соедштск со вторыми входами элементов И первой группы и с единичголм входом четвертого трштера, -гулевой вход которого соединен с шиной Съем кода и с первыми вы- ходами элементов И второй группы, вторые входы которых соединены с едтпигч шлми выходами соответствзпощих ров регистра, установочные вход1 1 тртгг-героЕ регистра соединены с вы содалти соответствутощих элементов И порпой гр:)Тппы, едтгаичный выход четвертого триггера соединен с шшюй РазреБшнке съема кода, выходы элементов И второй грунты соединеггы с шиной Выхопной У:.О:: нулевой выход первого трштера соедине: с гпкиой ОконМние щпсла.

На. черте се представлена функгшонпль ти  схема аналого -цвфрового преобразовател .

11ре;и1агаемь Й преобразователь г;одер- жит блок 1 сравнени , цифроаналоговый преобразователь 2, первый триггер 3, первый элемент И 4, генератор импульсов 5, реверсивный счетчик 6, элементь И 7 первой группы, второй триггер 8, лог1Р1еский блок 9, элемент 10 задерлжи второй 11 и третий 12 элемент И, третий 13 и четвертый , эл зменты И 15 втооой группы, триггеры регистра 16 шина выхода датчика входного 17, шина Запуск 18, шина Окон чание шжла 19, шина Съем кода 20, шина Вьсходного кола 21, шина Разрешение съема кода 2.2

ГЗторой триггер 8 и элемент 10 запег )кки служат д.л  запоминани  ответа блока 1 сравнени  на предь д;Апем такте.

Второй 11 и третий 12 элементы И вы вл ют соответственно максимальное и мшп мальнос значение кода в рево1з- сивном счет -иже 6 с л гетом ре-жима работь счетчшсв.

Суигность предлагаемого изобретени  зак.пючаетс  в том, что аналого-гдлфровой преобразователь AIJIl счета единичных триращений при во.здействии шумов рассматриваетс  как бы состо щим из двух частей; части, осущоствл кзшс} аддитивное наложение интерполирующего стенала сг;/т;енчатой формы {необходи .а  расспнхронизищ  получаетс  за счет дейсггви  IliLyMa), и части, соответствуюшей идеал1уiiOMy 1 ;пинтовате.пю, т, е. Al-lTl пот.осредCTiieinio-rc считывани . При этом если в реа.льпом А1Ш непосредственного считывани  сра131 пние значени  происходит о,ц овременно с нила{ей и верхней гран 1Цей текущего кванта, то в нашем cjrj-jae, очевидно, что сравтгение про 1сходкт D последовательные м:.; спты

юнал в кгшнт, во--первых, если при движении ступетгчатого образцового С1{гнала вверх блок сравнени  на л -ом такте

выдает сшчтал ( а + 1)-ом такте блок сравнени  выдает сигнал Oijx Voi 1) s во-вторых, если при движении ступенчатого образцового стенала вниз блок сравнени  на i ом такте выдает сщ-нал (), а на ( i + 1) такте блок сравнени  выдает с игнал

( NX ,

В предлагаемом АШТ а-тализ попадани  сигнала в квант производитс  с помощью- лоп-гческого блока 9, ситчьмл л.з выходе которого г.ожет 6birti задан гы р жением

Claims (2)

1. .S,,,VN5;S-..,V 5П где eg сигнал or генератора 5 импуль сов ; S - значение сигнала с блоке 1 сравнени  на i -ом такте, при чем 5 1, если Vo; -р V X I 5 - значение сигнала с блока срав нени  на ( i - 1)-ом такте, хран щеес  на втором триггере 8; N - признак направлени  изменени  образцового сигнала, причем N 1 при единичном состо нии третьего триггера 13 ( вычитани  реверсивного счетчика 6). Врем  испытаний выбирают кратным времени одного периода ступенчатого образцового сигнала, т. е. времени прохода ступенчатого образцового сигнала от одной границы диапазона до другой и обратно. Устройство работает следующим образом ,о Сигнал начальной установки (не показан ) устанавливает первый 3, третай 13 и четвертый 14 триггеры в нулевое состо ние, тем самым реверсивный счет чик 6 переводитс  в редким слежени , в реверсивный счетчик 6 записьшаетс  код О ... О, а второй триггер 8 устанавливаетс  в состо ние, соответствующее ответу блока сравнени  . По сигналу Запуск первый Tpiwrep 3 устанавливаетс  в i, тем самым разреша  прохо кдение импульсов от генерато- ра 5 импульсов через первый элемент И 4, в результате чего происходит увеличение содержимого реверсивного счетчика 6. После того, как код в реверс1шном счетчике достигнет максимальной величины , на выходе второго элемента И 11 по вл етс  сигнал, перевод щий третий триггер 13 в единичное состо ние, тем са мым измен етс  режим работы реверсивно счетчика и код в нем начинает уменьшатьс  до минимального значени , после чего по сигналу с третьего элемента И 12 триггеры 3 и 13 устанавливаютс  в О, тем самым мен етс  режим работы реверсивного счетчика 6 и выдаетс  сигнал Окончание цикла. Кроме того, во врем  изменени  образцового сигнала от минимального значени  до максимальног и обратно, при по влении сигнала на выходе логического блока 9, т. е. при попадании сигнала в квант, осуществл етс  переписывание кода с реверсивного счетчика 6 в регистр 16 с одновременной установкой в 1 четвертого тригге26 pti .14. По сигналу Разрешение сн ти  кода устройство приема кода (на чертеже не показано; в качестве устройства приема кода может быть испотззована, например, мини-ЭВМ или микро ЭВМ) выдает сигнал Съем кода и принимает с выхода второй группы элементов И 15 значение числового эквивалента. По сигналу Окончание цикла устройство приема кода может проводить усреднение полученных кодов. Если число полученных кодов недостаточно дл  получени  требуемой точности, то производитс  следующий запуск АЦП. Проведение моделировани  предлагаемого аналого-цифрового преобразовател  при воздействии нормального шума показало высокую точность оценок значений сигнала, получаемую за счет компенсации вешгчинь смещен1га математического ожидани  относительно самого сигнала и за счет использовани  потенциальных воз можностей АЦП счета ед1гаичных приращений к выравниванию характерист1ж шумов , действующ1п ; в процессе преобразовани . Благодар  тому, что по вл етс  возмол нсх;ть получени  отсчетов не 1голько на границах действи  шума, но и вблизи самого значени  , уменьшаетс  погрешность оценки значени  сиг нала и сокращаетс  врем  испытаний по сравнению со случаем использовани  npoTOTiffla. Формула изобретени  Аналого-ш-1фровой преобразователь, содержащий блок сравнени , первый вход которого соединен с выходом датчика входного сигнала, а второй вход соединен с выходом цифроаналогового преобразовател , единичный вход первого триггера соед1гаен с шиной Запуск, единичный выход первого триггера соединен с первым входом первого элемента И, второй вход которого соединен с выходом генератора импульсов, а выход со- ед1шен со счетным входом реверсивного счетч жа, выходы которого соединены с входами ш4 роаналргового преобразова тел , отличающийс  тем, что, с целью уменьшени  погрешности преобразовани  за счет повьплени  веро тности правильного ответа, введены второй , третий и четвертый триггеры, элемент задержки, логический блок , второй и третий элементы И, регистр , перва  и втора  группы элементов И, причем высоедивет-аы с соотве7х;тБую1Д 1ми первыми входами элементов Н первой т ругшы, выход блока сравнени  соедкнен с первым входом второго триггера и с первым и вторым входами логического блока , второй вход которшо соединен с выходом элемента задержки, а едига-гч1{Ый выход соединен с третьим и четвертъ М входами логического блока, при этом вход элемента задержки соединен с выходом первого элемента И, с п тым и шестым входами логического блока и с первыми входами второго и третьего элементов И, а седьмой вход логического блока соединен с eдIfflичныvr третъего триггера, с вычитающим входом реверсивного счет«.шса и с вторым входом третъего элемента И, вас сой вход .соединен с 1 улевым входом третьего триггера, с суммир тошим входом реверс1Шного счетчш-са и с вторым входом второго элемента И, нулевой выход триггера младшего разр да и еди нкчные выходы триггеров остальташ .разр дов реверсивного счетчика соединены с соответствующими входами второго элемента И, выход которого соединен с единичт,1м входом третьего триггера , при этом едини1ный выход триггера младшего разр да и щелевые выходы трнггЭров остольшхгх разр дов реверс;иВного счетчика соединены с соотве1гтвук шими входами третьего элемента И, выход которого соединен с нулевыми входами первого и третьего триггеров, причем выход логического блока соединен с вторыми входами элементов И первой 1ТЗУ1ШЫ и с единичшз1м входом четвертого триггера, нулевой вход которого соединен с шиной Съем кода и с первыми;

   входами элементов И второй группы, вторые входы которых соединень с единичными выходами соответствующих триггеров регистра, установочные входы TjinrrepoB регистра соединены с выходами

   соответствующих элементов И первой группы, единичный выход четвестот о соединен с шиной Разрешение съема кода, выходы элементов И второй группы соединены с шиной Г ыходной

   код, нулевой выход первого Tpiflri epa соединен с ш}гаой Окончание щшла.

   Источники и||нормац 1и, прин тые во внимание при экспертизе 1. Гитис Э, И. Преобразователи информации дл  электронных цифровых вычислительных устройств. М., Энерги , 1970, рис. 7-5.
2. 2. Смолов В. Б. и др. Полупроводниковые кодирующие и декодируюдие преобразователи напр жений. Л., Энерги , 3907, с. 134. рис. 2-4.