SU1242991A1 - Устройство дл перемножени электрических сигналов - Google Patents

Abstract

Изобретение относитс  к элект- рическим вычислительным устройствам и может быть иснользовано в говых вычислительных машинах. Целью изобретени   вл етс  повышение точности работы и быстродействи , Устройство дл  перемножени  электричес-. ких сигналов содержит соединенные последовательно первый коммутатор, первый коммутируемый инвертор, первый масштабный резистор и первый операцио1и1ый усилитель, соедшгенные последовательно.второй коммутатор, второй коммутируемьй инвертор, вто- рой элемент с управл емой проводимостью , второй операционный усилитель , третий масштабный резистор, третий операционньш усилитель, нуль- орган, блок выборки и хранени , п тый масштаб11ый резистор, перйый выход источника опорных напр жений через первый элемент с управл емой проводимостью подключен к инвертирующему входу первого операционного усилител , выход которого соединен с управл ющими входами элементов с управл емой проводимостью, второй выход источника опорных напр жений через инвертор соединен с одним из входов первого коммутатора и. через цифроаналоговый преобразователь - с одним из входов второго коммутатора, блок управлени  коммутаторами , инверторами, блоком выборки и хранени  и преобразователем интервалов времени в код. Цикл работы состоит из трех тактов. В перво - такте преобразование сигналов направлено на вычисление кода промежуточной величины, во втором такте вычисл етс  резуль ирующий код усредненного значени  сигналов - сомножителей, в третьем такте компенсируетс  аддитивна  составл юща  погрешности. 2 ил. § (Л с ю « ю QD

Description

Изобретение относитс  к электро- , имическим вычислительным устройстам и может быть .использовано в ана отовых вычислительных магаинах.

Целью изобретени   вл етс  повыение точности работы и быстродейсти .

На фиг, 1 изобр&зкена функциональа  схема устройства дл  перемножени  электрических сигналов; на фиг,2- ункциональна  схема блока управлени .

Схема содержит входы 1 и 2 первого и второго сигналов-сомножителей, сточник 3 опорных напр жений, инвертор 4, цифроаналоговый преобразователь 5, шину 6 нулевого потенциаа , первый 7 и второй 8 коммутаторы, блок 9 управлени , нервый 10 и вторе . 11 коммутируемые инверторы, первый 12 и второй 13 масштабные резисторы , первый 14 и второй 5 элемен- ть; с управл емой проводимостью, пер- вы 16, второй 17 и третий 18 операционные уС1шители, третий 19, четвертый 20 и п тый 21 масштабные резисторы, накопительньй конденсатор 22, нуль-орган 23, блок 24 выборки и хранени , нреобразователь 25 . интервала времени в код, кодовый выход 2G устройства, первый 27, ато- poii 28 И третий 29 входы блока управлени , нервый 30, второй 31, третий 32 и четвертый 33 выходы, шину 34 запуска блока управлени , блок 35 вы- ; делени  периода, первый 36 и второй 37 ключи, первый 38, второй 39, третий 40 и четвертый 41 триггеры, пер- ный 42, второй 43 и третий 44 элементы 1ШИ, первьш 45 и второй 46 блоки временной задержки, элемент И 47. Цикл работы устройства дл  перемножени  электрических сигналов состоит из трех тактов,

В нервом такте с блока 9 управле- ни  с первого выхода 30 выдаетс  команда , по которой к входам первого и второго коммутируемых инверторов 10 и 11 ;подключаютс  с помощью первого и второго коммутаторов 7 и 8 нервый и второй сигнал-сомножители с )зходов 1 п 2, В первой половине первого такта значени  коэффициентов передачи первого и второго коммутиру- ei-bix инверторов 10 и 11 устанавливаютс  равными единице, с помощью команды 55 боты, в течение которого к входам выдаваемой блоком 9 управлени  с чет- первого и второго коммутируемых ин- вертого выхода 33. С первого выхода верторов 10 и 11 с помощью первого источника 3 опорных напр жений сигнал и второго коммутаторов 7 и 8 по коман

5

0

5

0

5

0

S

50

через первый элемент с управл емой проводимостью 14 поступает на первый операциоиньй усилитель 16. С выхода первого коммутируемого инвертора 10 на первый операционный усилитель 16 поступает первый, си.гнал-сомножитель. Выходным -напр жением первого операционного усилител  i 6 регулируетс  проводимость первого и второго элементов с управл емой проводимостью 14 и 15 до равенства проводимости. Второй операционный усилитель 17 с вторым масштабным резистором 13 образуют преобразователь напр жени  в ток., Выходной сигнал второго операционного усилител  17 интегрируетс  с помощью третьего операционного усшн1тел  1.8 и накопительного конденсатора 22,

Во второй ноловине первого такта блок 9 управлени  устанавливает коэффициенты передачи нервого и второго коммутируемых инверторов 10 и 1 1 раоны1-1и .

Преобразовани  сигналов в это врем  нроисход т аналогнчно, но с учетом знака коэффициентов передачи. При этом происходит компенсаци  пап-. р жени  смещени  на выходе второго операцнонного усилител  17 током противоположного зпака, создаваемого напр жением с блока 24 выборки и хранени  на п том масштабном резисторе 21. Напр жение блока 24 выборки и хранени  онредел етс  в предыдущем цикле работы при замыкании входов первого и второго коммутаторов 7   8 на шину 6 нулевого нотендиала, В выходном напр жении третьего операционного усилител  18 (т.е. выходе интегратора) исключаютс  составл юнще, содержащие коэффициенты передачи нервого и второго коммутируемых инверторов 10 и П, так как они по окончании первой половины такта измен ют знак на про- тивополозкный. С помощью преобразовател  25 .интервала времени в код определ етс  цифрошз -код длительности первого такта.-По окончании первого такта цифровой код передаетс  на управл ющий вход цифроанапогового преобразовател  5.

Затем начинаетс  второй такт радс с блока 9 управлени  подключаютс  спорные напр жени  противоположной пол рности с выходов источника 3 опорных напр жений. Пакопителыгьш конденсатор 22 разр жаетс  до нулевого уровн , который фиксируетс  с помощью нуль-органа 23 и  вл етс  моментом окончани  второго такта. При этом на выходе 26 формируетс  цифровой код

К

U, и

N К. Щ-и., (1)

где и IS - среднее значение произведени  первого и второго сигнапов-сомножите - лей;

-коэффициент преобразова- пи ;

-значени  папр женнй первого и второго сигналов- сомножителей с входов

1 и 2.

Из выражени  (1) следует, что цифровой код пропорционален среднему зпачеиню произведени  сит налов- сомножителей. о

В выходном сигнале отсутствует аддитивна  составл юща  погрешности, составл юща  погрешности от нелипей- ности, как результат смещени  операционных усилителей и посто нн   составл юща  .

В третьем такте работы входы первого и второго коммутируе1Ф1Х инверторов 10 и II с помо1.цью первого и второго коммутаторов 7 и 8 по команде с блока 9 управлени  подключаютс  к шине нулевого потенциала. К выходу .нуль-органа 23 подключаетс  вход бло ка 24 выборки и хранени , на котором запоминаетс  аддитивна  составл юща  погрешности. В первом и втором тактах вход блока 24 выборки н хранени  отключаетс  от выхода нуль-органа 23 выходное напр жение которого компен- сирует аддитивную составл ющую погрености .

Первый и второй сигпалы-сомножи- тели должны иметь одинаковЬе или кратные целому числу периоды.

Блок управлени  работает след  о- щим образом.

Но команде Пуск, подаваемой на раздельный вход тирггера 38 через первый элемент ИЛИ 42 с шины 34, триггер 38 переходит в состо ние, при котором второй ключ 37 открываетс , а первый ключ 36 закрываетс .

, Q

15

20

25

0

5

0

5

При этом с выхода блока 35 выделени  периода 35 короткие импульсы с периодом, равным больщему периоду сигнала-сомножител  (если периоды снгиа-пов-сомножителей не равны), поступают на раздельный вход третьего триггера 40. Третю триггер 40 переходит в состо ние, которое соответствует nepBOhfy такту ра боты. Одновременно с началом первого такта через элемент ИЛИ 43 запускаетс  первый блок 45 временной задержки и четвертый триггер 41 через элемент 1-ШИ 44 переходит в- состо ние, не соответствующее второму такту. Длительность задержки первого блока 45 временной задержки выбираетс  равной половине максимального периода сигнала-сомножител .

По окончании времени задержки первыл триггер 38 перерводитс  в состо ние , при котором первьш ключ 36 открываетс , а второй ключ 37 закрываетс . Тогда первьп импульс с блока 35 выделени  периода переведет второй триггер 39 в противоположное состо шге, так как он постунает на его вход. Выходное напр же- пие второго триггера 39 поступает на четвертый выход 33 блока управлени  , Перепадом напр жени  с другого выхода второго триггера 39 запускаетс  первый блок 45 временной задержки и первый триггер 38 переходит в состо ние, при котором первый ключ 36 закрываетс , а второз ключ 37 открываетс . Третий триггер 40 в этом случае остаетс  в исходном состо нии, т.е. не переключаетс .

По окончании времепи задержки первый триггер 38 открывает первый ключ 36 п закрывает второй ключ 37. Второй триггер 39 переходит в новое состо ние с первым импульсом, приход щим от б;гока 35 выделени  периода. Однако с выхода второго триггера 39 импульс возвращает только третий триггер 40 в состо ние, соответствующее окончанию первого такта. Первьш блок 45 времепной задержки и первый триггер 38 в этом случае не подвергшотс  В1слючени м. Напр жение управлени  работой коммутаторов в первом такте подаетс  па первьш выход 30 с выхода первого триггера 38. С окоичшшем первого такта запускаетс  четвертый триггер 41 и 1гачи-. наетс  второй такт работы. Окончание второго такта фиксируетс  импульсом с нуль-органа 23 путем переключени  четвертого триггера 41 через элемент ИЛИ 44. Напр жение управлени  коммутаторами во втором такте подаетс  на второй выход 31 с выхода четвертого триггера 41.

После окончани  первых двух тактов начинаетс  треФий такт, которьм вы вл етс  элементом И 47. Напр жение управлени  третьим тактом подаетс  на третий выход 32. Одновременно с началом третьего такта запускаетс  второй блок 46 временной задержки , длительность времени задержки которого выбираетс  (5-10 мс), достаточной дл  окончани  переходных процессов в устройстве и блоке выборки и хранени . По окончании времени задержки запускаетс  новый цикл работы.

Положительный эффект заключаетс  в повьшении точности и улучшений динамических свойств устройства. Исключение аддитивной составл ющей погрешности, а также составл ющей погрешности от нелинейности позвол ет перемножать переменные сигналы содержащие посто нную составл ющую. Исключение зависимости коэффициента передачи от частоты- путем выделени  целого числа периодов дл  интегрировани  и делени  результата интегрировани  на длительность времени интегрировани  с помощью цифро- аналогового преобразовател  позвол ет также получить высокое быстродействие в широком диапазоне частот сигналов-сомножителей.

Claims (1)

1. Формула изобретени

   Устройство дл  перемножени  электрических сигналов, содержащее первый и второй коммутаторы, первые входы которых  вл ютс  соответственно входами первого и второго сигналов-сомножителей устройства, источник опорных напр жений, первый выход которого через первый элемент с управл емой проводимостью подключен к инвертирующему входу первого операционного усилител , неинвертирующий вход которого соединен с шиной нулевого потенциала, второй злемент. с управл емой проводимостьюi выход которого подключен к инвертирующему входу второго операционного усилител , неинвертирующий вход которого соединен с шиной нулевого потенциала

   4

   15

   20

   .

   2429915

   первый масштабный резистор, первый вывод которого соединен с инвертирующим входом первого операционного усилител , вьосод которого подключен к управл ющим входам первого и второго элементов с управл емой проводимостью , второй масштабный резистор, выводы которого подключены к инвертирующему входу и выходу второго опе- Q рационного усилител , выход которого через масштабный резистор соединен с инвертирующим входом третьего операционного усипител  и с первой обкладкой накопительного конденсатора , втора  обкладка которого соединена с выходом третьего операционного усилител  и входом нуль-органа, выход которого подключен к первому - входу блока управлени , первый и второй выходы которого подключены соответственно к первому и второму управл ющим входам первого и второго комкгутаторов, второй выход ИСТОЧНИКЕ опорных напр жений через инвертор соединен с вторым входом первого коммутатора, пеиивертирую- . щий вход третьего операционного усп- лител  соединен с шипой, пулеиого потенциала , отличающеес  тем, что, с целью повышени  точпос- ти работы и быстродействи , в пего введены первьй и второй коммутируемые инверторы, четвертый и п тый масштабные р€;зисторы, блок выборки и хранени , преобразователь интервала времени в код и цифроанапоговый преобразовате ль, причем выход первого коммутатора через первьш: кон- мутируемьй инвертор соединен с вторым выводом первого масштабного резистора , первьш вывод которого через четвертьй масштабный резистор

   25

   30

   35

   40

   соединен с выходом инвертора, второй выход источника опорных напр жений через цифроаналоговый преобразователь соединен с вторым входом второго конкутатора, выход второго коммутатора через второй коммутируемый инвертор подключен к входу второго злемента с управл емой проводимостью , первые входы первого и второго коммутаторов соединены соответственно с вторым и третьим входами блока управлени ., выход нуль-органа через соединенные последовательно блок выборки и хранени  и п тый масштабный резистор подключен к инвертирующему входу третьего операционного усилител , третьи управл югдие входы первого и второго коммутаторов и управл ющий вход блока выборки и хранени  соединены с третьим выходом блока упрашгени , четвертый выход которого соединен с управл ющими входами первого и второго комму тируе мых инверторов, тр етьи входы первого и второго коммутаторов соединены с шиной нулевого потенциала, второй выход блока управлени  подключен к входу преобразовани  интервала времени в код, выход которого подключен к yпpaвл ющe ry входу циф- роаналогового преобразовател  и  вл етс  кодовым выходом устройства, причем блок управлешш содержит первый и второй ключи, четыре триггера, три элемента ИЛИ, элемент Н, два блока временпой задержки и блок выделени  периода, выход которого подключен к входу первого и второго ключей первый и второй выходы первого триг- г.ера соединены с управл ющими входами соответственно первого и второго ключей, выход первого ключа подключен , к входу второго триггера, выход второго ключа .соединен с входом третьего триггера, выход первого элемента ИЛИ подключен к первому входу первого триггера, к второму входу которого подключен выход пер

   10

   2429918

   во го блока временной задержки, к входу которого подключен выход второго элемента ИЛИ, выход второго триггера соединен с входом третьего , триггера и первыми входами первого и второго элементов ШШ, первый выход третьего триггера подключен к второму входу второго элемента ИЛИ, к первому входу элемента И и первому входу четвертого триггера, выход Которого соединен с вторым входом элемента И, выход которого через второй блок временной задержки , подключен к второму входу первого элемента ИЛИ, третий вход которого соединен с шиной запуска блока управлени , в.торой выход третьего триггера подключен к первому входу третьего элемента ШШ, выход которого соединен с вторым входом четвертого триггера, второй вход третьего -элемента Ш1И  вл етс  первым входом б.-юка управлени , вторым и третьим входами которого  вл ютс  первый и второй входы блока выделени  периода, выходы третьего и четвертого триггеров  вл ютс  соответственно первым и вторым выходами блока управлени , третьим и четвертым выходами которого  вл ютс  соответственно выход элемента Ии второго триггера.

   15

   20

   25

   30

   gjuB.