CN101599767B - 一种四阶单环局部负反馈Sigma-Delta调制器 - Google Patents

Abstract

本发明公开了一种四阶单环局部负反馈Sigma-Delta调制器，属于CMOS模数转换器设计技术领域。所述调制器包括高通滤波器和量化器，高通滤波器和量化器相连；高通滤波器，用于过滤输入信号中的噪声信号，及确定输入信号的信号传输函数和噪声传输函数；量化器，用于对经过高通滤波器过滤后的输入信号进行量化处理。本发明通过高通滤波器，来确定Sigma-Delta调制器的噪声传输函数和信号传输函数，较好地抑制了带内噪声，适用于低过采样频率和高精度的模数转换器设计；另外，利用Verilog-A硬件语言建立行为级模型，可以准确地模拟电路功能，尤其是在混合信号电路的仿真中，可以大大缩短仿真时间，提高仿真效率。

Description

一种四阶单环局部负反馈Sigma-Delta调制器

技术领域

本发明涉及CMOS模数转换器设计技术领域，特别涉及一种四阶单环局部负反馈Sigma-Delta调制器。

背景技术

近年来随着高精度模数转换器(ADC)需求的不断增加，以及传统恩奎斯特模数转换器(Nyquist ADC)难以实现高分辨率(16bit以上)的模数转换，使得Sigma-DeltaADC成为模数转换器领域一种具有很大吸引力的设计技术。传统Nyquist ADC的类型主要分为逐次逼近型、积分型、快闪型及流水线型等等，这些不同类型的Nyquist ADC由于制造工艺上的限制，使得Nyquist ADC无法实现高分辨率的模数转换；另外，在Nyquist ADC中，由于抗混叠滤波器的过渡带很窄，使得滤波器电路的实现变得十分复杂。随着大规模集成电路设计要求小型化、低电源电压，使得设计具有高分辨率模数转换器的模拟集成电路的难度加大。

为了克服上述问题，过采样Sigma-Delta调制技术被运用到模数转换器中，Sigma-Delta调制器通过过采样和噪声整形技术将信号频带内的量化噪声调制到高频段，并结合数字滤波技术来实现高精度。图1示出了Sigma-Delta ADC的原理结构框图，其中抗混叠滤波器101为片外配置，用于过滤带外信号；在经过抗混叠滤波器101过滤后，模拟输入信号只包含-fs/2和fs/2(fs为采样频率)之间的频率成分，由于Sigma-Delta调制器102内的采样频率远高于信号带宽，所以相对于Nyquist ADC而言，Sigma-Delta ADC对前置抗混叠滤波器101的要求不高；Sigma-Delta调制器102由积分器、量化器和模数转换器ADC构成，从结构上看是若干个调制器级联，可以根据不同的应用环境，采用低阶级联结构或单环高阶级联结构；降采样数字低通滤波器103的作用是：1)过滤掉Sigma-Delta调制器产生的高频噪声信号；2)将采样频率降至Nyquist频率输出，进而完成模数转换功能。在实际应用中，模拟输入信号经过抗混叠滤波器101后，以高于Nyquist频率的速率fs进行采样，采样结果经过Sigma-Delta调制器后，产生一个粗糙的低精度量化结果，通过数字低通滤波器103过滤基带之外的噪声，并将采样频率降至Nyquist频率；Sigma-Delta调制器102的环路反馈结构，可以使量化噪声信号的频谱分布发生变化，即低频段的噪声信号减小，高频段的噪声信号增大；由于在带宽内信号的传输函数为1，因此即使是在有时钟周期延迟的情况下，也不会改变信号在带宽内的频谱；数字低通滤波器103可以防止降采样时发生信号混迭现象，并且还可以提高信噪比，进而提高ADC转换器的精度。由此可见，Sigma-DeltaADC设计的关键技术是模拟调制器和数字低通滤波器。

目前，国外的Sigma-Delta ADC可以通过过采样和噪声整形技术实现传统NyquistADC转换器达不到的精度，最高精度可达24bit。这两种技术的运用使得实现高分辨率的ADC成为可能；同时，采用多bit的量化器可以在较低的过采样频率下实现较大的信噪比，进而减轻运算放大器的设计压力。Sigma-Delta调制器分为单环结构和级联结构两种。如图2所示，单环结构的Sigma-Delta调制器由一个A/D转换器、一个D/A转换器和一系列串连的积分器组成，一阶和二阶的Sigma-Delta调制器都属于单环结构；如图3所示，级联结构的Sigma-Delta调制器由一系列的低阶单环调制器级联而成。

但是，单环结构和级联结构Sigma-Delta调制器都存在着缺点：级联结构Sigma-Delta调制器由于是由多个一阶或二阶的调制器级联而成，因此对于每个调制器的输出都需要增加数字噪声抵消逻辑，这样一方面增加了电路开销和设计难度，另一方面模拟与数字增益系数的失配会导致对非理想因素噪声(开关噪声、量化噪声等等)更加敏感，信噪比下降较快；单环结构Sigma-Delta调制器的稳定性较差，对于级间增益系数需要进行详细地设计，才能保证系统稳定与信噪比要求，增加了设计的难度。另外，随着CMOS工艺的不断进步，电路越来越复杂，如何加快验证产品以面对快速的市场需求，是电子工程师面临的最大挑战，尤其是在混合信号电路设计中，传统的设计方法都是在晶体管级和逻辑门级进行，仿真和验证耗费的时间巨大。

发明内容

为了解决现有Sigma-Delta调制器的电路开销大、设计难度大、信噪比下降快及稳定性差等问题，本发明提供了一种四阶单环局部负反馈Sigma-Delta调制器，所述调制器包括高通滤波器和量化器，所述高通滤波器和量化器相连；所述高通滤波器，用于过滤输入信号中的噪声信号，及确定输入信号的信号传输函数和噪声传输函数；所述量化器，用于对经过所述高通滤波器过滤后的输入信号进行量化处理。

所述高通滤波器包括第一积分器、第二积分器、第三积分器、第四积分器、第一负反馈、第二负反馈、第一前馈、第二前馈、第三前馈、第四前馈、第一加法器和第二加法器；所述第一积分器的同相输入端接收经过抗混叠滤波器过滤后的输入信号，所述第一积分器的反向输入端与所述第一负反馈的输出端相连，所述第一积分器的输出端分别与所述第二积分器的同相输入端和第一前馈的输入端相连，所述第二积分器的输出端分别与所述第一负反馈的输入端、第二前馈的输入端和第三积分器的同相输入端相连，所述第三积分器的反向输入端与所述第二负反馈的输出端相连，所述第三积分器的输出端分别与所述第三前馈的输入端和第四积分器的同相输入端相连，所述第四积分器的输出端分别与所述第四前馈的输入端和第二负反馈的输入端相连，所述第四前馈的输出端与第二加法器的输入端相连，所述第一前馈和第二前馈的输出端分别与第一加法器的输入端相连，所述第一加法器的输出端与第二加法器的输入端相连，所述第三前馈的输出端与第二加法器的输入端相连，所述第二加法器的输出端与所述量化器的输入端相连。

所述高通滤波器为四阶巴特沃兹高通滤波器。

有益效果：本发明通过巴特沃斯高通滤波器，来确定Sigma-Delta调制器的噪声传输函数和信号传输函数，较好地抑制了带内噪声，非常适用于低过采样频率和高精度的模数转换器设计；另外，利用Verilog-A硬件语言建立行为级模型，可以准确地模拟电路功能，尤其是在混合信号电路的仿真中，可以大大缩短仿真时间，提高仿真效率。

附图说明

图1是现有技术Sigma-DeltaADC结构示意图；

图2是现有技术级联Sigma-DeltaADC调制器结构示意图；

图3是现有技术单环Sigma-DeltaADC调制器结构示意图；

图4是本发明实施例四阶单环局部负反馈Sigma-Delta调制器的结构示意图；

图5是本发明实施例四阶单环局部负反馈Sigma-Delta调制器的传输函数示意图；

图6本发明实施例加入各非理想因素的四阶单环局部负反馈Sigma-Delta调制器的信噪比和有效精度曲线图；

图7本发明实施例利用Matlab/Simulink仿真运算放大器输出的幅频和相频曲线示意图；

图8本发明实施例利用Matlab/Simulink仿真积分器的输入和输出曲线示意图；

图9本发明实施例利用Matlab/Simulink仿真量化器的差分输入、输出和时钟曲线示意图；

图10本发明实施例四阶单环局部负反馈Sigma-Delta调制器模型输出的信噪比和有效精度曲线图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

参见图4，本发明实施例提供了一种四阶单环局部负反馈Sigma-Delta调制器，该调制器包括高通滤波器201和量化器202，高通滤波器201和量化器202相连。高通滤波器201，用于过滤输入信号中的噪声信号，及确定输入信号的信号传输函数和噪声传输函数；量化器202，用于对经过高通滤波器201过滤后的输入信号进行量化处理。

其中，高通滤波器201包括第一积分器2011、第二积分器2012、第三积分器2013、第四积分器2014、第一负反馈2015(g₁)、第二负反馈2016(g₂)、第一前馈2017(a₁)、第二前馈2018(a₂)、第三前馈2019(a₃)、第四前馈2020(a₄)、第一加法器2021和第二加法器2022。第一积分器2011的同相输入端接收经过抗混叠滤波器过滤后的输入信号，第一积分器2011的反向输入端与第一负反馈2015的输出端相连，第一积分器2011的输出端分别与第二积分器2012的同相输入端和第一前馈2017的输入端相连，第二积分器2012的输出端分别与第一负反馈2015的输入端、第二前馈2018的输入端和第三积分器2013的同相输入端相连，第三积分器2013的反向输入端与第二负反馈2016的输出端相连，第三积分器2013的输出端分别与第三前馈2019的输入端和第四积分器2014的同相输入端相连，第四积分器2014的输出端分别与第四前馈2020的输入端和第二负反馈2016的输入端相连，第四前馈2020的输出端与第二加法器2022的输入端相连，第一前馈2017和第二前馈2018的输出端分别与第一加法器2021的输入端相连，第一加法器2021的输出端与第二加法器2022的输入端相连，第三前馈2019的输出端与第二加法器2022的输入端相连，第二加法器2022的输出端与量化器202的输入端相连。在本实施例中，高通滤波器201为巴特沃兹高通滤波器。图5示出了四阶单环局部负反馈Sigma-Delta调制器的传输函数，其中输入信号为X，输出信号为Y，E为量化噪声，虚线框部分为巴特沃兹高通滤波器的噪声传输函数(NTF)H(Z′)。

$H\left(Z^{\′}\right)=\frac{c_1{c}_2{c}_3{c}_4{a}_1{Z}^{\′4}}{(1+g_2{c}_4{Z}^{\′2})(1+g_1{c}_1{c}_2{Z}^{\′2})}+\frac{c_1{c}_2{c}_3{a}_3{Z}^{\′3}}{(1+g_2{c}_4{Z}^{\′2})(1+g_1{c}_1{c}_2{Z}^{\′2})}+\frac{c_1{c}_2{a}_2{Z}^{\′2}}{(1+g_1{c}_1{c}_2{Z}^{\′2})}+\frac{c_1{a}_1{Z}^{\′}}{(1+g_1{c}_1{c}_2{Z}^{\′2})}---\left(1\right)$

其中， $Z^{\′}=\frac{Z^{-1}}{1-Z^{-1}}$ 为积分器的传输函数。

由图5所示的传输函数，可以得出：

X+(X-Y)H+E＝Y    (2)

当量化噪声E为0时，由公式(2)可以得出信号的传输函数STF为：

$\mathrm{STF}=\frac{Y}{X}=1---\left(3\right)$

当输入信号X为0时，由公式(2)可以得出噪声传输函数NTF为：

$\mathrm{NTF}=\frac{Y}{E}=\frac{1}{1+H}\≈\frac{(Z^2+2Z+1.003)(Z^2-2Z+1.001)}{Z^4-1.471Z^3+1.178Z^2-0.436Z+0.0678}---\left(4\right)$

在本实施例中，巴特沃兹高通滤波器由4阶巴特沃兹低通滤波器通过标准双线性法变换得到，以Sigma-Delta调制器中积分器的运放的单位增益带宽(单位增益带宽可取Nyquist采样率的5至10倍)作为低通滤波器的3dB截止频率，采样频率为过采样时钟频率，以此作为噪声传输函数NTF的原型；通过调整NTF的零点来优化带内噪声，将得到的NTF中的各个系数代入到Matlab中进行时域仿真并调整；改变巴特沃兹低通滤波器3dB截止频率，即积分器中运放的单位增益带宽，重复以上两个步骤，直到得到稳定的动态范围和带内信噪比。

在实际应用中，巴特沃兹高通滤波器已被广泛地应用在Sigma-Delta调制器的设计之中，采用巴特沃兹高通滤波器来实现噪声传输函数NTF的重要原因是：巴特沃兹多项式的极点具有相对低的品质因数，这对由输入信号引起的振荡不敏感，从而可以实现稳定的调制器性能。

本实施例利用Matlab/Simulink进行计算机仿真实验，并对实验结果进行优化处理，可以得到积分器增益系数c₁，c₂，c₃，c₄分别为0.4，0.3，0.25，0.2；前馈增益系数a₁，a₂，a₃，a₄分别为2，2.5，2，1.5；负反馈系数g₁，g₂分别为0.001，0.02；在对本实施例进行计算机仿真实验中，加入了运放有限增益带宽、压摆率、增益及开关热噪声、开关非线形、时钟jitter等非理想因素，得到的信噪比为101.5dB，满足16bitADC转换器的精度要求。本实施例中，前馈增益系数a₁-a₄实现了噪声传输函数的极点，使得后级的积分器输入中不包含大幅度的DAC的输出，降低了积分器输出的幅度，即降低了对运放摆幅的设计要求；负反馈系数g₁和g₂实现了噪声传输函数的共轭零点，从而有效地降低了带内噪声，提高了带内信噪比。本实施例PSD仿真结果如图6所示。

在本实施例利用Matlab/Simulink进行计算机仿真时，可以根据Simulink的仿真结果来设计用于实现加法器功能的运算放大器的参数，本实施例加法器的设计参数如下：增益80dB，单位增益带宽250MHZ，压摆率200v/us。加法器的计算机仿真结果如图7示，仿真Verilog-A程序如下：

`include″discipline.h″

`include″constants.h″

`define PI    3.1415

module opamp(vout_p，vout_n，vref，vin_p，vin_n，vspply_p，vspply_n)；

input vref，vspply_p，vspply_n；

inout vout_p，vout_n，vin_p，vin_n；

electrical vout_p，vout_n，vref，vin_p，vin_n，vspply_p，vspply_n；

parameter real gain＝10000；

parameter real freq_unitygain＝250e6；

parameter real rin＝1000e6；

parameter real vin_offset＝0.0；

parameter real ibias＝0；

parameter real iin_max＝2e-3；

parameter real slew_rate＝200e6；

parameter real rout＝100e6；

parameter real vsoft＝0.2；

parameter real w＝0.9；

real c1；

real gm_nom；

real r1；

real vmax_in；

real vin_val；

electrical cout；

analog begin

    (initial_step or initial_step(″dc″))begin

    c1＝iin_max/(slew_rate)；

    gm_nom＝`PI*freq_unitygain *c1；

    r1＝gain/(2*gm_nom)；

    vmax_in＝iin_max/gm_nom；

    end

    vin_val＝V(vin_p，vin_n)+vin_offset；

    I(vin_p，vin_n)＜+(V(vin_p，vin_n)+vin_offset)/rin；

    I(vref，vin_p)＜+ibias；

    I(vref，vin_n)＜+ibias；

    I(vref，cout)＜+V(vref，cout)/100e6；

    if(vin_val＞vmax_in)

        I(vref，cout)＜+iin_max；

    else if(vin_val＜-vmax_in)

        I(vref，cout)＜+-iin_max；

    else

        I(vref，cout)＜+gm_nom*vin_val；

    I(cout，vref)＜+ddt(c1*V(cout，vref))；

    I(cout，vref)＜+V(cout，vref)/r1；

    I(vref，vout_p)＜+V(cout，vref)/rout；

    I(vout_p，vref)＜+V(vout_p，vref)/rout；

    I(vref，vout_n)＜+-V(cout，vref)/rout；

    I(vout_n，vref)＜+-V(vout_p，vref)/rout；

    if(V(vout_p)＞(V(vspply_p)-vsoft))

        I(cout，vref)＜+gm_nom*(V(vout_p，vspply_p)+vsoft)；

    else if(V(vout_p)＜(V(vspply_n)+vsoft)

        I(cout，vref)＜+gm_nom*(V(vout_p，vspply_n)-vsoft)；

        V(vout_p)＜+(2*w-V(vout_n))；

    end

endmodule

本实施例中，积分器的增益由反馈电容和输入电容的比值来决定，积分器仿真结果如图8示，仿真Verilog-A程序如下：

`include″discipline.h″

`include″constants.h″

module switch_cap_integ_diff(vout_p，vout_n，vin_p，vin_n，vphi，vref_p，vref_n)；

input vin_p，vin_n，vphi，vref_p，vref_n；

output vout_p，vout_n；

electrical vout_p，vout_n，vin_p，vin_n，vphi，vref_p，vref_n；

parameter real cap_in＝2p from(0:inf)；

parameter real cap_fb＝2p from(0:inf)；

parameter real gain＝cap_in/cap_fb；

parameter real vphi_trans＝0.5；

parameter real sample_time＝10n；

`define V_TRANS 0.1

real sc_staten；

real sc_statep；

real voutn；

    real voutp；

    integer crossed；

    analog begin

        crossed＝0；

        (cross(V(vphi)-vphi_trans，-1，1.0，`V_TRANS))

          crossed＝1；

    if(crossed)

    begin

        sc_staten＝voutn+((gain)*(V(vin_p)-V(vref_p)))；

        sc_statep＝voutp+((gain)*(V(vin_n)-V(vref_n)))；

        end

    else

    begin

        voutn＝sc_staten；

        voutp＝sc_statep；

        end

    V(vout_n)＜+transition(voutn，sample_time)；

    V(vout_p)＜+transition(voutp，sample_time)；

  end

endmodule

在实际应用中，可以通过设置量化器中参数integer nlevel的值来设定量化器的位数；本实施例中，设置integer nlevel＝2实现了1bit量化；量化开关由两向时钟控制，表示一个CMOS互补开关。量化器的计算机仿真结果如图9示。量化器和互补开关的仿真Verilog-A程序如下：

`include″discipline.h″

`include″constants.h″

module quantizer(sigin_p，sigin_n，sigout_p，sigout_n)；

input sigin_p，sigin_n；

output sigout_p，sigout_n；

electrical sigin_p，sigout_p，sigin_n，sigout_n；

parameter integer nlevel＝2from；

parameter integer round＝1；

parameter real sigout_high＝1；

parameter real sigout_low＝-1；

parameter real tdel＝0from；

parameter real trise＝2n from；

parameter real tfall＝2n from；

    real sigout_val；

    integer level；

    real sigout_step；

    real frac_of_fs；

    real vadj；

    analog begin

        (initial_step)begin

        sigout_step＝(sigout_high-sigout_low)/(nlevel-1)；

        vadj＝(round＝＝1)？0:-(sigout_step/2)；

        end

        frac_of_fs＝(V(sigin_p)-sigout_low+vadj)

                        /(sigout_high-sigout_low)；

      if(frac_of_fs＞1)frac_of_fs＝1；

      if(frac_of_fs＜0)frac_of_fs＝0；

      level＝frac_of_fs *(nlevel-1)；

      sigout_val＝level*sigout_step+sigout_low；

      V(sigout_p)＜+transition(sigout_val，tdel，trise，tfall)；

      V(sigout_n)＜+-V(sigout_p)；

   end

endmodule

在Sigma-Delta调制器的整体设计方面，可以在各功能模块仿真正确的基础上，搭建整体的4阶单环局部负反馈4bit调制器模型，得到的PSD输出信噪比为98.8dB，如图10示。利用Hspice软件对本实施例的Sigma-Delta调制器进行时域和频域仿真，结果实现了精度为16bitADC的设计要求，无杂散动态范围(SFDR)大于98dB，信号对噪声失真比(SNDR)大于96dB，时钟频率最高19.2MHz，过采样频率为32KHz，输入信号带宽最大为230KHz。

本发明通过巴特沃斯高通滤波器，来确定Sigma-Delta调制器的噪声传输函数和信号传输函数，较好地抑制了带内噪声，非常适用于低过采样频率和高精度的模数转换器设计；另外，利用利用Verilog-A硬件语言建立行为级模型，可以准确地模拟电路功能，尤其是在混合信号电路的仿真中，可以大大缩短仿真时间，提高仿真效率。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种四阶单环局部负反馈Sigma-Delta调制器，其特征在于，所述调制器包括高通滤波器和量化器，所述高通滤波器和量化器相连；所述高通滤波器，用于过滤输入信号中的噪声信号，及确定输入信号的信号传输函数和噪声传输函数；所述量化器，用于对经过所述高通滤波器过滤后的输入信号进行量化处理；

所述高通滤波器包括第一积分器、第二积分器、第三积分器、第四积分器、第一负反馈、第二负反馈、第一前馈、第二前馈、第三前馈、第四前馈、第一加法器和第二加法器；所述第一积分器的同相输入端接收经过抗混叠滤波器过滤后的输入信号，所述第一积分器的反向输入端与所述第一负反馈的输出端相连，所述第一积分器的输出端分别与所述第二积分器的同相输入端和第一前馈的输入端相连，所述第二积分器的输出端分别与所述第一负反馈的输入端、第二前馈的输入端和第三积分器的同相输入端相连，所述第三积分器的反向输入端与所述第二负反馈的输出端相连，所述第三积分器的输出端分别与所述第三前馈的输入端和第四积分器的同相输入端相连，所述第四积分器的输出端分别与所述第四前馈的输入端和第二负反馈的输入端相连，所述第四前馈的输出端与第二加法器的输入端相连，所述第一前馈和第二前馈的输出端分别与第一加法器的输入端相连，所述第一加法器的输出端与第二加法器的输入端相连，所述第三前馈的输出端与第二加法器的输入端相连，所述第二加法器的输出端与所述量化器的输入端相连。

2.如权利要求1所述的四阶单环局部负反馈Sigma-Delta调制器，其特征在于，所述高通滤波器为四阶巴特沃兹高通滤波器。

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