JPWO2010079539A1 - 積分器およびこれを備えたδς変調器 - Google Patents

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Abstract

例えばΔΣ変調器のＳＮＲを改善できるように、電流型ＤＡ変換器の電流波形の乱れを緩和できる積分器回路を提供する。オペアンプ（１０２）を有する積分器回路は、オペアンプ（１０２）の出力端子と反転入力端子との間に並列にフィードバック経路（Ｆ１，Ｆ２）が設けられている。フィードバック経路（Ｆ１）では、積分容量素子（１０５）と少なくとも１つの抵抗素子（１０７）とが直列に設けられており、フィードバック経路（Ｆ２）では、積分容量素子（１０５）よりも容量値が小さい第２の積分容量素子（１０６）が設けられている。

Description

この発明は、ΔΣ変調器のループフィルタ等に用いられる積分器回路に関する。
連続時間型のΔΣ変調器はループフィルタを有する。このループフィルタの多くは、オペアンプ等を利用したアクティブ型のフィルタによって構成される。図６（Ａ）はループフィルタ内の積分器回路の一例である。
ここで、実回路のオペアンプのゲイン帯域幅は有限であり、積分器回路の特性もその影響を受ける。このため、図７において実線で示すように、ゲイン特性および位相特性において周波数高域側で第二の極が生じてしまう。
これを補正する手法としては、非特許文献１に開示されているように、図６（Ｂ）のように積分容量に直列に抵抗を挿入する方法が知られている。これにより、図７において破線で示すように、ゼロ点を発生させることができ、第二の極をキャンセルすることができる。すなわち、帯域補償が実現される。
F. Chen他、"Compensation of Finite GBW Induced Performance Loss on a Fifth-order Continuous-time Sigma-Delta Modulator"、IEEE Canadian Conference on Electrical and Computer Engineering (CCECE 2006)
しかしながら、連続時間型ΔΣ変調器においてフィードバックデジタル／アナログ変換器（ＤＡＣ）として電流型ＤＡ変換器を用いた場合、電流型ＤＡ変換器は理想電流源ではなく有限の出力抵抗を持つため、積分容量に直列に挿入した抵抗により、電流型ＤＡ変換器の電流値が変化すると過渡応答が乱れる。このため、図８において実線で示すように、電流変化にリンギングが生じてしまう。連続時間型ΔΣ変調器にとって、電流波形の乱れは、演算誤差を招き、信号対ノイズ比（ＳＮＲ）の劣化の原因となる。すなわち、図６（Ｂ）に示すような従来の帯域補償積分器回路では、問題が生じる。
本発明は、例えばΔΣ変調器のＳＮＲを改善できるように、電流型ＤＡ変換器の電流波形の乱れを緩和できる積分器回路を提供することを目的とする。
本発明は、積分器回路として、オペアンプと、前記オペアンプの反転入力端子と入力抵抗を介して接続されている電圧入力端子と、前記オペアンプの出力端子と反転入力端子との間に並列に設けられた第１および第２のフィードバック経路とを備え、前記第１のフィードバック経路において、第１の積分容量素子と少なくとも１つの第１の抵抗素子とが直列に設けられており、前記第２のフィードバック経路において、前記第１の積分容量素子よりも容量値が小さい第２の積分容量素子が設けられているものである。
本発明によると、第１のフィードバック経路において、第１の積分容量素子と直列に第１の抵抗素子が設けられているので、積分器回路の特性において、オペアンプのゲイン帯域幅によって生じる第二の極をキャンセルするようにゼロ点が形成される。また、第１のフィードバック経路と並列に設けられた第２のフィードバック経路において、第１の積分容量素子よりも容量値が小さい第２の積分容量素子が設けられているので、積分器回路の特性において、形成されたゼロ点よりも高周波側に第三の極が形成される。この結果、図７において一点鎖線で示すように、積分器回路のゲイン特性および位相特性は改善される。そして、オペアンプの反転入力端子に電流型ＤＡ変換器の出力が接続されている場合には、図８において破線で示すように、電流型ＤＡ変換器の電流波形においてリンギングが抑制される。
そして、前記本発明に係る積分器回路において、前記第２の積分容量素子の容量値は、前記第１の積分容量素子の容量値の５〜３０％の範囲にあるのが好ましい。
また、前記本発明に係る積分器回路において、前記第２のフィードバック経路において、前記第２の積分容量素子と直列に少なくとも１つの第２の抵抗素子が設けられており、前記第１の積分容量素子の容量値と前記第１の抵抗素子の抵抗値との積は、前記第２の積分容量素子の容量値と前記第２の抵抗素子の抵抗値との積よりも、大きいのが好ましい。
また、前記本発明に係る積分器回路において、前記オペアンプの反転入力端子に電流型ＤＡ変換器の出力が接続されているのが好ましい。
また、本発明は、ループフィルタを有するΔΣ変調器として、前記ループフィルタ内に、前記オペアンプの反転入力端子に電流型ＤＡ変換器の出力が接続されている、本発明に係る積分器回路を備えており、当該ΔΣ変調器の出力が、前記電流型ＤＡ変換器の入力として与えられているものである。
これにより、高精度な演算が可能となり、ＳＮＲを改善することが可能となる。
以上のように、本発明によると、積分器回路の特性を改善することができるので、電流型ＤＡ変換器の過渡応答波形のリンギングを抑制し、ΔΣ変調器のＳＮＲを改善することができる。
実施形態に係る積分器回路の構成を示す図である。 実施形態に係る差動構成の積分器回路の構成を示す図である。 変形例に係る積分器回路の構成を示す図である。 積分器回路に接続される差動構成の電流型ＤＡ変換器の構成の一例である。 実施形態に係る積分器回路を用いたΔΣ変調器の構成の一例である。 （Ａ）は通常の積分器回路、（Ｂ）は従来の帯域補償積分器回路である。 積分器回路の特性を示すグラフである。 電流ＤＡ変換器の電流波形を示すグラフである。
以下、本発明の実施の形態について、図面を参照して詳しく説明する。
図１は実施形態に係る積分器回路の構成を示す回路図である。図１において、１００は入力抵抗（Ｒ１）、１０１は電圧入力端子、１０２はオペアンプであり、電圧入力端子１０１は入力抵抗１００を介してオペアンプ１０２の反転入力端子と接続されている。オペアンプ１０２の反転入力端子には、電流型ＤＡ変換器１０３の出力も接続されている。また、オペアンプ１０２の出力端子と反転入力端子との間に、第１および第２のフィードバック経路Ｆ１，Ｆ２が設けられている。第１のフィードバック経路Ｆ１において、第１の積分容量素子１０５（Ｃ２）と第１の抵抗素子１０７（Ｒ３）とが、直列に設けられている。第２のフィードバック経路Ｆ２において、第２の積分容量素子１０６（Ｃ３）が設けられている。第２の積分容量素子１０６の容量値Ｃ３は、第１の積分容量素子１０５の容量値Ｃ２よりも小さい。好ましくは、第２の積分容量素子１０６の容量値Ｃ３は、第１の積分容量素子１０５の容量値Ｃ２の５〜３０％の範囲にある。
図１の構成において、容量値Ｃ２，Ｃ３および抵抗値Ｒ３の値は、図６（Ｂ）の構成と比較すると、次のような条件を満たすように定めればよい。
Ｃ２＝（１−ｒ）・Ｃ１
Ｃ３＝ｒ・Ｃ１
Ｒ３＝Ｒ２／（１−ｒ）
ここで、ｒは０．０５〜０．２５程度の値が望ましい。
また、第２のフィードバック経路Ｆ２において、第２の積分容量素子１０６と直列に、第２の抵抗素子（Ｒ４）が設けられていてもよい。この場合は、
Ｃ２・Ｒ３＞Ｃ３・Ｒ４
すなわち、第１の積分容量素子１０５の容量値Ｃ２と第１の抵抗素子１０７の抵抗値Ｒ３との積は、第２の積分容量素子１０６の容量値Ｃ３と第２の抵抗素子の抵抗値Ｒ４との積よりも、大きいことが好ましい。
第１のフィードバック経路Ｆ１に、第１の積分容量素子１０５と直列に第１の抵抗素子１０７を設けたことによって、積分器回路の特性において、オペアンプ１０２の帯域幅によって生じる第二の極をキャンセルするように、ゼロ点を形成することができる。さらに、第１のフィードバック経路と並列に第２のフィードバック経路Ｆ２を構成し、ここに第１の積分容量素子１０５よりも容量値が小さい第２の積分容量素子１０６を設けたことによって、ゼロ点よりも高周波側に第三の極を形成することができる。これにより、図７において一点鎖線で示すように、ゲイン特性および位相特性が改善される。そして、図８において破線で示すように、電流型ＤＡ変換器１０３の出力電流波形のリンギングが改善される。
なお、第１のフィードバック経路Ｆ１において、積分容量素子１０５と直列に、抵抗素子を複数個設けてもかまわない。
図２は本実施形態に係る差動構成の積分器回路の構成を示す回路図である。図２の構成でも、図１の構成と同様の効果が得られる。
また図３（Ａ）に示すように、オペアンプ１０２の出力端子と反転入力端子との間に、３個以上のフィードバック経路Ｆ１〜Ｆｎを設けてもかまわない。この構成の場合、第１のフィードバック経路Ｆ１と、他のフィードバック経路Ｆ２〜Ｆｎのいずれかとが、上述したような条件を満たしていれば、同様の効果が得られる。図３（Ｂ）は差分構成の積分器回路の構成の例である。
図４は本実施形態に係る積分器回路に接続される差動構成の電流型ＤＡ変換器の構成の一例である。図４（Ａ）は電流型ＤＡ変換器を構成するセルの内部構成、図４（Ｂ）は全体構成を示す。図４（Ａ）に示すように、セル２１０は、ＮＭＯＳトランジスタからなる電流源２０１と、ＰＭＯＳトランジスタからなる電流源２０４と、電源と２０１，２０４の間に設けられたスイッチ２０５，２０６とを備えている。スイッチ２０５はデジタル入力ＤＩＮ＋によってオン／オフされ、スイッチ２０６は反転デジタル入力ＤＩＮ−によってオン／オフされる。スイッチ２０５，２０６の接続点から、アナログ差動電流ＩＯＵＴ＋，ＩＯＵＴ−が出力される。また図４（Ｂ）に示すように、電流型ＤＡ変換器全体では、図４（Ａ）に示したようなセル２１０が複数個並列に接続されており、デジタル差動入力ＤＩＮ＋，ＤＩＮ−によってアナログ差動電流ＩＯＵＴ＋，ＩＯＵＴ−が制御され、出力される。
図５は本実施形態に係る積分器回路を用いたΔΣ変調器の構成の一例である。図５に示すΔΣ変調器は、ループフィルタ内に、本実施形態に係る積分器回路３０１，３０２，３０３を備えている。また、積分器回路３０１，３０２，３０３内のオペアンプ３１１，３１２，３１３の反転入力端子に、電流型ＤＡ変換器３０４，３０５，３０６がそれぞれ接続されている。さらに、積分器回路３０３と出力端子３０８との間に量子化器３０７を備えている。
そして、量子化器３０７の出力と各電流型ＤＡ変換器３０４，３０５，３０６の入力とが接続されており、ΔΣ変調器の出力ＤＯＵＴが、電流型ＤＡ変換器３０４，３０５，３０６の入力として与えられている。すなわち、出力ＤＯＵＴが、各電流型ＤＡ変換器３０４，３０５，３０６を介して各積分器回路３０１，３０２，３０３にフィードバックされている。この際、各積分器回路３０１，３０２，３０３における積分容量素子３２１，３２２，３２３によって、リンギングが低減される。
このように、ΔΣ変調器に本実施形態に係る積分器回路を利用することによって、電流型ＤＡ変換器による高精度なフィードバックが可能となる。
なお、本実施形態に係る積分器回路では、第１のフィードバック経路に抵抗素子を追加することによって、第二の極をキャンセルするようにゼロ点を生じさせているが、これをΔΣ変調器のループフィルタとして利用した場合、この抵抗素子の抵抗値を適切に選択することによって、任意の位置にゼロ点を生じさせてフィルタの伝達関数を変えることが可能である。
本発明によると、積分器回路の特性が改善されるので、例えばΔΣ変調器の高速動作などに有用である。
１００ 入力抵抗
１０１ 電圧入力端子
１０２ オペアンプ
１０３ 電流型ＤＡ変換器
１０５ 第１の積分容量素子
１０６ 第２の積分容量素子
１０７ 第１の抵抗素子
３０１，３０２，３０３ 積分器回路
３０４，３０５，３０６ 電流型ＤＡ変換器
Ｆ１ 第１のフィードバック経路
Ｆ２ 第２のフィードバック経路
この発明は、ΔΣ変調器のループフィルタ等に用いられる積分器に関する。
連続時間型のΔΣ変調器はループフィルタを有する。このループフィルタの多くは、オペアンプ等を利用したアクティブ型のフィルタによって構成される。図６（Ａ）はループフィルタ内の積分器の一例である。
ここで、実回路のオペアンプのゲイン帯域幅は有限であり、積分器の特性もその影響を受ける。このため、図７において実線で示すように、ゲイン特性および位相特性において周波数高域側で第二の極が生じてしまう。
これを補正する手法としては、非特許文献１に開示されているように、図６（Ｂ）のように積分容量に直列に抵抗を挿入する方法が知られている。これにより、図７において破線で示すように、ゼロ点を発生させることができ、第二の極をキャンセルすることができる。すなわち、帯域補償が実現される。
F. Chen他、"Compensation of Finite GBW Induced Performance Loss on a Fifth-order Continuous-time Sigma-Delta Modulator"、IEEE Canadian Conference on Electrical and Computer Engineering (CCECE 2006)
しかしながら、連続時間型ΔΣ変調器においてフィードバックデジタル／アナログ変換器（ＤＡＣ）として電流型ＤＡ変換器を用いた場合、電流型ＤＡ変換器は理想電流源ではなく有限の出力抵抗を持つため、積分容量に直列に挿入した抵抗により、電流型ＤＡ変換器の電流値が変化すると過渡応答が乱れる。このため、図８において実線で示すように、電流変化にリンギングが生じてしまう。連続時間型ΔΣ変調器にとって、電流波形の乱れは、演算誤差を招き、信号対ノイズ比（ＳＮＲ）の劣化の原因となる。すなわち、図６（Ｂ）に示すような従来の帯域補償積分器では、問題が生じる。
本発明は、例えばΔΣ変調器のＳＮＲを改善できるように、電流型ＤＡ変換器の電流波形の乱れを緩和できる積分器を提供することを目的とする。
本発明は、積分器として、オペアンプと、前記オペアンプの反転入力端子と入力抵抗を介して接続されている電圧入力端子と、前記オペアンプの出力端子と反転入力端子との間に並列に設けられた第１および第２のフィードバック経路とを備え、前記第１のフィードバック経路において、第１の積分容量素子と少なくとも１つの第１の抵抗素子とが直列に設けられており、前記第２のフィードバック経路において、前記第１の積分容量素子よりも容量値が小さい第２の積分容量素子が設けられているものである。
本発明によると、第１のフィードバック経路において、第１の積分容量素子と直列に第１の抵抗素子が設けられているので、積分器の特性において、オペアンプのゲイン帯域幅によって生じる第二の極をキャンセルするようにゼロ点が形成される。また、第１のフィードバック経路と並列に設けられた第２のフィードバック経路において、第１の積分容量素子よりも容量値が小さい第２の積分容量素子が設けられているので、積分器の特性において、形成されたゼロ点よりも高周波側に第三の極が形成される。この結果、図７において一点鎖線で示すように、積分器のゲイン特性および位相特性は改善される。そして、オペアンプの反転入力端子に電流型ＤＡ変換器の出力が接続されている場合には、図８において破線で示すように、電流型ＤＡ変換器の電流波形においてリンギングが抑制される。
そして、前記本発明に係る積分器において、前記第２の積分容量素子の容量値は、前記第１の積分容量素子の容量値の５〜３０％の範囲にあるのが好ましい。
また、前記本発明に係る積分器において、前記第２のフィードバック経路において、前記第２の積分容量素子と直列に少なくとも１つの第２の抵抗素子が設けられており、前記第１の積分容量素子の容量値と前記第１の抵抗素子の抵抗値との積は、前記第２の積分容量素子の容量値と前記第２の抵抗素子の抵抗値との積よりも、大きいのが好ましい。
また、前記本発明に係る積分器において、前記オペアンプの反転入力端子に電流型ＤＡ変換器の出力が接続されているのが好ましい。
また、本発明は、ループフィルタを有するΔΣ変調器として、前記ループフィルタ内に、前記オペアンプの反転入力端子に電流型ＤＡ変換器の出力が接続されている、本発明に係る積分器を備えており、当該ΔΣ変調器の出力が、前記電流型ＤＡ変換器の入力として与えられているものである。
これにより、高精度な演算が可能となり、ＳＮＲを改善することが可能となる。
以上のように、本発明によると、積分器の特性を改善することができるので、電流型ＤＡ変換器の過渡応答波形のリンギングを抑制し、ΔΣ変調器のＳＮＲを改善することができる。
実施形態に係る積分器の構成を示す図である。 実施形態に係る差動構成の積分器の構成を示す図である。 変形例に係る積分器の構成を示す図である。 積分器に接続される差動構成の電流型ＤＡ変換器の構成の一例である。 実施形態に係る積分器を用いたΔΣ変調器の構成の一例である。 （Ａ）は通常の積分器、（Ｂ）は従来の帯域補償積分器である。 積分器の特性を示すグラフである。 電流ＤＡ変換器の電流波形を示すグラフである。
以下、本発明の実施の形態について、図面を参照して詳しく説明する。
図１は実施形態に係る積分器の構成を示す回路図である。図１において、１００は入力抵抗（Ｒ１）、１０１は電圧入力端子、１０２はオペアンプであり、電圧入力端子１０１は入力抵抗１００を介してオペアンプ１０２の反転入力端子と接続されている。オペアンプ１０２の反転入力端子には、電流型ＤＡ変換器１０３の出力も接続されている。また、オペアンプ１０２の出力端子と反転入力端子との間に、第１および第２のフィードバック経路Ｆ１，Ｆ２が設けられている。第１のフィードバック経路Ｆ１において、第１の積分容量素子１０５（Ｃ２）と第１の抵抗素子１０７（Ｒ３）とが、直列に設けられている。第２のフィードバック経路Ｆ２において、第２の積分容量素子１０６（Ｃ３）が設けられている。第２の積分容量素子１０６の容量値Ｃ３は、第１の積分容量素子１０５の容量値Ｃ２よりも小さい。好ましくは、第２の積分容量素子１０６の容量値Ｃ３は、第１の積分容量素子１０５の容量値Ｃ２の５〜３０％の範囲にある。
図１の構成において、容量値Ｃ２，Ｃ３および抵抗値Ｒ３の値は、図６（Ｂ）の構成と比較すると、次のような条件を満たすように定めればよい。
Ｃ２＝（１−ｒ）・Ｃ１
Ｃ３＝ｒ・Ｃ１
Ｒ３＝Ｒ２／（１−ｒ）
ここで、ｒは０．０５〜０．２５程度の値が望ましい。
また、第２のフィードバック経路Ｆ２において、第２の積分容量素子１０６と直列に、第２の抵抗素子（Ｒ４）が設けられていてもよい。この場合は、
Ｃ２・Ｒ３＞Ｃ３・Ｒ４
すなわち、第１の積分容量素子１０５の容量値Ｃ２と第１の抵抗素子１０７の抵抗値Ｒ３との積は、第２の積分容量素子１０６の容量値Ｃ３と第２の抵抗素子の抵抗値Ｒ４との積よりも、大きいことが好ましい。
第１のフィードバック経路Ｆ１に、第１の積分容量素子１０５と直列に第１の抵抗素子１０７を設けたことによって、積分器の特性において、オペアンプ１０２の帯域幅によって生じる第二の極をキャンセルするように、ゼロ点を形成することができる。さらに、第１のフィードバック経路と並列に第２のフィードバック経路Ｆ２を構成し、ここに第１の積分容量素子１０５よりも容量値が小さい第２の積分容量素子１０６を設けたことによって、ゼロ点よりも高周波側に第三の極を形成することができる。これにより、図７において一点鎖線で示すように、ゲイン特性および位相特性が改善される。そして、図８において破線で示すように、電流型ＤＡ変換器１０３の出力電流波形のリンギングが改善される。
なお、第１のフィードバック経路Ｆ１において、積分容量素子１０５と直列に、抵抗素子を複数個設けてもかまわない。
図２は本実施形態に係る差動構成の積分器の構成を示す回路図である。図２の構成でも、図１の構成と同様の効果が得られる。
また図３（Ａ）に示すように、オペアンプ１０２の出力端子と反転入力端子との間に、３個以上のフィードバック経路Ｆ１〜Ｆｎを設けてもかまわない。この構成の場合、第１のフィードバック経路Ｆ１と、他のフィードバック経路Ｆ２〜Ｆｎのいずれかとが、上述したような条件を満たしていれば、同様の効果が得られる。図３（Ｂ）は差分構成の積分器の構成の例である。
図４は本実施形態に係る積分器に接続される差動構成の電流型ＤＡ変換器の構成の一例である。図４（Ａ）は電流型ＤＡ変換器を構成するセルの内部構成、図４（Ｂ）は全体構成を示す。図４（Ａ）に示すように、セル２１０は、ＮＭＯＳトランジスタからなる電流源２０１と、ＰＭＯＳトランジスタからなる電流源２０４と、電流源２０１，２０４の間に設けられたスイッチ２０５，２０６とを備えている。スイッチ２０５はデジタル入力ＤＩＮ＋によってオン／オフされ、スイッチ２０６は反転デジタル入力ＤＩＮ−によってオン／オフされる。スイッチ２０５，２０６の接続点から、アナログ差動電流ＩＯＵＴ＋，ＩＯＵＴ−が出力される。また図４（Ｂ）に示すように、電流型ＤＡ変換器全体では、図４（Ａ）に示したようなセル２１０が複数個並列に接続されており、デジタル差動入力ＤＩＮ＋，ＤＩＮ−によってアナログ差動電流ＩＯＵＴ＋，ＩＯＵＴ−が制御され、出力される。
図５は本実施形態に係る積分器を用いたΔΣ変調器の構成の一例である。図５に示すΔΣ変調器は、ループフィルタ内に、本実施形態に係る積分器３０１，３０２，３０３を備えている。また、積分器３０１，３０２，３０３内のオペアンプ３１１，３１２，３１３の反転入力端子に、電流型ＤＡ変換器３０４，３０５，３０６がそれぞれ接続されている。さらに、積分器３０３と出力端子３０８との間に量子化器３０７を備えている。
そして、量子化器３０７の出力と各電流型ＤＡ変換器３０４，３０５，３０６の入力とが接続されており、ΔΣ変調器の出力ＤＯＵＴが、電流型ＤＡ変換器３０４，３０５，３０６の入力として与えられている。すなわち、出力ＤＯＵＴが、各電流型ＤＡ変換器３０４，３０５，３０６を介して各積分器３０１，３０２，３０３にフィードバックされている。この際、各積分器３０１，３０２，３０３における積分容量素子３２１，３２２，３２３によって、リンギングが低減される。
このように、ΔΣ変調器に本実施形態に係る積分器を利用することによって、電流型ＤＡ変換器による高精度なフィードバックが可能となる。
なお、本実施形態に係る積分器では、第１のフィードバック経路に抵抗素子を追加することによって、第二の極をキャンセルするようにゼロ点を生じさせているが、これをΔΣ変調器のループフィルタとして利用した場合、この抵抗素子の抵抗値を適切に選択することによって、任意の位置にゼロ点を生じさせてフィルタの伝達関数を変えることが可能である。
本発明によると、積分器の特性が改善されるので、例えばΔΣ変調器の高速動作などに有用である。
１００ 入力抵抗
１０１ 電圧入力端子
１０２ オペアンプ
１０３ 電流型ＤＡ変換器
１０５ 第１の積分容量素子
１０６ 第２の積分容量素子
１０７ 第１の抵抗素子
３０１，３０２，３０３ 積分器
３０４，３０５，３０６ 電流型ＤＡ変換器
Ｆ１ 第１のフィードバック経路
Ｆ２ 第２のフィードバック経路

Claims (5)

  1. オペアンプと、
    前記オペアンプの反転入力端子と入力抵抗を介して接続されている電圧入力端子と、
    前記オペアンプの出力端子と反転入力端子との間に並列に設けられた、第１および第２のフィードバック経路とを備え、
    前記第１のフィードバック経路において、第１の積分容量素子と、少なくとも１つの第１の抵抗素子とが、直列に設けられており、
    前記第２のフィードバック経路において、前記第１の積分容量素子よりも容量値が小さい第２の積分容量素子が、設けられている
    ことを特徴とする積分器回路。
  2. 請求項１記載の積分器回路において、
    前記第２の積分容量素子の容量値は、前記第１の積分容量素子の容量値の５〜３０％の範囲にある
    ことを特徴とする積分器回路。
  3. 請求項１または２記載の積分器回路において、
    前記第２のフィードバック経路において、前記第２の積分容量素子と直列に、少なくとも１つの第２の抵抗素子が、設けられており、
    前記第１の積分容量素子の容量値と前記第１の抵抗素子の抵抗値との積は、前記第２の積分容量素子の容量値と前記第２の抵抗素子の抵抗値との積よりも、大きい
    ことを特徴とする積分器回路。
  4. 請求項１記載の積分器回路において、
    前記オペアンプの反転入力端子に、電流型ＤＡ変換器の出力が接続されている
    ことを特徴とする積分器回路。
  5. ループフィルタを有するΔΣ変調器であって、
    前記ループフィルタ内に、請求項４記載の積分器回路を備えており、
    当該ΔΣ変調器の出力が、前記電流型ＤＡ変換器の入力として与えられている
    ことを特徴とするΔΣ変調器。
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